JP4130706B2 - バンプ製造方法および半導体装置の製造方法 - Google Patents
バンプ製造方法および半導体装置の製造方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、バンプ製造方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電子機器の小型化をより一層進展させるためには、部品実装密度をいかに向上させるかが重要なポイントとなっている。こと半導体集積回路（ＩＣ）や半導体大規模集積回路（ＬＳＩ）の実装に関しても、従来のパッケージ実装の代替として、ベアチップを直接プリント配線基板にマウントするフリップチップ実装法など高密度実装技術の開発が盛んに行われている。
【０００３】
このプリップチップ実装法の一つに、ＩＣチップやＬＳＩチップのアルミニウム（Ａｌ）電極パッド上にはんだボールバンプを形成したものを、直接プリント配線基板に実装する方法がある。このはんだボールバンプを所定のＡｌ電極パッド上に形成する方法としては、電解メッキ法を用いた方法があるが、この場合、成膜されるはんだ膜の厚さが、下地の表面状態や電気抵抗のわずかなばらつきによる影響を受けるため、ＩＣチップ内で高さが均一に揃ったはんだボールバンプの形成を行うことは基本的に難しいという問題がある。
【０００４】
そこで、はんだボールバンプの高さのばらつきを制御する方法として、真空蒸着法によるはんだ膜の成膜と、レジストパターンのリフトオフとを用いてはんだ膜のパターニングを行った後、はんだボールバンプを形成する方法が知られている。この方法によるはんだボールバンプの製造方法の工程の一例を図１３〜図１８を参照しながら、以下に説明する。
【０００５】
まず、図１３に示すように、回路素子などが形成されたシリコン（Ｓｉ）ウェハのような半導体基体１０１上の所定の部分に絶縁膜（図示せず）を介して、スパッタリング法および反応性イオンエッチング（ＲＩＥ）法により所定形状のＡｌ電極パッド１０２を形成する。次に、半導体基体１０１の全面に、例えば窒化シリコン（ＳｉＮ）膜のようなパッシベーション膜１０３を成膜した後、このパッシベーション膜１０３のＡｌ電極パッド１０２上に対応する部分に開口部１０３ａを形成する。次に、半導体基体１０１の全面に、層間絶縁膜として感光性のポリイミド膜１０４を成膜した後、リソグラフィー法によりこのポリイミド膜１０４の露光、現像を行うことにより、このポリイミド膜１０４のＡｌ電極パッド１０２上に対応する部分に、所定の寸法の接続孔１０４ａを形成する。このポリイミド膜１０４は、表面保護、電気的絶縁およびα線によるソフトエラー防止の役割を有するものである。また、このポリイミド膜１０４は誘電率が低く、寄生容量を低減するのに有効である。
【０００６】
次に、ポリイミド膜１０４に接続孔１０４ａを形成する工程まで行った半導体基体１０１上に、リソグラフィー法により所定形状のレジストパターン（図示せず）を形成した後、この半導体基体１０１の全面に、スパッタリング法によりクロム（Ｃｒ）膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層してＣｒ／Ｃｕ／Ａｕ膜を成膜する。次に、リフトオフ法により、レジストパターンをその上のＣｒ／Ｃｕ／Ａｕ膜とともに除去することにより、図１４に示すように、このＣｒ／Ｃｕ／Ａｕ膜を所定形状にパターニングする。これによって、このパターニングされたＣｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ（Ball Limiting Metal ）１０５が形成される。このＢＬＭ膜１０５は、ポリイミド膜１０４の接続孔１０４ａを通して下地のＡｌ電極パッド１０２と接続しており、後に形成されるはんだボールバンプのバリアメタルとしての役割も有する。
【０００７】
次に、図１５に示すように、半導体基体１０１の全面にレジスト膜を形成した後、このレジスト膜をリソグラフィー法により所定形状にパターニングする。符号１０６は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１０６は、ＢＬＭ膜１０５上に対応する部分、したがって、Ａｌ電極パッド１０２上に対応する部分に、所定の寸法の開口部１０６ａを有する。
【０００８】
次に、図１６に示すように、真空蒸着法により全面にはんだ膜１０７を成膜した後、図１７に示すように、リフトオフ法によりレジスト膜１０６をその上のはんだ膜１０７とともに除去する。これにより、はんだ膜１０７の不要部分が除去され、はんだ膜１０７が所望の形状にパターニングされる。この後、熱処理を行ってはんだ膜１０７を溶融させることで、最終的に図１８に示すように、ほぼ球状のはんだボールバンプ１０８を形成する。
【０００９】
この真空蒸着法によるはんだ膜の成膜と、レジストパターンのリフトオフとを用いたはんだボールバンプの形成方法によれば、チップ内で高さがほぼ均一に揃ったはんだボールバンプを形成することができる。
【００１０】
ここで、ポリイミド膜１０４には、寄生容量の低減やα線によるソフトエラー対策などを考慮して、通常、２〜３μｍ以上の比較的厚いものが要求される。このため、このポリイミド膜１０４を、常に精度良く安定したパターンで形成することが難しくなっている。
【００１１】
すなわち、上述のはんだボールバンプの形成方法においては、ポリイミド膜１０４をパターニングするためのリソグラフィー工程の際に、作業環境や処理条件のわずかな変動によって解像不良が起き、図１３に示すように、接続孔１０４ａの底部に光学顕微鏡でも確認できない程度の厚さの、場合によっては光学顕微鏡でも確認できる程度の厚さのポリイミドの被膜が残存したり、現像液の洗浄残りが生じたりする。図１３〜図１８中、符号１０４ｂは、これらの残存したポリイミド膜や現像液の洗浄残りなどの有機物からなるスカムを示す。図１３〜図１８においては、表現の便宜上、このスカム１０４ｂを実際よりも極端に厚く表記している。
【００１２】
このように、ポリイミド膜１０４の接続孔１０４ａの底部にスカム１０４ｂが残存することにより、その後に形成されるＢＬＭ膜１０５とこの下地のＡｌ電極パッド１０２との界面での電気的コンタクトが良好に得られないという問題が生じる。
【００１３】
また、極端な場合には、ＢＬＭ膜１０５とＡｌ電極パッド１０２との密着力が低下して、後工程やプリント配線基板へのチップ実装時に、剥離が生じてしまうような不良を招いてしまうことにも繋がる。
【００１４】
【発明が解決しようとする課題】
これに対して従来は、ポリイミド膜１０４の成膜およびパターニングの後の工程で、ＢＬＭ膜１０５の成膜前処理として行うＡｒイオン（Ａｒ+ ）によるスパッタエッチング処理（通称、逆スパッタ）が、ポリイミド膜１０４の接続孔１０４ａの底部に残存するスカム１０４ｂの除去除去をも兼ねる意味合いがあった。
【００１５】
しかしながら、ＢＬＭ膜１０５を、半導体基体１０１上にレジストパターンのリフトオフを用いて選択的に形成するようにした場合、レジストパターンの耐熱性が低いことから、ＢＬＭ膜１０５の成膜前処理は、ウェハの温度上昇を抑えた条件設定が必要となる。具体的には、このＢＬＭ膜１０５の成膜前処理としてのスパッタエッチング処理の際には、エッチング対象となるレジストパターンの表面の最高到達温度が１２０℃を越えないように、半導体基体１０１への入射イオンエネルギーを低く設定したり処理時間を短くする必要がある。このため、このＢＬＭ膜１０５の成膜前処理としてのスパッタエッチング処理は、スカム１０４ｂの除去処理としては、必ずしも充分な処理が行われている訳ではなかった。
【００１６】
そのため、はんだボールバンプ１０８を形成した後に、プリント配線基板にフリップチップ実装して組み立てられた製品のバンプ接合部の電気的特性や機械的強度が時として不安定になり、このはんだボールバンプ１０８が形成されたデバイスの製造歩留まりや、このデバイスをフリップチップ実装して組み立てられる製品の信頼性や耐久性にも、その悪影響が及んでしまうという問題があった。
【００１７】
したがって、この発明の目的は、電極およびこの上に形成されるバンプのバリアメタルとしての導電膜の接合界面における電気的特性や密着強度を改善し、フリップチップ実装後において高い信頼性および耐久性を有するバンプ製造方法を提供することにある。
【００１８】
この発明の他の目的は、電極および／または配線と導電膜との接合界面における電気的特性や密着強度を改善し、高い信頼性および耐久性を有する半導体装置を製造することができる半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
基体上に電極を形成する工程と、基体上に電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の電極上に対応する部分に接続孔を形成する工程と、接続孔が形成された層間絶縁膜を有する基体上に接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、開口部をテーパー状に変形させ、基体の全面に導電膜を成膜した後、レジストパターンをその上の上記導電膜とともに除去することにより接続孔を通して電極と接続する導電膜を形成する工程とを有し、電極上に導電膜を介してバンプを形成するようにしたバンプ製造方法において、
層間絶縁膜に接続孔を形成した後、レジストパターンを形成する前に、基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、このスパッタエッチング処理を、このときの基体の表面の最高到達温度が、レジストパターンを形成した後に行うスパッタエッチング処理のときの基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにした
ことを特徴とするものである。
【００２０】
この発明の第２の発明は、
基体上に電極を形成する工程と、基体上に電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の電極上に対応する部分に接続孔を形成する工程と、接続孔が形成された層間絶縁膜を有する基体上に接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、開口部をテーパー状に変形させ、基体の全面に導電膜を成膜した後、レジストパターンをその上の導電膜とともに除去することにより接続孔を通して電極と接続する導電膜を形成する工程とを有し、電極上に導電膜を介してバンプを形成するようにしたバンプ製造方法において、
層間絶縁膜に接続孔を形成した後、レジストパターンを形成する前に、基体に対して、少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにした
ことを特徴とするものである。
【００２１】
この発明の第３の発明は、
基体上に電極および／または配線を形成する工程と、
基体上に電極および／または配線を覆うように層間絶縁膜を形成する工程と、
層間絶縁膜の電極および／または配線上に対応する部分に接続孔を形成する工程と、
接続孔が形成された層間絶縁膜を有する基体上に接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、開口部をテーパー状に変形させ、基体の全面に導電膜を成膜した後、レジストパターンをその上の導電膜とともに除去することにより接続孔を通して電極および／または配線と接続する導電膜を形成する工程とを有する半導体装置の製造方法において、
層間絶縁膜に接続孔を形成した後、レジストパターンを形成する前に、基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、このスパッタエッチング処理を、このときの基体の表面の最高到達温度が、レジストパターンを形成した後に行うスパッタエッチング処理のときの基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにした
ことを特徴とするものである。
【００２２】
この発明の第４の発明は、
基体上に電極および／または配線を形成する工程と、
基体上に電極および／または配線を覆う層間絶縁膜を形成する工程と、
層間絶縁膜の電極および／または配線上に対応する部分に接続孔を形成する工程と、
接続孔が形成された層間絶縁膜を有する基体上に接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、開口部をテーパー状に変形させ、基体の全面に導電膜を成膜した後、レジストパターンをその上の上記導電膜とともに除去することにより接続孔を通して電極および／または配線と接続する導電膜を形成する工程とを有する半導体装置の製造方法において、
層間絶縁膜に接続孔を形成した後、レジストパターンを形成する前に、基体に対して少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにした
ことを特徴とするものである。
【００２３】
この発明においては、層間絶縁膜の材料としては、例えば有機物を用いることができる。また、この層間絶縁膜の材料としては、寄生容量を低減する観点から、低誘電率のものを用いることが好ましい。また、この発明において、層間絶縁膜への接続孔の形成は、感光性材料からなる層間絶縁膜を用い、これを直接、リソグラフィー法により露光、現像してパターニングすることにより行ってもよく、または、層間絶縁膜上に所定形状のレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜をエッチングすることにより行ってもよい。この発明において、層間絶縁膜の材料としては、典型的には、例えば、二酸化シリコン（ＳｉＯ2 ）に比べて低誘電率の有機物であるポリイミドが用いられ、特に、感光性のポリイミドが用いられる。また、この発明において、電極または配線の材料としては、例えばアルミニウム、銅、銀またはこれらの合金を用いられる。
【００２４】
この発明において、スパッタエッチング処理は、典型的には、例えばＡｒガスのような不活性ガス雰囲気中で行うが、これ以外に、不活性ガスにさらに還元性ガスを含む雰囲気中で行うようにしてもよい。ここで、還元性ガスとしては、例えば、フッ化水素（ＨＦ）ガス、水素（Ｈ2 ）ガスまたは塩酸（ＨＣｌ）ガスを用いられる。
【００２５】
この発明においては、スパッタエッチング処理およびアッシング処理のプラズマ処理は、プラズマ放電出力と基体へのバイアス電圧とを独立に制御しながら行うことが好ましい。この場合のプラズマ処理には、少なくともプラズマ放電出力とバイアス電圧とを独立に制御可能な二つの電源を有するプラズマ処理装置が用いられる。
【００２６】
この発明においては、スパッタエッチング処理およびアッシング処理のプラズマ処理は、例えば、１×１０11ｃｍ-3以上１×１０14ｃｍ-3以下のプラズマ密度で行うようにしてもよい。この場合のスパッタエッチング処理およびアッシング処理には、ＩＣＰ（Inductively Coupled Plasma）型プラズマ処理装置、ＴＣＰ（Transfer Coupled Plasma またはTorocoidal Coupled Plasma ）型プラズマ処理装置、ＥＣＲ（Electron Cyclotron Resonance）型プラズマ処理装置またはヘリコン波プラズマ処理装置など、高いプラズマ密度が得られるプラズマ処理装置が用いられる。
【００２７】
上述のように構成されたこの発明の第１の発明および第３の発明においては、層間絶縁膜に接続孔を形成した後、導電膜の成膜前処理を行う前に、基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、スパッタエッチング処理を、このときの基体の表面の最高到達温度が、導電膜の成膜前処理のときの基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにしていることにより、層間絶縁膜への接続孔パターン形成において接続孔の底部に残渣（スカム）が残存していたり、下地の電極および／または配線の表面に自然酸化膜などの酸化膜が成長していたとしても、不活性ガスによる放電プラズマで解離生成したイオンのスパッタリング作用により、これらの残渣や酸化膜が効果的に除去され、電極および／または配線の表面を清浄化した上で、導電膜の成膜を行えるようになる。
【００２８】
この結果、例えば、電極上にバリアメタルとしての導電膜を介して形成されたバンプを有するＬＳＩなどのデバイスにおいて、電極と導電膜との界面で良好な電気的コンタクトが得られるようになる上に、導電膜と電極との密着強度が増し、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、バンプ接合部の電気的特性および機械的強度が共に向上するので、最終的な製品の信頼性および耐久性が、従来に比べて大きく向上する。
【００２９】
また、スパッタエッチング処理により、層間絶縁膜の表面がイオン衝撃エネルギーを受けて化学的に活性化され、この結果、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの層間絶縁膜とチップの封止に用いられる樹脂との密着強度が増すので、これによっても、最終的な製品の信頼性および耐久性の向上を図ることができる。
【００３０】
上述のように構成されたこの発明の第２の発明および第４の発明においては、有機物からなる層間絶縁膜に接続孔を形成した後、導電膜を成膜する前に、基体に対して、少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにしており、層間絶縁膜の接続孔の底部に残存する残渣の除去を、２段階のプラズマ処理を用いて行うことが特徴的である。具体的には、まず、酸素を含む雰囲気中でプラズマ処理を行うことにより、残渣の主成分である有機物の燃焼反応（Ｃ＋Ｏ* →ＣＯ↑）を主体とした反応系により、層間絶縁膜の接続孔の底部に残存する残渣を除去した後、連続して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行う。
【００３１】
これにより、残渣の除去処理に化学反応を利用することで、不活性ガスのみによるスパッタエッチング処理を行う場合よりも、効果的に残渣の除去を行うことができる。そして、酸素プラズマ処理により残渣除去中に下地の電極および／または配線の表面に新たに若干形成される酸化膜は、アッシング処理に連続して行われるスパッタエッチング処理により除去される。なお、アッシング処理に連続した行われるスパッタエッチング処理を、不活性ガスにさらに還元性ガスを含む雰囲気中でおこなった場合、電極および／または配線の表面に形成された酸化膜を化学反応で還元しながらスパッタ除去することで、より徹底した電極および／または配線の表面のクリーニングを行うことができる。
【００３２】
この結果、例えば、電極上にバリアメタルとしての導電膜を介して形成されたバンプを有するＬＳＩなどのデバイスにおいて、電極と導電膜との界面で良好な電気的コンタクトが得られるようになる上に、導電膜と電極との密着強度が増し、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、バンプ接合部の電気的特性および機械的強度が共に向上するので、最終的な製品の信頼性および耐久性が、従来に比べて更に大きく向上する。
【００３３】
また、アッシング処理により、層間絶縁膜の表面が酸素を取り込んで化学的に活性化され、この結果、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの層間絶縁膜とチップの封止に用いられる樹脂との密着強度が増すので、これによっても、最終的な製品の信頼性および耐久性の向上を図ることができる。
【００３４】
【発明の実施の形態】
以下、この発明の好適な実施形態について、図面を参照しながら説明する。
【００３５】
まず、この発明の第１の実施形態によるはんだボールバンプの製造方法について説明する。図１は、この第１の実施形態によるはんだボールバンプの製造方法においてプラズマ処理に用いられるトライオード型高周波プラズマ処理装置の一例を示す。
【００３６】
図１に示すように、このトライオード型高周波プラズマ処理装置においては、プラズマ処理室１の内部に、陽極板２および陰極板としてのステージ３が互いに対向して設けられ、これらの陽極板２およびステージ３の間に、格子電極４が設けられている。被処理基板としてのウェハ５は、ステージ３上に設置される。
【００３７】
プラズマ処理室１は、排気口（図示せず）を通じて真空排気装置（図示せず）と接続されており、これによって、プラズマ処理室１の内部を真空排気することができるようになっている。また、プラズマ処理室１の内部には、ガス導入管（図示せず）を通じて所定のプロセスガスが供給されるようになっている。
【００３８】
陽極板２は、結合コンデンサ６を介してプラズマ放電用電源７と接続され、ステージ３は、結合コンデンサ８を介して基板バイアス用電源９と接続される。また、格子電極４は接地される。ここで、プラズマ放電用電源７としては、例えば周波数２ＭＨｚの高周波電源が用いられ、基板バイアス用電源９としては、例えば周波数１３．５６ＭＨｚの高周波電源が用いられる。これらのプラズマ放電用電源７および基板バイアス用電源９により、プラズマ放電出力および基板バイアス電圧が、それぞれ独立に制御される。ここで、ステージ３は温度制御機構を有し、処理中のウェハ４の温度を制御することが可能である。
【００３９】
このトライオード型高周波プラズマ処理装置においては、プラズマ処理室１内に、所定のプロセスガスを導入し、所定のプラズマ放電出力を供給することにより、陽極板２および格子電極４の間にプラズマ１０を発生させ、このプラズマからのイオンの照射により、ステージ３上に設置されたウェハ５のスパッタエッチング処理を行うことが可能である。
【００４０】
以下に、この発明の第１の実施形態によるはんだボールバンプの製造方法の工程の一例について、図２〜図１１を参照しながら説明する。
【００４１】
まず、図２に示すように、回路素子などが形成されたＳｉウェハのような半導体基体１１上の所定の部分に絶縁膜（図示せず）を介して、スパッタリング法およびＲＩＥ法により所定形状のＡｌ電極パッド１２を形成する。次に、この半導体基体１１の全面に、例えばＳｉＮ膜のようなパッシベーション膜１３を成膜した後、このパッシベーション膜１３のＡｌ電極パッド１２上に対応する部分に開口部１３ａを形成する。次に、この半導体基体１１の全面に、層間絶縁膜として、例えば感光性のポリイミド膜１４を成膜した後、リソグラフィー法により直接このポリイミド膜１４に対して露光、現像処理を行うことにより、このポリイミド膜１４のＡｌ電極パッド１２上に対応する部分に接続孔１４ａを形成する。このポリイミド膜１４は、表面保護、電気的絶縁およびα線によるソフトエラー防止の役割を有するものである。また、このポリイミド膜１４は誘電率が低く、寄生容量の低減に有効である。符号１４ｂは、ポリイミド膜１４に接続孔１４ａを形成するためのリソグラフィー工程において、接続孔１４ａの底部に残存した薄いポリイミドの被膜や現像液の洗浄残りなどの有機物からなるスカムを示す。図中では、表現の便宜上、このスカム１４ｂを実際よりも極端に厚く表記している。
【００４２】
この第１の実施形態においては、上述のようにポリイミド膜１４に接続孔１４ａを形成した後、後述するＢＬＭ膜の成膜前処理を行う前に、図２に示す状態の半導体基体１１を、図１に示すトライオード型高周波プラズマ処理装置に導入し、この半導体基体１１に対して、例えばＡｒガスのような不活性ガス雰囲気中でスパッタエッチング処理を行うことにより、ポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂを除去する。なお、後述のように、この第１の実施形態においては、ＢＬＭ膜をリフトオフ法によりパターニングして形成するようにしているため、このスカム１４ｂを除去するためのスパッタエッチング処理は、ポリイミド膜１４に接続孔１４ａを形成した後、リフトオフ用のレジストパターンを形成する前に行う。
【００４３】
ここで、従来のはんだボールバンプの製造方法においては、この後に行われるＢＬＭ膜１０５の成膜前処理としてのスパッタエッチング処理が、ポリイミド膜１０４の接続孔１０４ａに残存するスカム１０４ｂの除去処理を兼ねていた。これに対して、この第１の実施形態においては、ポリイミド膜１４に接続孔１４ａを形成した後、ＢＬＭ膜の成膜前処理として行われるスパッタエッチング処理の前に、このＢＬＭ膜の成膜前処理とは別に、接続孔１４ａの底部に残存するスカム１４ｂを除去するためのスパッタエッチング処理を行う。
【００４４】
また、既に述べたように、ＢＬＭ膜の成膜前処理としてのスパッタエッチング処理では、エッチング対象となるレジストパターンの過剰な熱変質を抑制する観点から、このレジストパターンの表面の最高到達温度が１２０℃を越えないように、より好ましくは、この最高到達温度が１００℃以下となるように、入射イオンエネルギーを低く抑え、しかも、処理時間を短くする必要があった。具体的には、図１に示すトライオード型高周波プラズマ処理装置を用いてこのＢＬＭ膜の成膜前処理を行う場合で、基板バイアス電圧が１００Ｖ程度、処理時間が９０秒以下とされていた。これに対して、このスカム１４ｂを除去するためのスパッタエッチング処理では、エッチング対象となるポリイミド膜１４がレジストパターンより高い耐熱性を有するため、このポリイミド膜１４の表面の最高到達温度を、１２０℃以上、例えば１８０℃程度まで高くすることが可能である。したがって、この第１の実施形態においては、スカム１４ｂを除去するためのスパッタエッチング処理は、その後に行われるＢＬＭ膜の成膜前処理としてのスパッタエッチング処理に比べて基板バイアス電圧を高くして、好適には基板バイアス電圧を３００〜６００Ｖとして、半導体基体１１への入射イオンエネルギーを高く設定した条件で処理を行い、かつ、処理時間もより長く、好適には９０〜１８０秒間として、スカム１４ｂの除去を充分に行う。
【００４５】
具体的には、一例として次のような条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を４００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を１２０秒間とする。このときのエッチング対象となるポリイミド膜１４の表面の最高到達温度は、概ね１５０℃である。
【００４６】
このスパッタエッチング処理の結果、図３に示すように、ポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂが効果的に除去されるとともに、Ａｌ電極パッド１２の表面に存在した自然酸化膜（図示せず）が除去され、清浄なＡｌ電極パッド１２の表面が露出する。また、このとき、ポリイミド膜１４の表面が、イオン衝撃エネルギーを受けて化学的に活性化される。
【００４７】
次に、図４に示すように、半導体基体１１の全面にレジスト膜を成膜した後、リソグラフィー法によりこのレジスト膜を所定形状にパターニングする。符号１５は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１５は、ポリイミド膜１４の接続孔１４ａ上に対応する部分、したがって、Ａｌ電極パッド１２上に対応する部分に、接続孔１４ａより寸法の大きな開口部１５ａを有する。
【００４８】
次に、このように所定形状のレジストパターン１５を形成した後、ＢＬＭ膜を成膜する前に、図４に示す状態の半導体基体１１に対して、ＢＬＭ膜の成膜前処理としてのスパッタエッチング処理を行う。このスパッタエッチング処理は、上述のポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂを除去する際のスパッタエッチング処理と同様に、図１に示すトライオード型高周波プラズマ処理装置を用いて行うことができる。
【００４９】
このスパッタエッチング処理では、この後に行われるＢＬＭ膜の成膜の際に、レジストパターン１５の開口部１５ａの側壁にＢＬＭ膜が付着することを防止し、さらにこの後に行われるレジストパターン１５のリフトオフによるＢＬＭ膜のパターニングを良好に行う観点から、図５に示すように、エッチング対象となるレジストパターン１５の表面近傍のみを熱変質させ、このレジストパターン１５の開口部１５ａを所定のテーパー状に変形させる。
【００５０】
具体的には、一例として次のような条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を９０秒間とする。このＢＬＭ膜の成膜前処理としてのエッチング処理では、上述のスカム１４ｂを除去するためのスパッタエッチング処理よりも、半導体基体１１への入射イオンエネルギーが低く抑えられ、エッチング対象となるレジストパターンの表面に過剰な熱変質を与えることが抑制されている。このときのエッチング対象となるレジストパターン１５の表面の最高到達温度は、概ね１１０℃である。
【００５１】
このスパッタエッチング処理の結果、レジストパターン１５の開口部１５ａに残存するレジストスカム（図示せず）などが除去されるとともに、Ａｌ電極パッド１２の表面が清浄化される。
【００５２】
次に、図６に示すように、半導体基体１１の全面に、例えばスパッタリング法によりＣｒ膜、Ｃｕ膜、Ａｕ膜を順次積層して、Ｃｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ膜１６を成膜する。次に、図７に示すように、リフトオフによりレジストパターン１５をその上のＢＬＭ膜１６とともに除去することにより、このＢＬＭ膜１６を所定形状にパターニングする。このＢＬＭ膜１６は、ポリイミド膜１４の接続孔１４ａを通して下地のＡｌ電極パッド１２と接続しており、後に形成されるはんだボールバンプのバリアメタルとしての役割を有する。
【００５３】
次に、図８に示すように、半導体基体１１の全面にレジスト膜を形成した後、このレジスト膜をリソグラフィー法により所定形状にパターニングする。符号１７は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１７は、ＢＬＭ膜１６上に対応する部分、したがって、Ａｌ電極パッド１２上に対応する部分に、所定の寸法の開口部１７ａを有する。
【００５４】
この後、必要に応じて、半導体基体１１に対して、はんだ膜を成膜する前の成膜前処理としてのスパッタエッチング処理を行った後、図９に示すように、半導体基体１１の全面に、真空蒸着法により、例えば鉛（Ｐｂ）とすず（Ｓｎ）との比率が９７：３の高融点のはんだ膜１８を成膜する。次に、図１０に示すように、リフトオフによりレジストパターン１７をその上のはんだ膜１８とともに除去する。これにより、はんだ膜１８が所望の形状にパターニングされる。この後、ウエットバック工程により、はんだ膜１８の加熱溶融処理を行うことにより、最終的に、図１１に示すように、ほぼ球状のはんだボールバンプ１９を形成する。なお、ここでは、ウエットバック工程によるはんだボールバンプ１９の形成を安定に行う観点から、このウエットバック工程を行う前に、半導体基体１１の全面に、予め還元作用や表面活性作用を有するフラックス（主成分は、アミン系活性剤、アルコール溶媒、ロジンやポリグリゴール等の樹脂成分）を均一にコーティングしてやり、その状態から熱処理を行うことで、はんだの溶融および表面張力によりはんだが球状に丸まることを促進させる。
【００５５】
以上、この第１の実施形態によれば、ポリイミド膜１４に接続孔１４ａを形成した後、この接続孔１４ａの底部に残存するスカム１４ｂの除去を目的として行われるスパッタエッチング処理を、その後に行われるＢＬＭ膜１５の成膜前処理としてのスパッタエッチング処理に比べて、高いイオンエネルギー条件下で行っているため、ＢＬＭ膜の成膜前処理としてのスパッタエッチング処理がスカム１４ｂの処理処理を兼ねていた従来のはんだボールバンプの製造方法に比べて、接続孔１４ａにおけるＢＬＭ膜１５とこの下地のＡｌ電極パッド１２との接合界面が、より清浄な状態で形成される。このため、ＢＬＭ膜１５とＡｌ電極パッド１２との接合界面での電気的コンタクトが良好となり、接続抵抗を大幅に低減することができる上に、ＢＬＭ膜１５とＡｌ電極パッド１２との密着強度の向上を図ることができる。
【００５６】
そして、このようにしてはんだボールバンプが形成されたＬＳＩチップをプリント配線基板上にフリップチップ実装して組み立てられる製品は、バンプ接合界面での電気的特性および機械的強度が共に向上するので、最終的な製品の信頼性および耐久性を、従来に比べて大きく改善することができる。
【００５７】
また、スカム１４ｂを除去するためのスパッタエッチング処理により、ポリイミド膜１４の表面が、イオン衝撃エネルギーを受けて活性化され、この結果、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの表面保護膜としてのポリイミド膜１４と、このチップの封止に用いられる樹脂との密着強度が増すので、これによっても、最終的な製品の信頼性および耐久性の向上を図ることができる。
【００５８】
また、この第１の実施形態によれば、スカム１４ｂを除去するためのスパッタエッチング処理の際に、プラズマ放電用電力と基板バイアス電圧とを独立に制御するようにしていることにより、エッチング対象となるポリイミド膜１４に過剰な熱変質を与えることなく、接続孔１４ａの底部のスカム１４ｂの除去およびＡｌ電極パッド１２の表面のクリーニングを効果的に実現することができる。なおかつ、半導体基体１１が大口径ウェハであっても、均一で迅速な処理が可能なプロセスを確立することができる。
【００５９】
次に、この発明の第２の実施形態によるはんだボールバンプの製造方法について説明する。図１２は、この第２の実施形態によるはんだボールバンプの製造方法においてプラズマ処理に用いられるＩＣＰ型高密度プラズマ処理装置の一例を示す。
【００６０】
図１２に示すように、このＩＣＰ型高密度プラズマ処理装置は、プラズマ処理室２１の外周に誘導結合コイル２２が巻かれ、プラズマ処理室２１内にステージ２３が設けられている。被処理基板としてのウェハ２４はステージ２３上に設置される。
【００６１】
プラズマ処理室２１は、排気口（図示せず）を通じて真空排気装置（図示せず）と接続されており、これによって、プラズマ処理室２１の内部を真空排気することができるようになっている。また、プラズマ処理室２１の内部には、ガス導入管（図示せず）を通じて所定のプロセスガスが供給されるようになっている。
【００６２】
誘導結合コイル２２は、プラズマ放電用のＩＣＰ電源２５と接続され、ステージ２３は、結合コンデンサ２６を介して基板バイアス用電源２７と接続される。ＩＣＰ電源２５としては、例えば周波数４５０ｋＨｚの高周波電源が用いられ、基板バイアス用電源２７としては、例えば周波数１３．５６ＭＨｚの高周波電源が用いられる。これらのＩＣＰ電源２５および基板バイアス用電源２７により、プラズマ放電出力（ＩＣＰソース出力）および基板バイアス電圧が、独立に制御される。ここで、ステージ２３は垂直方向（図１２中、矢印で示される方向）に移動可能である。また、このステージ２３は温度制御機構を有し、処理中のウェハ２４の温度を制御することが可能である。
【００６３】
このＩＣＰ型高密度プラズマ処理装置においては、プラズマ処理室２１内に、所定のプロセスガスを導入し、所定のプラズマ放電出力を供給することにより、プラズマ処理室２１内にプラズマ２８を発生させ、このプラズマからのイオンまたはラジカルの照射により、ステージ２３上に設置されたウェハ２４のスパッタエッチング処理やアッシング処理を行うことが可能である。
【００６４】
以下に、この第２の実施形態によるはんだボールバンプの製造方法の工程の一例について説明する。
【００６５】
この第２の実施形態においては、第１の実施形態と同様に工程を進めて、ポリイミド膜１４に接続孔１４ａを形成する工程まで行った後、図２に示す状態の半導体基体１１を、図１２に示すＩＣＰ高密度プラズマ処理装置に導入し、酸素を含む雰囲気中でアッシング処理を行った後、連続して、不活性ガス雰囲気中でスパッタエッチング処理を行う。ここでのスパッタエッチング処理は、後に行われるＢＬＭ膜１５の成膜前処理としてのスパッタエッチング処理よりも、高いイオンエネルギー条件下で行う。
【００６６】
具体的には、まず、一例として以下に示す条件でアッシング処理を行う。すなわち、プロセスガスとして酸素（Ｏ2 ）ガスを用い、その流量を１００ｓｃｃｍ、圧力を１．０Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてアッシング処理を行い、その処理時間を２０秒とする。このときのプラズマ処理対象としてのポリイミド膜１４の表面の最高到達温度は、概ね１００℃である。
【００６７】
次に、一例として以下のように条件を切り換えてスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を５０ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を３００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を３０秒とする。このときのエッチング対象となるポリイミド膜１４の表面の最高到達温度は、概ね１４０℃である。
【００６８】
これらのアッシング処理およびスパッタエッチング処理からなる２段階のプラズマ処理の結果、図３に示すように、ポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂが効果的に除去されるとともに、Ａｌ電極パッド１２の表面が清浄化される。すなわち、まず、アッシング処理の結果、有機物を主成分とするスカム１４ｂが、酸素ラジカル（Ｏ* ）のアッシング作用（Ｃ＋Ｏ* →ＣＯ↑の燃焼反応）と、酸素イオン（Ｏ+ 他）のスパッタリング作用とにより除去される。なお、このアッシング処理によって、接続孔１４ａに対応する部分におけるＡｌ電極パッド１２の表面は、わずかに酸化された状態となるが、このときＡｌ電極パッド１２の表面に形成された酸化膜は、元より存在していた自然酸化膜とともに、このアッシング処理に連続して行われるスパッタエッチング処理の結果、Ａｒイオンのスパッタリング作用により除去され、これによって、清浄なＡｌ電極パッド１２の表面が露出する。
【００６９】
次に、第１の実施形態と同様に工程を進めて、後に形成されるＢＬＭ膜１６のリフトオフ用のレジストパターン１５を形成した後、ＢＬＭ膜１６の成膜前処理としてのスパッタエッチング処理を行う。
【００７０】
具体的には、一例として以下に示す条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を９０秒とする。このときのエッチング対象となるレジストパターン１５の表面の最高到達温度は、概ね１１０℃である。
【００７１】
この後、第１の実施形態と同様に工程を進めて、最終的に図１１に示すように、はんだボールバンプ１９を形成する。
【００７２】
この第２の実施形態によるはんだボールバンプの製造方法の上記以外の構成は、第１の実施形態によるはんだボールバンプの製造方法と同様であるので、説明を省略する。
【００７３】
この第２の実施形態によれば、第１の実施形態と同様の利点を得ることができるほか、次のような利点を得ることができる。
【００７４】
すなわち、この第２の実施形態によれば、ポリイミド膜１４に接続孔１４ａを形成した後に行われるアッシング処理によって、酸素ラジカル（Ｏ* ）のアッシング作用により、ポリイミド膜１４の接続孔１４ａの底部に残存していた有機系のスカム１４ｂが燃焼反応をともなって効果的に除去されるため、不活性ガスのみによるスパッタエッチング処理よりも、一層効果的にスカム１４ｂの除去を行うことができる。また、このアッシング処理によって、スカム１４ｂの除去と同時に、ポリイミド膜１４の表面層は酸素原子をその結合中に取り込んだ形となる。このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの表面保護膜としてのポリイミド膜１４と、このチップの封止に用いられる樹脂との密着強度が第１の実施形態以上に増すので、最終的な製品の信頼性および耐久性の更なる向上を図ることができる。
【００７５】
また、この第２の実施形態によれば、高密度なプラズマ発生源を用いていることと、これによってより低圧力雰囲気下での処理が可能となったために、プラズマ中で多量に生成したイオン種が、散乱することなくほぼ垂直に被処理基板としての半導体基体１１に入射するようになり、Ａｒイオンの照射によるスパッタエッチング処理に必要な加工を、短時間で効率良く行うことができる。このため、エッチング対象となるポリイミド膜１４の接続孔パターンやデバイスへのプロセスダメージを考慮して、基板バイアス電圧を低く設定した条件であっても、処理速度を損なうこと無く、スカム１４ｂ除去のための処理時間の短縮を図ることができる。
【００７６】
次に、この発明の第３の実施形態によるはんだボールバンプの製造方法について説明する。
【００７７】
この第３の実施形態においては、第１の実施形態と同様に工程を進めて、ポリイミド膜１４に接続孔１４ａを形成する工程まで行った後、図２に示す状態の半導体基体１１を、図１２に示すＩＣＰ高密度プラズマ処理装置に導入し、酸素を含む雰囲気中でアッシング処理を行った後、連続して、還元性ガスを含む雰囲気中でスパッタエッチング処理を行う。ここでのスパッタエッチング処理は、後に行われるＢＬＭ膜１５の成膜前処理としてのスパッタエッチング処理よりも、高いイオンエネルギー条件下で行う。
【００７８】
具体的には、まず、一例として以下に示す条件でアッシング処理を行う。すなわち、プロセスガスとして酸素（Ｏ2 ）ガスを用い、その流量を１００ｓｃｃｍ、圧力を１．０Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてアッシング処理を行い、その処理時間を２０秒とする。このときのプラズマ処理対象となるポリイミド膜１４の表面の最高到達温度は、概ね１００℃である。
【００７９】
次に、一例として以下のように条件を切り換えて、スパッタエッチング処理を行う。すなわち、プロセスガスとしてＨＦおよびＡｒの混合ガスを用い、ＨＦガスの流量を２５ｓｃｃｍ、Ａｒガスの流量を２５ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を２５０Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を３０秒とする。このときのエッチング対象となるポリイミド膜１４の表面の最高到達温度は、概ね１３０℃である。
【００８０】
これらのアッシング処理およびスパッタエッチング処理からなる２段階のプラズマ処理の結果、第２の実施形態と同様に、図３に示すように、ポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂが効果的に除去されるとともに、Ａｌ電極パッド１２の表面が清浄化される。なお、この第３の実施形態では、上述のスパッタエッチング処理の結果、Ａｌ電極パッド１２の表面に存在した酸化膜は、ＨＦと反応して還元されつつ、Ａｒイオンのスパッタリング作用により除去され、より清浄なＡｌ電極パッド１２の表面が露出する。
【００８１】
次に、第１の実施形態と同様に工程を進めて、後に形成されるＢＬＭ膜１６のリフトオフ用のレジストパターン１５を形成した後、ＢＬＭ膜１６の成膜前処理としてのスパッタエッチング処理を行う。
【００８２】
具体的には、一例として以下に示す条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を９０秒とする。このときのエッチング対象となるレジストパターン１５の表面の最高到達温度は、概ね１１０℃である。
【００８３】
この後、第１の実施形態と同様に工程を進めて、最終的に図１１に示すように、はんだボールバンプ１９を形成する。
【００８４】
この第３の実施形態によるはんだボールバンプの製造方法の上記以外の構成は、第１の実施形態によるはんだボールバンプの製造方法と同様であるので、説明を省略する。
【００８５】
この第３の実施形態によれば、第２の実施形態と同様の利点を得ることができるほか、次のような利点を得ることができる。
【００８６】
すなわち、この第３の実施形態によれば、アッシング処理に連続して行われるスパッタエッチング処理により、ＨＦによる還元作用によって、Ａｌ電極パッド１２の表面の酸化膜は、化学反応を伴いながら効果的にスパッタ除去されるため、より徹底したＡｌ電極パッド１２の表面のクリーニングを行うことができる。また、ポリイミド膜１４の表面層のダングリングボンドは、電気的陰性度の大きいフッ素（Ｆ）原子によってターミネイト（このスパッタエッチング処理に先立って行われるアッシング処理時に導入されたＯ原子がＦ原子と置換される場合も含む）され、化学的にさらに活性な状態となる。このため、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの表面保護膜としてのポリイミド膜１４と、このチップの封止に用いられる樹脂との密着強度が第１の実施形態および第２の実施形態以上に増すので、最終的な製品の信頼性および耐久性の更なる向上を図ることができる。
【００８７】
以上この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、構造、プロセス装置、プロセス条件など、発明の主旨を逸脱しない範囲で適宜選択可能であることは言うまでもない。
【００８８】
例えば、上述の第１〜第３の実施形態においては、感光性のポリイミド膜１４をリソグラフィー法により直接パターニングして接続孔１４ａを形成するプロセスを例に示したが、これは、ポリイミド膜を成膜した後、このポリイミド膜上に所定形状のレジストパターンを形成し、このレジストパターンをマスクとしてエッチングすることにより、ポリイミド膜に接続孔を形成するプロセスに適用することも可能である。この場合、ポリイミド膜の接続孔の底部には、マスクとして用いたレジストパターンを除去するために用いた薬液の洗浄残りなどがスカムとして残存する。
【００８９】
また、上述の第１〜第３の実施形態においては、層間絶縁膜としてポリイミド膜１４を用いたプロセスを例に示したが、これは、層間絶縁膜としてポリイミド膜１４以外を用いたプロセス、例えばＳｉＯ2 膜やＳｉＮ膜を用いたプロセスに適用することも可能である。
【００９０】
また、上述の第１〜第３の実施形態においては、スパッタエッチング処理やアッシング処理を行うプラズマ処理装置として、トライオード型高周波プラズマ処理装置およびＩＣＰ型高密度プラズマ処理装置を用いた場合のプロセス例を示したが、オーソドックスな平行平板型高周波プラズマ処理装置や、ＴＣＰ型高密度プラズマ処理装置、ＥＣＲ型高密度プラズマ処理装置、ヘリコン波高密度プラズマ処理装置など、ＩＣＰ型高密度プラズマ処理装置以外の高密度プラズマ処理装置を用いたプロセスへの適用も可能である。
【００９１】
また、上述の第１の実施形態においては、スカム１４ｂの除去処理として、Ａｒ雰囲気中でスパッタエッチング処理を行うプロセス例を示したが、これは、Ａｒガスのような不活性ガスに、さらにＨＦなどの還元性ガスを含む雰囲気中でスパッタエッチング処理を行うプロセスを用いてもよい。
【００９２】
また、上述の第２および第３の実施形態においては、還元性ガスとしてＨＦを用いた例を示したが、この還元性ガスとしては、水素（Ｈ2 ）、塩酸（ＨＣｌ）などを同様に用いることもできる。これらのうち、ＨＦやＨＣｌなど液体ソースを用いる場合は、ヘリウム（Ｈｅ）ガスなどのキャリアガスによるバブリング、加熱気化、超音波気化などの手法によって、プラズマ処理室内にガスを導入する。
【００９３】
また、上述の第１〜第３の実施形態におけるＡｌ電極パッド１２に代えて、Ａｌ合金電極パッドを用いてもよく、これ以外に、Ｃｕ、Ａｇまたはこれらの合金を用いた電極パッドを用いてもよい。
【００９４】
また、上述の第１〜第３の実施形態においては、この発明をはんだボールバンプの製造に適用した場合について説明したが、この発明は、層間絶縁膜に形成された接続孔を通して、この層間絶縁膜の下層の電極および／または配線と導電膜とを接続させるようにした半導体装置、例えば、多層配線構造を有する半導体装置の製造に適用することもできる。
【００９５】
【発明の効果】
以上説明したように、この発明によるバンプ製造方法によれば、層間絶縁膜に接続孔を形成した後、導電膜の成膜前処理を行う前に、基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、スパッタエッチング処理を、このときの基体の表面の最高到達温度が、導電膜の成膜前処理のときの基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにしていることにより、または、層間絶縁膜に接続孔を形成した後、導電膜の成膜前処理を行う前に、基体に対して、少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにしていることにより、接続孔における導電膜とこの下地の電極との接合界面が、より清浄な状態で形成される。
【００９６】
このため、導電膜と電極との接合界面での電気的コンタクトが良好となり、接続抵抗を大幅に低減することができる上に、導電膜と電極との密着強度を向上させることができる。このため、バンプが形成されたＬＳＩチップをプリント配線基板上にフリップチップ実装して組み立てられる製品は、バンプ接合界面での電気的特性および機械的強度が共に向上するため、最終的な製品の信頼性および耐久性を、従来に比べて大きく改善することができる。
【００９７】
また、スパッタエッチング処理やアッシング処理のプラズマ処理により、層間絶縁膜の表面が化学的に活性化され、この結果、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの層間絶縁膜とチップの封止に用いられる樹脂との密着強度が増すので、これによっても、最終的な製品の信頼性および耐久性の向上を図ることができる。
【００９８】
また、この発明による半導体装置の製造方法によれば、上述のバンプ製造方法の場合と同様に、導電膜と電極および／または配線との接合界面での電気的コンタクトが良好となり、接続抵抗を大幅に低減することができる上に、導電膜と電極および／または配線との密着強度の向上を図ることができ、半導体装置の信頼性および耐久性を従来に比べて大きく改善することができる。
【００９９】
したがって、この発明は、微細なデザインルールに基づいて設計され、高集積度、高性能および高信頼性を要求される半導体装置の製造方法に極めて有効である。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態によるはんだボールバンプの製造方法においてプラズマ処理に用いられるトライオード型高周波プラズマ処理装置の一例を示す略線図である。
【図２】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図３】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図４】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図５】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図６】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図７】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図８】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図９】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図１０】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図１１】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図１２】 この発明の第２の実施形態によるはんだボールバンプの製造方法においてプラズマ処理に用いられるＩＣＰ型高密度プラズマ処理装置の一例を示す略線図である。
【図１３】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１４】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１５】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１６】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１７】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１８】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【符号の説明】
１１・・・半導体基体、１２・・・Ａｌ電極パッド、１３・・・パッシベーション膜、１４・・・ポリイミド膜、１４ａ・・・接続孔、１４ｂ・・・スカム、１６・・・ＢＬＭ膜、１８・・・はんだ膜、１９・・・はんだボールバンプ
【発明の属する技術分野】
この発明は、バンプ製造方法および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
電子機器の小型化をより一層進展させるためには、部品実装密度をいかに向上させるかが重要なポイントとなっている。こと半導体集積回路（ＩＣ）や半導体大規模集積回路（ＬＳＩ）の実装に関しても、従来のパッケージ実装の代替として、ベアチップを直接プリント配線基板にマウントするフリップチップ実装法など高密度実装技術の開発が盛んに行われている。
【０００３】
このプリップチップ実装法の一つに、ＩＣチップやＬＳＩチップのアルミニウム（Ａｌ）電極パッド上にはんだボールバンプを形成したものを、直接プリント配線基板に実装する方法がある。このはんだボールバンプを所定のＡｌ電極パッド上に形成する方法としては、電解メッキ法を用いた方法があるが、この場合、成膜されるはんだ膜の厚さが、下地の表面状態や電気抵抗のわずかなばらつきによる影響を受けるため、ＩＣチップ内で高さが均一に揃ったはんだボールバンプの形成を行うことは基本的に難しいという問題がある。
【０００４】
そこで、はんだボールバンプの高さのばらつきを制御する方法として、真空蒸着法によるはんだ膜の成膜と、レジストパターンのリフトオフとを用いてはんだ膜のパターニングを行った後、はんだボールバンプを形成する方法が知られている。この方法によるはんだボールバンプの製造方法の工程の一例を図１３〜図１８を参照しながら、以下に説明する。
【０００５】
まず、図１３に示すように、回路素子などが形成されたシリコン（Ｓｉ）ウェハのような半導体基体１０１上の所定の部分に絶縁膜（図示せず）を介して、スパッタリング法および反応性イオンエッチング（ＲＩＥ）法により所定形状のＡｌ電極パッド１０２を形成する。次に、半導体基体１０１の全面に、例えば窒化シリコン（ＳｉＮ）膜のようなパッシベーション膜１０３を成膜した後、このパッシベーション膜１０３のＡｌ電極パッド１０２上に対応する部分に開口部１０３ａを形成する。次に、半導体基体１０１の全面に、層間絶縁膜として感光性のポリイミド膜１０４を成膜した後、リソグラフィー法によりこのポリイミド膜１０４の露光、現像を行うことにより、このポリイミド膜１０４のＡｌ電極パッド１０２上に対応する部分に、所定の寸法の接続孔１０４ａを形成する。このポリイミド膜１０４は、表面保護、電気的絶縁およびα線によるソフトエラー防止の役割を有するものである。また、このポリイミド膜１０４は誘電率が低く、寄生容量を低減するのに有効である。
【０００６】
次に、ポリイミド膜１０４に接続孔１０４ａを形成する工程まで行った半導体基体１０１上に、リソグラフィー法により所定形状のレジストパターン（図示せず）を形成した後、この半導体基体１０１の全面に、スパッタリング法によりクロム（Ｃｒ）膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層してＣｒ／Ｃｕ／Ａｕ膜を成膜する。次に、リフトオフ法により、レジストパターンをその上のＣｒ／Ｃｕ／Ａｕ膜とともに除去することにより、図１４に示すように、このＣｒ／Ｃｕ／Ａｕ膜を所定形状にパターニングする。これによって、このパターニングされたＣｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ（Ball Limiting Metal ）１０５が形成される。このＢＬＭ膜１０５は、ポリイミド膜１０４の接続孔１０４ａを通して下地のＡｌ電極パッド１０２と接続しており、後に形成されるはんだボールバンプのバリアメタルとしての役割も有する。
【０００７】
次に、図１５に示すように、半導体基体１０１の全面にレジスト膜を形成した後、このレジスト膜をリソグラフィー法により所定形状にパターニングする。符号１０６は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１０６は、ＢＬＭ膜１０５上に対応する部分、したがって、Ａｌ電極パッド１０２上に対応する部分に、所定の寸法の開口部１０６ａを有する。
【０００８】
次に、図１６に示すように、真空蒸着法により全面にはんだ膜１０７を成膜した後、図１７に示すように、リフトオフ法によりレジスト膜１０６をその上のはんだ膜１０７とともに除去する。これにより、はんだ膜１０７の不要部分が除去され、はんだ膜１０７が所望の形状にパターニングされる。この後、熱処理を行ってはんだ膜１０７を溶融させることで、最終的に図１８に示すように、ほぼ球状のはんだボールバンプ１０８を形成する。
【０００９】
この真空蒸着法によるはんだ膜の成膜と、レジストパターンのリフトオフとを用いたはんだボールバンプの形成方法によれば、チップ内で高さがほぼ均一に揃ったはんだボールバンプを形成することができる。
【００１０】
ここで、ポリイミド膜１０４には、寄生容量の低減やα線によるソフトエラー対策などを考慮して、通常、２〜３μｍ以上の比較的厚いものが要求される。このため、このポリイミド膜１０４を、常に精度良く安定したパターンで形成することが難しくなっている。
【００１１】
すなわち、上述のはんだボールバンプの形成方法においては、ポリイミド膜１０４をパターニングするためのリソグラフィー工程の際に、作業環境や処理条件のわずかな変動によって解像不良が起き、図１３に示すように、接続孔１０４ａの底部に光学顕微鏡でも確認できない程度の厚さの、場合によっては光学顕微鏡でも確認できる程度の厚さのポリイミドの被膜が残存したり、現像液の洗浄残りが生じたりする。図１３〜図１８中、符号１０４ｂは、これらの残存したポリイミド膜や現像液の洗浄残りなどの有機物からなるスカムを示す。図１３〜図１８においては、表現の便宜上、このスカム１０４ｂを実際よりも極端に厚く表記している。
【００１２】
このように、ポリイミド膜１０４の接続孔１０４ａの底部にスカム１０４ｂが残存することにより、その後に形成されるＢＬＭ膜１０５とこの下地のＡｌ電極パッド１０２との界面での電気的コンタクトが良好に得られないという問題が生じる。
【００１３】
また、極端な場合には、ＢＬＭ膜１０５とＡｌ電極パッド１０２との密着力が低下して、後工程やプリント配線基板へのチップ実装時に、剥離が生じてしまうような不良を招いてしまうことにも繋がる。
【００１４】
【発明が解決しようとする課題】
これに対して従来は、ポリイミド膜１０４の成膜およびパターニングの後の工程で、ＢＬＭ膜１０５の成膜前処理として行うＡｒイオン（Ａｒ+ ）によるスパッタエッチング処理（通称、逆スパッタ）が、ポリイミド膜１０４の接続孔１０４ａの底部に残存するスカム１０４ｂの除去除去をも兼ねる意味合いがあった。
【００１５】
しかしながら、ＢＬＭ膜１０５を、半導体基体１０１上にレジストパターンのリフトオフを用いて選択的に形成するようにした場合、レジストパターンの耐熱性が低いことから、ＢＬＭ膜１０５の成膜前処理は、ウェハの温度上昇を抑えた条件設定が必要となる。具体的には、このＢＬＭ膜１０５の成膜前処理としてのスパッタエッチング処理の際には、エッチング対象となるレジストパターンの表面の最高到達温度が１２０℃を越えないように、半導体基体１０１への入射イオンエネルギーを低く設定したり処理時間を短くする必要がある。このため、このＢＬＭ膜１０５の成膜前処理としてのスパッタエッチング処理は、スカム１０４ｂの除去処理としては、必ずしも充分な処理が行われている訳ではなかった。
【００１６】
そのため、はんだボールバンプ１０８を形成した後に、プリント配線基板にフリップチップ実装して組み立てられた製品のバンプ接合部の電気的特性や機械的強度が時として不安定になり、このはんだボールバンプ１０８が形成されたデバイスの製造歩留まりや、このデバイスをフリップチップ実装して組み立てられる製品の信頼性や耐久性にも、その悪影響が及んでしまうという問題があった。
【００１７】
したがって、この発明の目的は、電極およびこの上に形成されるバンプのバリアメタルとしての導電膜の接合界面における電気的特性や密着強度を改善し、フリップチップ実装後において高い信頼性および耐久性を有するバンプ製造方法を提供することにある。
【００１８】
この発明の他の目的は、電極および／または配線と導電膜との接合界面における電気的特性や密着強度を改善し、高い信頼性および耐久性を有する半導体装置を製造することができる半導体装置の製造方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１の発明は、
基体上に電極を形成する工程と、基体上に電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の電極上に対応する部分に接続孔を形成する工程と、接続孔が形成された層間絶縁膜を有する基体上に接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、開口部をテーパー状に変形させ、基体の全面に導電膜を成膜した後、レジストパターンをその上の上記導電膜とともに除去することにより接続孔を通して電極と接続する導電膜を形成する工程とを有し、電極上に導電膜を介してバンプを形成するようにしたバンプ製造方法において、
層間絶縁膜に接続孔を形成した後、レジストパターンを形成する前に、基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、このスパッタエッチング処理を、このときの基体の表面の最高到達温度が、レジストパターンを形成した後に行うスパッタエッチング処理のときの基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにした
ことを特徴とするものである。
【００２０】
この発明の第２の発明は、
基体上に電極を形成する工程と、基体上に電極を覆うように層間絶縁膜を形成する工程と、層間絶縁膜の電極上に対応する部分に接続孔を形成する工程と、接続孔が形成された層間絶縁膜を有する基体上に接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、開口部をテーパー状に変形させ、基体の全面に導電膜を成膜した後、レジストパターンをその上の導電膜とともに除去することにより接続孔を通して電極と接続する導電膜を形成する工程とを有し、電極上に導電膜を介してバンプを形成するようにしたバンプ製造方法において、
層間絶縁膜に接続孔を形成した後、レジストパターンを形成する前に、基体に対して、少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにした
ことを特徴とするものである。
【００２１】
この発明の第３の発明は、
基体上に電極および／または配線を形成する工程と、
基体上に電極および／または配線を覆うように層間絶縁膜を形成する工程と、
層間絶縁膜の電極および／または配線上に対応する部分に接続孔を形成する工程と、
接続孔が形成された層間絶縁膜を有する基体上に接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、開口部をテーパー状に変形させ、基体の全面に導電膜を成膜した後、レジストパターンをその上の導電膜とともに除去することにより接続孔を通して電極および／または配線と接続する導電膜を形成する工程とを有する半導体装置の製造方法において、
層間絶縁膜に接続孔を形成した後、レジストパターンを形成する前に、基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、このスパッタエッチング処理を、このときの基体の表面の最高到達温度が、レジストパターンを形成した後に行うスパッタエッチング処理のときの基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにした
ことを特徴とするものである。
【００２２】
この発明の第４の発明は、
基体上に電極および／または配線を形成する工程と、
基体上に電極および／または配線を覆う層間絶縁膜を形成する工程と、
層間絶縁膜の電極および／または配線上に対応する部分に接続孔を形成する工程と、
接続孔が形成された層間絶縁膜を有する基体上に接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、開口部をテーパー状に変形させ、基体の全面に導電膜を成膜した後、レジストパターンをその上の上記導電膜とともに除去することにより接続孔を通して電極および／または配線と接続する導電膜を形成する工程とを有する半導体装置の製造方法において、
層間絶縁膜に接続孔を形成した後、レジストパターンを形成する前に、基体に対して少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにした
ことを特徴とするものである。
【００２３】
この発明においては、層間絶縁膜の材料としては、例えば有機物を用いることができる。また、この層間絶縁膜の材料としては、寄生容量を低減する観点から、低誘電率のものを用いることが好ましい。また、この発明において、層間絶縁膜への接続孔の形成は、感光性材料からなる層間絶縁膜を用い、これを直接、リソグラフィー法により露光、現像してパターニングすることにより行ってもよく、または、層間絶縁膜上に所定形状のレジストパターンを形成し、このレジストパターンをマスクとして層間絶縁膜をエッチングすることにより行ってもよい。この発明において、層間絶縁膜の材料としては、典型的には、例えば、二酸化シリコン（ＳｉＯ2 ）に比べて低誘電率の有機物であるポリイミドが用いられ、特に、感光性のポリイミドが用いられる。また、この発明において、電極または配線の材料としては、例えばアルミニウム、銅、銀またはこれらの合金を用いられる。
【００２４】
この発明において、スパッタエッチング処理は、典型的には、例えばＡｒガスのような不活性ガス雰囲気中で行うが、これ以外に、不活性ガスにさらに還元性ガスを含む雰囲気中で行うようにしてもよい。ここで、還元性ガスとしては、例えば、フッ化水素（ＨＦ）ガス、水素（Ｈ2 ）ガスまたは塩酸（ＨＣｌ）ガスを用いられる。
【００２５】
この発明においては、スパッタエッチング処理およびアッシング処理のプラズマ処理は、プラズマ放電出力と基体へのバイアス電圧とを独立に制御しながら行うことが好ましい。この場合のプラズマ処理には、少なくともプラズマ放電出力とバイアス電圧とを独立に制御可能な二つの電源を有するプラズマ処理装置が用いられる。
【００２６】
この発明においては、スパッタエッチング処理およびアッシング処理のプラズマ処理は、例えば、１×１０11ｃｍ-3以上１×１０14ｃｍ-3以下のプラズマ密度で行うようにしてもよい。この場合のスパッタエッチング処理およびアッシング処理には、ＩＣＰ（Inductively Coupled Plasma）型プラズマ処理装置、ＴＣＰ（Transfer Coupled Plasma またはTorocoidal Coupled Plasma ）型プラズマ処理装置、ＥＣＲ（Electron Cyclotron Resonance）型プラズマ処理装置またはヘリコン波プラズマ処理装置など、高いプラズマ密度が得られるプラズマ処理装置が用いられる。
【００２７】
上述のように構成されたこの発明の第１の発明および第３の発明においては、層間絶縁膜に接続孔を形成した後、導電膜の成膜前処理を行う前に、基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、スパッタエッチング処理を、このときの基体の表面の最高到達温度が、導電膜の成膜前処理のときの基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにしていることにより、層間絶縁膜への接続孔パターン形成において接続孔の底部に残渣（スカム）が残存していたり、下地の電極および／または配線の表面に自然酸化膜などの酸化膜が成長していたとしても、不活性ガスによる放電プラズマで解離生成したイオンのスパッタリング作用により、これらの残渣や酸化膜が効果的に除去され、電極および／または配線の表面を清浄化した上で、導電膜の成膜を行えるようになる。
【００２８】
この結果、例えば、電極上にバリアメタルとしての導電膜を介して形成されたバンプを有するＬＳＩなどのデバイスにおいて、電極と導電膜との界面で良好な電気的コンタクトが得られるようになる上に、導電膜と電極との密着強度が増し、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、バンプ接合部の電気的特性および機械的強度が共に向上するので、最終的な製品の信頼性および耐久性が、従来に比べて大きく向上する。
【００２９】
また、スパッタエッチング処理により、層間絶縁膜の表面がイオン衝撃エネルギーを受けて化学的に活性化され、この結果、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの層間絶縁膜とチップの封止に用いられる樹脂との密着強度が増すので、これによっても、最終的な製品の信頼性および耐久性の向上を図ることができる。
【００３０】
上述のように構成されたこの発明の第２の発明および第４の発明においては、有機物からなる層間絶縁膜に接続孔を形成した後、導電膜を成膜する前に、基体に対して、少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにしており、層間絶縁膜の接続孔の底部に残存する残渣の除去を、２段階のプラズマ処理を用いて行うことが特徴的である。具体的には、まず、酸素を含む雰囲気中でプラズマ処理を行うことにより、残渣の主成分である有機物の燃焼反応（Ｃ＋Ｏ* →ＣＯ↑）を主体とした反応系により、層間絶縁膜の接続孔の底部に残存する残渣を除去した後、連続して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行う。
【００３１】
これにより、残渣の除去処理に化学反応を利用することで、不活性ガスのみによるスパッタエッチング処理を行う場合よりも、効果的に残渣の除去を行うことができる。そして、酸素プラズマ処理により残渣除去中に下地の電極および／または配線の表面に新たに若干形成される酸化膜は、アッシング処理に連続して行われるスパッタエッチング処理により除去される。なお、アッシング処理に連続した行われるスパッタエッチング処理を、不活性ガスにさらに還元性ガスを含む雰囲気中でおこなった場合、電極および／または配線の表面に形成された酸化膜を化学反応で還元しながらスパッタ除去することで、より徹底した電極および／または配線の表面のクリーニングを行うことができる。
【００３２】
この結果、例えば、電極上にバリアメタルとしての導電膜を介して形成されたバンプを有するＬＳＩなどのデバイスにおいて、電極と導電膜との界面で良好な電気的コンタクトが得られるようになる上に、導電膜と電極との密着強度が増し、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、バンプ接合部の電気的特性および機械的強度が共に向上するので、最終的な製品の信頼性および耐久性が、従来に比べて更に大きく向上する。
【００３３】
また、アッシング処理により、層間絶縁膜の表面が酸素を取り込んで化学的に活性化され、この結果、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの層間絶縁膜とチップの封止に用いられる樹脂との密着強度が増すので、これによっても、最終的な製品の信頼性および耐久性の向上を図ることができる。
【００３４】
【発明の実施の形態】
以下、この発明の好適な実施形態について、図面を参照しながら説明する。
【００３５】
まず、この発明の第１の実施形態によるはんだボールバンプの製造方法について説明する。図１は、この第１の実施形態によるはんだボールバンプの製造方法においてプラズマ処理に用いられるトライオード型高周波プラズマ処理装置の一例を示す。
【００３６】
図１に示すように、このトライオード型高周波プラズマ処理装置においては、プラズマ処理室１の内部に、陽極板２および陰極板としてのステージ３が互いに対向して設けられ、これらの陽極板２およびステージ３の間に、格子電極４が設けられている。被処理基板としてのウェハ５は、ステージ３上に設置される。
【００３７】
プラズマ処理室１は、排気口（図示せず）を通じて真空排気装置（図示せず）と接続されており、これによって、プラズマ処理室１の内部を真空排気することができるようになっている。また、プラズマ処理室１の内部には、ガス導入管（図示せず）を通じて所定のプロセスガスが供給されるようになっている。
【００３８】
陽極板２は、結合コンデンサ６を介してプラズマ放電用電源７と接続され、ステージ３は、結合コンデンサ８を介して基板バイアス用電源９と接続される。また、格子電極４は接地される。ここで、プラズマ放電用電源７としては、例えば周波数２ＭＨｚの高周波電源が用いられ、基板バイアス用電源９としては、例えば周波数１３．５６ＭＨｚの高周波電源が用いられる。これらのプラズマ放電用電源７および基板バイアス用電源９により、プラズマ放電出力および基板バイアス電圧が、それぞれ独立に制御される。ここで、ステージ３は温度制御機構を有し、処理中のウェハ４の温度を制御することが可能である。
【００３９】
このトライオード型高周波プラズマ処理装置においては、プラズマ処理室１内に、所定のプロセスガスを導入し、所定のプラズマ放電出力を供給することにより、陽極板２および格子電極４の間にプラズマ１０を発生させ、このプラズマからのイオンの照射により、ステージ３上に設置されたウェハ５のスパッタエッチング処理を行うことが可能である。
【００４０】
以下に、この発明の第１の実施形態によるはんだボールバンプの製造方法の工程の一例について、図２〜図１１を参照しながら説明する。
【００４１】
まず、図２に示すように、回路素子などが形成されたＳｉウェハのような半導体基体１１上の所定の部分に絶縁膜（図示せず）を介して、スパッタリング法およびＲＩＥ法により所定形状のＡｌ電極パッド１２を形成する。次に、この半導体基体１１の全面に、例えばＳｉＮ膜のようなパッシベーション膜１３を成膜した後、このパッシベーション膜１３のＡｌ電極パッド１２上に対応する部分に開口部１３ａを形成する。次に、この半導体基体１１の全面に、層間絶縁膜として、例えば感光性のポリイミド膜１４を成膜した後、リソグラフィー法により直接このポリイミド膜１４に対して露光、現像処理を行うことにより、このポリイミド膜１４のＡｌ電極パッド１２上に対応する部分に接続孔１４ａを形成する。このポリイミド膜１４は、表面保護、電気的絶縁およびα線によるソフトエラー防止の役割を有するものである。また、このポリイミド膜１４は誘電率が低く、寄生容量の低減に有効である。符号１４ｂは、ポリイミド膜１４に接続孔１４ａを形成するためのリソグラフィー工程において、接続孔１４ａの底部に残存した薄いポリイミドの被膜や現像液の洗浄残りなどの有機物からなるスカムを示す。図中では、表現の便宜上、このスカム１４ｂを実際よりも極端に厚く表記している。
【００４２】
この第１の実施形態においては、上述のようにポリイミド膜１４に接続孔１４ａを形成した後、後述するＢＬＭ膜の成膜前処理を行う前に、図２に示す状態の半導体基体１１を、図１に示すトライオード型高周波プラズマ処理装置に導入し、この半導体基体１１に対して、例えばＡｒガスのような不活性ガス雰囲気中でスパッタエッチング処理を行うことにより、ポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂを除去する。なお、後述のように、この第１の実施形態においては、ＢＬＭ膜をリフトオフ法によりパターニングして形成するようにしているため、このスカム１４ｂを除去するためのスパッタエッチング処理は、ポリイミド膜１４に接続孔１４ａを形成した後、リフトオフ用のレジストパターンを形成する前に行う。
【００４３】
ここで、従来のはんだボールバンプの製造方法においては、この後に行われるＢＬＭ膜１０５の成膜前処理としてのスパッタエッチング処理が、ポリイミド膜１０４の接続孔１０４ａに残存するスカム１０４ｂの除去処理を兼ねていた。これに対して、この第１の実施形態においては、ポリイミド膜１４に接続孔１４ａを形成した後、ＢＬＭ膜の成膜前処理として行われるスパッタエッチング処理の前に、このＢＬＭ膜の成膜前処理とは別に、接続孔１４ａの底部に残存するスカム１４ｂを除去するためのスパッタエッチング処理を行う。
【００４４】
また、既に述べたように、ＢＬＭ膜の成膜前処理としてのスパッタエッチング処理では、エッチング対象となるレジストパターンの過剰な熱変質を抑制する観点から、このレジストパターンの表面の最高到達温度が１２０℃を越えないように、より好ましくは、この最高到達温度が１００℃以下となるように、入射イオンエネルギーを低く抑え、しかも、処理時間を短くする必要があった。具体的には、図１に示すトライオード型高周波プラズマ処理装置を用いてこのＢＬＭ膜の成膜前処理を行う場合で、基板バイアス電圧が１００Ｖ程度、処理時間が９０秒以下とされていた。これに対して、このスカム１４ｂを除去するためのスパッタエッチング処理では、エッチング対象となるポリイミド膜１４がレジストパターンより高い耐熱性を有するため、このポリイミド膜１４の表面の最高到達温度を、１２０℃以上、例えば１８０℃程度まで高くすることが可能である。したがって、この第１の実施形態においては、スカム１４ｂを除去するためのスパッタエッチング処理は、その後に行われるＢＬＭ膜の成膜前処理としてのスパッタエッチング処理に比べて基板バイアス電圧を高くして、好適には基板バイアス電圧を３００〜６００Ｖとして、半導体基体１１への入射イオンエネルギーを高く設定した条件で処理を行い、かつ、処理時間もより長く、好適には９０〜１８０秒間として、スカム１４ｂの除去を充分に行う。
【００４５】
具体的には、一例として次のような条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を４００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を１２０秒間とする。このときのエッチング対象となるポリイミド膜１４の表面の最高到達温度は、概ね１５０℃である。
【００４６】
このスパッタエッチング処理の結果、図３に示すように、ポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂが効果的に除去されるとともに、Ａｌ電極パッド１２の表面に存在した自然酸化膜（図示せず）が除去され、清浄なＡｌ電極パッド１２の表面が露出する。また、このとき、ポリイミド膜１４の表面が、イオン衝撃エネルギーを受けて化学的に活性化される。
【００４７】
次に、図４に示すように、半導体基体１１の全面にレジスト膜を成膜した後、リソグラフィー法によりこのレジスト膜を所定形状にパターニングする。符号１５は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１５は、ポリイミド膜１４の接続孔１４ａ上に対応する部分、したがって、Ａｌ電極パッド１２上に対応する部分に、接続孔１４ａより寸法の大きな開口部１５ａを有する。
【００４８】
次に、このように所定形状のレジストパターン１５を形成した後、ＢＬＭ膜を成膜する前に、図４に示す状態の半導体基体１１に対して、ＢＬＭ膜の成膜前処理としてのスパッタエッチング処理を行う。このスパッタエッチング処理は、上述のポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂを除去する際のスパッタエッチング処理と同様に、図１に示すトライオード型高周波プラズマ処理装置を用いて行うことができる。
【００４９】
このスパッタエッチング処理では、この後に行われるＢＬＭ膜の成膜の際に、レジストパターン１５の開口部１５ａの側壁にＢＬＭ膜が付着することを防止し、さらにこの後に行われるレジストパターン１５のリフトオフによるＢＬＭ膜のパターニングを良好に行う観点から、図５に示すように、エッチング対象となるレジストパターン１５の表面近傍のみを熱変質させ、このレジストパターン１５の開口部１５ａを所定のテーパー状に変形させる。
【００５０】
具体的には、一例として次のような条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を９０秒間とする。このＢＬＭ膜の成膜前処理としてのエッチング処理では、上述のスカム１４ｂを除去するためのスパッタエッチング処理よりも、半導体基体１１への入射イオンエネルギーが低く抑えられ、エッチング対象となるレジストパターンの表面に過剰な熱変質を与えることが抑制されている。このときのエッチング対象となるレジストパターン１５の表面の最高到達温度は、概ね１１０℃である。
【００５１】
このスパッタエッチング処理の結果、レジストパターン１５の開口部１５ａに残存するレジストスカム（図示せず）などが除去されるとともに、Ａｌ電極パッド１２の表面が清浄化される。
【００５２】
次に、図６に示すように、半導体基体１１の全面に、例えばスパッタリング法によりＣｒ膜、Ｃｕ膜、Ａｕ膜を順次積層して、Ｃｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ膜１６を成膜する。次に、図７に示すように、リフトオフによりレジストパターン１５をその上のＢＬＭ膜１６とともに除去することにより、このＢＬＭ膜１６を所定形状にパターニングする。このＢＬＭ膜１６は、ポリイミド膜１４の接続孔１４ａを通して下地のＡｌ電極パッド１２と接続しており、後に形成されるはんだボールバンプのバリアメタルとしての役割を有する。
【００５３】
次に、図８に示すように、半導体基体１１の全面にレジスト膜を形成した後、このレジスト膜をリソグラフィー法により所定形状にパターニングする。符号１７は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１７は、ＢＬＭ膜１６上に対応する部分、したがって、Ａｌ電極パッド１２上に対応する部分に、所定の寸法の開口部１７ａを有する。
【００５４】
この後、必要に応じて、半導体基体１１に対して、はんだ膜を成膜する前の成膜前処理としてのスパッタエッチング処理を行った後、図９に示すように、半導体基体１１の全面に、真空蒸着法により、例えば鉛（Ｐｂ）とすず（Ｓｎ）との比率が９７：３の高融点のはんだ膜１８を成膜する。次に、図１０に示すように、リフトオフによりレジストパターン１７をその上のはんだ膜１８とともに除去する。これにより、はんだ膜１８が所望の形状にパターニングされる。この後、ウエットバック工程により、はんだ膜１８の加熱溶融処理を行うことにより、最終的に、図１１に示すように、ほぼ球状のはんだボールバンプ１９を形成する。なお、ここでは、ウエットバック工程によるはんだボールバンプ１９の形成を安定に行う観点から、このウエットバック工程を行う前に、半導体基体１１の全面に、予め還元作用や表面活性作用を有するフラックス（主成分は、アミン系活性剤、アルコール溶媒、ロジンやポリグリゴール等の樹脂成分）を均一にコーティングしてやり、その状態から熱処理を行うことで、はんだの溶融および表面張力によりはんだが球状に丸まることを促進させる。
【００５５】
以上、この第１の実施形態によれば、ポリイミド膜１４に接続孔１４ａを形成した後、この接続孔１４ａの底部に残存するスカム１４ｂの除去を目的として行われるスパッタエッチング処理を、その後に行われるＢＬＭ膜１５の成膜前処理としてのスパッタエッチング処理に比べて、高いイオンエネルギー条件下で行っているため、ＢＬＭ膜の成膜前処理としてのスパッタエッチング処理がスカム１４ｂの処理処理を兼ねていた従来のはんだボールバンプの製造方法に比べて、接続孔１４ａにおけるＢＬＭ膜１５とこの下地のＡｌ電極パッド１２との接合界面が、より清浄な状態で形成される。このため、ＢＬＭ膜１５とＡｌ電極パッド１２との接合界面での電気的コンタクトが良好となり、接続抵抗を大幅に低減することができる上に、ＢＬＭ膜１５とＡｌ電極パッド１２との密着強度の向上を図ることができる。
【００５６】
そして、このようにしてはんだボールバンプが形成されたＬＳＩチップをプリント配線基板上にフリップチップ実装して組み立てられる製品は、バンプ接合界面での電気的特性および機械的強度が共に向上するので、最終的な製品の信頼性および耐久性を、従来に比べて大きく改善することができる。
【００５７】
また、スカム１４ｂを除去するためのスパッタエッチング処理により、ポリイミド膜１４の表面が、イオン衝撃エネルギーを受けて活性化され、この結果、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの表面保護膜としてのポリイミド膜１４と、このチップの封止に用いられる樹脂との密着強度が増すので、これによっても、最終的な製品の信頼性および耐久性の向上を図ることができる。
【００５８】
また、この第１の実施形態によれば、スカム１４ｂを除去するためのスパッタエッチング処理の際に、プラズマ放電用電力と基板バイアス電圧とを独立に制御するようにしていることにより、エッチング対象となるポリイミド膜１４に過剰な熱変質を与えることなく、接続孔１４ａの底部のスカム１４ｂの除去およびＡｌ電極パッド１２の表面のクリーニングを効果的に実現することができる。なおかつ、半導体基体１１が大口径ウェハであっても、均一で迅速な処理が可能なプロセスを確立することができる。
【００５９】
次に、この発明の第２の実施形態によるはんだボールバンプの製造方法について説明する。図１２は、この第２の実施形態によるはんだボールバンプの製造方法においてプラズマ処理に用いられるＩＣＰ型高密度プラズマ処理装置の一例を示す。
【００６０】
図１２に示すように、このＩＣＰ型高密度プラズマ処理装置は、プラズマ処理室２１の外周に誘導結合コイル２２が巻かれ、プラズマ処理室２１内にステージ２３が設けられている。被処理基板としてのウェハ２４はステージ２３上に設置される。
【００６１】
プラズマ処理室２１は、排気口（図示せず）を通じて真空排気装置（図示せず）と接続されており、これによって、プラズマ処理室２１の内部を真空排気することができるようになっている。また、プラズマ処理室２１の内部には、ガス導入管（図示せず）を通じて所定のプロセスガスが供給されるようになっている。
【００６２】
誘導結合コイル２２は、プラズマ放電用のＩＣＰ電源２５と接続され、ステージ２３は、結合コンデンサ２６を介して基板バイアス用電源２７と接続される。ＩＣＰ電源２５としては、例えば周波数４５０ｋＨｚの高周波電源が用いられ、基板バイアス用電源２７としては、例えば周波数１３．５６ＭＨｚの高周波電源が用いられる。これらのＩＣＰ電源２５および基板バイアス用電源２７により、プラズマ放電出力（ＩＣＰソース出力）および基板バイアス電圧が、独立に制御される。ここで、ステージ２３は垂直方向（図１２中、矢印で示される方向）に移動可能である。また、このステージ２３は温度制御機構を有し、処理中のウェハ２４の温度を制御することが可能である。
【００６３】
このＩＣＰ型高密度プラズマ処理装置においては、プラズマ処理室２１内に、所定のプロセスガスを導入し、所定のプラズマ放電出力を供給することにより、プラズマ処理室２１内にプラズマ２８を発生させ、このプラズマからのイオンまたはラジカルの照射により、ステージ２３上に設置されたウェハ２４のスパッタエッチング処理やアッシング処理を行うことが可能である。
【００６４】
以下に、この第２の実施形態によるはんだボールバンプの製造方法の工程の一例について説明する。
【００６５】
この第２の実施形態においては、第１の実施形態と同様に工程を進めて、ポリイミド膜１４に接続孔１４ａを形成する工程まで行った後、図２に示す状態の半導体基体１１を、図１２に示すＩＣＰ高密度プラズマ処理装置に導入し、酸素を含む雰囲気中でアッシング処理を行った後、連続して、不活性ガス雰囲気中でスパッタエッチング処理を行う。ここでのスパッタエッチング処理は、後に行われるＢＬＭ膜１５の成膜前処理としてのスパッタエッチング処理よりも、高いイオンエネルギー条件下で行う。
【００６６】
具体的には、まず、一例として以下に示す条件でアッシング処理を行う。すなわち、プロセスガスとして酸素（Ｏ2 ）ガスを用い、その流量を１００ｓｃｃｍ、圧力を１．０Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてアッシング処理を行い、その処理時間を２０秒とする。このときのプラズマ処理対象としてのポリイミド膜１４の表面の最高到達温度は、概ね１００℃である。
【００６７】
次に、一例として以下のように条件を切り換えてスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を５０ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を３００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を３０秒とする。このときのエッチング対象となるポリイミド膜１４の表面の最高到達温度は、概ね１４０℃である。
【００６８】
これらのアッシング処理およびスパッタエッチング処理からなる２段階のプラズマ処理の結果、図３に示すように、ポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂが効果的に除去されるとともに、Ａｌ電極パッド１２の表面が清浄化される。すなわち、まず、アッシング処理の結果、有機物を主成分とするスカム１４ｂが、酸素ラジカル（Ｏ* ）のアッシング作用（Ｃ＋Ｏ* →ＣＯ↑の燃焼反応）と、酸素イオン（Ｏ+ 他）のスパッタリング作用とにより除去される。なお、このアッシング処理によって、接続孔１４ａに対応する部分におけるＡｌ電極パッド１２の表面は、わずかに酸化された状態となるが、このときＡｌ電極パッド１２の表面に形成された酸化膜は、元より存在していた自然酸化膜とともに、このアッシング処理に連続して行われるスパッタエッチング処理の結果、Ａｒイオンのスパッタリング作用により除去され、これによって、清浄なＡｌ電極パッド１２の表面が露出する。
【００６９】
次に、第１の実施形態と同様に工程を進めて、後に形成されるＢＬＭ膜１６のリフトオフ用のレジストパターン１５を形成した後、ＢＬＭ膜１６の成膜前処理としてのスパッタエッチング処理を行う。
【００７０】
具体的には、一例として以下に示す条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を９０秒とする。このときのエッチング対象となるレジストパターン１５の表面の最高到達温度は、概ね１１０℃である。
【００７１】
この後、第１の実施形態と同様に工程を進めて、最終的に図１１に示すように、はんだボールバンプ１９を形成する。
【００７２】
この第２の実施形態によるはんだボールバンプの製造方法の上記以外の構成は、第１の実施形態によるはんだボールバンプの製造方法と同様であるので、説明を省略する。
【００７３】
この第２の実施形態によれば、第１の実施形態と同様の利点を得ることができるほか、次のような利点を得ることができる。
【００７４】
すなわち、この第２の実施形態によれば、ポリイミド膜１４に接続孔１４ａを形成した後に行われるアッシング処理によって、酸素ラジカル（Ｏ* ）のアッシング作用により、ポリイミド膜１４の接続孔１４ａの底部に残存していた有機系のスカム１４ｂが燃焼反応をともなって効果的に除去されるため、不活性ガスのみによるスパッタエッチング処理よりも、一層効果的にスカム１４ｂの除去を行うことができる。また、このアッシング処理によって、スカム１４ｂの除去と同時に、ポリイミド膜１４の表面層は酸素原子をその結合中に取り込んだ形となる。このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの表面保護膜としてのポリイミド膜１４と、このチップの封止に用いられる樹脂との密着強度が第１の実施形態以上に増すので、最終的な製品の信頼性および耐久性の更なる向上を図ることができる。
【００７５】
また、この第２の実施形態によれば、高密度なプラズマ発生源を用いていることと、これによってより低圧力雰囲気下での処理が可能となったために、プラズマ中で多量に生成したイオン種が、散乱することなくほぼ垂直に被処理基板としての半導体基体１１に入射するようになり、Ａｒイオンの照射によるスパッタエッチング処理に必要な加工を、短時間で効率良く行うことができる。このため、エッチング対象となるポリイミド膜１４の接続孔パターンやデバイスへのプロセスダメージを考慮して、基板バイアス電圧を低く設定した条件であっても、処理速度を損なうこと無く、スカム１４ｂ除去のための処理時間の短縮を図ることができる。
【００７６】
次に、この発明の第３の実施形態によるはんだボールバンプの製造方法について説明する。
【００７７】
この第３の実施形態においては、第１の実施形態と同様に工程を進めて、ポリイミド膜１４に接続孔１４ａを形成する工程まで行った後、図２に示す状態の半導体基体１１を、図１２に示すＩＣＰ高密度プラズマ処理装置に導入し、酸素を含む雰囲気中でアッシング処理を行った後、連続して、還元性ガスを含む雰囲気中でスパッタエッチング処理を行う。ここでのスパッタエッチング処理は、後に行われるＢＬＭ膜１５の成膜前処理としてのスパッタエッチング処理よりも、高いイオンエネルギー条件下で行う。
【００７８】
具体的には、まず、一例として以下に示す条件でアッシング処理を行う。すなわち、プロセスガスとして酸素（Ｏ2 ）ガスを用い、その流量を１００ｓｃｃｍ、圧力を１．０Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてアッシング処理を行い、その処理時間を２０秒とする。このときのプラズマ処理対象となるポリイミド膜１４の表面の最高到達温度は、概ね１００℃である。
【００７９】
次に、一例として以下のように条件を切り換えて、スパッタエッチング処理を行う。すなわち、プロセスガスとしてＨＦおよびＡｒの混合ガスを用い、ＨＦガスの流量を２５ｓｃｃｍ、Ａｒガスの流量を２５ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を２５０Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を３０秒とする。このときのエッチング対象となるポリイミド膜１４の表面の最高到達温度は、概ね１３０℃である。
【００８０】
これらのアッシング処理およびスパッタエッチング処理からなる２段階のプラズマ処理の結果、第２の実施形態と同様に、図３に示すように、ポリイミド膜１４の接続孔１４ａの底部に残存するスカム１４ｂが効果的に除去されるとともに、Ａｌ電極パッド１２の表面が清浄化される。なお、この第３の実施形態では、上述のスパッタエッチング処理の結果、Ａｌ電極パッド１２の表面に存在した酸化膜は、ＨＦと反応して還元されつつ、Ａｒイオンのスパッタリング作用により除去され、より清浄なＡｌ電極パッド１２の表面が露出する。
【００８１】
次に、第１の実施形態と同様に工程を進めて、後に形成されるＢＬＭ膜１６のリフトオフ用のレジストパターン１５を形成した後、ＢＬＭ膜１６の成膜前処理としてのスパッタエッチング処理を行う。
【００８２】
具体的には、一例として以下に示す条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング処理を行い、その処理時間を９０秒とする。このときのエッチング対象となるレジストパターン１５の表面の最高到達温度は、概ね１１０℃である。
【００８３】
この後、第１の実施形態と同様に工程を進めて、最終的に図１１に示すように、はんだボールバンプ１９を形成する。
【００８４】
この第３の実施形態によるはんだボールバンプの製造方法の上記以外の構成は、第１の実施形態によるはんだボールバンプの製造方法と同様であるので、説明を省略する。
【００８５】
この第３の実施形態によれば、第２の実施形態と同様の利点を得ることができるほか、次のような利点を得ることができる。
【００８６】
すなわち、この第３の実施形態によれば、アッシング処理に連続して行われるスパッタエッチング処理により、ＨＦによる還元作用によって、Ａｌ電極パッド１２の表面の酸化膜は、化学反応を伴いながら効果的にスパッタ除去されるため、より徹底したＡｌ電極パッド１２の表面のクリーニングを行うことができる。また、ポリイミド膜１４の表面層のダングリングボンドは、電気的陰性度の大きいフッ素（Ｆ）原子によってターミネイト（このスパッタエッチング処理に先立って行われるアッシング処理時に導入されたＯ原子がＦ原子と置換される場合も含む）され、化学的にさらに活性な状態となる。このため、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの表面保護膜としてのポリイミド膜１４と、このチップの封止に用いられる樹脂との密着強度が第１の実施形態および第２の実施形態以上に増すので、最終的な製品の信頼性および耐久性の更なる向上を図ることができる。
【００８７】
以上この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、構造、プロセス装置、プロセス条件など、発明の主旨を逸脱しない範囲で適宜選択可能であることは言うまでもない。
【００８８】
例えば、上述の第１〜第３の実施形態においては、感光性のポリイミド膜１４をリソグラフィー法により直接パターニングして接続孔１４ａを形成するプロセスを例に示したが、これは、ポリイミド膜を成膜した後、このポリイミド膜上に所定形状のレジストパターンを形成し、このレジストパターンをマスクとしてエッチングすることにより、ポリイミド膜に接続孔を形成するプロセスに適用することも可能である。この場合、ポリイミド膜の接続孔の底部には、マスクとして用いたレジストパターンを除去するために用いた薬液の洗浄残りなどがスカムとして残存する。
【００８９】
また、上述の第１〜第３の実施形態においては、層間絶縁膜としてポリイミド膜１４を用いたプロセスを例に示したが、これは、層間絶縁膜としてポリイミド膜１４以外を用いたプロセス、例えばＳｉＯ2 膜やＳｉＮ膜を用いたプロセスに適用することも可能である。
【００９０】
また、上述の第１〜第３の実施形態においては、スパッタエッチング処理やアッシング処理を行うプラズマ処理装置として、トライオード型高周波プラズマ処理装置およびＩＣＰ型高密度プラズマ処理装置を用いた場合のプロセス例を示したが、オーソドックスな平行平板型高周波プラズマ処理装置や、ＴＣＰ型高密度プラズマ処理装置、ＥＣＲ型高密度プラズマ処理装置、ヘリコン波高密度プラズマ処理装置など、ＩＣＰ型高密度プラズマ処理装置以外の高密度プラズマ処理装置を用いたプロセスへの適用も可能である。
【００９１】
また、上述の第１の実施形態においては、スカム１４ｂの除去処理として、Ａｒ雰囲気中でスパッタエッチング処理を行うプロセス例を示したが、これは、Ａｒガスのような不活性ガスに、さらにＨＦなどの還元性ガスを含む雰囲気中でスパッタエッチング処理を行うプロセスを用いてもよい。
【００９２】
また、上述の第２および第３の実施形態においては、還元性ガスとしてＨＦを用いた例を示したが、この還元性ガスとしては、水素（Ｈ2 ）、塩酸（ＨＣｌ）などを同様に用いることもできる。これらのうち、ＨＦやＨＣｌなど液体ソースを用いる場合は、ヘリウム（Ｈｅ）ガスなどのキャリアガスによるバブリング、加熱気化、超音波気化などの手法によって、プラズマ処理室内にガスを導入する。
【００９３】
また、上述の第１〜第３の実施形態におけるＡｌ電極パッド１２に代えて、Ａｌ合金電極パッドを用いてもよく、これ以外に、Ｃｕ、Ａｇまたはこれらの合金を用いた電極パッドを用いてもよい。
【００９４】
また、上述の第１〜第３の実施形態においては、この発明をはんだボールバンプの製造に適用した場合について説明したが、この発明は、層間絶縁膜に形成された接続孔を通して、この層間絶縁膜の下層の電極および／または配線と導電膜とを接続させるようにした半導体装置、例えば、多層配線構造を有する半導体装置の製造に適用することもできる。
【００９５】
【発明の効果】
以上説明したように、この発明によるバンプ製造方法によれば、層間絶縁膜に接続孔を形成した後、導電膜の成膜前処理を行う前に、基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、スパッタエッチング処理を、このときの基体の表面の最高到達温度が、導電膜の成膜前処理のときの基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにしていることにより、または、層間絶縁膜に接続孔を形成した後、導電膜の成膜前処理を行う前に、基体に対して、少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにしていることにより、接続孔における導電膜とこの下地の電極との接合界面が、より清浄な状態で形成される。
【００９６】
このため、導電膜と電極との接合界面での電気的コンタクトが良好となり、接続抵抗を大幅に低減することができる上に、導電膜と電極との密着強度を向上させることができる。このため、バンプが形成されたＬＳＩチップをプリント配線基板上にフリップチップ実装して組み立てられる製品は、バンプ接合界面での電気的特性および機械的強度が共に向上するため、最終的な製品の信頼性および耐久性を、従来に比べて大きく改善することができる。
【００９７】
また、スパッタエッチング処理やアッシング処理のプラズマ処理により、層間絶縁膜の表面が化学的に活性化され、この結果、このＬＳＩチップをフリップチップ実装して組み立てられる製品は、チップの層間絶縁膜とチップの封止に用いられる樹脂との密着強度が増すので、これによっても、最終的な製品の信頼性および耐久性の向上を図ることができる。
【００９８】
また、この発明による半導体装置の製造方法によれば、上述のバンプ製造方法の場合と同様に、導電膜と電極および／または配線との接合界面での電気的コンタクトが良好となり、接続抵抗を大幅に低減することができる上に、導電膜と電極および／または配線との密着強度の向上を図ることができ、半導体装置の信頼性および耐久性を従来に比べて大きく改善することができる。
【００９９】
したがって、この発明は、微細なデザインルールに基づいて設計され、高集積度、高性能および高信頼性を要求される半導体装置の製造方法に極めて有効である。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態によるはんだボールバンプの製造方法においてプラズマ処理に用いられるトライオード型高周波プラズマ処理装置の一例を示す略線図である。
【図２】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図３】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図４】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図５】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図６】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図７】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図８】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図９】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図１０】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図１１】 この発明の第１の実施形態によるはんだボールバンプの製造方法を説明するための断面図である。
【図１２】 この発明の第２の実施形態によるはんだボールバンプの製造方法においてプラズマ処理に用いられるＩＣＰ型高密度プラズマ処理装置の一例を示す略線図である。
【図１３】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１４】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１５】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１６】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１７】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【図１８】 従来技術によるはんだボールバンプの製造方法を説明するための断面図である。
【符号の説明】
１１・・・半導体基体、１２・・・Ａｌ電極パッド、１３・・・パッシベーション膜、１４・・・ポリイミド膜、１４ａ・・・接続孔、１４ｂ・・・スカム、１６・・・ＢＬＭ膜、１８・・・はんだ膜、１９・・・はんだボールバンプ
Claims (12)
- 基体上に電極を形成する工程と、上記基体上に上記電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上記電極上に対応する部分に接続孔を形成する工程と、上記接続孔が形成された上記層間絶縁膜を有する上記基体上に上記接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、上記開口部をテーパー状に変形させ、上記基体の全面に導電膜を成膜した後、上記レジストパターンをその上の上記導電膜とともに除去することにより上記接続孔を通して上記電極と接続する導電膜を形成する工程とを有し、上記電極上に上記導電膜を介してバンプを形成するようにしたバンプ製造方法において、
上記層間絶縁膜に上記接続孔を形成した後、上記レジストパターンを形成する前に、上記基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、このスパッタエッチング処理を、このときの上記基体の表面の最高到達温度が、上記レジストパターンを形成した後に行う上記スパッタエッチング処理のときの上記基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにした
ことを特徴とするバンプ製造方法。 - 上記レジストパターンを形成する前に行う上記スパッタエッチング処理を、少なくともプラズマ放電出力と上記基体へのバイアス電圧とを独立に制御しながら行うことを特徴とする請求項１記載のバンプ製造方法。
- 基体上に電極を形成する工程と、上記基体上に上記電極を覆うように層間絶縁膜を形成する工程と、上記層間絶縁膜の上記電極上に対応する部分に接続孔を形成する工程と、上記接続孔が形成された上記層間絶縁膜を有する上記基体上に上記接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、上記開口部をテーパー状に変形させ、上記基体の全面に導電膜を成膜した後、上記レジストパターンをその上の上記導電膜とともに除去することにより上記接続孔を通して上記電極と接続する導電膜を形成する工程とを有し、上記電極上に上記導電膜を介してバンプを形成するようにしたバンプ製造方法において、
上記層間絶縁膜に上記接続孔を形成した後、上記レジストパターンを形成する前に、上記基体に対して、少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにした
ことを特徴とするバンプ製造方法。 - 上記レジストパターンを形成する前に行う上記スパッタエッチング処理を、上記不活性ガスにさらに還元性ガスを含む雰囲気中で行うようにしたことを特徴とする請求項３記載のバンプ製造方法。
- 上記レジストパターンを形成する前に行う上記スパッタエッチング処理を、このときの上記基体の表面の最高到達温度が、上記レジストパターンを形成した後に行う上記スパッタエッチング処理のときの上記基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うことを特徴とする請求項３記載のバンプ製造方法。
- 上記レジストパターンを形成する前に行う上記アッシング処理および／または上記スパッタエッチング処理を、少なくともプラズマ放電出力と上記基体へのバイアス電圧とを独立に制御しながら行うことを特徴とする請求項３記載のバンプ製造方法。
- 基体上に電極および／または配線を形成する工程と、
上記基体上に上記電極および／または配線を覆うように層間絶縁膜を形成する工程と、
上記層間絶縁膜の上記電極および／または配線上に対応する部分に接続孔を形成する工程と、
上記接続孔が形成された上記層間絶縁膜を有する上記基体上に上記接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、上記開口部をテーパー状に変形さ せ、上記基体の全面に導電膜を成膜した後、上記レジストパターンをその上の上記導電膜とともに除去することにより上記接続孔を通して上記電極および／または配線と接続する導電膜を形成する工程とを有する半導体装置の製造方法において、
上記層間絶縁膜に上記接続孔を形成した後、上記レジストパターンを形成する前に、上記基体に対して、少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行い、この際、このスパッタエッチング処理を、このときの上記基体の表面の最高到達温度が、上記レジストパターンを形成した後に行う上記スパッタエッチング処理のときの上記基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うようにした
ことを特徴とする半導体装置の製造方法。 - 上記レジストパターンを形成する前に行う上記スパッタエッチング処理を、少なくともプラズマ放電出力と上記基体へのバイアス電圧とを独立に制御しながら行うことを特徴とする請求項７記載の半導体装置の製造方法。
- 基体上に電極および／または配線を形成する工程と、
上記基体上に上記電極および／または配線を覆う層間絶縁膜を形成する工程と、
上記層間絶縁膜の上記電極および／または配線上に対応する部分に接続孔を形成する工程と、
上記接続孔が形成された上記層間絶縁膜を有する上記基体上に上記接続孔に対応する部分に開口部を有するレジストパターンを形成し、スパッタエッチング処理を行うことによりこのレジストパターンの表面近傍のみを熱変質させ、上記開口部をテーパー状に変形させ、上記基体の全面に導電膜を成膜した後、上記レジストパターンをその上の上記導電膜とともに除去することにより上記接続孔を通して上記電極および／または配線と接続する導電膜を形成する工程とを有する半導体装置の製造方法において、
上記層間絶縁膜に上記接続孔を形成した後、上記レジストパターンを形成する前に、上記基体に対して少なくとも酸素を含む雰囲気中でアッシング処理を行った後、連続して少なくとも不活性ガスを含む雰囲気中でスパッタエッチング処理を行うようにした
ことを特徴とする半導体装置の製造方法。 - 上記レジストパターンを形成する前に行う上記スパッタエッチング処理を、上記不活性ガスにさらに還元性ガスを含む雰囲気中で行うようにしたことを特徴とする請求項９記載の半導体装置の製造方法。
- 上記レジストパターンを形成する前に行う上記スパッタエッチング処理を、このときの上記基体の表面の最高到達温度が、上記レジストパターンを形成した後に行う上記スパッタエッチング処理の際の上記基体の表面の最高到達温度よりも高くなるようなイオンエネルギーで行うことを特徴とする請求項９記載の半導体装置の製造方法。
- 上記レジストパターンを形成する前に行う上記アッシング処理および／または上記スパッタエッチング処理を、少なくともプラズマ放電出力と上記基体へのバイアス電圧とを独立に制御しながら行うことを特徴とする請求項９記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031898A JP4130706B2 (ja) | 1998-02-23 | 1998-02-23 | バンプ製造方法および半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031898A JP4130706B2 (ja) | 1998-02-23 | 1998-02-23 | バンプ製造方法および半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11238750A JPH11238750A (ja) | 1999-08-31 |
| JP4130706B2 true JP4130706B2 (ja) | 2008-08-06 |
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ID=12577274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031898A Expired - Fee Related JP4130706B2 (ja) | 1998-02-23 | 1998-02-23 | バンプ製造方法および半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4130706B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3553457B2 (ja) | 2000-03-31 | 2004-08-11 | シャープ株式会社 | 半導体装置およびその製造方法 |
| JP4513532B2 (ja) * | 2004-12-01 | 2010-07-28 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| JP5170915B2 (ja) * | 2005-02-25 | 2013-03-27 | 株式会社テラミクロス | 半導体装置の製造方法 |
| JP2006270031A (ja) * | 2005-02-25 | 2006-10-05 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
| JP4646862B2 (ja) * | 2006-06-26 | 2011-03-09 | 日本アビオニクス株式会社 | 半導体チップの超音波接合方法およびその超音波接合装置 |
| JP5672668B2 (ja) * | 2009-07-02 | 2015-02-18 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2012054366A (ja) * | 2010-08-31 | 2012-03-15 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
-
1998
- 1998-02-23 JP JP4031898A patent/JP4130706B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11238750A (ja) | 1999-08-31 |
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|
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|
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