JPH11238750A - バンプ製造方法および半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電極およびこの上に形成されるバンプのバリ
アメタルとしての導電膜の接合界面における電気的特性
や密着強度を改善し、フリップチップ実装後において高
い信頼性および耐久性を有するバンプ製造方法を提供す
る。 【解決手段】 半導体基体１１上に層間絶縁膜としての
ポリイミド膜１４を成膜し、このポリイミド膜１４のＡ
ｌ電極パッド１２上に対応する部分に接続孔１４ａを形
成した後、はんだボールバンプ１９のバリアメタルとし
てのＢＬＭ膜１６の成膜前処理を行う前に、半導体基体
１１に対して、少なくとも不活性ガスを含む雰囲気中
で、後に行うＢＬＭ膜１６の成膜前処理よりも高イオン
エネルギー条件下でスパッタエッチング処理を行い、接
続孔１４ａに残存するスカムを除去する。他の例では、
少なくとも酸素を含む雰囲気中でのアッシング処理を行
い、連続して、少なくとも不活性ガスを含む雰囲気中で
スパッタエッチング処理を行うことにより、接続孔１４
ａに残存するスカム１４ｂを除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、バンプ製造方法
および半導体装置の製造方法に関する。

【０００２】

【従来の技術】電子機器の小型化をより一層進展させる
ためには、部品実装密度をいかに向上させるかが重要な
ポイントとなっている。こと半導体集積回路（ＩＣ）や
半導体大規模集積回路（ＬＳＩ）の実装に関しても、従
来のパッケージ実装の代替として、ベアチップを直接プ
リント配線基板にマウントするフリップチップ実装法な
ど高密度実装技術の開発が盛んに行われている。

【０００３】このプリップチップ実装法の一つに、ＩＣ
チップやＬＳＩチップのアルミニウム（Ａｌ）電極パッ
ド上にはんだボールバンプを形成したものを、直接プリ
ント配線基板に実装する方法がある。このはんだボール
バンプを所定のＡｌ電極パッド上に形成する方法として
は、電解メッキ法を用いた方法があるが、この場合、成
膜されるはんだ膜の厚さが、下地の表面状態や電気抵抗
のわずかなばらつきによる影響を受けるため、ＩＣチッ
プ内で高さが均一に揃ったはんだボールバンプの形成を
行うことは基本的に難しいという問題がある。

【０００４】そこで、はんだボールバンプの高さのばら
つきを制御する方法として、真空蒸着法によるはんだ膜
の成膜と、レジストパターンのリフトオフとを用いては
んだ膜のパターニングを行った後、はんだボールバンプ
を形成する方法が知られている。この方法によるはんだ
ボールバンプの製造方法の工程の一例を図１３〜図１８
を参照しながら、以下に説明する。

【０００５】まず、図１３に示すように、回路素子など
が形成されたシリコン（Ｓｉ）ウェハのような半導体基
体１０１上の所定の部分に絶縁膜（図示せず）を介し
て、スパッタリング法および反応性イオンエッチング
（ＲＩＥ）法により所定形状のＡｌ電極パッド１０２を
形成する。次に、半導体基体１０１の全面に、例えば窒
化シリコン（ＳｉＮ）膜のようなパッシベーション膜１
０３を成膜した後、このパッシベーション膜１０３のＡ
ｌ電極パッド１０２上に対応する部分に開口部１０３ａ
を形成する。次に、半導体基体１０１の全面に、層間絶
縁膜として感光性のポリイミド膜１０４を成膜した後、
リソグラフィー法によりこのポリイミド膜１０４の露
光、現像を行うことにより、このポリイミド膜１０４の
Ａｌ電極パッド１０２上に対応する部分に、所定の寸法
の接続孔１０４ａを形成する。このポリイミド膜１０４
は、表面保護、電気的絶縁およびα線によるソフトエラ
ー防止の役割を有するものである。また、このポリイミ
ド膜１０４は誘電率が低く、寄生容量を低減するのに有
効である。

【０００６】次に、ポリイミド膜１０４に接続孔１０４
ａを形成する工程まで行った半導体基体１０１上に、リ
ソグラフィー法により所定形状のレジストパターン（図
示せず）を形成した後、この半導体基体１０１の全面
に、スパッタリング法によりクロム（Ｃｒ）膜、銅（Ｃ
ｕ）膜、金（Ａｕ）膜を順次積層してＣｒ／Ｃｕ／Ａｕ
膜を成膜する。次に、リフトオフ法により、レジストパ
ターンをその上のＣｒ／Ｃｕ／Ａｕ膜とともに除去する
ことにより、図１４に示すように、このＣｒ／Ｃｕ／Ａ
ｕ膜を所定形状にパターニングする。これによって、こ
のパターニングされたＣｒ／Ｃｕ／Ａｕ膜からなるＢＬ
Ｍ（Ball Limiting Metal ）１０５が形成される。この
ＢＬＭ膜１０５は、ポリイミド膜１０４の接続孔１０４
ａを通して下地のＡｌ電極パッド１０２と接続してお
り、後に形成されるはんだボールバンプのバリアメタル
としての役割も有する。

【０００７】次に、図１５に示すように、半導体基体１
０１の全面にレジスト膜を形成した後、このレジスト膜
をリソグラフィー法により所定形状にパターニングす
る。符号１０６は、これによって形成された所定形状の
レジストパターンを示す。このレジストパターン１０６
は、ＢＬＭ膜１０５上に対応する部分、したがって、Ａ
ｌ電極パッド１０２上に対応する部分に、所定の寸法の
開口部１０６ａを有する。

【０００８】次に、図１６に示すように、真空蒸着法に
より全面にはんだ膜１０７を成膜した後、図１７に示す
ように、リフトオフ法によりレジスト膜１０６をその上
のはんだ膜１０７とともに除去する。これにより、はん
だ膜１０７の不要部分が除去され、はんだ膜１０７が所
望の形状にパターニングされる。この後、熱処理を行っ
てはんだ膜１０７を溶融させることで、最終的に図１８
に示すように、ほぼ球状のはんだボールバンプ１０８を
形成する。

【０００９】この真空蒸着法によるはんだ膜の成膜と、
レジストパターンのリフトオフとを用いたはんだボール
バンプの形成方法によれば、チップ内で高さがほぼ均一
に揃ったはんだボールバンプを形成することができる。

【００１０】ここで、ポリイミド膜１０４には、寄生容
量の低減やα線によるソフトエラー対策などを考慮し
て、通常、２〜３μｍ以上の比較的厚いものが要求され
る。このため、このポリイミド膜１０４を、常に精度良
く安定したパターンで形成することが難しくなってい
る。

【００１１】すなわち、上述のはんだボールバンプの形
成方法においては、ポリイミド膜１０４をパターニング
するためのリソグラフィー工程の際に、作業環境や処理
条件のわずかな変動によって解像不良が起き、図１３に
示すように、接続孔１０４ａの底部に光学顕微鏡でも確
認できない程度の厚さの、場合によっては光学顕微鏡で
も確認できる程度の厚さのポリイミドの被膜が残存した
り、現像液の洗浄残りが生じたりする。図１３〜図１８
中、符号１０４ｂは、これらの残存したポリイミド膜や
現像液の洗浄残りなどの有機物からなるスカムを示す。
図１３〜図１８においては、表現の便宜上、このスカム
１０４ｂを実際よりも極端に厚く表記している。

【００１２】このように、ポリイミド膜１０４の接続孔
１０４ａの底部にスカム１０４ｂが残存することによ
り、その後に形成されるＢＬＭ膜１０５とこの下地のＡ
ｌ電極パッド１０２との界面での電気的コンタクトが良
好に得られないという問題が生じる。

【００１３】また、極端な場合には、ＢＬＭ膜１０５と
Ａｌ電極パッド１０２との密着力が低下して、後工程や
プリント配線基板へのチップ実装時に、剥離が生じてし
まうような不良を招いてしまうことにも繋がる。

【００１４】

【発明が解決しようとする課題】これに対して従来は、
ポリイミド膜１０４の成膜およびパターニングの後の工
程で、ＢＬＭ膜１０５の成膜前処理として行うＡｒイオ
ン（Ａｒ⁺ ）によるスパッタエッチング処理（通称、逆
スパッタ）が、ポリイミド膜１０４の接続孔１０４ａの
底部に残存するスカム１０４ｂの除去除去をも兼ねる意
味合いがあった。

【００１５】しかしながら、ＢＬＭ膜１０５を、半導体
基体１０１上にレジストパターンのリフトオフを用いて
選択的に形成するようにした場合、レジストパターンの
耐熱性が低いことから、ＢＬＭ膜１０５の成膜前処理
は、ウェハの温度上昇を抑えた条件設定が必要となる。
具体的には、このＢＬＭ膜１０５の成膜前処理としての
スパッタエッチング処理の際には、エッチング対象とな
るレジストパターンの表面の最高到達温度が１２０℃を
越えないように、半導体基体１０１への入射イオンエネ
ルギーを低く設定したり処理時間を短くする必要があ
る。このため、このＢＬＭ膜１０５の成膜前処理として
のスパッタエッチング処理は、スカム１０４ｂの除去処
理としては、必ずしも充分な処理が行われている訳では
なかった。

【００１６】そのため、はんだボールバンプ１０８を形
成した後に、プリント配線基板にフリップチップ実装し
て組み立てられた製品のバンプ接合部の電気的特性や機
械的強度が時として不安定になり、このはんだボールバ
ンプ１０８が形成されたデバイスの製造歩留まりや、こ
のデバイスをフリップチップ実装して組み立てられる製
品の信頼性や耐久性にも、その悪影響が及んでしまうと
いう問題があった。

【００１７】したがって、この発明の目的は、電極およ
びこの上に形成されるバンプのバリアメタルとしての導
電膜の接合界面における電気的特性や密着強度を改善
し、フリップチップ実装後において高い信頼性および耐
久性を有するバンプ製造方法を提供することにある。

【００１８】この発明の他の目的は、電極および／また
は配線と導電膜との接合界面における電気的特性や密着
強度を改善し、高い信頼性および耐久性を有する半導体
装置を製造することができる半導体装置の製造方法を提
供することにある。

【００１９】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、基体上に電極を形成する
工程と、基体上に電極を覆うように層間絶縁膜を形成す
る工程と、層間絶縁膜の電極上に対応する部分に接続孔
を形成する工程と、接続孔が形成された層間絶縁膜を有
する基体上に、所定の成膜前処理を行った後、接続孔を
通して電極と接続する導電膜を形成する工程とを有し、
電極上に導電膜を介してバンプを形成するようにしたバ
ンプ製造方法において、層間絶縁膜に接続孔を形成した
後、導電膜の成膜前処理を行う前に、基体に対して、少
なくとも不活性ガスを含む雰囲気中でスパッタエッチン
グ処理を行い、この際、スパッタエッチング処理を、こ
のときの基体の表面の最高到達温度が、導電膜の成膜前
処理のときの基体の表面の最高到達温度よりも高くなる
ようなイオンエネルギーで行うようにしたことを特徴と
するものである。

【００２０】この発明の第２の発明は、基体上に電極を
形成する工程と、基体上に電極を覆うように層間絶縁膜
を形成する工程と、層間絶縁膜の電極上に対応する部分
に接続孔を形成する工程と、接続孔が形成された層間絶
縁膜を有する基体上に、接続孔を通して電極と接続する
導電膜を形成する工程とを有し、電極上に導電膜を介し
てバンプを形成するようにしたバンプ製造方法におい
て、層間絶縁膜に接続孔を形成した後、導電膜を形成す
る前に、基体に対して、少なくとも酸素を含む雰囲気中
でアッシング処理を行った後、連続して少なくとも不活
性ガスを含む雰囲気中でスパッタエッチング処理を行う
ようにしたことを特徴とするものである。

【００２１】この発明の第３の発明は、基体上に電極お
よび／または配線を形成する工程と、基体上に電極およ
び／または配線を覆うように層間絶縁膜を形成する工程
と、層間絶縁膜の電極および／または配線上に対応する
部分に接続孔を形成する工程と、接続孔が形成された層
間絶縁膜を有する基体上に、所定の成膜前処理を行った
後、接続孔を通して電極および／または配線と接続する
導電膜を形成する工程とを有する半導体装置の製造方法
において、層間絶縁膜に接続孔を形成した後、導電膜の
成膜前処理を行う前に、基体に対して、少なくとも不活
性ガスを含む雰囲気中でスパッタエッチング処理を行
い、この際、スパッタエッチング処理を、このときの基
体の表面の最高到達温度が、導電膜の成膜前処理のとき
の基体の表面の最高到達温度よりも高くなるようなイオ
ンエネルギーで行うようにしたことを特徴とするもので
ある。

【００２２】この発明の第４の発明は、基体上に電極お
よび／または配線を形成する工程と、基体上に電極およ
び／または配線を覆う層間絶縁膜を形成する工程と、層
間絶縁膜の電極および／または配線上に対応する部分に
接続孔を形成する工程と、接続孔が形成された層間絶縁
膜を有する基体上に、接続孔を通して電極と接続する導
電膜を形成する工程とを有する半導体装置の製造方法に
おいて、層間絶縁膜に接続孔を形成した後、導電膜を形
成する前に、基体に対して、少なくとも酸素を含む雰囲
気中でアッシング処理を行った後、連続して少なくとも
不活性ガスを含む雰囲気中でスパッタエッチング処理を
行うようにしたことを特徴とするものである。

【００２３】この発明においては、層間絶縁膜の材料と
しては、例えば有機物を用いることができる。また、こ
の層間絶縁膜の材料としては、寄生容量を低減する観点
から、低誘電率のものを用いることが好ましい。また、
この発明において、層間絶縁膜への接続孔の形成は、感
光性材料からなる層間絶縁膜を用い、これを直接、リソ
グラフィー法により露光、現像してパターニングするこ
とにより行ってもよく、または、層間絶縁膜上に所定形
状のレジストパターンを形成し、このレジストパターン
をマスクとして層間絶縁膜をエッチングすることにより
行ってもよい。この発明において、層間絶縁膜の材料と
しては、典型的には、例えば、二酸化シリコン（ＳｉＯ
₂ ）に比べて低誘電率の有機物であるポリイミドが用い
られ、特に、感光性のポリイミドが用いられる。また、
この発明において、電極または配線の材料としては、例
えばアルミニウム、銅、銀またはこれらの合金を用いら
れる。

【００２４】この発明において、スパッタエッチング処
理は、典型的には、例えばＡｒガスのような不活性ガス
雰囲気中で行うが、これ以外に、不活性ガスにさらに還
元性ガスを含む雰囲気中で行うようにしてもよい。ここ
で、還元性ガスとしては、例えば、フッ化水素（ＨＦ）
ガス、水素（Ｈ₂ ）ガスまたは塩酸（ＨＣｌ）ガスを用
いられる。

【００２５】この発明においては、スパッタエッチング
処理およびアッシング処理のプラズマ処理は、プラズマ
放電出力と基体へのバイアス電圧とを独立に制御しなが
ら行うことが好ましい。この場合のプラズマ処理には、
少なくともプラズマ放電出力とバイアス電圧とを独立に
制御可能な二つの電源を有するプラズマ処理装置が用い
られる。

【００２６】この発明においては、スパッタエッチング
処理およびアッシング処理のプラズマ処理は、例えば、
１×１０¹¹ｃｍ^-3以上１×１０¹⁴ｃｍ^-3以下のプラズマ
密度で行うようにしてもよい。この場合のスパッタエッ
チング処理およびアッシング処理には、ＩＣＰ（Induct
ively Coupled Plasma）型プラズマ処理装置、ＴＣＰ
（Transfer Coupled Plasma またはTorocoidal Coupled
Plasma ）型プラズマ処理装置、ＥＣＲ（Electron Cyc
lotron Resonance）型プラズマ処理装置またはヘリコン
波プラズマ処理装置など、高いプラズマ密度が得られる
プラズマ処理装置が用いられる。

【００２７】上述のように構成されたこの発明の第１の
発明および第３の発明においては、層間絶縁膜に接続孔
を形成した後、導電膜の成膜前処理を行う前に、基体に
対して、少なくとも不活性ガスを含む雰囲気中でスパッ
タエッチング処理を行い、この際、スパッタエッチング
処理を、このときの基体の表面の最高到達温度が、導電
膜の成膜前処理のときの基体の表面の最高到達温度より
も高くなるようなイオンエネルギーで行うようにしてい
ることにより、層間絶縁膜への接続孔パターン形成にお
いて接続孔の底部に残渣（スカム）が残存していたり、
下地の電極および／または配線の表面に自然酸化膜など
の酸化膜が成長していたとしても、不活性ガスによる放
電プラズマで解離生成したイオンのスパッタリング作用
により、これらの残渣や酸化膜が効果的に除去され、電
極および／または配線の表面を清浄化した上で、導電膜
の成膜を行えるようになる。

【００２８】この結果、例えば、電極上にバリアメタル
としての導電膜を介して形成されたバンプを有するＬＳ
Ｉなどのデバイスにおいて、電極と導電膜との界面で良
好な電気的コンタクトが得られるようになる上に、導電
膜と電極との密着強度が増し、このＬＳＩチップをフリ
ップチップ実装して組み立てられる製品は、バンプ接合
部の電気的特性および機械的強度が共に向上するので、
最終的な製品の信頼性および耐久性が、従来に比べて大
きく向上する。

【００２９】また、スパッタエッチング処理により、層
間絶縁膜の表面がイオン衝撃エネルギーを受けて化学的
に活性化され、この結果、このＬＳＩチップをフリップ
チップ実装して組み立てられる製品は、チップの層間絶
縁膜とチップの封止に用いられる樹脂との密着強度が増
すので、これによっても、最終的な製品の信頼性および
耐久性の向上を図ることができる。

【００３０】上述のように構成されたこの発明の第２の
発明および第４の発明においては、有機物からなる層間
絶縁膜に接続孔を形成した後、導電膜を成膜する前に、
基体に対して、少なくとも酸素を含む雰囲気中でアッシ
ング処理を行った後、連続して少なくとも不活性ガスを
含む雰囲気中でスパッタエッチング処理を行うようにし
ており、層間絶縁膜の接続孔の底部に残存する残渣の除
去を、２段階のプラズマ処理を用いて行うことが特徴的
である。具体的には、まず、酸素を含む雰囲気中でプラ
ズマ処理を行うことにより、残渣の主成分である有機物
の燃焼反応（Ｃ＋Ｏ^* →ＣＯ↑）を主体とした反応系に
より、層間絶縁膜の接続孔の底部に残存する残渣を除去
した後、連続して、少なくとも不活性ガスを含む雰囲気
中でスパッタエッチング処理を行う。

【００３１】これにより、残渣の除去処理に化学反応を
利用することで、不活性ガスのみによるスパッタエッチ
ング処理を行う場合よりも、効果的に残渣の除去を行う
ことができる。そして、酸素プラズマ処理により残渣除
去中に下地の電極および／または配線の表面に新たに若
干形成される酸化膜は、アッシング処理に連続して行わ
れるスパッタエッチング処理により除去される。なお、
アッシング処理に連続した行われるスパッタエッチング
処理を、不活性ガスにさらに還元性ガスを含む雰囲気中
でおこなった場合、電極および／または配線の表面に形
成された酸化膜を化学反応で還元しながらスパッタ除去
することで、より徹底した電極および／または配線の表
面のクリーニングを行うことができる。

【００３２】この結果、例えば、電極上にバリアメタル
としての導電膜を介して形成されたバンプを有するＬＳ
Ｉなどのデバイスにおいて、電極と導電膜との界面で良
好な電気的コンタクトが得られるようになる上に、導電
膜と電極との密着強度が増し、このＬＳＩチップをフリ
ップチップ実装して組み立てられる製品は、バンプ接合
部の電気的特性および機械的強度が共に向上するので、
最終的な製品の信頼性および耐久性が、従来に比べて更
に大きく向上する。

【００３３】また、アッシング処理により、層間絶縁膜
の表面が酸素を取り込んで化学的に活性化され、この結
果、このＬＳＩチップをフリップチップ実装して組み立
てられる製品は、チップの層間絶縁膜とチップの封止に
用いられる樹脂との密着強度が増すので、これによって
も、最終的な製品の信頼性および耐久性の向上を図るこ
とができる。

【００３４】

【発明の実施の形態】以下、この発明の好適な実施形態
について、図面を参照しながら説明する。

【００３５】まず、この発明の第１の実施形態によるは
んだボールバンプの製造方法について説明する。図１
は、この第１の実施形態によるはんだボールバンプの製
造方法においてプラズマ処理に用いられるトライオード
型高周波プラズマ処理装置の一例を示す。

【００３６】図１に示すように、このトライオード型高
周波プラズマ処理装置においては、プラズマ処理室１の
内部に、陽極板２および陰極板としてのステージ３が互
いに対向して設けられ、これらの陽極板２およびステー
ジ３の間に、格子電極４が設けられている。被処理基板
としてのウェハ５は、ステージ３上に設置される。

【００３７】プラズマ処理室１は、排気口（図示せず）
を通じて真空排気装置（図示せず）と接続されており、
これによって、プラズマ処理室１の内部を真空排気する
ことができるようになっている。また、プラズマ処理室
１の内部には、ガス導入管（図示せず）を通じて所定の
プロセスガスが供給されるようになっている。

【００３８】陽極板２は、結合コンデンサ６を介してプ
ラズマ放電用電源７と接続され、ステージ３は、結合コ
ンデンサ８を介して基板バイアス用電源９と接続され
る。また、格子電極４は接地される。ここで、プラズマ
放電用電源７としては、例えば周波数２ＭＨｚの高周波
電源が用いられ、基板バイアス用電源９としては、例え
ば周波数１３．５６ＭＨｚの高周波電源が用いられる。
これらのプラズマ放電用電源７および基板バイアス用電
源９により、プラズマ放電出力および基板バイアス電圧
が、それぞれ独立に制御される。ここで、ステージ３は
温度制御機構を有し、処理中のウェハ４の温度を制御す
ることが可能である。

【００３９】このトライオード型高周波プラズマ処理装
置においては、プラズマ処理室１内に、所定のプロセス
ガスを導入し、所定のプラズマ放電出力を供給すること
により、陽極板２および格子電極４の間にプラズマ１０
を発生させ、このプラズマからのイオンの照射により、
ステージ３上に設置されたウェハ５のスパッタエッチン
グ処理を行うことが可能である。

【００４０】以下に、この発明の第１の実施形態による
はんだボールバンプの製造方法の工程の一例について、
図２〜図１１を参照しながら説明する。

【００４１】まず、図２に示すように、回路素子などが
形成されたＳｉウェハのような半導体基体１１上の所定
の部分に絶縁膜（図示せず）を介して、スパッタリング
法およびＲＩＥ法により所定形状のＡｌ電極パッド１２
を形成する。次に、この半導体基体１１の全面に、例え
ばＳｉＮ膜のようなパッシベーション膜１３を成膜した
後、このパッシベーション膜１３のＡｌ電極パッド１２
上に対応する部分に開口部１３ａを形成する。次に、こ
の半導体基体１１の全面に、層間絶縁膜として、例えば
感光性のポリイミド膜１４を成膜した後、リソグラフィ
ー法により直接このポリイミド膜１４に対して露光、現
像処理を行うことにより、このポリイミド膜１４のＡｌ
電極パッド１２上に対応する部分に接続孔１４ａを形成
する。このポリイミド膜１４は、表面保護、電気的絶縁
およびα線によるソフトエラー防止の役割を有するもの
である。また、このポリイミド膜１４は誘電率が低く、
寄生容量の低減に有効である。符号１４ｂは、ポリイミ
ド膜１４に接続孔１４ａを形成するためのリソグラフィ
ー工程において、接続孔１４ａの底部に残存した薄いポ
リイミドの被膜や現像液の洗浄残りなどの有機物からな
るスカムを示す。図中では、表現の便宜上、このスカム
１４ｂを実際よりも極端に厚く表記している。

【００４２】この第１の実施形態においては、上述のよ
うにポリイミド膜１４に接続孔１４ａを形成した後、後
述するＢＬＭ膜の成膜前処理を行う前に、図２に示す状
態の半導体基体１１を、図１に示すトライオード型高周
波プラズマ処理装置に導入し、この半導体基体１１に対
して、例えばＡｒガスのような不活性ガス雰囲気中でス
パッタエッチング処理を行うことにより、ポリイミド膜
１４の接続孔１４ａの底部に残存するスカム１４ｂを除
去する。なお、後述のように、この第１の実施形態にお
いては、ＢＬＭ膜をリフトオフ法によりパターニングし
て形成するようにしているため、このスカム１４ｂを除
去するためのスパッタエッチング処理は、ポリイミド膜
１４に接続孔１４ａを形成した後、リフトオフ用のレジ
ストパターンを形成する前に行う。

【００４３】ここで、従来のはんだボールバンプの製造
方法においては、この後に行われるＢＬＭ膜１０５の成
膜前処理としてのスパッタエッチング処理が、ポリイミ
ド膜１０４の接続孔１０４ａに残存するスカム１０４ｂ
の除去処理を兼ねていた。これに対して、この第１の実
施形態においては、ポリイミド膜１４に接続孔１４ａを
形成した後、ＢＬＭ膜の成膜前処理として行われるスパ
ッタエッチング処理の前に、このＢＬＭ膜の成膜前処理
とは別に、接続孔１４ａの底部に残存するスカム１４ｂ
を除去するためのスパッタエッチング処理を行う。

【００４４】また、既に述べたように、ＢＬＭ膜の成膜
前処理としてのスパッタエッチング処理では、エッチン
グ対象となるレジストパターンの過剰な熱変質を抑制す
る観点から、このレジストパターンの表面の最高到達温
度が１２０℃を越えないように、より好ましくは、この
最高到達温度が１００℃以下となるように、入射イオン
エネルギーを低く抑え、しかも、処理時間を短くする必
要があった。具体的には、図１に示すトライオード型高
周波プラズマ処理装置を用いてこのＢＬＭ膜の成膜前処
理を行う場合で、基板バイアス電圧が１００Ｖ程度、処
理時間が９０秒以下とされていた。これに対して、この
スカム１４ｂを除去するためのスパッタエッチング処理
では、エッチング対象となるポリイミド膜１４がレジス
トパターンより高い耐熱性を有するため、このポリイミ
ド膜１４の表面の最高到達温度を、１２０℃以上、例え
ば１８０℃程度まで高くすることが可能である。したが
って、この第１の実施形態においては、スカム１４ｂを
除去するためのスパッタエッチング処理は、その後に行
われるＢＬＭ膜の成膜前処理としてのスパッタエッチン
グ処理に比べて基板バイアス電圧を高くして、好適には
基板バイアス電圧を３００〜６００Ｖとして、半導体基
体１１への入射イオンエネルギーを高く設定した条件で
処理を行い、かつ、処理時間もより長く、好適には９０
〜１８０秒間として、スカム１４ｂの除去を充分に行
う。

【００４５】具体的には、一例として次のような条件で
スパッタエッチング処理を行う。すなわち、プロセスガ
スとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧
力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放
電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を４
００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング
処理を行い、その処理時間を１２０秒間とする。このと
きのエッチング対象となるポリイミド膜１４の表面の最
高到達温度は、概ね１５０℃である。

【００４６】このスパッタエッチング処理の結果、図３
に示すように、ポリイミド膜１４の接続孔１４ａの底部
に残存するスカム１４ｂが効果的に除去されるととも
に、Ａｌ電極パッド１２の表面に存在した自然酸化膜
（図示せず）が除去され、清浄なＡｌ電極パッド１２の
表面が露出する。また、このとき、ポリイミド膜１４の
表面が、イオン衝撃エネルギーを受けて化学的に活性化
される。

【００４７】次に、図４に示すように、半導体基体１１
の全面にレジスト膜を成膜した後、リソグラフィー法に
よりこのレジスト膜を所定形状にパターニングする。符
号１５は、これによって形成された所定形状のレジスト
パターンを示す。このレジストパターン１５は、ポリイ
ミド膜１４の接続孔１４ａ上に対応する部分、したがっ
て、Ａｌ電極パッド１２上に対応する部分に、接続孔１
４ａより寸法の大きな開口部１５ａを有する。

【００４８】次に、このように所定形状のレジストパタ
ーン１５を形成した後、ＢＬＭ膜を成膜する前に、図４
に示す状態の半導体基体１１に対して、ＢＬＭ膜の成膜
前処理としてのスパッタエッチング処理を行う。このス
パッタエッチング処理は、上述のポリイミド膜１４の接
続孔１４ａの底部に残存するスカム１４ｂを除去する際
のスパッタエッチング処理と同様に、図１に示すトライ
オード型高周波プラズマ処理装置を用いて行うことがで
きる。

【００４９】このスパッタエッチング処理では、この後
に行われるＢＬＭ膜の成膜の際に、レジストパターン１
５の開口部１５ａの側壁にＢＬＭ膜が付着することを防
止し、さらにこの後に行われるレジストパターン１５の
リフトオフによるＢＬＭ膜のパターニングを良好に行う
観点から、図５に示すように、エッチング対象となるレ
ジストパターン１５の表面近傍のみを熱変質させ、この
レジストパターン１５の開口部１５ａを所定のテーパー
状に変形させる。

【００５０】具体的には、一例として次のような条件で
スパッタエッチング処理を行う。すなわち、プロセスガ
スとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧
力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放
電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を１
００Ｖ（１３．５６ＭＨｚ）としてスパッタエッチング
処理を行い、その処理時間を９０秒間とする。このＢＬ
Ｍ膜の成膜前処理としてのエッチング処理では、上述の
スカム１４ｂを除去するためのスパッタエッチング処理
よりも、半導体基体１１への入射イオンエネルギーが低
く抑えられ、エッチング対象となるレジストパターンの
表面に過剰な熱変質を与えることが抑制されている。こ
のときのエッチング対象となるレジストパターン１５の
表面の最高到達温度は、概ね１１０℃である。

【００５１】このスパッタエッチング処理の結果、レジ
ストパターン１５の開口部１５ａに残存するレジストス
カム（図示せず）などが除去されるとともに、Ａｌ電極
パッド１２の表面が清浄化される。

【００５２】次に、図６に示すように、半導体基体１１
の全面に、例えばスパッタリング法によりＣｒ膜、Ｃｕ
膜、Ａｕ膜を順次積層して、Ｃｒ／Ｃｕ／Ａｕ膜からな
るＢＬＭ膜１６を成膜する。次に、図７に示すように、
リフトオフによりレジストパターン１５をその上のＢＬ
Ｍ膜１６とともに除去することにより、このＢＬＭ膜１
６を所定形状にパターニングする。このＢＬＭ膜１６
は、ポリイミド膜１４の接続孔１４ａを通して下地のＡ
ｌ電極パッド１２と接続しており、後に形成されるはん
だボールバンプのバリアメタルとしての役割を有する。

【００５３】次に、図８に示すように、半導体基体１１
の全面にレジスト膜を形成した後、このレジスト膜をリ
ソグラフィー法により所定形状にパターニングする。符
号１７は、これによって形成された所定形状のレジスト
パターンを示す。このレジストパターン１７は、ＢＬＭ
膜１６上に対応する部分、したがって、Ａｌ電極パッド
１２上に対応する部分に、所定の寸法の開口部１７ａを
有する。

【００５４】この後、必要に応じて、半導体基体１１に
対して、はんだ膜を成膜する前の成膜前処理としてのス
パッタエッチング処理を行った後、図９に示すように、
半導体基体１１の全面に、真空蒸着法により、例えば鉛
（Ｐｂ）とすず（Ｓｎ）との比率が９７：３の高融点の
はんだ膜１８を成膜する。次に、図１０に示すように、
リフトオフによりレジストパターン１７をその上のはん
だ膜１８とともに除去する。これにより、はんだ膜１８
が所望の形状にパターニングされる。この後、ウエット
バック工程により、はんだ膜１８の加熱溶融処理を行う
ことにより、最終的に、図１１に示すように、ほぼ球状
のはんだボールバンプ１９を形成する。なお、ここで
は、ウエットバック工程によるはんだボールバンプ１９
の形成を安定に行う観点から、このウエットバック工程
を行う前に、半導体基体１１の全面に、予め還元作用や
表面活性作用を有するフラックス（主成分は、アミン系
活性剤、アルコール溶媒、ロジンやポリグリゴール等の
樹脂成分）を均一にコーティングしてやり、その状態か
ら熱処理を行うことで、はんだの溶融および表面張力に
よりはんだが球状に丸まることを促進させる。

【００５５】以上、この第１の実施形態によれば、ポリ
イミド膜１４に接続孔１４ａを形成した後、この接続孔
１４ａの底部に残存するスカム１４ｂの除去を目的とし
て行われるスパッタエッチング処理を、その後に行われ
るＢＬＭ膜１５の成膜前処理としてのスパッタエッチン
グ処理に比べて、高いイオンエネルギー条件下で行って
いるため、ＢＬＭ膜の成膜前処理としてのスパッタエッ
チング処理がスカム１４ｂの処理処理を兼ねていた従来
のはんだボールバンプの製造方法に比べて、接続孔１４
ａにおけるＢＬＭ膜１５とこの下地のＡｌ電極パッド１
２との接合界面が、より清浄な状態で形成される。この
ため、ＢＬＭ膜１５とＡｌ電極パッド１２との接合界面
での電気的コンタクトが良好となり、接続抵抗を大幅に
低減することができる上に、ＢＬＭ膜１５とＡｌ電極パ
ッド１２との密着強度の向上を図ることができる。

【００５６】そして、このようにしてはんだボールバン
プが形成されたＬＳＩチップをプリント配線基板上にフ
リップチップ実装して組み立てられる製品は、バンプ接
合界面での電気的特性および機械的強度が共に向上する
ので、最終的な製品の信頼性および耐久性を、従来に比
べて大きく改善することができる。

【００５７】また、スカム１４ｂを除去するためのスパ
ッタエッチング処理により、ポリイミド膜１４の表面
が、イオン衝撃エネルギーを受けて活性化され、この結
果、このＬＳＩチップをフリップチップ実装して組み立
てられる製品は、チップの表面保護膜としてのポリイミ
ド膜１４と、このチップの封止に用いられる樹脂との密
着強度が増すので、これによっても、最終的な製品の信
頼性および耐久性の向上を図ることができる。

【００５８】また、この第１の実施形態によれば、スカ
ム１４ｂを除去するためのスパッタエッチング処理の際
に、プラズマ放電用電力と基板バイアス電圧とを独立に
制御するようにしていることにより、エッチング対象と
なるポリイミド膜１４に過剰な熱変質を与えることな
く、接続孔１４ａの底部のスカム１４ｂの除去およびＡ
ｌ電極パッド１２の表面のクリーニングを効果的に実現
することができる。なおかつ、半導体基体１１が大口径
ウェハであっても、均一で迅速な処理が可能なプロセス
を確立することができる。

【００５９】次に、この発明の第２の実施形態によるは
んだボールバンプの製造方法について説明する。図１２
は、この第２の実施形態によるはんだボールバンプの製
造方法においてプラズマ処理に用いられるＩＣＰ型高密
度プラズマ処理装置の一例を示す。

【００６０】図１２に示すように、このＩＣＰ型高密度
プラズマ処理装置は、プラズマ処理室２１の外周に誘導
結合コイル２２が巻かれ、プラズマ処理室２１内にステ
ージ２３が設けられている。被処理基板としてのウェハ
２４はステージ２３上に設置される。

【００６１】プラズマ処理室２１は、排気口（図示せ
ず）を通じて真空排気装置（図示せず）と接続されてお
り、これによって、プラズマ処理室２１の内部を真空排
気することができるようになっている。また、プラズマ
処理室２１の内部には、ガス導入管（図示せず）を通じ
て所定のプロセスガスが供給されるようになっている。

【００６２】誘導結合コイル２２は、プラズマ放電用の
ＩＣＰ電源２５と接続され、ステージ２３は、結合コン
デンサ２６を介して基板バイアス用電源２７と接続され
る。ＩＣＰ電源２５としては、例えば周波数４５０ｋＨ
ｚの高周波電源が用いられ、基板バイアス用電源２７と
しては、例えば周波数１３．５６ＭＨｚの高周波電源が
用いられる。これらのＩＣＰ電源２５および基板バイア
ス用電源２７により、プラズマ放電出力（ＩＣＰソース
出力）および基板バイアス電圧が、独立に制御される。
ここで、ステージ２３は垂直方向（図１２中、矢印で示
される方向）に移動可能である。また、このステージ２
３は温度制御機構を有し、処理中のウェハ２４の温度を
制御することが可能である。

【００６３】このＩＣＰ型高密度プラズマ処理装置にお
いては、プラズマ処理室２１内に、所定のプロセスガス
を導入し、所定のプラズマ放電出力を供給することによ
り、プラズマ処理室２１内にプラズマ２８を発生させ、
このプラズマからのイオンまたはラジカルの照射によ
り、ステージ２３上に設置されたウェハ２４のスパッタ
エッチング処理やアッシング処理を行うことが可能であ
る。

【００６４】以下に、この第２の実施形態によるはんだ
ボールバンプの製造方法の工程の一例について説明す
る。

【００６５】この第２の実施形態においては、第１の実
施形態と同様に工程を進めて、ポリイミド膜１４に接続
孔１４ａを形成する工程まで行った後、図２に示す状態
の半導体基体１１を、図１２に示すＩＣＰ高密度プラズ
マ処理装置に導入し、酸素を含む雰囲気中でアッシング
処理を行った後、連続して、不活性ガス雰囲気中でスパ
ッタエッチング処理を行う。ここでのスパッタエッチン
グ処理は、後に行われるＢＬＭ膜１５の成膜前処理とし
てのスパッタエッチング処理よりも、高いイオンエネル
ギー条件下で行う。

【００６６】具体的には、まず、一例として以下に示す
条件でアッシング処理を行う。すなわち、プロセスガス
として酸素（Ｏ₂ ）ガスを用い、その流量を１００ｓｃ
ｃｍ、圧力を１．０Ｐａ、ステージ温度を９０℃とし、
ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板
バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてア
ッシング処理を行い、その処理時間を２０秒とする。こ
のときのプラズマ処理対象としてのポリイミド膜１４の
表面の最高到達温度は、概ね１００℃である。

【００６７】次に、一例として以下のように条件を切り
換えてスパッタエッチング処理を行う。すなわち、プロ
セスガスとしてＡｒガスを用い、その流量を５０ｓｃｃ
ｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃とし、
ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板
バイアス電圧を３００Ｖ（１３．５６ＭＨｚ）としてス
パッタエッチング処理を行い、その処理時間を３０秒と
する。このときのエッチング対象となるポリイミド膜１
４の表面の最高到達温度は、概ね１４０℃である。

【００６８】これらのアッシング処理およびスパッタエ
ッチング処理からなる２段階のプラズマ処理の結果、図
３に示すように、ポリイミド膜１４の接続孔１４ａの底
部に残存するスカム１４ｂが効果的に除去されるととも
に、Ａｌ電極パッド１２の表面が清浄化される。すなわ
ち、まず、アッシング処理の結果、有機物を主成分とす
るスカム１４ｂが、酸素ラジカル（Ｏ^* ）のアッシング
作用（Ｃ＋Ｏ^* →ＣＯ↑の燃焼反応）と、酸素イオン
（Ｏ⁺ 他）のスパッタリング作用とにより除去される。
なお、このアッシング処理によって、接続孔１４ａに対
応する部分におけるＡｌ電極パッド１２の表面は、わず
かに酸化された状態となるが、このときＡｌ電極パッド
１２の表面に形成された酸化膜は、元より存在していた
自然酸化膜とともに、このアッシング処理に連続して行
われるスパッタエッチング処理の結果、Ａｒイオンのス
パッタリング作用により除去され、これによって、清浄
なＡｌ電極パッド１２の表面が露出する。

【００６９】次に、第１の実施形態と同様に工程を進め
て、後に形成されるＢＬＭ膜１６のリフトオフ用のレジ
ストパターン１５を形成した後、ＢＬＭ膜１６の成膜前
処理としてのスパッタエッチング処理を行う。

【００７０】具体的には、一例として以下に示す条件で
スパッタエッチング処理を行う。すなわち、プロセスガ
スとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧
力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰ
ソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイア
ス電圧を１００Ｖ（１３．５６ＭＨｚ）としてスパッタ
エッチング処理を行い、その処理時間を９０秒とする。
このときのエッチング対象となるレジストパターン１５
の表面の最高到達温度は、概ね１１０℃である。

【００７１】この後、第１の実施形態と同様に工程を進
めて、最終的に図１１に示すように、はんだボールバン
プ１９を形成する。

【００７２】この第２の実施形態によるはんだボールバ
ンプの製造方法の上記以外の構成は、第１の実施形態に
よるはんだボールバンプの製造方法と同様であるので、
説明を省略する。

【００７３】この第２の実施形態によれば、第１の実施
形態と同様の利点を得ることができるほか、次のような
利点を得ることができる。

【００７４】すなわち、この第２の実施形態によれば、
ポリイミド膜１４に接続孔１４ａを形成した後に行われ
るアッシング処理によって、酸素ラジカル（Ｏ^* ）のア
ッシング作用により、ポリイミド膜１４の接続孔１４ａ
の底部に残存していた有機系のスカム１４ｂが燃焼反応
をともなって効果的に除去されるため、不活性ガスのみ
によるスパッタエッチング処理よりも、一層効果的にス
カム１４ｂの除去を行うことができる。また、このアッ
シング処理によって、スカム１４ｂの除去と同時に、ポ
リイミド膜１４の表面層は酸素原子をその結合中に取り
込んだ形となる。このＬＳＩチップをフリップチップ実
装して組み立てられる製品は、チップの表面保護膜とし
てのポリイミド膜１４と、このチップの封止に用いられ
る樹脂との密着強度が第１の実施形態以上に増すので、
最終的な製品の信頼性および耐久性の更なる向上を図る
ことができる。

【００７５】また、この第２の実施形態によれば、高密
度なプラズマ発生源を用いていることと、これによって
より低圧力雰囲気下での処理が可能となったために、プ
ラズマ中で多量に生成したイオン種が、散乱することな
くほぼ垂直に被処理基板としての半導体基体１１に入射
するようになり、Ａｒイオンの照射によるスパッタエッ
チング処理に必要な加工を、短時間で効率良く行うこと
ができる。このため、エッチング対象となるポリイミド
膜１４の接続孔パターンやデバイスへのプロセスダメー
ジを考慮して、基板バイアス電圧を低く設定した条件で
あっても、処理速度を損なうこと無く、スカム１４ｂ除
去のための処理時間の短縮を図ることができる。

【００７６】次に、この発明の第３の実施形態によるは
んだボールバンプの製造方法について説明する。

【００７７】この第３の実施形態においては、第１の実
施形態と同様に工程を進めて、ポリイミド膜１４に接続
孔１４ａを形成する工程まで行った後、図２に示す状態
の半導体基体１１を、図１２に示すＩＣＰ高密度プラズ
マ処理装置に導入し、酸素を含む雰囲気中でアッシング
処理を行った後、連続して、還元性ガスを含む雰囲気中
でスパッタエッチング処理を行う。ここでのスパッタエ
ッチング処理は、後に行われるＢＬＭ膜１５の成膜前処
理としてのスパッタエッチング処理よりも、高いイオン
エネルギー条件下で行う。

【００７８】具体的には、まず、一例として以下に示す
条件でアッシング処理を行う。すなわち、プロセスガス
として酸素（Ｏ₂ ）ガスを用い、その流量を１００ｓｃ
ｃｍ、圧力を１．０Ｐａ、ステージ温度を９０℃とし、
ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板
バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてア
ッシング処理を行い、その処理時間を２０秒とする。こ
のときのプラズマ処理対象となるポリイミド膜１４の表
面の最高到達温度は、概ね１００℃である。

【００７９】次に、一例として以下のように条件を切り
換えて、スパッタエッチング処理を行う。すなわち、プ
ロセスガスとしてＨＦおよびＡｒの混合ガスを用い、Ｈ
Ｆガスの流量を２５ｓｃｃｍ、Ａｒガスの流量を２５ｓ
ｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を９０℃と
し、ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、
基板バイアス電圧を２５０Ｖ（１３．５６ＭＨｚ）とし
てスパッタエッチング処理を行い、その処理時間を３０
秒とする。このときのエッチング対象となるポリイミド
膜１４の表面の最高到達温度は、概ね１３０℃である。

【００８０】これらのアッシング処理およびスパッタエ
ッチング処理からなる２段階のプラズマ処理の結果、第
２の実施形態と同様に、図３に示すように、ポリイミド
膜１４の接続孔１４ａの底部に残存するスカム１４ｂが
効果的に除去されるとともに、Ａｌ電極パッド１２の表
面が清浄化される。なお、この第３の実施形態では、上
述のスパッタエッチング処理の結果、Ａｌ電極パッド１
２の表面に存在した酸化膜は、ＨＦと反応して還元され
つつ、Ａｒイオンのスパッタリング作用により除去さ
れ、より清浄なＡｌ電極パッド１２の表面が露出する。

【００８１】次に、第１の実施形態と同様に工程を進め
て、後に形成されるＢＬＭ膜１６のリフトオフ用のレジ
ストパターン１５を形成した後、ＢＬＭ膜１６の成膜前
処理としてのスパッタエッチング処理を行う。

【００８２】具体的には、一例として以下に示す条件で
スパッタエッチング処理を行う。すなわち、プロセスガ
スとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧
力を０．１３Ｐａ、ステージ温度を９０℃とし、ＩＣＰ
ソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイア
ス電圧を１００Ｖ（１３．５６ＭＨｚ）としてスパッタ
エッチング処理を行い、その処理時間を９０秒とする。
このときのエッチング対象となるレジストパターン１５
の表面の最高到達温度は、概ね１１０℃である。

【００８３】この後、第１の実施形態と同様に工程を進
めて、最終的に図１１に示すように、はんだボールバン
プ１９を形成する。

【００８４】この第３の実施形態によるはんだボールバ
ンプの製造方法の上記以外の構成は、第１の実施形態に
よるはんだボールバンプの製造方法と同様であるので、
説明を省略する。

【００８５】この第３の実施形態によれば、第２の実施
形態と同様の利点を得ることができるほか、次のような
利点を得ることができる。

【００８６】すなわち、この第３の実施形態によれば、
アッシング処理に連続して行われるスパッタエッチング
処理により、ＨＦによる還元作用によって、Ａｌ電極パ
ッド１２の表面の酸化膜は、化学反応を伴いながら効果
的にスパッタ除去されるため、より徹底したＡｌ電極パ
ッド１２の表面のクリーニングを行うことができる。ま
た、ポリイミド膜１４の表面層のダングリングボンド
は、電気的陰性度の大きいフッ素（Ｆ）原子によってタ
ーミネイト（このスパッタエッチング処理に先立って行
われるアッシング処理時に導入されたＯ原子がＦ原子と
置換される場合も含む）され、化学的にさらに活性な状
態となる。このため、このＬＳＩチップをフリップチッ
プ実装して組み立てられる製品は、チップの表面保護膜
としてのポリイミド膜１４と、このチップの封止に用い
られる樹脂との密着強度が第１の実施形態および第２の
実施形態以上に増すので、最終的な製品の信頼性および
耐久性の更なる向上を図ることができる。

【００８７】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、構造、プロセス装置、プロセス条件な
ど、発明の主旨を逸脱しない範囲で適宜選択可能である
ことは言うまでもない。

【００８８】例えば、上述の第１〜第３の実施形態にお
いては、感光性のポリイミド膜１４をリソグラフィー法
により直接パターニングして接続孔１４ａを形成するプ
ロセスを例に示したが、これは、ポリイミド膜を成膜し
た後、このポリイミド膜上に所定形状のレジストパター
ンを形成し、このレジストパターンをマスクとしてエッ
チングすることにより、ポリイミド膜に接続孔を形成す
るプロセスに適用することも可能である。この場合、ポ
リイミド膜の接続孔の底部には、マスクとして用いたレ
ジストパターンを除去するために用いた薬液の洗浄残り
などがスカムとして残存する。

【００８９】また、上述の第１〜第３の実施形態におい
ては、層間絶縁膜としてポリイミド膜１４を用いたプロ
セスを例に示したが、これは、層間絶縁膜としてポリイ
ミド膜１４以外を用いたプロセス、例えばＳｉＯ₂ 膜や
ＳｉＮ膜を用いたプロセスに適用することも可能であ
る。

【００９０】また、上述の第１〜第３の実施形態におい
ては、スパッタエッチング処理やアッシング処理を行う
プラズマ処理装置として、トライオード型高周波プラズ
マ処理装置およびＩＣＰ型高密度プラズマ処理装置を用
いた場合のプロセス例を示したが、オーソドックスな平
行平板型高周波プラズマ処理装置や、ＴＣＰ型高密度プ
ラズマ処理装置、ＥＣＲ型高密度プラズマ処理装置、ヘ
リコン波高密度プラズマ処理装置など、ＩＣＰ型高密度
プラズマ処理装置以外の高密度プラズマ処理装置を用い
たプロセスへの適用も可能である。

【００９１】また、上述の第１の実施形態においては、
スカム１４ｂの除去処理として、Ａｒ雰囲気中でスパッ
タエッチング処理を行うプロセス例を示したが、これ
は、Ａｒガスのような不活性ガスに、さらにＨＦなどの
還元性ガスを含む雰囲気中でスパッタエッチング処理を
行うプロセスを用いてもよい。

【００９２】また、上述の第２および第３の実施形態に
おいては、還元性ガスとしてＨＦを用いた例を示した
が、この還元性ガスとしては、水素（Ｈ₂ ）、塩酸（Ｈ
Ｃｌ）などを同様に用いることもできる。これらのう
ち、ＨＦやＨＣｌなど液体ソースを用いる場合は、ヘリ
ウム（Ｈｅ）ガスなどのキャリアガスによるバブリン
グ、加熱気化、超音波気化などの手法によって、プラズ
マ処理室内にガスを導入する。

【００９３】また、上述の第１〜第３の実施形態におけ
るＡｌ電極パッド１２に代えて、Ａｌ合金電極パッドを
用いてもよく、これ以外に、Ｃｕ、Ａｇまたはこれらの
合金を用いた電極パッドを用いてもよい。

【００９４】また、上述の第１〜第３の実施形態におい
ては、この発明をはんだボールバンプの製造に適用した
場合について説明したが、この発明は、層間絶縁膜に形
成された接続孔を通して、この層間絶縁膜の下層の電極
および／または配線と導電膜とを接続させるようにした
半導体装置、例えば、多層配線構造を有する半導体装置
の製造に適用することもできる。

【００９５】

【発明の効果】以上説明したように、この発明によるバ
ンプ製造方法によれば、層間絶縁膜に接続孔を形成した
後、導電膜の成膜前処理を行う前に、基体に対して、少
なくとも不活性ガスを含む雰囲気中でスパッタエッチン
グ処理を行い、この際、スパッタエッチング処理を、こ
のときの基体の表面の最高到達温度が、導電膜の成膜前
処理のときの基体の表面の最高到達温度よりも高くなる
ようなイオンエネルギーで行うようにしていることによ
り、または、層間絶縁膜に接続孔を形成した後、導電膜
の成膜前処理を行う前に、基体に対して、少なくとも酸
素を含む雰囲気中でアッシング処理を行った後、連続し
て少なくとも不活性ガスを含む雰囲気中でスパッタエッ
チング処理を行うようにしていることにより、接続孔に
おける導電膜とこの下地の電極との接合界面が、より清
浄な状態で形成される。

【００９６】このため、導電膜と電極との接合界面での
電気的コンタクトが良好となり、接続抵抗を大幅に低減
することができる上に、導電膜と電極との密着強度を向
上させることができる。このため、バンプが形成された
ＬＳＩチップをプリント配線基板上にフリップチップ実
装して組み立てられる製品は、バンプ接合界面での電気
的特性および機械的強度が共に向上するため、最終的な
製品の信頼性および耐久性を、従来に比べて大きく改善
することができる。

【００９７】また、スパッタエッチング処理やアッシン
グ処理のプラズマ処理により、層間絶縁膜の表面が化学
的に活性化され、この結果、このＬＳＩチップをフリッ
プチップ実装して組み立てられる製品は、チップの層間
絶縁膜とチップの封止に用いられる樹脂との密着強度が
増すので、これによっても、最終的な製品の信頼性およ
び耐久性の向上を図ることができる。

【００９８】また、この発明による半導体装置の製造方
法によれば、上述のバンプ製造方法の場合と同様に、導
電膜と電極および／または配線との接合界面での電気的
コンタクトが良好となり、接続抵抗を大幅に低減するこ
とができる上に、導電膜と電極および／または配線との
密着強度の向上を図ることができ、半導体装置の信頼性
および耐久性を従来に比べて大きく改善することができ
る。

【００９９】したがって、この発明は、微細なデザイン
ルールに基づいて設計され、高集積度、高性能および高
信頼性を要求される半導体装置の製造方法に極めて有効
である。

【図面の簡単な説明】

【図１】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法においてプラズマ処理に用いられる
トライオード型高周波プラズマ処理装置の一例を示す略
線図である。

【図２】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。

【図３】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。

【図４】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。

【図５】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。

【図６】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。

【図７】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。

【図８】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。

【図９】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。

【図１０】 この発明の第１の実施形態によるはんだボ
ールバンプの製造方法を説明するための断面図である。

【図１１】 この発明の第１の実施形態によるはんだボ
ールバンプの製造方法を説明するための断面図である。

【図１２】 この発明の第２の実施形態によるはんだボ
ールバンプの製造方法においてプラズマ処理に用いられ
るＩＣＰ型高密度プラズマ処理装置の一例を示す略線図
である。

【図１３】 従来技術によるはんだボールバンプの製造
方法を説明するための断面図である。

【図１４】 従来技術によるはんだボールバンプの製造
方法を説明するための断面図である。

【図１５】 従来技術によるはんだボールバンプの製造
方法を説明するための断面図である。

【図１６】 従来技術によるはんだボールバンプの製造
方法を説明するための断面図である。

【図１７】 従来技術によるはんだボールバンプの製造
方法を説明するための断面図である。

【図１８】 従来技術によるはんだボールバンプの製造
方法を説明するための断面図である。

【符号の説明】

１１・・・半導体基体、１２・・・Ａｌ電極パッド、１
３・・・パッシベーション膜、１４・・・ポリイミド
膜、１４ａ・・・接続孔、１４ｂ・・・スカム、１６・
・・ＢＬＭ膜、１８・・・はんだ膜、１９・・・はんだ
ボールバンプ

Claims (32)

【特許請求の範囲】
1. 【請求項１】 基体上に電極を形成する工程と、上記基
   体上に上記電極を覆うように層間絶縁膜を形成する工程
   と、上記層間絶縁膜の上記電極上に対応する部分に接続
   孔を形成する工程と、上記接続孔が形成された上記層間
   絶縁膜を有する上記基体上に、所定の成膜前処理を行っ
   た後、上記接続孔を通して上記電極と接続する導電膜を
   形成する工程とを有し、上記電極上に上記導電膜を介し
   てバンプを形成するようにしたバンプ製造方法におい
   て、 上記層間絶縁膜に上記接続孔を形成した後、上記導電膜
   の上記成膜前処理を行う前に、上記基体に対して、少な
   くとも不活性ガスを含む雰囲気中でスパッタエッチング
   処理を行い、この際、上記スパッタエッチング処理を、
   このときの上記基体の表面の最高到達温度が、上記導電
   膜の上記成膜前処理のときの上記基体の表面の最高到達
   温度よりも高くなるようなイオンエネルギーで行うよう
   にしたことを特徴とするバンプ製造方法。
2. 【請求項２】 上記層間絶縁膜は有機物からなることを
   特徴とする請求項１記載のバンプ製造方法。
3. 【請求項３】 上記層間絶縁膜は感光性材料からなり、
   上記接続孔はリソグラフィー法により直接上記層間絶縁
   膜をパターニングすることにより形成されることを特徴
   とする請求項１記載のバンプ製造方法。
4. 【請求項４】 上記導電膜は、上記接続孔が形成された
   上記層間絶縁膜を有する上記基体上にリフトオフ法によ
   り形成され、上記スパッタエッチング処理は、上記層間
   絶縁膜に上記接続孔を形成した後、上記リフトオフ用の
   レジストパターンを形成する前に行われ、かつ、上記導
   電膜の上記成膜前処理は、上記レジストパターンを形成
   した後、上記導電膜を形成する前に行われることを特徴
   とする請求項１記載のバンプ製造方法。
5. 【請求項５】 上記スパッタエッチング処理を、少なく
   ともプラズマ放電出力と上記基体へのバイアス電圧とを
   独立に制御しながら行うことを特徴とする請求項１記載
   のバンプ製造方法。
6. 【請求項６】 上記電極は、アルミニウム、銅、銀また
   はこれらの合金からなることを特徴とする請求項１記載
   のバンプ製造方法。
7. 【請求項７】 上記バンプは、はんだボールバンプであ
   ることを特徴とする請求項１記載のバンプ製造方法。
8. 【請求項８】 基体上に電極を形成する工程と、上記基
   体上に上記電極を覆うように層間絶縁膜を形成する工程
   と、上記層間絶縁膜の上記電極上に対応する部分に接続
   孔を形成する工程と、上記接続孔が形成された上記層間
   絶縁膜を有する上記基体上に、上記接続孔を通して上記
   電極と接続する導電膜を形成する工程とを有し、上記電
   極上に上記導電膜を介してバンプを形成するようにした
   バンプ製造方法において、 上記層間絶縁膜に上記接続孔を形成した後、上記導電膜
   を形成する前に、上記基体に対して、少なくとも酸素を
   含む雰囲気中でアッシング処理を行った後、連続して少
   なくとも不活性ガスを含む雰囲気中でスパッタエッチン
   グ処理を行うようにしたことを特徴とするバンプ製造方
   法。
9. 【請求項９】 上記スパッタエッチング処理を、上記不
   活性ガスにさらに還元性ガスを含む雰囲気中で行うよう
   にしたことを特徴とする請求項８記載のバンプ製造方
   法。
10. 【請求項１０】 上記層間絶縁膜は有機物からなること
    を特徴とする請求項８記載のバンプ製造方法。
11. 【請求項１１】 上記層間絶縁膜は感光性材料からな
    り、上記接続孔はリソグラフィー法により直接上記層間
    絶縁膜をパターニングすることにより形成されることを
    特徴とする請求項８記載のバンプ製造方法。
12. 【請求項１２】 上記導電膜は、上記接続孔が形成され
    た上記層間絶縁膜を有する上記基体上にリフトオフ法に
    より形成され、上記アッシング処理および上記スパッタ
    エッチング処理は、上記層間絶縁膜に上記接続孔を形成
    した後、上記リフトオフ用のレジストパターンを形成す
    る前に行われることを特徴とする請求項８記載のバンプ
    製造方法。
13. 【請求項１３】 上記リフトオフ用の上記レジストパタ
    ーンを形成した後、上記導電膜を形成する前に、上記導
    電膜の成膜前処理を行うことを特徴とする請求項１２記
    載のバンプ製造方法。
14. 【請求項１４】 上記スパッタエッチング処理を、この
    ときの上記基体の表面の最高到達温度が、上記導電膜の
    上記成膜前処理のときの上記基体の表面の最高到達温度
    よりも高くなるようなイオンエネルギーで行うことを特
    徴とする請求項１２記載のバンプ製造方法。
15. 【請求項１５】 上記アッシング処理および／または上
    記スパッタエッチング処理を、少なくともプラズマ放電
    出力と上記基体へのバイアス電圧とを独立に制御しなが
    ら行うことを特徴とする請求項８記載のバンプ製造方
    法。
16. 【請求項１６】 上記電極は、アルミニウム、銅、銀ま
    たはこれらの合金からなることを特徴とする請求項８記
    載のバンプ製造方法。
17. 【請求項１７】 上記バンプは、はんだボールバンプで
    あることを特徴とする請求項８記載のバンプ製造方法。
18. 【請求項１８】 基体上に電極および／または配線を形
    成する工程と、 上記基体上に上記電極および／または配線を覆うように
    層間絶縁膜を形成する工程と、 上記層間絶縁膜の上記電極および／または配線上に対応
    する部分に接続孔を形成する工程と、 上記接続孔が形成された上記層間絶縁膜を有する上記基
    体上に、所定の成膜前処理を行った後、上記接続孔を通
    して上記電極および／または配線と接続する導電膜を形
    成する工程とを有する半導体装置の製造方法において、 上記層間絶縁膜に上記接続孔を形成した後、上記導電膜
    の上記成膜前処理を行う前に、上記基体に対して、少な
    くとも不活性ガスを含む雰囲気中でスパッタエッチング
    処理を行い、この際、上記スパッタエッチング処理を、
    このときの上記基体の表面の最高到達温度が、上記導電
    膜の上記成膜前処理のときの上記基体の表面の最高到達
    温度よりも高くなるようなイオンエネルギーで行うよう
    にしたことを特徴とする半導体装置の製造方法。
19. 【請求項１９】 上記層間絶縁膜は有機物からなること
    を特徴とする請求項１８記載の半導体装置の製造方法。
20. 【請求項２０】 上記層間絶縁膜は感光性材料からな
    り、上記接続孔はリソグラフィー法により直接上記層間
    絶縁膜をパターニングすることにより形成されることを
    特徴とする請求項１８記載の半導体装置の製造方法。
21. 【請求項２１】 上記導電膜は、上記接続孔が形成され
    た上記層間絶縁膜を有する上記基体上にリフトオフ法に
    より形成され、上記スパッタエッチング処理は、上記層
    間絶縁膜に上記接続孔を形成した後、上記リフトオフ用
    のレジストパターンを形成する前に行われ、かつ、上記
    導電膜の上記成膜前処理は、上記レジストパターンを形
    成した後、上記導電膜を形成する前に行われることを特
    徴とする請求項１８記載の半導体装置の製造方法。
22. 【請求項２２】 上記スパッタエッチング処理を、少な
    くともプラズマ放電出力と上記基体へのバイアス電圧と
    を独立に制御しながら行うことを特徴とする請求項１８
    記載の半導体装置の製造方法。
23. 【請求項２３】 上記電極および／または配線は、アル
    ミニウム、銅、銀またはこれらの合金からなることを特
    徴とする請求項１８記載の半導体装置の製造方法。
24. 【請求項２４】 基体上に電極および／または配線を形
    成する工程と、 上記基体上に上記電極および／または配線を覆う層間絶
    縁膜を形成する工程と、 上記層間絶縁膜の上記電極および／または配線上に対応
    する部分に接続孔を形成する工程と、 上記接続孔が形成された上記層間絶縁膜を有する上記基
    体上に、上記接続孔を通して上記電極と接続する導電膜
    を形成する工程とを有する半導体装置の製造方法におい
    て、 上記層間絶縁膜に上記接続孔を形成した後、上記導電膜
    を形成する前に、上記基体に対して少なくとも酸素を含
    む雰囲気中でアッシング処理を行った後、連続して少な
    くとも不活性ガスを含む雰囲気中でスパッタエッチング
    処理を行うようにしたことを特徴とする半導体装置の製
    造方法。
25. 【請求項２５】 上記スパッタエッチング処理を、上記
    不活性ガスにさらに還元性ガスを含む雰囲気中で行うよ
    うにしたことを特徴とする請求項２４記載の半導体装置
    の製造方法。
26. 【請求項２６】 上記層間絶縁膜は有機物からなること
    を特徴とする請求項２４記載の半導体装置の製造方法。
27. 【請求項２７】 上記層間絶縁膜は感光性材料からな
    り、上記接続孔はリソグラフィー法により直接上記層間
    絶縁膜をパターニングすることにより形成されることを
    特徴とする請求項２４記載の半導体装置の製造方法。
28. 【請求項２８】 上記導電膜は、上記接続孔が形成され
    た上記層間絶縁膜を有する上記基体上にリフトオフ法に
    より形成され、上記アッシング処理および上記スパッタ
    エッチング処理は、上記層間絶縁膜に上記接続孔を形成
    した後、上記リフトオフ用のレジストパターンを形成す
    る前に行われることを特徴とする請求項２４記載の半導
    体装置の製造方法。
29. 【請求項２９】 上記リフトオフ用の上記レジストパタ
    ーンを形成した後、上記導電膜を形成する前に、上記導
    電膜の成膜前処理を行うことを特徴とする請求項２８記
    載の半導体装置の製造方法。
30. 【請求項３０】 上記スパッタエッチング処理を、この
    ときの上記基体の表面の最高到達温度が、上記導電膜の
    上記成膜前処理の際の上記基体の表面の最高到達温度よ
    りも高くなるようなイオンエネルギーで行うことを特徴
    とする請求項２８記載の半導体装置の製造方法。
31. 【請求項３１】 上記アッシング処理および／または上
    記スパッタエッチング処理を、少なくともプラズマ放電
    出力と上記基体へのバイアス電圧とを独立に制御しなが
    ら行うことを特徴とする請求項２４記載の半導体装置の
    製造方法。
32. 【請求項３２】 上記電極および／または配線は、アル
    ミニウム、銅、銀またはこれらの合金からなることを特
    徴とする請求項２４記載の半導体装置の製造方法。