JPH10224029A - バンプ製造方法 - Google Patents

バンプ製造方法

Info

Publication number
JPH10224029A
JPH10224029A JP9022564A JP2256497A JPH10224029A JP H10224029 A JPH10224029 A JP H10224029A JP 9022564 A JP9022564 A JP 9022564A JP 2256497 A JP2256497 A JP 2256497A JP H10224029 A JPH10224029 A JP H10224029A
Authority
JP
Japan
Prior art keywords
bump
solder ball
sputter etching
film
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP9022564A
Other languages
English (en)
Inventor
Toshiharu Yanagida
敏治 柳田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP9022564A priority Critical patent/JPH10224029A/ja
Publication of JPH10224029A publication Critical patent/JPH10224029A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3457—Solder materials or compositions; Methods of application thereof
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/3489—Composition of fluxes; Methods of application thereof; Other methods of activating the contact surfaces

Landscapes

  • Manufacturing Of Printed Wiring (AREA)
  • Wire Bonding (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

(57)【要約】 【課題】 仕上がり後のバンプの表面を清浄化して接触
抵抗の低減を図るとともに、フリップチップ実装後にお
いて高い信頼性および耐久性を有するバンプ製造方法を
提供する。 【解決手段】 半導体基体１上に所定の工程を経てはん
だボールバンプ８を形成した後、半導体基体１に対し
て、Ａｒガス雰囲気中でスパッタエッチング処理を施
し、はんだボールバンプ８の表面の不純物層９を除去し
て清浄なはんだボールバンプ８の表面を露出させるとと
もに、ポリイミド膜３の最表面をイオン衝撃により活性
化させる。スパッタエッチング処理は、還元性ガスを含
む雰囲気中で行ってもよい。また、はんだボールバンプ
８形成後の半導体基体１に対して、酸素を含む雰囲気中
でアッシング処理を行った後、不活性ガス雰囲気中また
は少なくとも還元性ガスを含む雰囲気中でスパッタエッ
チング処理を行ってもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明はバンプ製造方法に
関し、特に、ウエットバック工程における残渣や汚染な
どに起因した不良の発生を回避して、バンプの接触抵抗
や表面保護膜と封止樹脂との密着性向上を実現するため
のバンプ製造方法に関する。
【０００２】
【従来の技術】電子機器の小型化をより一層進展させる
ためには、部品実装密度をいかに向上させるかが重要な
ポイントとなっている。こと半導体集積回路（ＩＣ）や
大規模集積回路（ＬＳＩ）の実装に関しても、従来のパ
ッケージ実装の代替として、ベアチップを直接プリント
配線基板にマウントするフリップチップ実装法など高密
度実装技術の開発が盛んに行われている。
【０００３】このプリップチップ実装法の一つに、ＩＣ
チップやＬＳＩチップのアルミニウム（Ａｌ）電極パッ
ド上に、はんだボールバンプを形成したものをプリント
配線基板に実装する方法がある。このはんだボールバン
プを所定のＡｌ電極パッド上に形成する方法としては、
電解メッキ法を用いた方法があるが、この場合、成膜さ
れるはんだ膜の厚さが、下地の表面状態や電気抵抗のわ
ずかなばらつきによる影響を受けるため、ＩＣチップ内
で高さが均一に揃ったはんだボールバンプの形成を行う
ことは基本的に難しい。
【０００４】そこで、はんだボールバンプの高さのばら
つきを制御する方法として、従来より、真空蒸着法によ
るはんだ膜の成膜と、レジストパターンのリフトオフと
を用いてはんだボールバンプを形成する方法が知られて
いる。この方法によるはんだボールバンプの形成工程の
一例を図６を参照しながら、以下に説明する。
【０００５】すなわち、この従来のはんだボールバンプ
の製造方法においては、まず、図６Ａに示すように、回
路素子などが形成されたシリコン（Ｓｉ）ウェハなどの
半導体基体１０１上の所定位置に、スパッタリング法お
よびドライエッチング法を用いて所定形状のＡｌ電極パ
ッド１０２を形成する。次に、半導体基体１０１の全面
に、例えば窒化シリコン（ＳｉＮ）膜のようなパッシベ
ーション膜（図示せず）を形成した後、このパッシベー
ション膜のＡｌ電極パッド１０２上に対応する部分に開
口を形成する。次に、このパッシベーション膜上に、例
えば、ポリイミド膜を形成した後、このポリイミド膜１
０３のＡｌ電極パッド１０２上に対応する部分に開口を
形成する。
【０００６】次に、全面にスパッタリング法により、例
えばクロム（Ｃｒ）膜、銅（Ｃｕ）膜および金（Ａｕ）
膜を順次積層してＣｒ／Ｃｕ／Ａｕ膜を形成した後、こ
のＣｒ／Ｃｕ／Ａｕ膜を、ほぼＡｌ電極パッド１０２と
同一形状にパターニングすることにより、このパターニ
ングされたＣｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ（BallLi
miting Metal ）膜１０４を形成する。このＢＬＭ膜１
０４は、後に形成されるはんだボールバンプのバリアメ
タルとしての役割も有する。
【０００７】次に、図６Ｂに示すように、半導体基体１
０１上の全面にレジスト膜を形成した後、このレジスト
膜をリソグラフィー法により所定形状にパターニングす
る。符号１０５は、これによって形成された所定形状の
レジストパターンを示す。このレジストパターン１０５
は、ＢＬＭ膜１０４上に対応する部分、したがって、Ａ
ｌ電極パッド１０２上に対応する部分に、所定の寸法の
開口部１０６を有する。
【０００８】次に、図６Ｃに示すように、真空蒸着法に
より全面にはんだ膜１０７を形成した後、図６Ｄに示す
ように、リフトオフ法により、レジスト膜１０５をその
上のはんだ膜１０７とともに除去する。これにより、は
んだ膜１０７の不要部分が除去され、はんだ膜１０７が
所望の形状にパターニングされる。この後、熱処理を行
ってはんだ膜１０７を溶融させることで、最終的に図６
Ｅに示すように、ほぼ球状のはんだボールバンプ１０８
を形成する。
【０００９】ここで、図６Ｅに示す熱処理によってはん
だ膜１０７を球状に丸める工程は、通常、ウエットバッ
クと呼ばれる。このウエットバックの工程において、仮
に、はんだ膜１０７の表面に自然酸化膜が厚く形成され
ているとすると、熱処理を行ってもはんだの溶融が均等
に進まず、はんだボールバンプ１０８の形成がうまく行
えなくなってしまう。
【００１０】そのため、通常は、リフトオフによりはん
だ膜１０７をパターニングした後、ウエットバック工程
を行う前に、半導体基体１０１の全面に、予め還元作用
や表面活性作用を有するフラックス（主成分は、アミン
系活性剤、アルコール溶媒、ロジンやポリグリゴール等
の樹脂成分）を均一にコーティングしてやり、その状態
から熱処理を行うことで、はんだの溶融および表面張力
によりはんだが球状に丸まることを促進してやり、安定
したはんだボールバンプ１０８の形成を実現している。
【００１１】
【発明が解決しようとする課題】上述の従来のはんだボ
ールバンプの製造方法においては、熱処理によってはん
だボールバンプ１０８が形成された後の半導体基体１０
１（図６Ｅ参照）に対して有機薬液洗浄を行い、フラッ
クスを洗い落とすわけであるが、このとき、熱処理中に
フラックス内の有機成分が炭化してウェハ表面にこびり
着いてしまっていたり、フラックスの洗浄方法が不適切
だったりすると、フラックス内の固形分が洗浄後も除去
しきれずに、残渣としてはんだボールバンプ１０８の表
面やその近傍に残ってしまう場合がある。また、はんだ
ボールバンプ１０８の形成後の保管状態が不適切で、は
んだボールバンプ１０８の酸化が進むと、その表面に自
然酸化膜が形成される場合がある。図６Ｅ中、符号１０
９は、ウエットバック工程において付着した汚染物や、
はんだボールバンプ１０８の表面の自然酸化膜などの不
純物膜を示す。なお、ここでは、表現の便宜上、はんだ
ボールバンプ１０８の表面の不純物層１０９を誇張し
て、実際よりも厚く表記している。
【００１２】このように、はんだボールバンプ１０８の
表面に不純物層１０９が存在すると、図７に示すよう
に、はんだボールバンプ１０８の表面にプローブ１１０
を当てて電気特性を測定する際に、両者の間に不純物層
１０９が介在することにより、接触抵抗が大きくなって
しまい、正確な評価を行うことができなくなるなどの不
具合を来すことになる。また、このような状態で、フリ
ップチップ実装した場合、プリント配線基板との接触抵
抗もまた増大してしまう。
【００１３】上述は、はんだボールバンプ１０８の表面
に不純物層１０９が存在する場合の問題であるが、プロ
セスに起因する残渣物や汚染などは、実際には、はんだ
ボールバンプ１０８を形成したチップの最表面であるポ
リイミド膜１０３上にも残ってしまう。この状態のチッ
プを、プリント配線基板上にフリップチップ実装した場
合、ポリイミド膜１０３と封止樹脂との間の密着強度が
弱くなり、それに起因して、はんだボールバンプ１０８
にクラックが発生して接合強度が劣化したり、接続抵抗
の上昇により信頼性寿命の低下を招くことにもつなが
る。
【００１４】したがって、この発明の目的は、仕上がり
後のバンプの表面を清浄化して接触抵抗の低減を図ると
ともに、フリップチップ実装後において高い信頼性およ
び耐久性を有するバンプ製造方法を提供することにあ
る。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、この発明における第１の発明によるバンプ製造方法
は、バンプ形成後、不活性ガスを用いたスパッタエッチ
ング処理を行う工程を有することを特徴とする。
【００１６】この発明における第２の発明によるバンプ
製造方法は、バンプ形成後、少なくとも還元性ガスを含
む雰囲気中でスパッタエッチング処理を行う工程を有す
ることを特徴とする。
【００１７】この発明の第３の発明によるバンプ製造方
法は、バンプ形成後、少なくとも酸素を含む雰囲気中で
アッシング処理を行った後、連続して不活性ガス中もし
くは少なくとも還元性ガスを含む雰囲気中でスパッタエ
ッチング処理を行う工程を有することを特徴とする。
【００１８】この発明の典型的な実施形態において、バ
ンプははんだボールバンプである。
【００１９】この発明の好適な実施形態においては、ス
パッタエッチング処理をプラズマ放電出力と基体へのバ
イアス電圧とを独立に制御しながら行う。この場合のス
パッタエッチング処理には、少なくともプラズマ放電出
力とバイアス電圧とを独立に制御可能な二つの高周波電
源を有するプラズマ処理装置が用いられる。
【００２０】この発明の好適な他の実施形態において
は、スパッタエッチング処理を１×１０11ｃｍ-3以上１
×１０14ｃｍ-3未満のプラズマ密度で行う。この場合の
スパッタエッチング処理には、ＩＣＰ（Inductively Co
upled Plasma）源、ＴＣＰ（Transfer Coupled Plasma
）源、ＥＣＲ（Electron Cyclotron Resonance）プラ
ズマ源またはヘリコン波プラズマ源などの高密度プラズ
マ源を有するプラズマ処理装置が用いられる。
【００２１】上述のように構成されたこの発明による第
１の発明によれば、バンプ形成後の基体に対して、Ａｒ
ガスなどの不活性ガス雰囲気中でスパッタエッチング処
理を行う工程を有するため、バンプの表面に形成された
自然酸化膜やプロセス残渣が除去されることにより、清
浄なバンプの表面を露出させることができる。これによ
って、仕上がり後のバンプの表面が清浄化されること
で、電気抵抗を測定する際のプローブとの接触抵抗や、
フリップチップ実装後のプリント配線基板との接触抵抗
を低減することができる。これらの結果、バンプを作製
したデバイスの電気的特性が改善されるとともに、この
デバイスをフリップチップ実装して組み立てられる製品
の信頼性および耐久性を従来に比べて大幅に向上させる
ことができる。
【００２２】この発明における第２の発明によれば、第
１の発明以上に高い信頼性を有するバンプを形成するこ
とができる。具体的には、第１の発明の場合と同様に、
バンプ形成後の基体に対してスパッタエッチング処理を
行うわけであるが、その際に、不活性ガスではなく、少
なくともフッ化水素（ＨＦ）などの還元性ガスを含む雰
囲気中でスパッタエッチング処理を行う。これにより、
ウエットバックの工程でバンプ中に取り込まれる酸素や
水分に起因して形成されるバンプの表面の自然酸化膜を
還元しながら、スパッタエッチングが進行するので、第
１の発明以上に効果的にバンプの表面のクリーニングを
行うことができる。
【００２３】このようにして、仕上がり後のバンプの表
面がより効果的に清浄化されることで、プローブやプリ
ント配線基板との接触抵抗をより一層低減させることが
できる。この結果、バンプを作製したデバイスの電気特
性が大幅に改善されるとともに、このデバイスをフリッ
プチップ実装して組み立てられた製品の信頼性および耐
久性を、第１の発明以上に向上させることができる。
【００２４】この発明における第３の発明によれば、バ
ンプ形成後の基体に対して２段階のプラズマ処理が行わ
れる。具体的には、酸素ガス雰囲気中でプラズマ処理を
行い、ウエットバック工程やレジスト工程のプロセス起
因で、バンプ表面に付着した有機系の不純物を燃焼反応
（Ｃ＋Ｏ* →ＣＯ↑）によってアッシング除去する。そ
の後、不活性ガス雰囲気中または還元性ガス雰囲気中で
プラズマ処理を行い、第１または第２の発明と同様に、
バンプ表面の清浄化を行うためのスパッタエッチングを
行う。これにより、バンプ表面の自然酸化膜除去に加え
て、有機系の不純物除去が効果的に行えるようになるた
め、第１および第２の発明以上に、バンプ表面の清浄化
を徹底することができる。
【００２５】この結果、第１および第２の発明と同様
に、バンプの接触抵抗の低減を図ることができ、フリッ
プチップ実装して組み立てられた製品において、高信頼
性および高耐久性を得ることができるようになる。
【００２６】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００２７】まず、この発明の第１の実施形態によるは
んだボールバンプの製造方法について説明する。図１
は、この第１の実施形態によるはんだボールバンプの製
造方法を説明するための断面図である。
【００２８】すなわち、このはんだボールバンプの製造
方法においては、まず、図１Ａに示すように、回路素子
が形成されたＳｉウェハのような半導体基体１上の所定
位置に、スパッタリング法およびＲＩＥ法などを用いて
所定形状のＡｌ電極パッド２を形成する。次に、この半
導体基体１の全面にＳｉＮ膜のようなパッシベーション
膜（図示せず）を形成した後、このパッシベーション膜
のＡｌ電極パッド２上に対応する部分に開口を形成す
る。次に、全面にポリイミド膜３を形成した後、このポ
リイミド膜３のＡｌ電極パッド２上に対応する部分に開
口を形成する。このポリイミド膜３は、表面保護、電気
的絶縁およびα線によるソフトエラー防止の役割を有す
る。
【００２９】次に、全面に、スパッタリング法により、
例えばＣｒ膜、Ｃｕ膜、Ａｕ膜を順次積層してＣｒ／Ｃ
ｕ／Ａｕ膜を形成した後、このＣｒ／Ｃｕ／Ａｕ膜をＡ
ｌ電極パッド２とほぼ同一形状にパターニングすること
により、このパターニングされたＣｒ／Ｃｕ／Ａｕ膜か
らなるＢＬＭ膜４を形成する。このＢＬＭ膜４は、後に
形成されるはんだボールバンプのバリアメタルとしての
役割も有する。
【００３０】次に、図１Ｂに示すように、全面にレジス
ト膜を形成した後、リソグラフィー法により、このレジ
スト膜を所定形状にパターニングする。符号５は、これ
により形成された所定形状のレジストパターンを示す。
このレジストパターン５は、ＢＬＭ膜４上に対応する部
分、したがって、Ａｌ電極パッド２上に対応する部分
に、所定の寸法の開口部６を有する。
【００３１】次に、図１Ｃに示すように、半導体基体１
の全面に、真空蒸着法によりはんだ膜７を形成する。次
に、図１Ｄに示すように、リフトオフによりレジストパ
ターン５をその上のはんだ膜７とともに除去する。これ
により、はんだ膜７が所望の形状にパターニングされ
る。次に、半導体基体１の全面に、例えば、アミン系活
性剤、アルコール溶媒、ロジンやポリグリコールなどの
樹脂分を主成分とするフラックス（図示せず）を均等に
コーティングする。この後、熱処理を行うことにより、
はんだ膜７の溶融および表面張力を利用して、図１Ｅに
示すように、ほぼ球状のはんだボールバンプ８を形成す
る。
【００３２】この後、半導体基体１に対して有機薬液洗
浄を行い、フラックスを除去する。図１Ｅ中、符号９
は、はんだボールバンプ８の表面に形成された自然酸化
膜やプロセスに起因した汚染物などからなる不純物層を
示す。なお、ここでは、表現の便宜上、はんだボールバ
ンプ８の表面の不純物層９を誇張して厚く表記してい
る。
【００３３】このはんだボールバンプの製造方法におい
ては、図１Ｅに示すように、ウエットバックによるはん
だボールバンプ８の形成までを行った後、半導体基体１
に対して、スパッタエッチング処理を行う。ここでは、
一例として、図２に示すような平行平板型高周波プラズ
マ処理装置を用いてスパッタエッチング処理を行う場合
について説明する。すなわち、図２に示すように、この
平行平板型高周波プラズマ処理装置は、プラズマ処理室
１１、陽極板１２および陰極板ステージ１３を有する。
陽極板１２は接地され、陰極板ステージ１３は結合コン
デンサ１４を介してプラズマ放電用のプラズマ電源１５
と接続される。このプラズマ電源１５としては、例えば
周波数１３．５６ＭＨｚの高周波電源が用いられる。符
号１６は、陰極板ステージ１３上に設置された被処理基
板を示す。
【００３４】この平行平板型高周波プラズマ処理装置に
おいては、プラズマ処理室１１内にプロセスガスを導入
し、所定のプラズマ放電出力を供給することにより、陽
極板１２および陰極板ステージ１３間にプラズマ１７を
発生させ、このプラズマ１７からのイオン照射により、
陰極板ステージ１３上に設置された被処理基板１６のス
パッタエッチング処理を行うことが可能である。
【００３５】この第１の実施形態によるはんだボールバ
ンプの製造方法では、図１Ｅに示す状態の半導体基体
１、すなわち、ウエットバックによりはんだボールバン
プ８の形成を行った後、はんだボールバンプ８の表面に
不純物層９が付着している状態の半導体基体１を、図２
に示す平行平板型高周波プラズマ処理装置に導入して、
Ａｒガスなどの不活性ガス雰囲気中でスパッタエッチン
グ処理を行う。
【００３６】具体的には、一例として次のような条件で
スパッタエッチング処理を行う。すなわち、プロセスガ
スとしてＡｒガスを用い、その流量を２５ｓｃｃｍ、圧
力を１．０Ｐａ、ステージ温度を室温とし、プラズマ放
電出力を３００Ｗ（１３．５６ＭＨｚ）としてスパッタ
エッチング処理を行い、その処理時間を６０秒間とす
る。
【００３７】このエッチング処理の結果、図１Ｆに示す
ように、Ａｒ+ イオンのスパッタリング作用により、は
んだボールバンプ８の表面に形成された不純物層９が効
果的に除去され、清浄なはんだボールバンプ８の表面が
露出するとともに、表面保護膜であるポリイミド膜３の
表面が、イオン衝撃エネルギーを受けて化学的に活性化
される。
【００３８】図３は、はんだボールバンプ８の形成後
に、上述のスパッタエッチング処理を施したＬＳＩチッ
プを、プリント配線基板にフリップチップ実装した例を
示す。図３において、符号２０は、半導体基体１上に形
成されたＳｉＮ膜からなるパッシベーション膜を示す。
この場合、ＬＳＩチップは、はんだボールバンプ８が下
側を向くようにしてプリント配線基板に実装される。プ
リント配線基板はガラスエポキシ基板２１と、この上の
Ｃｕランド２２およびソルダーレジスト２３とからな
る。ＬＳＩチップがプリント配線基板上に実装された状
態では、はんだボールバンプ８に対応する位置がＣｕラ
ンド２２となるように、ＬＳＩチップおよびプリント配
線基板が位置合わせされる。これらのはんだボールバン
プ８およびＣｕランド２２は、共晶はんだ２４により互
いに接続される。符号２５は、プリント配線基板上にＬ
ＳＩチップを固着する封止樹脂を示す。
【００３９】この第１の実施形態によれば、はんだボー
ルバンプ８の形成後に、半導体基体１に対してスパッタ
エッチング処理を施すことにより、はんだボールバンプ
８の表面の自然酸化膜などの不純物層９が効果的に除去
され、清浄なはんだボールバンプ８の表面が露出すると
ともに、保護膜であるポリイミド膜３の表面が活性化さ
れる。これにより、はんだボールバンプ８の電気特性の
測定を正確に行うことができるようになるとともに、こ
のデバイスを図３に示すごとくプリント配線基板にフリ
ップチップ実装して組み立てられた製品は、はんだボー
ルバンプ８とＣｕランド２２との界面での電気特性およ
びポリイミド膜３と封止樹脂２５との界面での密着強度
が共に向上するので、最終的な製品の信頼性および耐久
性が従来のものと比べて大幅に改善される。
【００４０】次に、この発明の第２の実施形態について
説明する。この第２の実施形態によるはんだボールバン
プの製造方法は、はんだボールバンプ形成後に、図４に
示すトライオード型高周波プラズマ処理装置を用いてス
パッタエッチング処理を行うこと以外は、第１の実施形
態と同様である。
【００４１】ここでは、まず、この第２の実施形態にお
いて用いられるトライオード型高周波プラズマ処理装置
について説明する。すなわち、図４に示すように、この
トライオード型高周波プラズマ処理装置は、プラズマ処
理装置３１、陽極板３２、格子電極３３および陰極板ス
テージ３４を有する。陽極板３２は結合コンデンサ３５
を介してプラズマ生成用のプラズマ電源３６と接続さ
れ、格子電極３３は接地される。陰極板ステージ３４は
結合コンデンサ３７を介して基板バイアス用の基板バイ
アス電源３８と接続される。プラズマ電源３６として
は、例えば周波数２ＭＨｚの高周波電源が用いられ、基
板バイアス電源３８としては、例えば周波数１３．５６
ＭＨｚの高周波電源が用いられる。これらのプラズマ電
源３６および基板バイアス電源３８により、プラズマ放
電出力および基板バイアス電圧が独立に制御される。符
号３９は、陰極板ステージ３４上に設置された被処理基
板を示す。
【００４２】このトライオード型高周波プラズマ処理装
置においては、プラズマ処理室３１内にプロセスガスを
導入し、所定のプラズマ放電出力を供給することによ
り、陽極板３２および格子電極３３間にプラズマ４０を
発生させ、このプラズマ４０からのイオン照射により被
処理基板３９のスパッタエッチング処理を行うことが可
能である。
【００４３】この第２の実施形態では、図１Ｅに示すよ
うに、ウエットバックによりはんだボールバンプ８の形
成までを行った後の半導体基体１を、被処理基板として
上述のトライオード型高周波プラズマ処理装置に導入
し、プラズマ放電出力と基板バイアス電圧とを独立に制
御しながら、還元性ガスを含む雰囲気中でスパッタエッ
チング処理を行う。
【００４４】具体的には、一例として以下に示す条件で
スパッタエッチング処理を行う。すなわち、プロセスガ
スとしてＨＦおよびＡｒの混合ガスを用い、ＨＦガスの
流量を１０ｓｃｃｍ、Ａｒガスの流量を２０ｓｃｃｍ、
圧力を１．０Ｐａ、ステージ温度を室温とし、プラズマ
放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を
３５０Ｖ（１３．５６ＭＨｚ）としてスパッタエッチン
グ処理を行い、その処理時間を６０秒間とする。
【００４５】この第２の実施形態によれば、スパッタエ
ッチング処理の際に、Ａｒ+ イオンのスパッタリング作
用に加えて、ＨＦによる還元作用によって、はんだボー
ルバンプ８の表面の自然酸化膜などの不純物層９が、化
学反応を伴いながら一層効果的に除去されるので、より
清浄なはんだボールバンプ８の表面が露出する。さら
に、ポリイミド膜３の表面層のダングリングボンドが、
電気陰性度の大きいフッ素（Ｆ）原子によってターミネ
イトされて、化学的により活性な状態となる。
【００４６】以上のようにして、はんだボールバンプ形
成後にスパッタエッチング処理を施したＬＳＩチップを
プリント配線基板上にプリップチップ実装して組み立て
られた製品（図３参照）は、はんだボールバンプ８とＣ
ｕランド２２との界面での電気特性およびポリイミド膜
３と封止樹脂２５との界面での密着強度がより一層向上
し、最終的な製品の信頼性および耐久性が、第１の実施
形態の場合と同様に、従来と比べて大幅に改善される。
【００４７】次に、この発明の第３の実施形態について
説明する。この第３の実施形態によるはんだボールバン
プの製造方法は、はんだボールバンプ形成後に、図５に
示すＩＣＰ高密度プラズマ処理装置を用いてアッシング
処理およびスパッタエッチング処理を行うこと以外は、
第１の実施形態と同様である。
【００４８】ここでは、まず、この第３の実施形態にお
いて用いられるＩＣＰ高密度プラズマ処理装置について
説明する。すなわち、図５に示すように、このＩＣＰ高
密度プラズマ処理装置は、プラズマ処理室４１、誘導結
合コイル４２およびステージ４３を有する。結合誘導コ
イル４２はプラズマ放電用のＩＣＰ電源４４と接続さ
れ、ステージ４３は結合コンデンサ４５を介して基板バ
イアス用の基板バイアス電源４６と接続される。ＩＣＰ
電源４４としては、周波数４５０ｋＨｚの高周波電源が
用いられ、基板バイアス電源４６としては、周波数１
３．５６ＭＨｚの高周波電源が用いられる。これらのＩ
ＣＰ電源４４および基板バイアス電源４６により、プラ
ズマ放電出力（ＩＣＰソース出力）および基板バイアス
電圧が独立に制御される。符号４７は、ステージ４３上
に設置された被処理基板を示す。ここで、ステージ４３
は垂直方向（図５中、矢印で示される方向）に移動可能
である。
【００４９】このＩＣＰ高密度プラズマ処理装置におい
ては、プラズマ処理室４１内にプロセスガスを導入し、
所定のＩＣＰソース出力を供給することにより、例えば
１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満の密度を有
するプラズマ４８によりプラズマ処理を行うことが可能
である。
【００５０】この第３の実施形態では、図１Ｅに示すよ
うに、ウエットバックによりはんだボールバンプ８の形
成までを行った後の半導体基体１を、被処理基板として
上述のＩＣＰ高密度プラズマ処理装置に導入し、ＩＣＰ
ソース出力と基板バイアス電圧とを独立に制御しなが
ら、酸素を含む雰囲気中でアッシング処理を行った後、
連続して、還元性ガスを含む雰囲気中でスパッタエッチ
ング処理を行う。
【００５１】具体的には、まず、一例として以下に示す
条件でアッシング処理を行う。すなわち、プロセスガス
として酸素（Ｏ2 ）を用い、Ｏ2 の流量を１００ｓｃｃ
ｍ、圧力を１．０Ｐａ、ステージ温度を室温とし、ＩＣ
Ｐソース電力を１０００Ｗ（４５０ｋＨｚ）、基板バイ
アス電圧を０Ｖ（１３．５６ＭＨｚ）としてアッシング
処理を行い、その処理時間を１０秒とする。
【００５２】次に、一例として以下のように条件を切り
換えて、スパッタエッチング処理を行う。すなわち、プ
ロセスガスとしてＨＦおよびＡｒの混合ガスを用い、Ｈ
Ｆガスの流量を１０ｓｃｃｍ、Ａｒガスの流量を２０ｓ
ｃｃｍ、圧力を０．２Ｐａ、ステージ温度を室温とし、
ＩＣＰソース電力を１０００Ｗ（４５０ｋＨｚ）、基板
バイアス電圧を１００Ｖ（１３．５６ＭＨｚ）としてス
パッタエッチング処理を行い、その処理時間を１０秒と
する。
【００５３】この第３の実施形態によれば、アッシング
処理により、プロセス起因によって表面に付着した有機
系の不純物が燃焼反応によって効果的に除去されると同
時に、デバイスの保護膜であるポリイミド膜３の表面層
はＯ原子をその結合中に取り込んだ形となる。
【００５４】そして、これに連続して行われるスパッタ
エッチング処理により、ＨＦによる還元作用によって、
はんだボールバンプ８の表面の自然酸化膜などの不純物
層９は、化学反応を伴いながら効果的にスパッタ除去さ
れ、より清浄なはんだボールバンプ８の表面が露出す
る。また、ポリイミド膜３の最表面層は、Ｆ原子にター
ミネイト（アッシング処理時に導入されたＯ原子がＦ原
子と置換される場合も含む）され、化学的にさらに活性
な状態となる。
【００５５】以上のようにして、はんだボールバンプ形
成後にスパッタエッチング処理を施したＬＳＩチップを
プリント配線基板上にプリップチップ実装して組み立て
られた製品（図３参照）は、はんだボールバンプ８とＣ
ｕランド２２との界面での電気特性およびポリイミド膜
３と封止樹脂２５との界面での密着強度がより一層向上
し、最終的な製品の信頼性および耐久性が、第１および
第２の実施形態の場合と同様に、従来と比べて大幅に改
善される。
【００５６】また、この第３の実施形態によれば、はん
だボールバンプ８の形成後に行われるアッシング処理お
よびスパッタエッチング処理を行う際に、ＩＣＰプラズ
マ発生源を用いて、高密度のプラズマ、具体的には、例
えば、１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプ
ラズマ密度で処理を行っていることと、これにより、低
圧力雰囲気下での処理が可能となったこととにより、多
量に生成したイオン種が散乱されることなく、垂直に半
導体基体１に入射するようになる。このため、イオン照
射によるバンプ形成後の半導体基体１の表面処理（アッ
シング処理およびスパッタエッチング処理）が高速かつ
効率よく実現できる。
【００５７】また、プラズマから半導体基体１に入射す
るイオンエネルギーを、プラズマの生成状態に影響を与
えることなく、独立して制御することが可能なため、デ
バイスへのプロセスダメージを考慮して、基板バイアス
電圧を低く設定した条件でも、処理速度の低下を招くこ
となく、処理時間の短縮を図ることができる。
【００５８】以上この発明の実施形態について具体的に
説明したが、この発明は、上述の実施形態に限定される
ものではなく、サンプル構造、プロセス装置、プロセス
条件など、発明の主旨を逸脱しない範囲で適宜選択可能
であることは言うまでもない。
【００５９】例えば、上述の第１〜第３の実施形態で
は、はんだボールバンプのパターン形成方法として、真
空蒸着による成膜とレジストパターンのリフトオフを用
いた場合を示したが、それ以外の電解メッキ等を用いた
製造方法への適用も可能である。
【００６０】また、還元性のガスとして、第２および第
３の実施形態では、ＨＦを用いた例を示したが、それ以
外にも、水素（Ｈ2 ）、塩酸（ＨＣｌ）などを同様に用
いることもできる。これらのうち、ＨＦやＨＣｌなどの
液体ソースを用いる場合は、ヘリウム（Ｈｅ）などのキ
ャリアガスによるバブリング、加熱気化、超音波気化な
どの手法によってプロセスチェンバー内に導入する。
【００６１】
【発明の効果】以上説明したように、この発明によれ
ば、バンプの表面に形成された自然酸化膜やプロセス残
渣を効果的に除去して清浄なバンプの表面を露出させる
ことができる。その結果、バンプを作製したデバイスの
電気特性が改善される（接触抵抗が低減する）ととも
に、プリップチップ実装して組み立てられる製品の信頼
性および耐久性を従来と比べて大幅に向上させることが
できるようになる。
【００６２】したがって、この発明は、微細なデザイン
ルールに基づいて設計され、高集積度、高性能および高
信頼性を要求される半導体装置の製造に極めて有効であ
る。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法を説明するための断面図である。
【図２】 この発明の第１の実施形態によるはんだボー
ルバンプの製造方法において用いられる平行平板型高周
波プラズマ処理装置の一例を示す略線図である。
【図３】 はんだボールバンプ形成後にスパッタエッチ
ング処理を施したＬＳＩチップをプリント配線基板にフ
リップチップ実装した例を示す略線図である。
【図４】 この発明の第２の実施形態によるはんだボー
ルバンプの製造方法において用いられるトライオード型
高周波プラズマ処理装置の一例を示す略線図である。
【図５】 この発明の第３の実施形態によるはんだボー
ルバンプの製造方法において用いられるＩＣＰ高密度プ
ラズマ処理装置の一例を示す略線図である。
【図６】 従来のはんだボールバンプの製造方法を説明
するための断面図である。
【図７】 はんだボールバンプの電気特性の測定の様子
を説明するための略線図である。
【符号の説明】
１・・・半導体基体、２・・・Ａｌ電極パッド、３・・
・ポリイミド膜、４・・・ＢＬＭ膜、５・・・レジスト
パターン、６・・・開口部、７・・・はんだ膜、８・・
・はんだボールバンプ、９・・・不純物層、２２・・・
Ｃｕランド、２５・・・封止樹脂

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 バンプ形成後の基体に対して、不活性ガ
    ス雰囲気中でスパッタエッチング処理を行う工程を有す
    ることを特徴とするバンプ製造方法。
  2. 【請求項２】 上記バンプははんだボールバンプである
    ことを特徴とする請求項１記載のバンプ製造方法。
  3. 【請求項３】 上記スパッタエッチング処理を、少なく
    ともプラズマ放電出力と上記基体へのバイアス電圧とを
    独立に制御しながら行うことを特徴とする請求項１記載
    のバンプ製造方法。
  4. 【請求項４】 上記スパッタエッチング処理を、１×１
    ０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度で
    行うことを特徴とする請求項１記載のバンプ製造方法。
  5. 【請求項５】 バンプ形成後の基体に対して、少なくと
    も還元性ガスを含む雰囲気中でスパッタエッチング処理
    を行う工程を有することを特徴とするバンプ製造方法。
  6. 【請求項６】 上記バンプははんだボールバンプである
    ことを特徴とする請求項５記載のバンプ製造方法。
  7. 【請求項７】 上記スパッタエッチング処理を、少なく
    ともプラズマ放電出力と上記基体へのバイアス電圧とを
    独立に制御しながら行うことを特徴とする請求項５記載
    のバンプ製造方法。
  8. 【請求項８】 上記スパッタエッチング処理を、１×１
    ０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度で
    行うことを特徴とする請求項５記載のバンプ製造方法。
  9. 【請求項９】 バンプ形成後の基体に対して、少なくと
    も酸素を含む雰囲気中でアッシング処理を行った後、連
    続して不活性ガス雰囲気中もしくは少なくとも還元性ガ
    スを含む雰囲気中でスパッタエッチング処理を行う工程
    を有することを特徴とするバンプ製造方法。
  10. 【請求項１０】 上記バンプははんだボールバンプであ
    ることを特徴とする請求項９記載のバンプ製造方法。
  11. 【請求項１１】 上記アッシンング処理および／または
    上記スパッタエッチング処理を、少なくともプラズマ放
    電出力と上記基体へのバイアス電圧とを独立に制御しな
    がら行うことを特徴とする請求項９記載のバンプ製造方
    法。
  12. 【請求項１２】 上記アッシング処理および／または上
    記スパッタエッチング処理を、１×１０11ｃｍ-3以上１
    ×１０14ｃｍ-3未満のプラズマ密度で行うことを特徴と
    する請求項９記載のバンプ製造方法。
JP9022564A 1997-02-05 1997-02-05 バンプ製造方法 Pending JPH10224029A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP9022564A JPH10224029A (ja) 1997-02-05 1997-02-05 バンプ製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP9022564A JPH10224029A (ja) 1997-02-05 1997-02-05 バンプ製造方法

Publications (1)

Publication Number Publication Date
JPH10224029A true JPH10224029A (ja) 1998-08-21

Family

ID=12086381

Family Applications (1)

Application Number Title Priority Date Filing Date
JP9022564A Pending JPH10224029A (ja) 1997-02-05 1997-02-05 バンプ製造方法

Country Status (1)

Country Link
JP (1) JPH10224029A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222901A (ja) * 2001-01-29 2002-08-09 Sony Corp 半導体デバイスの実装方法及びその実装構造、半導体装置の製造方法及び半導体装置
JP2007027346A (ja) * 2005-07-15 2007-02-01 Sony Corp 半導体装置の製造方法および製造装置
JP2010153744A (ja) * 2008-12-26 2010-07-08 Fujitsu Ltd 回路基板の製造方法及び半導体装置の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002222901A (ja) * 2001-01-29 2002-08-09 Sony Corp 半導体デバイスの実装方法及びその実装構造、半導体装置の製造方法及び半導体装置
JP2007027346A (ja) * 2005-07-15 2007-02-01 Sony Corp 半導体装置の製造方法および製造装置
JP4577130B2 (ja) * 2005-07-15 2010-11-10 ソニー株式会社 半導体装置の製造方法
JP2010153744A (ja) * 2008-12-26 2010-07-08 Fujitsu Ltd 回路基板の製造方法及び半導体装置の製造方法

Similar Documents

Publication Publication Date Title
KR100681985B1 (ko) 반도체 장치 및 그 제조 방법
US7375032B2 (en) Semiconductor substrate thinning method for manufacturing thinned die
CN1988143B (zh) 半导体器件及其制造方法
KR19980042845A (ko) 땜납 범프의 형성 방법 및 그 장치
JP2006245468A (ja) 半導体装置の製造方法
JP4130706B2 (ja) バンプ製造方法および半導体装置の製造方法
JPH10224029A (ja) バンプ製造方法
JP3896701B2 (ja) はんだ突起電極の製造方法
JP2006270031A (ja) 半導体装置およびその製造方法
JP2004273771A (ja) 半導体装置の製造方法
JP5170915B2 (ja) 半導体装置の製造方法
JP4182611B2 (ja) 半導体装置の製造方法
JP4154797B2 (ja) はんだバンプ形成方法
JP3409574B2 (ja) はんだボールバンプの形成方法
JP3870469B2 (ja) 成膜前処理方法
US20070085224A1 (en) Semiconductor device having strong adhesion between wiring and protective film, and manufacturing method therefor
JP2002093837A (ja) 半導体装置の製造方法
JP3381454B2 (ja) 蒸着装置及びボールバンプの形成方法
JP2006253437A (ja) 半導体装置の製造方法
JP3409569B2 (ja) はんだボールバンプの形成方法
JP3331834B2 (ja) はんだボールバンプの形成方法
Zhao Plasma Applications for Wafer Level Packaging Part 1
JP3800802B2 (ja) バンプ製造方法
JP4196481B2 (ja) 半導体装置の製造方法
JPH09306918A (ja) はんだボールバンプ形成工程におけるバリアメタル形成方法