KR19980042845A - 땜납 범프의 형성 방법 및 그 장치 - Google Patents

땜납 범프의 형성 방법 및 그 장치 Download PDF

Info

Publication number
KR19980042845A
KR19980042845A KR1019970063475A KR19970063475A KR19980042845A KR 19980042845 A KR19980042845 A KR 19980042845A KR 1019970063475 A KR1019970063475 A KR 1019970063475A KR 19970063475 A KR19970063475 A KR 19970063475A KR 19980042845 A KR19980042845 A KR 19980042845A
Authority
KR
South Korea
Prior art keywords
film
solder bump
metal film
bump forming
substrate
Prior art date
Application number
KR1019970063475A
Other languages
English (en)
Other versions
KR100454836B1 (ko
Inventor
야나기다도시하루
Original Assignee
이데이노부유끼
소니가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이노부유끼, 소니가부시끼가이샤 filed Critical 이데이노부유끼
Publication of KR19980042845A publication Critical patent/KR19980042845A/ko
Application granted granted Critical
Publication of KR100454836B1 publication Critical patent/KR100454836B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H01L2224/11472—Profile of the lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

본 발명은 땜납 범프 형성 영역을 갖는 금속막과 그 금속막의 언더코팅부 간의 접합 강도를 개선시키는 땜납 범프 형성 방법 및 이 방법에서 사용되는 스퍼터링 피착 장치를 제공한다. 본 발명의 방법은 언더코팅부를 통해 구멍을 형성하는 단계와, 언더코팅부 상에 리프트-오프 공정에 의해 금속막을 형성하되 금속막이 구멍을 통해 반도체 소자 칩의 기판 상에 형성된 전극 패드에 연결되며 전극 패드 상의 영역과는 다른 땜납 범프 형성 영역을 갖는 금속막 형성 단계와, 금속막의 땜납 범프 형성 영역 상에 땝납 범프를 형성하는 단계를 포함한다. 본 발명의 방법은 또한 전극 패드, 땜납 범프 형성 영역에 대응하는 언더코팅부 및 전극 패드와 땜납 범프 형성 영역을 연결시키는 영역을 노출시키는 구멍을 갖는 레지스트 패턴을 형성한 후에 언더코팅부를 가열시키는 단계와, 레지스트 패턴의 구멍 엣지의 직경을 감소시키도록 플라즈마 처리를 행하는 단계와, 언더코팅부 상에 금속막을 피착하는 단계를 포함한다. 본 발명의 스퍼터링 피착 장치는 기판에 대해 레지스트 패턴의 구멍의 엣지가 직경이 감소되도록 플라즈마 처리를 행하는 플라즈마 처리 장치와, 언더코팅부 상에 금속막을 피착시키기 위한 스퍼터링 피착 장치를 포함한다. 플라즈마 처리 장치는 기판을 가열하기 위해 적어도 램프 히터를 포함하고 있다.

Description

땜납 범프의 형성 방법 및 그 장치
본 발명은 반도체 장치의 제조 공정에서 적절하게 적용할 수 있는 것으로, BLM(Ball Limiting Metal)막 등의 장벽 금속을 이용하여 전극 패드 상의 영역과는 다른 영역에, 땜납 범프 예를 들면 땜납 볼 범프를 재배치하는 땜납 범프의 형성 방법에 관한 것이며, 보다 상세하게는 폴리이미드 등의 유기 화합물로 이루어지는 언더코팅부 상에 피착된 금속막, 예를 들면 장벽 금속에 재배치한 땜납 범프를 통해 반도체 소자 칩을 실장 기판 상에 플립 칩 실장할 때, 땜납 범프의 접합 강도 및 플립 칩(flip chip) 실장으로 조립된 제품 소자의 기계적 강도 및 전기적 특성에 대한 신뢰성을 향상시킬 수 있는 땜납 범프의 형성 방법 및 그 방법을 실시하는 장치에 관한 것이다.
전자 기기의 소형화를 보다 한층 더 진전시키기 위해서는 부품 실장 밀도를 높이는 것이 중요한 사항이다. 또한, 반도체 IC 칩에 관해서도 종래 기술의 패키지 실장을 대신하여, LSI 미가공(bare) 칩을 직접 프린트 배선 기판 상에 실장하는 플립 칩 실장법 등의 고밀도 실장 기술이 현재 활발하게 개발되고 있다.
플립 칩 실장법으로서, Au 스터드 범프법이나 땜납 볼 범프법을 포함하여 여러 방법들이 사용되고 있지만, 어느 방법에서나 전극 패드와 범프의 접착성을 향상시키고, 또한 금속 성분의 상호 확산을 방지하기 위해 반도체 IC의 Al 전극 패드와 범프 재료 간에 장벽 금속을 삽입시키고 있다.
땜납 볼 범프법의 경우, 장벽 금속은 완성된 범프의 형상에 영향을 주기 때문에, 통상 BLM막이라고 불리고 있다.
땜납 범프법에 있어서의 BLM막의 구조로서는 Cr/Cu/Au의 3층 구조가 가장 일반적으로 사용되고 있다. 하부층의 Cr막이 주로 Al 전극 패드와의 접착층으로서 기능하고, 중간층의 Cu막이 주로 땜납 금속 성분의 확산을 방지시키기 위한 확산 방지층으로서 기능하고, 그리고 상부층의 Au막이 주로 Cu막의 산화 방지막으로서 기능하고 있다.
종래 기술의 땜납 볼 범프 형성 방법에는 LSI 칩의 Al 전극 패드 상에 BLM막을 피착시키는 단계와, BLM막을 패터닝하는 단계와, 주로 Pb, Sn 등으로 이루어지는 땜납 금속막을 BLM막 상에 피착시키는 단계와, 열 처리에 의해 땜납 금속막을 용융시켜 볼 형태로 변형시킴으로써 땜납 볼 범프를 전극 패드 상에 형성하는 단계가 포함된다.
포토레지스트막에 대한 리프트-오프 공정과 땜납 금속에 대한 진공 증착 공정을 이용하여 땜납 볼 범프를 플립 칩 IC의 접합부로서 전극 패드 상에 형성하는 종래 기술 방법을 도 1a 내지 도 1e에서 도시하고 있다.
도 1a에 도시한 바와 같이, 실리콘 반도체 기판(81) 상에 Al-Cu 합금의 Al 전극 패드(82)를, 예를 들어, 스퍼터링이나 에칭에 의해 형성하고, 계속해서, 예를 들어, 폴리이미드나 실리콘 질화막의 표면 보호막(83)을 기판 전면에 형성한다. Al 전극 패드(82)를 노출시키도록 표면 보호막(83)을 관통하는 제1 구멍(84)을 형성하고, 제1 구멍(84)의 측벽을 포함하여 Al 전극 패드(82) 상에, 예를 들어, Cr/Cu/Au로 이루어지는 다층 금속막을 BLM막(85)으로서 형성한다.
도 1b에 도시한 바와 같이, BLM막(85) 상에 제1 구멍(84)보다 큰 제2 구멍(86)을 갖는 레지스트 패턴(87)을 형성한다.
도 1c에 도시한 바와 같이, 진공 증착 공정에 의해 기판 전면에 땜납 증착막(88)을 피착시킨다.
도 1d에 도시한 바와 같이, 포토레지스트막의 리프트-오프 공정에 의해 레지스트 패턴(87) 상의 땜납 증착막(88)을 레지스트 패턴(87)과 함께 제거하여 땜납 증착막(88)을 Al 전극 패드(82) 상에 남겨 둔다.
도 1e에 도시한 바와 같이, 땜납 증착막(88)을 열 처리에 의해서 용융시켜 볼 형상의 땜납 볼 범프(89)를 BLM막(85)을 통해 Al 전극 패드(82) 상에 형성한다.
포토레지스트막의 리프트-오프 공정을 이용하여 도 1a에 도시된 BLM막(85)의 패턴 형성까지의 공정 흐름을 도 2a 내지 도 2d를 참조하면서 상세히 설명하기로 한다.
도 2a에 도시한 바와 같이, 반도체 기판(81) 상에 형성된 Al 전극 패드(82) 상에 표면 보호막(패시베이션막: 83)을 피착하고, 표면 보호막(83)을 통해 소정 사이즈의 제1 구멍(90)을 접속 구멍으로서 형성한다. 계속해서, 기판 상에 포토레지스트막(91)을 피착한 후 포토레지스트막(91)을 패터닝하여, 패시베이션막(83)의 제1 구멍(90)보다도 큰 구멍 직경을 갖는 제2 구멍(92)을 형성한다.
계속해서, 도 2a에서 도시된 층 구조를 갖는 웨이퍼를 플라즈마 처리 장치에 배치시켜, BLM막(85)의 피착 전에 RF 플라즈마에 의해 사전 처리(통상, 백-스퍼터링이라 칭함)를 행한다. 그 결과, 도 2b에 도시한 바와 같이, 포토레지스트막(91)의 제2 구멍(92)의 측벽이 오버행잉(overhanging)형으로 변형되어 제2 구멍(92)의 엣지(93)가 직경이 축소된다.
다음 단계에서, Cr/Cu/Au로 이루어지는 다층 금속막을 BLM막(85)으로서 기판 상에 스퍼터링에 의해 피착한다. BLM막(85)은 도 2c에 도시한 바와 같이, 상기 RF 플라즈마에 사전 처리에 의해 형성된 레지스트 패턴(91)의 오버행잉 측벽면(94) 상에는 피착되지 않으므로, BLM막(85)은 Al 전극 패드(82) 상에 피착되는 일부분 및 포토레지스트막(91) 상에 피착되는 일부분으로 분리된다.
다음 단계에서, 도 2c에 도시한 층 구조를 갖는 웨이퍼를 레지스트 제거액에 침지시켜 가열에 의해 진동 처리를 행한다. 그 결과, 포토레지스트막(91) 상에 피착된 BLM막(85)은 포토레지스트막(91)과 함께 리프트-오프되어, 접속 구멍으로서의 제1 구멍[90: 도 1a의 제1 구멍(84)에 상당]을 통해 Al 전극 패드(82)에 접속된 BLM막(85)의 패턴이 형성된다.
상술된 바와 같이, 종래 기술의 땜납 볼 범프법에 의한 대부분의 경우, LSI 칩의 주변부에 배치된 전극 패드 상에만 땜납 볼 범프가 형성된다.
그러나, 반도체 소자 칩의 미세화가 진행되고, 전극 패드의 인접 거리(피치)가 점점 축소화되고 있는 장래의 LSI 칩에서는, 상술된 종래 기술 방법에 따르면 인접하는 전극 패드 상에 형성된 땜납 볼 범프가 서로 접촉하게 되어 전기적 단락이 생길 우려가 있다. 인접한 땜납 범프 간의 접촉을 피하기 위해 범프 직경을 축소시키면, LSI 칩과 프린트 배선 기판과의 접합 강도를 유지하는 것이 어렵게 되어 기계적 결합 및 전기적 접속의 신뢰성이 저하된다.
인접한 땜납 볼 범프 간에서의 접촉을 피하기 위한 수단으로서, 전극 패드 상의 영역과는 다른 LSI 칩 영역 상에 범프를 재배치하는 방법이 채용되고 있다. 이 방법은 예를 들면, 도 3에서 개략적으로 도시되어 있다. 도 3에서 도시된 바와 같이, 전극 패드 A와는 다른 위치에 추가의 범프 형성 영역 B를 제공하고, 그 영역 B 상에 땜납 볼 C를 형성한다. 전극 패드 A와 범프 형성 영역 B 간에 임의의 배선 D를 형성한다.
범프 재배치를 위한 범프 형성 영역 B 및 배선 D를 BLM막으로 형성할 수 있으면, 리프트-오프 공정의 포토레지스트막의 마스크 패턴을 변경함으로써 공정수를 증가시키지 않고 종래 기술 방법을 이용할 수 있다. 따라서, 새롭게 처리 장치를 설치할 필요가 없어 비용이나 생산성의 점에서 매우 유리하다.
이러한 점에서, 다음에 설명하는 공정 흐름이 개발되어 있다. 도 4a 내지 도 4g를 참조하면서 이러한 공정 흐름에 대한 개략을 설명하기로 한다.
도 4a에 도시한 바와 같이, 반도체 기판(102) 상에 Al 전극 패드(104)를 제공하고, 표면 보호막으로서 실리콘 질화막(106)을 기판(102)의 전면 상에 피착한다. 또한, Al 전극 패드(104)를 노출시키기 위해 실리콘 질화막(106)을 통해 제1 구멍(108)을 형성한다.
도 4b에 도시한 바와 같이, 기판(102)의 전면 상에 제1 폴리이미드막(110)을 피착하고, 패터닝하여 실리콘 질화막(106)의 제1 구멍(108)보다도 작은 구멍 직경을 갖는 제2 구멍(112)을 Al 전극 패드(104) 상의 일부에 형성한다.
다음 단계에서, 기판 전면에 포토레지스트막(114)을 피착하고, 패터닝하여 Al 전극 패드(104), 땜납 볼 형성 영역 및 Al 전극 패드(104)와 땜납 볼 형성 영역을 연결시키는 배선 형성 영역을 노출시키기 위한 제3 구멍(116)을 형성한다. 계속해서, 기판 전면 상에 BLM막(118)을 스퍼터링에 의해 피착한다. BLM막(118)의 스퍼터링 피착 전에, 포토레지스트막(114)에 대해 백-스퍼터링 처리를 실시함으로써 제3 구멍(116)의 엣지가 직경이 축소되어, BLM막(118)은 도 4c에 도시한 바와 같이, 제3 구멍(116)에 대응하는 영역과, 포토레지스트막(114) 상에 분리되어 피착된다.
포토레지스트막(14)의 리프트-오프에 의해 포토레지스트막(114)과 함께 포토레지스트막(114) 상의 BLM막(118)이 제거되어, Al 전극 패드(104)에 접속되고 Al 전극 패드(104) 상의 영역과는 다른 땜납 볼 범프 형성 영역과, Al 전극 패드(104)와 땜납 볼 범프 형성 영역 간에서의 배선 영역을 갖는 BLM 재배선부(120)가 형성된다.
도 4e에 도시한 바와 같이, 기판 전면 상에 제2 폴리이미드막(122)을 피착하고, 패터닝하여 땜납 볼 형성 영역을 노출시키기 위한 제4 구멍(124)을 형성한다.
다음 단계에서, 도 1b 내지 도 1d에 도시한 종래 기술 방법과 동일하게 포토레지스트막에 대해 리프트-오프 공정을 실행하여 도 4f에 도시한 바와 같이, 제4 구멍(124)에 주로 Pb, Sn 등으로 이루어지는 땜납 증착막(126)이 형성된다.
또한, 종래 기술 방법과 동일하게, 열 처리에 의해 땜납 증착막(126)을 용융시켜 도 4g에 도시한 바와 같이, 볼 형상의 땜납 볼 범프(128)를 BLM막(118) 상에 형성한다.
그러나, 상술한 공정 흐름에 따라 실시한 실제의 땜납 볼 범프 형성 단계에서는 땜납 볼 범프의 접합 강도가 낮다고 하는 새로운 문제가 발생하였다. 이것은 도 1e에서 도시된 종래 기술 구조에서 BLM막(118)의 언더코팅부 대부분이 유기 화합물인 제1 폴리이미드막(110)이기 때문에 BLM막과 그 아래의 폴리이미드막의 계면에서의 접착성이 BLM막과 그 아래의 Al 전극 패드 간의 계면에서의 접착성보다 약하게 되기 때문에 발생하는 문제이다.
그 결과, 상기 공정에 의한 땜납 볼 범프를 통해 프린트 배선 기판 상에 반도체 소자 칩을 플립 칩 실장하여 조립한 제품의 범프 접합부의 강도가 약해져, 제품 셋트의 기계적 강도 및 전기적 접속에 대한 신뢰성이 저하하고, 내구성에도 악영향이 미친다고 하는 문제가 발생하였다.
따라서, 본 발명의 목적은 재배치 땜납 범프의 형성에 있어서, 장벽 금속 등의 금속막과 절연막 등의 언더코팅층 간의 접착성을 향상시켜 기계적 결합 및 전기적 접속에 대해 높은 신뢰성을 갖는 땜납 볼 범프의 형성 방법 및 그 방법을 실시하는 장치를 제공하는 데 있다.
본 발명자는 종래 기술 방법에 의해 땜납 볼 범프를 형성할 경우 금속막과 언더코팅층, 예를 들면 절연막과의 접착성이 낮아지는 원인을 연구한 결과, 그것은 언더코팅층의 경화가 불충분하여 금속막의 스퍼터링 피착시 언더코팅층으로부터 가스가 방출됨으로써 금속막과 언더코팅층과의 접착성이 낮아진다는 점을 발견하였다.
이상의 지식에 기초하여, 본 발명의 양상에 따르면, 절연막을 관통하는 구멍을 형성하는 단계와, 절연막 상에 레지스트 패턴의 리프트-오프 공정에 의해 금속막을 형성하되 금속막은 반도체 소자 칩의 기판 상에 형성된 전극 패드에 절연막의 구멍을 통해 접속되고 전극 패드 영역과는 다른 땜납 범프 형성 영역을 갖는 금속막 형성 단계와, 금속막의 땜납 범프 형성 영역 상에 땜납 범프를 형성하는 단계를 포함하는 땜납 범프의 형성 방법에 있어서,
전극 패드, 절연막 상의 땜납 범프 형성 영역 및 전극 패드와 땜납 범프 형성 영역을 연결시키는 배선 형성 영역에 구멍이 형성된 레지스트 패턴을 기판 상에 형성하는 단계와, 절연막을 가열 처리하는 단계와, 절연막 상의 레지스트 패턴의 구멍의 측벽을 오버행잉형으로 변형시켜 레지스트 패턴의 구멍의 엣지가 직경이 감소되도록 플라즈마 처리를 행하는 단계와, 기판 상에 금속막을 스퍼터링에 의해 피착하는 단계를 포함하는 것을 특징으로 한다.
가열 단계는 고진공 하에서 실행하는 것이 바람직하다. 이에 따라, 절연막의 경화를 한층 더 효과적으로 행할 수 있다. 땜납 범프의 형태는 상관없지만, 이 방법이 땜납 볼 범프의 형성에 바람직하다. 절연막의 종류는 상관없지만, 폴리이미드막이 바람직하다. 또한, 금속막의 종류도 상관없지만, 장벽 금속층을 포함하는 다층 금속층이 바람직하며, 다층 금속막으로서 BLM층을 사용하는 것이 바람직하다.
본 발명에 따른 땜납 범프의 형성 방법에서는 금속막, 예를 들면 BLM막 등의 스퍼터링 피착 전에, 통상의 가열 수단외에, 예를 들면, 램프 히터를 구비한, 후술하는 플라즈마 처리 장치 또는 예비 진공실을 이용하여 절연막의 가열 처리를 충분하게 행한다.
이에 따라, 램프 히터로부터 나온 열과 다른 가열 수단에 의해 절연막을 충분히 경화시킬 수 있으므로, 금속막의 스퍼터링 피착시 절연막으로부터 가스가 방출하는 현상을 억제할 수 있어 폴리이미드막 등의 절연막과 장벽 금속 등의 금속막 간에서의 접착성을 향상시킬 수 있다.
본 발명의 다른 양상에 따르면, 땜납 범프 형성 시에 기판 상에 금속막을 피착하기 위한 스퍼터링 피착 장치(이하, 제1 스퍼터링 피착 장치라 칭함)에 있어서, 기판 상에 형성된 전극 패드, 절연막 상에 형성된 땜납 범프 형성 영역 및 전극 패드와 땜납 범프 형성 영역을 연결시키는 배선 형성 영역에 구멍이 형성된 레지스트 패턴을 갖는 기판에 대해 레지스트 패턴의 구멍의 측벽을 오버행잉형으로 변형시킴으로써 구멍의 엣지가 직경이 감소되도록 플라즈마 처리를 행하는 플라즈마 처리 장치와, 구멍에 노출된 절연막 및 전극 패드 상의 금속막과 레지스트 패턴을 피착하는 스퍼터링 피착 장치를 포함하고, 상기 플라즈마 처리 장치는 기판 가열 수단으로서 적어도 램프 히터를 구비하고 있는 것을 특징으로 한다.
플라즈마 처리 장치는 웨이퍼를 보유하는 웨이퍼 스테이지에 다른 가열 수단을 내장하고 있는 것도 바람직하다.
제1 스퍼터링 피착 장치는 땜납 범프의 형성을 위한 금속막, 예를 들면 장벽 금속의 피착에 적절하게 사용된다. 본 발명에서는 땜납 범프의 형태에는 상관없으며, 이 장치는, 예를 들면, 땜납 볼 범프의 형성에도 사용할 수 있다.
제1 스퍼터링 피착 장치를 사용함으로써, BLM막 등의 금속막의 스퍼터링 피착 직전에 사전 처리 공정으로서 제어된 온도까지 가열된 웨이퍼 스테이지로부터의 가열 전도에 더하여, 적외선 램프 등의 램프 히터에 의한 웨이퍼 표면으로부터의 진공 가열을 절연막, 예를 들면 폴리이미드막에 대해 실시할 수 있다. 따라서, 플라즈마로부터의 복사열과 이온 조사만을 이용하는 종래 기술의 스퍼터링 피착 장치에 비해, 제1 스퍼터링 피착 장치는 BLM막의 언더코팅부로서 폴리이미드막 중에 포함되어 있는 수분(주로 경화 처리 후의 단계 중에 재흡수에 의해 생김)을 웨이퍼로부터 보다 효과적으로 제거시킬 수 있다. 이하의 기술에서, 절연막으로서는 폴리이미드막, 금속막으로서는 BLM막을 예로 들어 설명하기로 한다.
본 장치에서는, 폴리이미드막에 대해 미리 충분히 경화를 행할 수 있으므로, 백-스퍼터링 공정에서는 리프트-오프 공정에 필요한 레지스트 패턴의 변형 및 직경 감소 공정을 효과적으로 행할 수 있다. 또한, BLM막의 스퍼터링 피착 중 언더코팅부인 폴리이미드막으로부터의 가스의 방출이 억제되므로, 폴리이미드막과 BLM막 간에서의 접착성이 향상될 수 있다. 따라서, 폴리이미드막 상에 형성된 BLM막을 이용하여 땜납 범프를 재배치하는 경우에, 땜납 범프의 접합 강도가 떨어진다라는 종래 기술의 문제점을 개선시킬 수 있다. 또한, 종래와 같이, 불순물 가스에 의해 BLM막의 피착 공정이 악영향을 받지 않아 BLM막을 고순도로 스퍼터링 피착할 수 있다.
따라서, 본 발명 장치를 사용하여 땜납 범프, 예를 들면 땜납 볼 범프를 형성함으로써 반도체 소자 칩을 플립 칩 실장에 의해 조립한 전자 부품의 기게적 강도 및 전기적 특성에 대한 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 다른 양상에 따르면, 땜납 범프 형성 시에 기판 상에 금속막을 피착하기 위한 스퍼터링 피착 장치(이하, 제2 스퍼터링 피착 장치라 칭함)에 있어서, 기판을 가열시키기 위한 가열 수단을 갖는 예비 진공실과, 기판 상에 형성된 전극 패드, 절연막 상에 형성된 땜납 범프 형성 영역 및 전극 패드와 땜납 범프 형성 영역을 연결시키는 배선 형성 영역에 구멍이 형성된 레지스트 패턴을 갖는 기판에 대해 레지스트 패턴의 구멍의 측벽을 오버행잉형으로 변형시킴으로써 구멍의 엣지가 직경이 감소되도록 플라즈마 처리를 행하며 예비 진공실에 연결된 플라즈마 처리 장치와, 구멍에 노출된 절연막 및 전극 패드 상의 금속막과 레지스트 패턴을 피착하는 스퍼터링 피착 장치 포함하는 것을 특징으로 한다.
예비 진공실의 가열 수단은 기판을 위치시키는 웨이퍼 스테이지에 내장된 전지 히터와 웨이퍼 스테이지에 대향 위치한 램프 히터 중 적어도 하나를 포함하는 것이 바람직하다.
제2 스퍼터링 피착 장치는 땜납 범프의 형성을 위한 금속막, 예를 들면 장벽 금속의 피착에 적절하게 사용된다. 본 발명에서는 땜납 범프의 형태에는 상관없으며, 이 장치는, 예를 들면, 땜납 볼 범프의 형성에도 사용할 수 있다.
제2 스퍼터링 피착 장치에서는, 백-스퍼터링을 행하는 플라즈마 처리 장치와는 독립적으로 예비 진공실에서 절연막을 경화시킨다. 따라서, 제1 스퍼터링 피착 장치와는 다르게, 플라즈마 챔버가 웨이퍼의 가열 처리 동안 절연막 또는 레지스트 패턴으로부터 증발된 수분에 의해 오염될 가능성은 없다. 그 결과, 리프트-오프 공정에 적합한 백-스퍼터링을 보다 효과적으로 행할 수 있다.
제2 스퍼터링 피착 장치를 사용함으로써, 가열 수단을 갖는 로드록실(load-lock chamber) 등의 예비 진공실에서 BLM막을 스퍼터링 피착하기 직전에 사전 처리 공정으로서 제어된 온도까지 가열된 웨이퍼 스테이지로부터의 가열 전도에 더하여, 적외선 램프 등의 램프 히터에 의한 웨이퍼 표면으로부터의 진공 가열을 폴리이미드막에 대해 실시할 수 있다. 따라서, 플라즈마로부터의 복사열과 이온 조사만을 이용하는 종래 기술의 스퍼터링 피착 장치에 비해, 제2 스퍼터링 피착 장치는 BLM막의 언더코팅부로서 폴리이미드막 중에 포함되어 있는 수분(주로 경화 처리 후의 단계 중에 재흡수에 의해 생김)을 웨이퍼로부터 보다 효과적으로 제거시킬 수 있다.
이에 따라, 본 스퍼터링 피착 장치도 제1 스퍼터링 피착 장치와 동일한 작용 및 효과를 발휘할 수 있다.
도 1a내지 도 1e는 종래 기술의 땜납 볼 범프 형성 방법을 나타내는 웨이퍼의 단면도.
도 2a 내지 도 2d는 도 1a내지 도 1e에서 도시된 단계에 대한 상세를 나타내는 웨이퍼의 단면도.
도 3은 전극 패드 상의 영역과는 다른 영역 상에 배치된 땜납 볼 범프를 도시하는 투시도.
도 4a 내지 도 4g는 납땜 볼 범프를 도 3에서 도시된 바와 같이 전극 패드 상의 영역과는 다른 영역 상에 배치시키는 다른 종래 기술의 땜납 볼 형성 방법을 도시하는 웨이퍼의 단면도.
도 5는 본 발명에 따른 제1 스퍼터링 피착 장치의 바람직한 실시예의 구성을 도시하는 개략도.
도 6은 본 발명에 따른 제2 스퍼터링 피착 장치의 바람직한 실시예의 구성을 도시하는 개략도.
도 7a 내지 도 7d는 본 발명에 따른 땜납 볼 범프 형성 방법을 도시하는 웨이퍼의 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 스퍼터링 피착 장치
12 : 플라즈마 처리 장치
102 : 기판
113 : 땜납 범프 형성 영역
이하에서 첨부 도면을 참조하여 본 발명의 실시 형태를 구체적이고 또한 상세하게 설명하기로 한다.
(바람직한 제1 실시예)
본 실시예는 본 발명에 따른 제1 스퍼터링 피착 장치의 실시예이며, 도 5는 본 실시예의 구성을 도시한 개략도이다.
도 5를 참조해 보면, 참조 부호(10)는 본 실시예의 스퍼터링 피착 장치를 개략적으로 나타낸다. 스퍼터링 피착 장치(10)는 금속막 피착 전에 백-스퍼터링 처리를 실시하는 피착 사전 처리 장치로서 제공되고 램프 히터를 구비하여 가열 처리를 실시할 수 있는 ICP (유도 결합 플라즈마) 처리 장치[12: 이하, 플라즈마 처리 장치(12)라 칭함]와, 플라즈마 처리 장치(12)에 연속하여 제공된 스퍼터링 피착 장치(14)로 구성되어 있다.
플라즈마 처리 장치(12)는 플라즈마를 발생시키는 챔버(16)와, 챔버(16)의 상부에 제공된 유도 결합 코일(18)과, 유도 결합 코일(18)에 전압을 인가하는 플라즈마 생성 전원(20)을 구비하여 챔버(16) 내에 플라즈마를 발생시킴으로써 플라즈마 처리를 행하는 장치이다. 플라즈마 처리 장치(12)는 또한 챔버(16) 내에 적외선을 방사시키는 적외선 램프(22)를 웨이퍼 스테이지(24)에 대향하도록 챔버(16)의 천정 상에 구비하고 있다.
웨이퍼 W를 배치하는 웨이퍼 스테이지(24)가 챔버(16) 내에 제공된다. 플라즈마 처리 장치(12)는 웨이퍼 스테이지(24)에 바이어스 전압을 인가하는 기판 바이어스 전원(26)을 구비하고 있다. 웨이퍼 스테이지(24) 내에는 웨이퍼 W를 가열하는 전기 히터(28)가 내장되어 있다. 챔버(16)는 로드록실(도시하지 않음)과 통해 있는 입구(30) 및 스퍼터링 피착 장치(14)와 통해 있는 출구(32)를 구비하고 있다. 입구(30) 및 출구(32)에는 게이트 밸브(34A, 34B)가 설치되어 있다.
챔버(16)는 진공 펌프(도시하지 않음)에 의해 탈기되면서 동시에 Ar 가스가 도입된다. 고진공 하에서 웨이퍼 스테이지(24) 상의 웨이퍼 W에 가열 처리를 실시하고, 유도 결합 코일(18)로부터의 전자파에 의해 플라즈마를 발생시켜서 웨이퍼 W에 백-스퍼터링 처리를 행한다.
스퍼터링 피착 장치(14)는 직류(DC) 스퍼터링 피착 장치로서, 이것은 음극이 되는 금속 타겟(36)을 상부에 갖고 웨이퍼 W가 배치되고 양극이 되는 웨이퍼 스테이지(38)를 하부에 갖는 스퍼터링 피착실(40)과, 금속 타겟(36)과 웨이퍼 스테이지(38) 간에 직류 전압을 인가하는 직류 전원(42)을 구비하고 있다. 또한, 스퍼터링 피착실(40)은 언로딩실(도시 안됨)과 통해 있으며 게이트 밸브(34C)가 설치되어 있는 출구를 구비한다.
스퍼터링 피착실(40)은 진공 펌프(도시하지 않음)에 의해 탈기되면서 동시에 Ar 가스가 도입되고, 웨이퍼 스테이지(38)와 금속 타겟(36) 간에 전압을 인가하여 글로우 방전을 발생시킨다. 이에 따라, 고 에너지의 이온이 금속 타겟(36)에 충돌하여 금속 타겟(36)의 구성 원자가 표면으로부터 방출되어진다. 이와 같이 방출된 구성 원자들이 웨이퍼 스테이지(38) 상에 배치된 웨이퍼 상에 피착되여 웨이퍼 W 상에 BLM막이 형성된다.
상기 스퍼터링 피착 장치(10)의 경우, 플라즈마 처리 장치(12)는 적외선 램프(22)를 구비하고 있으므로 웨이퍼 스테이지(24) 내의 전기 히터(28)에 의한 가열 및 플라즈마로부터의 복사열에 의한 가열에 더하여, 적외선 램프(22)로부터의 적외선에 의해 웨이퍼 W를 가열시킬 수 있다.
따라서, 본 스퍼터링 피착 장치는 플라즈마로부터의 복사열과 이온 조사만을 이용하는 종래의 스퍼터링 피착 장치에 비해, BLM막의 언더코팅부인 폴리이미드막 중에 포함되어 있는 수분(주로 경화 처리 후의 공정 중에 재흡수에 의해 생겨남)을 웨이퍼로부터 보다 효과적으로 제거시킬 수 있다.
폴리이미드막에 대해 미리 충분히 경화를 행할 수 있으므로, 백-스퍼터링 공정에서는 리프트-오프 공정에 필요한 레지스트 패턴의 변형 및 직경 감소 공정을 효과적으로 행할 수 있다. 또한, BLM막의 스퍼터링 피착 중 언더코팅부인 폴리이미드막으로부터의 가스의 방출이 억제되므로, 폴리이미드막과 BLM막 간에서의 접착성이 향상될 수 있다. 또한, 종래와 기술과는 다르게, 불순물 가스에 의해 피착 공정이 악영향을 받지 않아 BLM막을 고순도로 스퍼터링 피착할 수 있다.
(바람직한 제2 실시예)
본 실시예는 본 발명에 따른 제2 스퍼터링 피착 장치의 바람직한 실시예이며, 도 6은 본 실시예의 구성을 도시한 개략도이다.
도 6을 참조해 보면, 참조 부호(50)는 전체적으로 본 실시예의 스퍼터링 피착 장치를 나타낸다. 스퍼터링 피착 장치(50)는 램프 히터를 구비하여 웨이퍼를 가열시킬 수 있는 로드록실(52)과, 로드록실(52)에 연속하여 설치되어 백-스퍼터링 처리를 행하는 플라즈마 처리 장치(54)와, 제1 실시예의 스퍼터링 피착 장치(14)와 동일한 구성을 갖고 BLM막 등의 금속막을 스퍼터링 피착하는 스퍼터링 피착 장치(도시하지 않음)로 구성되어 있다.
로드록실(52)은 웨이퍼 W가 배치되는 웨이퍼 스테이지(56)와, 적외선을 방사하여 웨이퍼 W를 가열하는 적외선 램프(58)를 구비한다. 적외선 램프(58)는 웨이퍼 스테이지(56)에 대향하여 챔버의 천정 상에 제공되어 있다. 웨이퍼 스테이지(56)에는 웨이퍼 W를 가열하는 전기 히터(60)가 설치되어 있다. 로드록실(52)은 로딩 챔버(도시 안됨)와 통해 있는 입구(62)와, 플라즈마 처리 장치(54)와 통해 있는 출구(64)를 갖고 있다. 입구(62) 및 출구(64)에는 게이트 밸브(66A, 66B)가 각각 설치되어 있다.
로드록실(52)은 진공 펌프(도시하지 않음)에 의해 탈기되어 고진공으로 유지됨으로써, 백-스퍼터링 장치(54)의 예비 챔버로서의 기능을 한다. 동시에, 로드록 실(52)은 적외선 램프(58)로부터 방사되는 적외선 광 및 전기 히터(60)에 의한 열에 의해 웨이퍼 스테이지(56) 상의 웨이퍼 W를 가열시키는 기능을 한다.
플라즈마 처리 장치(54)는 평행 평판형 플라즈마 장치로서, 이것은 대향하는 한 쌍의 평행 평판형의 전극판, 즉 접지된 음극판(68)과, RF 전압이 인가되는 양극판(70)을 갖는 챔버(72)와, 결합 콘덴서(74)를 갖고 양극판(70)에 고주파 전압을 인가하는 RF 전원(76)을 구비한다. 챔버(72)는 스퍼터링 피착 장치와 통해 있으며 게이트 밸브(66C)가 설치되어 있는 출구를 갖고 있다.
챔버(72)는 진공 펌프(도시하지 않음)에 의해 탈기되면서 동시에 Ar 가스가 도입된다. 전극 평판형의 전극판(68, 70) 간에 고주파 전압이 인가되어짐으로써 전극판 간에 플라즈마가 발생되어 양극판(70) 상의 웨이퍼 W에 대한 백-스퍼터링 처리가 행해진다.
상기 스퍼터링 피착 장치(50)에서는, 백-스퍼터링 처리 전에, 로드록실(52)에서 제어된 온도까지 가열된 웨이퍼 스테이지(56) 상에 배치된 웨이퍼 W가 적외선 램프(58)로부터의 적외선 광에 의해 가열되어, 고진공 하에서 웨이퍼에 대해 가열 처리를 실시할 수 있다.
따라서, 본 스퍼터링 피착 장치는 플라즈마로부터의 복사열과 이온 조사만을 이용하는 종래 기술의 스퍼터링 피착 장치에 비해, BLM막의 언더코팅부인 폴리이미드막 중에 포함되어 있는 수분(주로 경화 처리 후의 공정 중에 재흡수에 의해 생겨남)을 웨이퍼로부터 보다 효과적으로 제거시킬 수 있다. 따라서, 본 실시예의 스퍼터링 피착 장치는 제1 실시예의 스퍼터링 피착 장치에서 설명한 효과와 동일한 효과를 발휘할 수 있다.
(바람직한 제3 실시예)
본 실시예는 본 발명에 따른 땜납 볼 범프 형성 방법의 바람직한 실시예로서, 여기서는 제1 실시예의 스퍼터링 피착 장치를 사용하여 BLM 막의 패턴을 형성하였다. 본 실시예 및 다음의 실시예에서 후술될 처리 조건은 단지 본 발명 방법의 이해를 위한 예시로서 이것에만 한정되는 것은 아니다.
도 7a에서 도시한 바와 같이, 종래 기술 방법과 동일하게 반도체 기판(102) 상에 실리콘 질화막(106) 및 제1 폴리이미드막(110)을 형성하고, Al 전극 패드(104) 상에, 각각 제1 구멍(108) 및 제2 구멍(112)을 형성한다.
계속해서, 도 7a에서 도시한 바와 같이, 기판(102) 상에 포토레지스트막(114)을 형성하고, Al 전극 패드(104), 땜납 볼 범프 형성 영역(113) 및 Al 전극 패드(104)와 땜납 볼 범프 형성 영역(113)을 연결시키는 배선 형성 영역(115)을 포함하는 영역에 포토레지스트막(114)을 통해 제3 구멍(116)을 형성한다.
도 5에서 도시한 스퍼터링 피착 장치(10)의 플라즈마 처리 장치(12)를 사용하여, 도 7a에서 도시한 다층 구조를 포함하는 웨이퍼 W에 대해 후술될 조건으로 진공 가열 처리를 실시한다. 진공 가열은 챔버(16)를 탈기시켜 고진공으로 유지하고, 웨이퍼 스테이지(24)에 내장된 전기 히터(28)로부터의 열과 챔버(16)의 천정 상에 제공된 적외선 램프(22)의 조사에 의해 가열함으로써 행해진다. 따라서, 웨이퍼 W를 신속하게 가열시킬 수 있으며 온도를 균일하고 정확하게 제어할 수 있으므로, 제1 폴리이미드막(110)을 충분히 경화시킬 수 있다.
(1) 진공 가열
Ar의 유량 : 100 sccm
챔버 내의 압력 : 2 Pa
웨이퍼 스테이지의 온도 : 95℃
ICP 소스 전력 : 인가하지 않음
기판 바이어스 전압 : 인가하지 않음
적외선 램프 : ON
처리 시간 : 120초
계속해서, 플라즈마 처리 장치(12)를 사용하여 제2단 사전 처리로서 이하의 조건으로 백-스퍼터링 처리를 웨이퍼 W에 대해 실시하였다.
(2) 백-스퍼터링 처리
Ar 유량 : 25 sccm
챔버 내의 압력 : 0. 7 Pa
웨이퍼 스테이지의 온도 : 95℃
ICP 소스 전력 : 1㎾(450㎑)
기판 바이어스 전압 : 75V(13. 56㎒)
적외선 램프 : OFF
처리 시간 : 120초
백-스퍼터링 처리에 의해, 도 3b에 도시한 바와 같이, 포토레지스트막(114)의 표면층이 방전 플라즈마로부터의 Ar+ 이온 조사를 받아 레지스트 패턴에 형성된 제3 구멍(116)의 측벽이 오버행잉형으로 변형되어 제3 구멍(116)의 엣지(130)가 직경이 감소되었다.
진공 가열 처리에 의해, BLM막의 언더코팅부인 폴리이미드막 중에 포함되어 있는 수분이 웨이퍼로부터 효과적으로 제거된다. 따라서, 백-스퍼터링 처리에서는 웨이퍼가 플라즈마 복사열이나 이온 입사 에너지에 노출되면서 저 기판 바이어스 전압에서 서서히 레지스트 패턴의 구멍 변형 및 직경 감소 처리가 진행되므로, 리프트-오프 공정의 적용에 알맞는 처리를 행할 수 있다.
다음 단계에서, 고진공 하의 스퍼터링 피착 장치(14)로 웨이퍼 W를 이송하고, 이하의 조건 하에서 Al 전극 패드(104), 땜납 볼 범프 형성 영역(113) 및 Al 전극 패드(104)와 땜납 볼 범프 형성 영역(113)을 연결시키는 배선 형성 영역(115)을 포함하는 영역 및 포토레지스트막(114) 상에 BLM막(118)을 형성한다.
BLM막(118)은 Al 전극 패드와의 접착층으로서 기능하는 두께 0.1㎛의 Cr막, 땜납의 장벽 금속으로서 기능하는 두께 1.0㎛의 Cu막, 및 장벽 금속의 산화 방지막으로서 기능하는 두께 0.1㎛의 Au막으로 이루어지는 3층의 적층 금속막으로서 형성되어 있다.
(3) Cr막의 피착
DC 전력 : 3. 0㎾
Ar 유량 : 75 sccm
챔버 내의 압력 : 1. 0 Pa
웨이퍼 스테이지의 온도 : 50℃
(4) Cu막의 피착
DC 전력 : 9. 0㎾
Ar 유량 : 100 sccm
챔버 내의 압력 : 1. 0 Pa
웨이퍼 스테이지의 온도 : 50℃
(5) Au의 피착
DC 전력 : 3. 0㎾
Ar 유량 : 75sccm
챔버 내의 압력 : 1. 5Pa
웨이퍼 스테이지의 온도 : 50℃
상술한 피착 사전 처리에 의해, 도 7c에 도시한 바와 같이, 레지스트 패턴의 제3 구멍(116)의 오버행잉형 측벽면 상에는 BLM막(118)이 피착되지 않으므로, BLM막(118)은 제1 구멍(108)의 밑면 영역과 포토레지스트막(114) 상의 일부 영역으로 분리되어 형성된다.
예비 진공 가열 처리의 효과에 의해, BLM의 스퍼터링 피착 중 언더코팅부인 폴리이미드막으로부터의 가스의 방출이 억제되므로, 폴리이미드막과 BLM막과의 사이의 접착성이 향상한다. 또한, 제1 폴리이미드막(110) 및 레지스트 패턴으로부터의 가스의 방출이 효과적으로 억제되어, 공정 분위기가 불순물 가스의 악영향을 받는 일이 없다. 따라서, 고순도의 BLM막(118)을 스퍼터링에 의해 피착할 수 있다.
다음에 단계에서, 웨이퍼를 (CH3)2SO(디메틸 설폭사이드)와 CH3NC4H6O(N-메틸­2-피롤리돈)로 구성되는 레지스트 제거액에 침지시켜 열에 의해 진동 처리함으로써, 도7d에 도시한 바와 같이, 포토레지스트막(114) 상의 불필요한 BLM막(118)이 레지스트 패턴과 함께 리프트-오프(제거)되어, Al 전극 패드(104), 땜납 볼 범프 형성 영역(113) 및 배선 형성 영역(115) 상에는 BLM막 재배선부(120)가 남게 된다.
이후에, 종래의 방법과 동일하게, 도 4e 및 도 4f에 도시한 바와 같이, 고융점 땜납(Pb : Sn = 97 : 3)을 진공 증착하고 패터닝한다. 다음의 웨트 백(wet back) 단계에서 플럭스를 도포하고 땜납을 가열 용융 처리함으로써, 도 4g에 도시한 바와 같은 땜납 볼 범프(128)가 형성되었다.
본 실시예에서는, BLM막의 스퍼터링 피착 중에 웨이퍼, 특히 언더코팅부인 폴리이미드막으로부터의 가스의 방출이 억제된다. 따라서, 폴리이미드/BLM 계면에 있어서의 금속 접착성이 향상됨과 함께 접촉 저항 및 배선 저항의 저감을 꾀할 수 있었다.
이후에, 상기 재배치된 땜납 볼 범프를 통해 LSI 칩을 프린트 배선 기판 상에 플립 칩 접합에 의해 실장함으로써 반도체 소자의 범프 접합부에서의 접착 강도 및 전기 특성이 향상된다. 그 결과, 본 발명에 따른 제조 공정에 의한 반도체 소자를 내장한 최종적인 제품 셋트의 신뢰성 및 내구성이 종래 제조 공정에 비해 상당히 개선된다.
(바람직한 제4 실시예)
본 실시예는 본 발명에 따른 땜납 볼 범프 형성 방법의 다른 실시예이며, 여기서, 제2 실시예의 스퍼터링 피착 장치를 사용하여 BLM막의 패턴 형성을 행한다. 이 실시예에서는, 램프 히터를 구비한 로드록실(52)에서 웨이퍼에 대해 사전에 진공 가열 처리를 실시한 후, 평행 평판형의 플라즈마 처리 장치(54)로 웨이퍼를 이송하여 백-스퍼터링 처리를 행한다.
제3 실시예와 동일하게, 도 7a에서 도시한 다층 구조의 웨이퍼 W를 준비하고, 계속해서 웨이퍼 W를 스퍼터링 피착 장치(50)의 로드록실(52)에 배치하여 이하의 조건 하에서 BLM막 피착의 제1 단계 사전 처리로서 진공 가열 처리를 실시한다. 진공 가열은 로드록실(52)을 진공으로 유지하고, 웨이퍼 스테이지(56)에 내장된 전기 히터(60)로부터의 열 및 로드록실(52)의 천정 상의 적외선 램프(58)의 조사에 의해 웨이퍼 W를 가열시킨다. 따라서, 웨이퍼 W를 신속하게 가열시킬 수 있으며 온도를 균일하고 고정밀도로 제어할 수 있으므로, 제1 폴리이미드막(110)을 충분히 경화시킬 수 있다.
(1) 진공 가열
로드록실의 압력 : 1 × 10-7Pa 이하
웨이퍼 스테이지의 온도 : 110℃
적외선 램프 : ON
처리 시간 : 120초
다음에, 웨이퍼 W를 플라즈마 처리 장치(54)로 이송하여 이하의 조건 하에서 BLM막 피착의 제2단 사전 처리로서 백-스퍼터링 처리를 행한다.
(2) 백-스퍼터링 처리
Ar 유량 : 25 sccm
챔버의 압력 : 0. 7 Pa
웨이퍼 스테이지의 온도 : 50℃
RF 인가 전력 : 300W(13. 56㎒)
처리 시간 : 5분
백-스퍼터링 처리에 의해, 도 7b에 도시한 바와 같이, 포토레지스트막(114)의 표면층이 방전 플라즈마로부터의 Ar+이온 조사를 받아 레지스트 패턴에 형성된 제3 구멍(116)의 측벽이 오버행잉형으로 변형되어 제3 구멍(116)의 엣지(130)가 직경이 감소된다.
플라즈마 처리를 행하는 챔버(72)와는 독립된 로드록실(52)에서의 진공 가열 처리에 의해, BLM막의 언더코팅부인 폴리이미드막 중에 포함되어 있는 수분이 웨이퍼로부터 효과적으로 제거된다. 또한, 백-스퍼터링시에, 플라즈마 복사열이나 이온 입사 에너지에 웨이퍼가 노출되면서 저 기판 바이어스 전압에서 서서히 레지스트 패턴의 구멍 변형 및 직경 감소 처리가 진행된다. 따라서, 리프트-오프 공정의 적용에 알맞는 처리를 행할 수 있다.
따라서, 본 실시예에서는 예비 경화 효과에 의해, 종래와 같이 웨이퍼로부터 제거된 수분이 백-스퍼터링 처리를 행하는 플라즈마 처리 장치의 플라즈마 챔버를 오염시킬 가능성은 없다. 또한, 백-스퍼터링 처리에 있어서 언더코팅부로부터의 방출 가스량을 저감시킬 수 있다. 따라서, 처리해야 할 웨이퍼의 수가 증가한 경우에도 사전 처리가 리프트-오프 공정의 적용성에 대해 최적화되고, 또한 공정의 안정성이 크게 향상될 수 있다.
다음 단계에서, 사전 처리를 행한 웨이퍼 W를 스퍼터링 피착 장치(14)로 이송하여 제3 실시예와 동일하게 BLM막(118)을 형성한다.
상술한 사전 처리에 의해, 도 7c에 도시한 바와 같이, 레지스트 패턴의 제3 구멍(116)의 오버행잉형 측벽면에는 금속층이 피착되지 않고, BLM막(118)은 제1 구멍(108)의 밑면 영역과 포토레지스트막(114) 상의 영역에 분리된 상태로 피착된다.
BLM막의 피착 중, 예비 진공 가열 처리의 효과에 의해 언더코팅부의 폴리이미드막으로부터의 가스의 방출이 효과적으로 억제되므로, 공정 분위기가 불순물 가스의 악영향을 받지 않고, 고순도의 BLM막(118)을 스퍼터링 피착할 수 있다.
다음 단계에서, 제3 실시예와 동일하게, 포토레지스트의 리프트-오프에 의해서 BLM막의 재배선 패턴을 형성하고(도 7d), 계속해서, 제3 실시예와 동일하게, 땜납 볼 범프(128)를 형성한다.
본 실시예에서는 BLM막의 피착 중에 웨이퍼, 특히 언더코팅부의 폴리이미드막으로부터의 방출 가스량이 제3 실시예와 동일하게 효과적으로 억제되기 때문에, 폴리이미드/BLM 계면에 있어서의 금속의 접착성이 보다 한층 더 향상됨과 함께 접촉 저항 및 배선 저항의 저감을 한층 더 꾀할 수 있다.
이후에, 상기와 같이 재배치된 땜납 볼 범프를 통해, LSI 칩을 프린트 배선 기판 상에 플립 칩 접착에 의해 실장함으로써 제3 실시예와 동일하게, 또는 그 이상으로 반도체 소자의 범프 접합부에서의 접착 강도 및 전기 특성이 향상된다. 최종적인 제품 셋트의 신뢰성 및 내구성이 종래 제조 공정의 것에 비해 크게 개선된다.
이상, 본 발명에 따른 땜납 폴 범프의 형성 방법을 특정 실시예에 기초하여 설명하였지만, 본 발명 방법은 이들 실시예 중 어느 것에도 한정되는 것이 아니라, 본 발명의 주지를 이탈하지 않은 범위에서 웨이퍼의 층 구조, 공정 장치, 공정 조건 등을 적절하게 선택 가능한 것은 물론이다.
예를 들면, 본 실시예에서는 땜납 범프의 패턴 형성법으로서, 진공 증착에 의한 피착과 포토레지스트의 리프트-오프를 이용한 경우를 예시하였지만, 그 이외의 전해 도금 등을 이용한 임의 다른 방법을 사용할 수 있다.
본 발명 장치를 사용함으로써 땜납 범프, 예를 들면 땜납 볼 범프를 형성함으로써 반도체 소자 칩을 플립 칩 실장에 의해 조립한 전자 부품의 기게적 강도 및 전기적 특성에 대한 신뢰성을 향상시킬 수 있다.

Claims (21)

  1. 절연막을 관통하는 구멍을 형성하는 단계와, 금속막이 반도체 소자 칩의 기판 상에 형성된 전극 패드에 상기 구멍을 통해 접속되고 상기 전극 패드 상의 영역과는 다른 땜납 범프 형성 영역을 갖도록 레지스트 패턴을 위한 리프트-오프 공정으로 상기 절연막 상에 금속막을 형성하는 단계와, 상기 금속막의 상기 땜납 범프 형성 영역 상에 땜납 범프를 형성하는 단계를 포함하는 땜납 범프 형성 방법에 있어서,
    상기 전극 패드, 상기 절연막 상의 상기 땜납 범프 형성 영역, 및 상기 전극 패드와 상기 땜납 범프 형성 영역을 연결시키는 배선 형성 영역에 구멍이 형성된 상기 레지스트 패턴을 상기 기판 상에 형성하는 단계와,
    상기 절연막을 가열하는 단계와,
    상기 절연막 상의 상기 레지스트 패턴에 형성된 상기 구멍의 측벽을 오버행잉형으로 변형시켜 상기 레지스트 패턴에 형성된 상기 구멍의 엣지가 직경이 감소되도록 플라즈마 처리를 행하는 단계와,
    상기 기판 상에 스퍼터링에 의해 상기 금속막을 피착하는 단계
    를 포함하는 땜납 범프 형성 방법.
  2. 제1항에 있어서, 상기 가열 단계는 고진공 하에 행해지는 땜납 범프 형성 방법.
  3. 제1항에 있어서, 상기 절연막은 유기 화합물막인 땜납 범프의 형성 방법.
  4. 제2항에 있어서, 상기 절연막은 유기 화합물막인 땜납 범프의 형성 방법.
  5. 제3항에 있어서, 상기 유기 화합물막은 폴리이미드막인 땜납 범프 형성 방법.
  6. 제4항에 있어서, 상기 유기 화합물막은 폴리이미드막인 땜납 범프 형성 방법.
  7. 제1항에 있어서, 상기 금속막은 장벽 금속층을 갖는 다층의 금속막인 땜납 범프 형성 방법.
  8. 제2항에 있어서, 상기 금속막은 장벽 금속층을 갖는 다층의 금속막인 땜납 범프 형성 방법.
  9. 제3항에 있어서, 상기 금속막은 장벽 금속층을 갖는 다층의 금속막인 땜납 범프 형성 방법.
  10. 제4항에 있어서, 상기 금속막은 장벽 금속층을 갖는 다층의 금속막인 땜납 범프 형성 방법.
  11. 제5항에 있어서, 상기 금속막은 장벽 금속층을 갖는 다층의 금속막인 땜납 범프 형성 방법.
  12. 제6항에 있어서, 상기 금속막은 장벽 금속층을 갖는 다층의 금속막인 땜납 범프 형성 방법.
  13. 제7항에 있어서, 상기 다층의 금속막은 BLM(볼 제한 금속)막인 땜납 범프 형성 방법.
  14. 제8항에 있어서, 상기 다층의 금속막은 BLM(볼 제한 금속)막인 땜납 범프 형성 방법.
  15. 제9항에 있어서, 상기 다층의 금속막은 BLM(볼 제한 금속)막인 땜납 범프 형성 방법.
  16. 제10항에 있어서, 상기 다층의 금속막은 BLM(볼 제한 금속)막인 땜납 범프 형성 방법.
  17. 제11항에 있어서, 상기 다층의 금속막은 BLM(볼 제한 금속)막인 땜납 범프 형성 방법.
  18. 제12항에 있어서, 상기 다층의 금속막은 BLM(볼 제한 금속)막인 땜납 범프 형성 방법.
  19. 제1항 내지 제18항 중 어느 한 항에 따른 땜납 범프 형성 방법을 실행할 시에 기판 상에 금속막을 피착시키기 위한 스퍼터링 피착 장치에 있어서,
    상기 기판 상에 형성된 전극 패드, 절연막 상에 형성된 땜납 범프 형성 영역, 및 상기 전극 패드와 상기 땜납 범프 형성 영역을 연결시키는 배선 형성 영역에 구멍이 형성되어 있는 레지스트 패턴을 갖는 상기 기판에 대해, 상기 레지스트 패턴에 형성된 상기 구멍의 측벽을 오버행잉형으로 변형시켜 상기 구멍의 엣지가 직경이 감소되도록 플라즈마 처리를 행하기 위한 플라즈마 처리 장치와,
    상기 구멍에 노출된 상기 전극 패드 상의 상기 금속막 및 상기 절연막과, 상기 레지스트 패턴을 피착하기 위한 스퍼터링 피착 장치
    를 포함하며,
    상기 플라즈마 처리 장치는 기판 가열 수단으로서 적어도 램프 히터를 갖고 있는 스퍼터링 피착 장치.
  20. 제1항 내지 제18항 중 어느 한 항에 따른 땜납 범프 형성 방법을 실행할 시에 기판 상에 금속막을 피착시키기 위한 스퍼터링 피착 장치에 있어서,
    상기 기판을 가열시키기 위한 가열 수단을 갖고 있는 예비 진공실과,
    상기 기판 상에 형성된 전극 패드, 절연막 상에 형성된 땜납 범프 형성 영역, 및 상기 전극 패드와 상기 땜납 범프 형성 영역을 연결시키는 배선 형성 영역에 구멍이 형성되어 있는 레지스트 패턴을 갖는 상기 기판에 대해, 상기 레지스트 패턴에 형성된 상기 구멍의 측벽을 오버행잉형으로 변형시켜 상기 구멍의 엣지가 직경이 감소되도록 플라즈마 처리를 행하며 상기 예비 진공실에 연결되어 있는 플라즈마 처리 장치와,
    상기 구멍에 노출된 상기 전극 패드 상의 상기 금속막 및 상기 절연막과, 상기 레지스트 패턴을 피착하기 위한 스퍼터링 피착 장치
    를 포함하는 스퍼터링 피착 장치.
  21. 제20항에 있어서, 상기 예비 진공실의 상기 가열 수단은 상기 기판을 배치하기 위한 웨이퍼 스테이지에 내장된 전기 히터와, 상기 웨이퍼 스테이지에 대향하게 배치되는 램프 히터 중 적어도 하나를 포함하는 스퍼터링 피착 장치.
KR1019970063475A 1996-11-28 1997-11-27 땜납범프의형성방법및그장치 KR100454836B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP31767196 1996-11-28
JP96-317671 1996-11-28

Publications (2)

Publication Number Publication Date
KR19980042845A true KR19980042845A (ko) 1998-08-17
KR100454836B1 KR100454836B1 (ko) 2005-01-17

Family

ID=18090739

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970063475A KR100454836B1 (ko) 1996-11-28 1997-11-27 땜납범프의형성방법및그장치

Country Status (2)

Country Link
US (1) US5933752A (ko)
KR (1) KR100454836B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130047899A (ko) * 2011-11-01 2013-05-09 엘지디스플레이 주식회사 트랜지스터 어레이 기판의 제조 장치 및 제조 방법
KR20170023383A (ko) * 2015-08-21 2017-03-03 한국전자통신연구원 신축성 배선의 제조 방법 및 신축성 집적회로의 제조 방법

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6105245A (en) * 1997-02-17 2000-08-22 Nippon Steel Semiconductor Corporation Method of manufacturing a resin-encapsulated semiconductor package
JP3727172B2 (ja) * 1998-06-09 2005-12-14 沖電気工業株式会社 半導体装置
US6250540B1 (en) * 1999-04-30 2001-06-26 International Business Machines Corporation Fluxless joining process for enriched solders
US6306751B1 (en) * 1999-09-27 2001-10-23 Lsi Logic Corporation Apparatus and method for improving ball joints in semiconductor packages
US6365498B1 (en) * 1999-10-15 2002-04-02 Industrial Technology Research Institute Integrated process for I/O redistribution and passive components fabrication and devices formed
JP4371497B2 (ja) * 1999-10-19 2009-11-25 パナソニック株式会社 バンプボンディング用加熱装置
JP3526548B2 (ja) * 2000-11-29 2004-05-17 松下電器産業株式会社 半導体装置及びその製造方法
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
US6426281B1 (en) 2001-01-16 2002-07-30 Taiwan Semiconductor Manufacturing Company Method to form bump in bumping technology
US6372545B1 (en) 2001-03-22 2002-04-16 Taiwan Semiconductor Manufacturing Company Method for under bump metal patterning of bumping process
US6886244B1 (en) * 2002-02-25 2005-05-03 Seagate Technology Llc Segmented pallet for disk-shaped substrate electrical biassing and apparatus comprising same
TW554503B (en) * 2002-10-23 2003-09-21 Orient Semiconductor Elect Ltd Fabrication method of solder bump pattern in back-end wafer level package
US20040084206A1 (en) * 2002-11-06 2004-05-06 I-Chung Tung Fine pad pitch organic circuit board for flip chip joints and board to board solder joints and method
US7528069B2 (en) * 2005-11-07 2009-05-05 Freescale Semiconductor, Inc. Fine pitch interconnect and method of making
US7713860B2 (en) * 2007-10-13 2010-05-11 Wan-Ling Yu Method of forming metallic bump on I/O pad
JP5801989B2 (ja) * 2008-08-20 2015-10-28 ラピスセミコンダクタ株式会社 半導体装置および半導体装置の製造方法
JP5581005B2 (ja) * 2008-12-26 2014-08-27 株式会社東芝 半導体装置の製造方法
TWI371998B (en) * 2009-11-03 2012-09-01 Nan Ya Printed Circuit Board Printed circuit board structure and method for manufacturing the same
US9865559B2 (en) * 2015-08-21 2018-01-09 Electronics And Telecommunications Research Institute Method for manufacturing stretchable wire and method for manufacturing stretchable integrated circuit
US11233025B2 (en) * 2017-05-31 2022-01-25 Futurewei Technologies, Inc. Merged power pad for improving integrated circuit power delivery
US10925146B1 (en) * 2019-12-17 2021-02-16 Applied Materials, Inc. Ion source chamber with embedded heater
CN111554581A (zh) * 2020-04-07 2020-08-18 厦门通富微电子有限公司 一种导电柱的形成工艺及封装体

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4861425A (en) * 1988-08-22 1989-08-29 International Business Machines Corporation Lift-off process for terminal metals
CA2118994A1 (en) * 1993-06-21 1994-12-22 Claude L. Bertin Polyimide-insulated cube package of stacked semiconductor device chips
US5391397A (en) * 1994-04-05 1995-02-21 Motorola, Inc. Method of adhesion to a polyimide surface by formation of covalent bonds
US5466635A (en) * 1994-06-02 1995-11-14 Lsi Logic Corporation Process for making an interconnect bump for flip-chip integrated circuit including integral standoff and hourglass shaped solder coating
JPH08335653A (ja) * 1995-04-07 1996-12-17 Nitto Denko Corp 半導体装置およびその製法並びに上記半導体装置の製造に用いる半導体装置用テープキャリア
US5593903A (en) * 1996-03-04 1997-01-14 Motorola, Inc. Method of forming contact pads for wafer level testing and burn-in of semiconductor dice
KR100192758B1 (ko) * 1996-03-11 1999-06-15 황인길 반도체패키지의 제조방법 및 구조

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130047899A (ko) * 2011-11-01 2013-05-09 엘지디스플레이 주식회사 트랜지스터 어레이 기판의 제조 장치 및 제조 방법
KR20170023383A (ko) * 2015-08-21 2017-03-03 한국전자통신연구원 신축성 배선의 제조 방법 및 신축성 집적회로의 제조 방법

Also Published As

Publication number Publication date
KR100454836B1 (ko) 2005-01-17
US5933752A (en) 1999-08-03

Similar Documents

Publication Publication Date Title
KR19980042845A (ko) 땜납 범프의 형성 방법 및 그 장치
JP3554685B2 (ja) Ｉｃチップを支持基板に接合する方法
US5877078A (en) Method of manufacturing a semiconductor device
KR20000022830A (ko) 반도체 디바이스 및 그 제조 공정
US5888892A (en) Metal layer pattern forming method
JP3360461B2 (ja) メタル成膜工程の前処理方法
EP0652590B1 (en) Method of fabricating a semiconductor device with a bump electrode
JP2006519475A (ja) ケーシングのないモジュール上に直接に形成された自立コンタクト構造体
US20050230035A1 (en) Thin film forming apparatus and thin film forming method
JP4130706B2 (ja) バンプ製造方法および半導体装置の製造方法
JP3409598B2 (ja) 半導体装置の製造方法
US6926818B1 (en) Method to enhance the adhesion between dry film and seed metal
JP3331834B2 (ja) はんだボールバンプの形成方法
JP3409574B2 (ja) はんだボールバンプの形成方法
JP2004247483A (ja) 回路基板の製造方法
JP3721687B2 (ja) 半導体装置の製造方法
JPH10214841A (ja) はんだバンプの形成方法及びその装置
JPH09306918A (ja) はんだボールバンプ形成工程におけるバリアメタル形成方法
JP3641899B2 (ja) プラズマ処理方法
JPH10224029A (ja) バンプ製造方法
EP0696055A2 (en) Electronic assemblies and methods of treatment
KR20220092383A (ko) 정전 척, 그 제조 방법, 및 기판 고정 장치
JPH11219966A (ja) はんだバンプの製造方法
JPH09321050A (ja) はんだボールバンプ形成工程におけるバリアメタル形成方法
JPH09283527A (ja) はんだバンプの製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111012

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20121015

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee