JP3870469B2 - 成膜前処理方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造分野において適用される成膜前処理方法に関し、特に、リフトオフにより金属膜を選択的に形成する際や、あるいは、リフトオフによりはんだ膜を選択的に形成してはんだボールバンプを形成する際に、リフトオフに用いられるレジストパターンの形成の後、金属膜またははんだ膜の成膜前に行われる成膜前処理に適用して好適なものである。
【０００２】
【従来の技術】
電子機器の小型化をより一層進展させるためには、部品実装密度をいかに向上させるかが重要なポイントとなっている。こと半導体集積回路（ＩＣ）や大規模集積回路（ＬＳＩ）の実装に関しても、従来のパッケージ実装の代替として、ベアチップを直接プリント配線基板にマウントするフリップチップ実装法など高密度実装技術の開発が盛んに行われている。
【０００３】
このプリップチップ実装法の一つに、ＩＣチップやＬＳＩチップのアルミニウム（Ａｌ）電極パッド上に、はんだボールバンプを形成したものをプリント配線基板に実装する方法がある。このはんだボールバンプを所定のＡｌ電極パッド上に形成する方法としては、電解メッキ法を用いた方法があるが、この場合、成膜されるはんだ膜の厚さが、下地の表面状態や電気抵抗のわずかなばらつきによる影響を受けるため、ＩＣチップ内で高さが均一に揃ったはんだボールバンプの形成を行うことは基本的に難しい。
【０００４】
そこで、はんだボールバンプの高さのばらつきを制御する方法として、真空蒸着法によるはんだ膜の成膜と、レジストパターンのリフトオフとを用いてはんだ膜のパターニングを行った後、はんだボールバンプを形成する方法が知られている。この方法によるはんだボールバンプの形成工程の一例を図４を参照しながら、以下に説明する。
【０００５】
すなわち、はんだボールバンプを形成するためには、まず、図４Ａに示すように、回路素子などが形成されたシリコン（Ｓｉ）ウェハのような半導体基体１０１上の所定の部分に、スパッタリング法およびドライエッチング法を用いて所定形状のＡｌ電極パッド１０２を形成する。次に、半導体基体１０１の全面に、例えば窒化シリコン（ＳｉＮ）膜のようなパッシベーション膜（図示せず）を形成した後、このパッシベーション膜のＡｌ電極パッド１０２上に対応する部分に開口を形成する。次に、このパッシベーション膜上に、例えば、ポリイミド膜からなる表面保護膜１０３を形成する。次に、この表面保護膜１０３のＡｌ電極パッド１０２上に対応する部分に開口を形成する。
【０００６】
次に、スパッタリング法によりクロム（Ｃｒ）膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層してＣｒ／Ｃｕ／Ａｕ膜を形成した後、このＣｒ／Ｃｕ／Ａｕ膜を、ほぼＡｌ電極パッド１０２と同一形状にパターニングすることにより、このパターニングされたＣｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ（Ball Limiting Metal ）膜１０４を形成する。このＢＬＭ膜１０４は、後に形成されるはんだボールバンプのバリアメタルとしての役割も有する。
【０００７】
次に、図４Ｂに示すように、半導体基体１０１上の全面にレジスト膜を形成した後、このレジスト膜をリソグラフィー法により所定形状にパターニングする。符号１０５は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１０５は、ＢＬＭ膜１０４上に対応する部分、したがって、Ａｌ電極パッド１０２上に対応する部分に、所定の寸法の開口部１０６を有する。
【０００８】
次に、図４Ｃに示すように、真空蒸着法により全面にはんだ膜１０７を形成した後、図４Ｄに示すように、リフトオフ法により、レジスト膜１０５をその上のはんだ膜１０７とともに除去する。これにより、はんだ膜１０７の不要部分が除去され、はんだ膜１０７が所望の形状にパターニングされる。この後、熱処理を行ってはんだ膜１０７を溶融させることで、最終的に図４Ｅに示すように、ほぼ球状のはんだボールバンプ１０８を形成する。
【０００９】
ここで、仕上がり後のはんだボールバンプ１０８の大きさは、はんだ膜１０７の厚さにより左右される。このため、成膜パターンにもよるが、はんだ膜１０７には、プリント配線基板への実装時の強度や安定性などを考慮して、通常３０μｍ程度の厚さが要求される。したがって、はんだ膜１０７のリフトオフに必要な下地のレジスト膜１０５には、はんだ膜１０７の厚さよりも大きい厚さ、すなわち、３０μｍ以上の厚さが必要になる。このため、このレジストパターン１０５を形成するために、レジスト膜をリソグラフィー法によりパターニングする際に、精度良く安定した形状にパターニングすることが難しくなる。
【００１０】
すなわち、レジストパターン１０５を形成するためのリソグラフィー工程の際に、作業環境や処理条件のわずかな変動により解像不良が起き、図４Ｂに示すごとく、開口部１０６の底部に、光学顕微鏡でも確認できない程度に薄くレジスト膜が残存したり、現像液の洗浄残りが生じたりする。図４中、符号１０５ａは、これらの残存したレジスト膜や現像液の洗浄残りなどからなるスカムを示す。図４においては、表現の便宜上、このスカム１０５ａを実際よりも極端に厚く表記している。
【００１１】
このように、開口部１０６の底部にスカム１０５ａが残存することにより、仕上がり後のはんだボールバンプ１０８と下地のＢＬＭ膜１０４との界面での電気的コンタクトが良好に得られないという問題が発生する。また、極端な場合には、はんだボールバンプ１０８とＢＬＭ膜１０４との密着力が低下し、後工程やプリント配線基板へのチップ実装時に、はんだボールバンプ１０８がＢＬＭ膜１０４から剥離してしまうというような事態をも招いている。
【００１２】
【発明が解決しようとする課題】
そこで、その対策として、本出願人が以前提案した方法、すなわち、レジストパターン１０５を形成した後、はんだ膜１０７を成膜する前に行われる成膜前処理として、半導体基体１０１の表面に対して、プラズマからのＡｒ+ イオン照射によるスパッタエッチング（逆スパッタ）処理を施し、開口部１０６の底部に残存したスカム１０５ａの除去を行うという方法が採られている。このスパッタエッチング処理には、例えば、平行平板型高周波プラズマ処理装置などが用いられる。
【００１３】
しかしながら、この場合、次のような問題が新たに発生する。すなわち、図４に示すように、レジストパターン１０５を形成した後、はんだ膜１０７を成膜する前に行われる成膜前処理の工程では、レジストパターン１０５が形成されている半導体基体１０１に対してプラズマ処理（スパッタエッチング処理）が行われることになる。このため、処理を多数重ねた場合、成膜前処理室内にレジストパターン１０５からスパッタ除去された有機物が徐々に蓄積されていき、プラズマが形成される成膜前処理室内の状態は、処理毎に微妙に変化してしまう。
【００１４】
従来の成膜前処理方法の場合、プラズマ放電開始のときから予め設定されたある一定のプラズマ放電出力まで、単純に電力が投入されてプラズマ処理が行われる。このため、処理数が増加して成膜前処理室内の状態が変化してくると、プラズマ放電開始時にインピーダンスの整合がずれやすくなり、場合によっては、装置のもつオートチューニング機能でカバーできる範囲を越えてしまい、プラズマ放電がスムーズに立ち上がらなくなるなど、プラズマの発生を安定に維持できなくなってしまうことがある。
【００１５】
また、仮にプラズマを発生できたとしても、初期のプラズマ放電状態が不安定なために、処理後のレジストパターン１０５の加工形状（特に、その面内分布）やスカム１０５ａのエッチオフ量にばらつきが生じてしまう。これらは、量産プロセスにおいて、処理の再現性を劣化させ、リフトオフによるはんだ膜１０７のパターニングの際に残渣不良を発生させたり、仕上がり後のはんだボールバンプ１０８の接続抵抗を不安定にさせるなどして、デバイスの製造歩留りの低下の要因とも成り得る大きな問題となる。
【００１６】
以上は、リフトオフ法を用いてはんだ膜のパターニングを行うようにしたはんだボールバンプの形成工程における問題であるが、同様な問題は、リフトオフ法により金属膜を選択的に成膜する場合について、一般的に言えることである。
【００１７】
したがって、この発明の目的は、リフトオフ法により金属膜を選択的に形成する際のレジストスカム除去を、再現性が良く安定したプロセスで行うことができる成膜前処理方法を提供することにある。
【００１８】
この発明の他の目的は、リフトオフ法によりはんだ膜を選択的に形成してはんだ膜のパターニングを行うようにしたはんだボールバンプの製造工程において、レジストスカム除去を再現性が良く安定したプロセスで行うことができる成膜前処理方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、この発明における第１の発明は、
基体上にリフトオフ法により金属膜を選択的に形成する際に、リフトオフ用のレジストパターンを形成した後、金属膜を成膜する前に行われる成膜前処理方法において、
不活性ガス中でプラズマを発生させるためのプラズマ放電出力を段階的に増加させた後、一定のプラズマ放電出力の下で実質的なスパッタエッチング処理を行うようにした
ことを特徴とする。
【００２０】
この発明における第２の発明は、
基体上にリフトオフ法によりはんだ膜を選択的に形成してはんだボールバンプを形成する際に、リフトオフ用のレジストパターンを形成した後、はんだ膜を成膜する前に行われる成膜前処理方法において、
不活性ガス中でプラズマを発生させるためのプラズマ放電出力を段階的に増加させた後、一定のプラズマ放電出力の下で実質的なスパッタエッチング処理を行うようにした
ことを特徴とする。
【００２１】
この発明の好適な一実施形態においては、スパッタエッチング処理を、プラズマ放電出力と基体に印加するバイアス電圧とを独立に制御し、プラズマ放電出力を段階的に増加させた後、基体にバイアス電圧を印加することで、一定のプラズマ放電出力の下で実質的に行う。この場合のスパッタエッチング処理には、少なくともプラズマ放電出力とバイアス電圧とを独立に制御可能な二つの高周波電源を有するプラズマ処理装置が用いられる。
【００２２】
この発明の好適な他の実施形態においては、スパッタエッチング処理を１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度で行う。この場合のスパッタエッチング処理には、ＩＣＰ（Inductively Coupled Plasma）源、ＴＣＰ（Transfer Coupled Plasma ）源、ＥＣＲ（Electron Cyclotron Resonance）プラズマ源またはヘリコン波プラズマ源などの高密度プラズマ源を有するプラズマ処理装置が用いられる。
【００２３】
この発明のさらに他の実施形態においては、スパッタエッチング処理をエッチング対象表面の最高到達温度が５０℃以上１００℃以下となるように行う。この場合のスパッタエッチング処理には、少なくともウェハステージに温度制御機構を有するプラズマ処理装置が用いられる。
【００２４】
上述のように構成されたこの発明による成膜前処理方法によれば、プラズマ発生のためのプラズマ放電出力を段階的に増加させた後、一定のプラズマ放電出力の下で実質的なスパッタエッチング処理を行うようにしているので、プラズマ発生時のインピーダンスの整合を容易にとることができるようになる。これにより、処理数が増加してプラズマ処理室内の状態が変化しても、終始安定したプラズマ放電下でのスパッタエッチング処理が可能となる。このため、成膜前処理を連続して行った場合でも、従来よりプロセスが非常に安定化し、製造ラインで再現性の高いウェハ処理を実現できるようになる。
【００２５】
この結果、基体上にリフトオフ法により金属膜を選択的に形成する際に、あるいは、基体上にリフトオフ法によりはんだ膜の選択的に形成してはんだボールバンプを形成する際に、レジストパターンの開口部におけるレジストスカムを効果的に除去することができるようになる。これにより、従来発生していた残渣不良が大きく低減するほか、特に、はんだボールバンプを形成する際の仕上がり後のはんだボールバンプの接続抵抗が安定化し、デバイス製造歩留りの向上を図ることができる。また、仕上がり後のはんだボールバンプの密着強度も増加するので、フリップチップ実装後の製品の信頼性および耐久性の向上を図ることができる。
【００２６】
また、この発明による成膜前処理方法によれば、プラズマ放電出力と基板へのバイアス電圧とを独立に制御可能であるので、レジストパターンの開口部におけるレジストスカムの除去性能を左右する、プラズマから基体に入射するイオンエネルギーを、プラズマの生成状態に影響を与えることなく、独立に制御することができる。
【００２７】
したがって、予めプラズマ放電出力を段階的に増加させてやることで安定したプラズマ放電を起こした後に、基体にバイアス電圧を印加して実質的な処理を開始することにより、プロセスの安定性および再現性をより一層向上させることができる。また、レジストパターンに過剰な熱変質を与えることを抑制して、リフトオフに最適な加工を行うことができるように、基体への入射イオンエネルギーをバイアス電圧によって精密に制御することができる。
【００２８】
また、この発明によれば、従来の平行平板型高周波プラズマ処理装置を用いた場合の１０倍以上のプラズマ密度、具体的には、例えば、１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度でスパッタエッチング処理を行うことが可能であるので、このスパッタエッチング処理時のエッチング対象のダメージを考慮して、より小さな入射イオンエネルギーで処理を行おうとした場合でも、処理速度の低下を招くこと無く、高速で高精度の加工を行うことができる。これにより、上述した処理数を重ねた場合でも再現性良く安定して行うことができる成膜前処理のプロセスを、より高い生産性で実現することができる。
【００２９】
【発明の実施の形態】
以下、この発明の好適な実施形態について、図面を参照しながら説明する。
【００３０】
まず、この発明の第１の実施形態について説明する。この第１の実施形態では、レジストパターンのリフトオフによりはんだ膜のパターン形成を行うようにしたはんだボールバンプの形成工程において、レジストパターンを形成した後、はんだ膜を成膜する前に行われる成膜前処理にこの発明を適用した場合について示す。ここでは、この成膜前処理として、トライオード型高周波プラズマ処理装置を用いてスパッタエッチング処理を行った場合を例に説明する。
【００３１】
ここで、はんだボールバンプの形成工程を説明する前に、この第１の実施形態において、成膜前処理の工程に用いられるトライオード型高周波プラズマ処理装置の一例を図１に示す。すなわち、このトライオード型高周波プラズマ処理装置は、図１に示すように、プラズマ処理室１、陽極板２、格子電極３および陰極板ステージ４を有する。陽極板２は結合コンデンサ５を介してプラズマを発生させるためのプラズマ電源６と接続され、格子電極３は接地される。陰極板ステージ４は結合コンデンサ７を介して基板バイアス電源８と接続される。ここで、プラズマ電源６としては、例えば周波数２ＭＨｚの高周波電源が用いられ、基板バイアス電源８としては、例えば周波数１３．５６ＭＨｚの高周波電源が用いられる。これらのプラズマ電源６および基板バイアス電源８により、プラズマ放電出力および基板バイアス電圧が独立に制御される。符号９は、陰極板ステージ４上に設置された被処理基板を示す。ここで、陰極板ステージ４は温度制御機構を有し、処理中の被処理基板９の温度を制御することが可能である。
【００３２】
このトライオード型高周波プラズマ処理装置においては、プラズマ処理室１内に、例えばＡｒガスなどの不活性ガスを導入し、所定のプラズマ放電出力を供給することにより、陽極板２および格子電極間３にプラズマ１０を発生させ、このプラズマ１０からのイオン照射により、陰極板ステージ４上に設置された被処理基板９のスパッタエッチングを行うことが可能である。
【００３３】
以下に、この発明の第１の実施形態による成膜前処理方法が適用されたはんだボールバンプの形成工程について、図２を参照しながら説明する。すなわち、このはんだボールバンプの形成工程においては、まず、図２Ａに示すように、例えば、回路素子が形成されたＳｉウェハのような半導体基体１１上の所定の部分に、スパッタリング法およびＲＩＥ法などを用いて所定形状のＡｌ電極パッド１２を形成する。次に、この半導体基体１１の全面に、例えばＳｉＮ膜のようなパッシベーション膜（図示せず）を形成した後、このパッシベーション膜のＡｌ電極パッド１２上に対応する部分に開口を形成する。次に、全面に、例えばポリイミド膜のような表面保護膜１３を形成した後、この表面保護膜１３のＡｌ電極パッド１２上に対応する部分に開口を形成する。
【００３４】
次に、スパッタリング法によりクロム（Ｃｒ）膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層してＣｒ／Ｃｕ／Ａｕ膜を形成した後、このＣｒ／Ｃｕ／Ａｕ膜を、ほぼＡｌ電極パッド１２と同一形状にパターニングすることにより、このパターニングされたＣｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ膜１４を形成する。このＢＬＭ膜１４は、後に形成されるはんだボールバンプのバリアメタルとしての役割も有する。
【００３５】
次に、半導体基体１１上の全面にレジスト膜を形成した後、このレジスト膜をリソグラフィー法により所定形状にパターニングする。符号１５は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１５は、ＢＬＭ膜１４上に対応する部分、したがって、Ａｌ電極パッド１２上に対応する部分に、所定の寸法の開口部１６を有する。また、符号１５ａは、リソグラフィー工程において、開口部１６の底部に残存したレジスト膜や現像液の洗浄残りなどからなるスカムを示す。図中では、表現の便宜上、このスカム１５ａを実際よりも極端に厚く表記している。
【００３６】
このように、所定形状のレジストパターン１５を形成した後、はんだ膜を成膜する前に、図２Ａに示す状態の半導体基体１１を、図１に示すトライオード型高周波プラズマ処理装置に導入して成膜前処理を行う。この際、プロセスガスとして例えばＡｒガスを用い、プラズマ放電出力と基板バイアス電圧とを独立に制御しながら、プラズマ放電開始の初期にプラズマ放電出力を段階的に増加させた後、基板バイアス電圧を印加することにより実質的なスパッタエッチング処理を行う。また、この際、エッチング対象となるレジストパターン１５の表面の最高到達温度が５０℃以上１００℃以下となるように制御する。
【００３７】
具体的には、一例として次のような条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、第１段階で、Ａｒガスの流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を３５０Ｗ（２ＭＨｚ）、基板バイアス電圧を０Ｖ（１３．５６ＭＨｚ）として、この状態を５秒間保持する。次に、第２段階で、Ａｒガスの流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を０Ｖ（１３．５６ＭＨｚ）として、この状態を５秒間保持する。次に、第３段階で、Ａｒガスの流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を３５０Ｖ（１３．５６ＭＨｚ）として実質的なスパッタエッチング処理を行い、その処理時間を１分間とする。
【００３８】
上述のように、プラズマ放電開始時に、プラズマ放電出力を段階的に増加させることで、プラズマの立ち上がりがスムーズになるとともに、プラズマを安定に発生させることが可能となる。このようにして、プラズマの安定化を図った後、半導体基体１１に対して３５０Ｖ（１３．５６ＭＨｚ）の基板バイアス電圧を印加することにより、プラズマからのＡｒ+ イオン照射による実質的なスパッタエッチング処理を行う。このスパッタエッチング処理の際には、エッチング対象となるレジストパターン１５の表面の最高到達温度は、概ね７０℃であることが確かめられた。
【００３９】
この成膜前処理としてのスパッタエッチング処理の結果、図２Ｂに示すように、レジストパターン１５の開口部１６の底部に残存するスカム１５ａが完全に除去されるとともに、ＢＬＭ膜１４の表面の存在した自然酸化膜（図示せず）が除去され、クリーンなＢＬＭ膜１４の表面が露出する。
【００４０】
この後、図２Ｃに示すように、半導体基体１１の全面に、真空蒸着法によりはんだ膜１７を形成する。次に、図２Ｄに示すように、リフトオフによりレジストパターン１５をその上のはんだ膜１７とともに除去する。これにより、はんだ膜１７が所望の形状にパターニングされる。この後、加熱溶融処理を行うことにより、最終的に、図２Ｅに示すように、ほぼ球状のはんだボールバンプ１８を形成する。
【００４１】
以上、この第１の実施形態によれば、次のような効果を得ることができる。すなわち、この第１の実施形態では、レジストパターン１５を形成した後、はんだ膜１７を成膜する前に行われる成膜前処理の際に、プラズマ放電出力を段階的に増加させてプラズマ放電を安定にした後、半導体基体１１にバイアス電圧を印加することにより実質的なスパッタエッチング処理を行うことにより、プラズマ発生時のインピーダンスの整合を容易にとることができるようになる。これにより、処理数を重ねた場合であっても、プロセスが安定化し、再現性の高いスカム除去性能をもった成膜前処理が可能となる。
【００４２】
また、この成膜前処理においては、プラズマ放電出力と基板バイアス電圧とを独立に制御しながらスパッタエッチング処理を行っているため、このスパッタエッチング処理中に、過剰な熱変質によるレジストパターン１５の下地への焼き付きを誘起させることないので、レジストパターン１５が厚い場合であっても、スカム１５ａの除去およびＢＬＭ膜１４の表面のクリーニングを効果的に実現することができる。なおかつ、半導体基体１１が大口径ウェハであっても、均一で迅速な処理が可能な成膜前処理のプロセスを確立することができる。
【００４３】
このように、スカム除去を行うようにした成膜前処理が、リフトオフに最適なプロセス性能を維持したまま再現性が良く安定なプロセスとなるため、レジストパターン１５のリフトオフによるはんだ膜１７のパターニングの際に、従来のような残渣不良の問題が無く、はんだ膜１７のパターンを良好に形成することができるようになる。これにより、仕上がり後のはんだボールバンプ１８とこの下地のＢＬＭ膜１４との界面での電気的コンタクトが良好となり、はんだボールバンプ１８の接続抵抗が大幅に低減される。また、これにより、はんだボールバンプを形成するようにしたデバイスの製造歩留りの向上を図ることができる。
【００４４】
さらには、はんだボールバンプ１８とＢＬＭ膜１４との密着強度が増すために、フリップチップ実装した後の製品の信頼性および耐久性の向上を図ることができる。
【００４５】
次に、この発明の第２の実施形態について説明する。この第２の実施形態は、第１の実施形態と同様に、レジストパターンのリフトオフによりはんだ膜のパターン形成を行うようにしたはんだボールバンプの形成工程において、レジストパターンを形成した後、はんだ膜を成膜する前に行われる成膜前処理にこの発明を適用した場合について示す。この第２の実施形態では、レジストパターン１５を形成した後、はんだ膜１７の成膜前に、図３に示すＩＣＰ高密度プラズマ処理装置を用いてスパッタエッチング処理を行うこと以外は、第１の実施形態と同様であるので重複する説明は省略し、ここでは、成膜前処理方法について説明する。まず、図３に、この第２の実施形態において成膜前処理の際に用いられるＩＣＰ高密度プラズマ処理装置の一例を示す。
【００４６】
すなわち、このＩＣＰ高密度プラズマ処理装置は、図３に示すように、プラズマ処理室２１、誘導結合コイル２２およびステージ２３を有する。結合誘導コイル２２はプラズマ放電用のＩＣＰ電源２４と接続され、ステージ２３は結合コンデンサ２５を介して基板バイアス用の基板バイアス電源２６と接続される。ＩＣＰ電源２４としては、周波数４５０ｋＨｚの高周波電源が用いられ、基板バイアス電源２６としては、周波数１３．５６ＭＨｚの高周波電源が用いられる。これらのＩＣＰ電源２４および基板バイアス電源２６により、プラズマ放電出力（ＩＣＰソース出力）および基板バイアス電圧が、独立に制御される。符号２７は、ステージ２３上に設置された被処理基板を示す。ここで、ステージ２３は垂直方向（図３中、矢印で示される方向）に移動可能である。また、このステージ２３は温度制御機構を有し、処理中の被処理基板２７の温度を制御することが可能である。
【００４７】
このＩＣＰ高密度プラズマ処理装置においては、プラズマ処理室２１内にＡｒガスなどの不活性ガスを導入し、所定のＩＣＰソース出力を供給することにより、例えば１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満の密度を有するプラズマ２８によりスパッタエッチング処理を行うことが可能である。
【００４８】
この第２の実施形態における成膜前処理は、図２Ａに示す状態の半導体基体１１を、図３に示すＩＣＰ高密度プラズマ処理装置に導入し、ＩＣＰソース出力および基板バイアス電圧を独立に制御しながら、プラズマ発生の初期に、ＩＣＰソース出力を段階的に増加させた後、半導体基体１１に基板バイアス電圧を印加することで、一定のＩＣＰソース出力の下で実質的なスパッタエッチング処理を行う。
【００４９】
具体的には、一例として以下のような条件で、成膜前処理としてのスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、第１段階で、Ａｒガスの流量を３０ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を５０℃とし、プラズマ放電用のＩＣＰ電源出力を５００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を０Ｖ（１３．５６ＭＨｚ）として、この状態を３秒間保持する。次に、第２段階で、Ａｒガスの流量を３０ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を５０℃とし、ＩＣＰ電源出力を７５０Ｗ（４５０ｋＨｚ）、基板バイアス電圧を０Ｖ（１３．５６ＭＨｚ）として、この状態を３秒間保持する。次に、第３段階で、Ａｒガスの流量を３０ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を５０℃とし、ＩＣＰ電源出力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を５０Ｖ（１３．５６ＭＨｚ）として実質的なスパッタエッチング処理を行い、その処理時間を３０秒間とする。
【００５０】
この第２の実施形態によれば、第１の実施形態と同様な効果を得ることができるとともに、次のような効果を併せて得ることができる。
【００５１】
すなわち、この第２の実施形態においては、成膜前処理としてのスパッタエッチング処理を行う際に、ＩＣＰプラズマ発生源を用いて、高密度のプラズマ、具体的には、例えば、１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度で処理を行っていることと、これにより、低圧力雰囲気下での処理が可能となったこととにより、多量に生成したイオン種が散乱されることなく、垂直に半導体基体１１に入射するようになる。このため、Ａｒ+ イオン照射による成膜前処理に必要な加工が、高速かつ効率よく実現できる。
【００５２】
このため、成膜前処理の際に、下地のレジストパターン１５やデバイスへのプロセスダメージを考慮して、基板バイアス電圧を低く設定した条件で処理を行っても、処理速度を損なうことなく、スカム１５ａを除去するための処理時間の短縮を図ることができる。これにより、量産ラインにおけるデバイス製造の歩留りおよび生産性の向上を図ることができる。
【００５３】
以上この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、サンプル構造、プロセス装置、プロセス条件など、発明の主旨を逸脱しない範囲で適宜選択可能であることは言うまでもない。
【００５４】
例えば、上述の第１および第２の実施形態では、成膜前処理に用いる装置として、トライオード型高周波プラズマ処理装置およびＩＣＰ高密度プラズマ処理装置を用いた場合のプロセス例を示したが、それ以外にも、オーソドックスな平行平板型高周波プラズマ処理装置や、ＴＣＰ源、ＥＣＲプラズマ源、ヘリコン波プラズマ源など、ＩＣＰ源以外の高密度プラズマ源を有するプラズマ処理装置を用いることも可能である。
【００５５】
また、はんだ膜成膜に際しての成膜前処理をはんだ膜の成膜とは独立した別の装置で処理するのであれば、この成膜前処理は、真空蒸着による成膜の直前に行われる程その効果は大きい。さらには、成膜前処理室が成膜チェンバーと高真空下で連結されたタイプのマルチチェンバー装置を用いれば、より一層効果的である。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、はんだ膜の成膜前処理工程で高周波電源出力を段階的に増加させて放電プラズマを発生させた後、一定の出力下で実質的なウェハ処理を開始する手法を採ることによって、プラズマ発生時のインピーダンスマッチングが容易にとれるようになり、ウェハ処理数が増加してプラズマ処理室内にレジストパターンからスパッタ除去された有機物が蓄積されてプロセスチェンバーの状態の変化しても、終始安定したプラズマ放電下でのウェハ処理が可能となる。
【００５７】
このため、はんだボールバンプ形成において、はんだの成膜前処理を連続して行った場合でも、従来に比べてプロセス性能が非常に安定化し、製造ラインで再現性の高いウェハ処理を実現できるようになる。
【００５８】
そして、最終的な仕上がり後のはんだボールバンプと下地のバリアメタルとの界面で良好な電気的コンタクトが得られるようになるとともに、下地との密着強度が増し、フリップチップ実装後の製品の信頼性および耐久性の向上を図ることができる。
【００５９】
したがって、この発明は、微細なデザインルールに基づいて設計され、高集積度、高性能、高信頼性を要求される半導体装置の製造に極めて有効である。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態において、成膜前処理の工程に用いられるトライオード型高周波プラズマ処理装置の一例を示す略線図である。
【図２】 この発明を適用した第１の実施形態によるはんだボールバンプの製造工程を示す断面図である。
【図３】 この発明の第２の実施形態において、成膜前処理の工程に用いられるＩＣＰ高密度プラズマ処理装置の一例を示す略線図である。
【図４】 従来のはんだボールバンプの製造工程を示す断面図である。
【符号の説明】
１１・・・半導体基体、１２・・・Ａｌ電極パッド、１３・・・表面保護膜、１４・・・ＢＬＭ膜、１５・・・レジストパターン、１５ａ・・・スカム、１６・・・開口部、１７・・・はんだ膜、１８・・・はんだボールバンプ
【発明の属する技術分野】
この発明は、半導体装置の製造分野において適用される成膜前処理方法に関し、特に、リフトオフにより金属膜を選択的に形成する際や、あるいは、リフトオフによりはんだ膜を選択的に形成してはんだボールバンプを形成する際に、リフトオフに用いられるレジストパターンの形成の後、金属膜またははんだ膜の成膜前に行われる成膜前処理に適用して好適なものである。
【０００２】
【従来の技術】
電子機器の小型化をより一層進展させるためには、部品実装密度をいかに向上させるかが重要なポイントとなっている。こと半導体集積回路（ＩＣ）や大規模集積回路（ＬＳＩ）の実装に関しても、従来のパッケージ実装の代替として、ベアチップを直接プリント配線基板にマウントするフリップチップ実装法など高密度実装技術の開発が盛んに行われている。
【０００３】
このプリップチップ実装法の一つに、ＩＣチップやＬＳＩチップのアルミニウム（Ａｌ）電極パッド上に、はんだボールバンプを形成したものをプリント配線基板に実装する方法がある。このはんだボールバンプを所定のＡｌ電極パッド上に形成する方法としては、電解メッキ法を用いた方法があるが、この場合、成膜されるはんだ膜の厚さが、下地の表面状態や電気抵抗のわずかなばらつきによる影響を受けるため、ＩＣチップ内で高さが均一に揃ったはんだボールバンプの形成を行うことは基本的に難しい。
【０００４】
そこで、はんだボールバンプの高さのばらつきを制御する方法として、真空蒸着法によるはんだ膜の成膜と、レジストパターンのリフトオフとを用いてはんだ膜のパターニングを行った後、はんだボールバンプを形成する方法が知られている。この方法によるはんだボールバンプの形成工程の一例を図４を参照しながら、以下に説明する。
【０００５】
すなわち、はんだボールバンプを形成するためには、まず、図４Ａに示すように、回路素子などが形成されたシリコン（Ｓｉ）ウェハのような半導体基体１０１上の所定の部分に、スパッタリング法およびドライエッチング法を用いて所定形状のＡｌ電極パッド１０２を形成する。次に、半導体基体１０１の全面に、例えば窒化シリコン（ＳｉＮ）膜のようなパッシベーション膜（図示せず）を形成した後、このパッシベーション膜のＡｌ電極パッド１０２上に対応する部分に開口を形成する。次に、このパッシベーション膜上に、例えば、ポリイミド膜からなる表面保護膜１０３を形成する。次に、この表面保護膜１０３のＡｌ電極パッド１０２上に対応する部分に開口を形成する。
【０００６】
次に、スパッタリング法によりクロム（Ｃｒ）膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層してＣｒ／Ｃｕ／Ａｕ膜を形成した後、このＣｒ／Ｃｕ／Ａｕ膜を、ほぼＡｌ電極パッド１０２と同一形状にパターニングすることにより、このパターニングされたＣｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ（Ball Limiting Metal ）膜１０４を形成する。このＢＬＭ膜１０４は、後に形成されるはんだボールバンプのバリアメタルとしての役割も有する。
【０００７】
次に、図４Ｂに示すように、半導体基体１０１上の全面にレジスト膜を形成した後、このレジスト膜をリソグラフィー法により所定形状にパターニングする。符号１０５は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１０５は、ＢＬＭ膜１０４上に対応する部分、したがって、Ａｌ電極パッド１０２上に対応する部分に、所定の寸法の開口部１０６を有する。
【０００８】
次に、図４Ｃに示すように、真空蒸着法により全面にはんだ膜１０７を形成した後、図４Ｄに示すように、リフトオフ法により、レジスト膜１０５をその上のはんだ膜１０７とともに除去する。これにより、はんだ膜１０７の不要部分が除去され、はんだ膜１０７が所望の形状にパターニングされる。この後、熱処理を行ってはんだ膜１０７を溶融させることで、最終的に図４Ｅに示すように、ほぼ球状のはんだボールバンプ１０８を形成する。
【０００９】
ここで、仕上がり後のはんだボールバンプ１０８の大きさは、はんだ膜１０７の厚さにより左右される。このため、成膜パターンにもよるが、はんだ膜１０７には、プリント配線基板への実装時の強度や安定性などを考慮して、通常３０μｍ程度の厚さが要求される。したがって、はんだ膜１０７のリフトオフに必要な下地のレジスト膜１０５には、はんだ膜１０７の厚さよりも大きい厚さ、すなわち、３０μｍ以上の厚さが必要になる。このため、このレジストパターン１０５を形成するために、レジスト膜をリソグラフィー法によりパターニングする際に、精度良く安定した形状にパターニングすることが難しくなる。
【００１０】
すなわち、レジストパターン１０５を形成するためのリソグラフィー工程の際に、作業環境や処理条件のわずかな変動により解像不良が起き、図４Ｂに示すごとく、開口部１０６の底部に、光学顕微鏡でも確認できない程度に薄くレジスト膜が残存したり、現像液の洗浄残りが生じたりする。図４中、符号１０５ａは、これらの残存したレジスト膜や現像液の洗浄残りなどからなるスカムを示す。図４においては、表現の便宜上、このスカム１０５ａを実際よりも極端に厚く表記している。
【００１１】
このように、開口部１０６の底部にスカム１０５ａが残存することにより、仕上がり後のはんだボールバンプ１０８と下地のＢＬＭ膜１０４との界面での電気的コンタクトが良好に得られないという問題が発生する。また、極端な場合には、はんだボールバンプ１０８とＢＬＭ膜１０４との密着力が低下し、後工程やプリント配線基板へのチップ実装時に、はんだボールバンプ１０８がＢＬＭ膜１０４から剥離してしまうというような事態をも招いている。
【００１２】
【発明が解決しようとする課題】
そこで、その対策として、本出願人が以前提案した方法、すなわち、レジストパターン１０５を形成した後、はんだ膜１０７を成膜する前に行われる成膜前処理として、半導体基体１０１の表面に対して、プラズマからのＡｒ+ イオン照射によるスパッタエッチング（逆スパッタ）処理を施し、開口部１０６の底部に残存したスカム１０５ａの除去を行うという方法が採られている。このスパッタエッチング処理には、例えば、平行平板型高周波プラズマ処理装置などが用いられる。
【００１３】
しかしながら、この場合、次のような問題が新たに発生する。すなわち、図４に示すように、レジストパターン１０５を形成した後、はんだ膜１０７を成膜する前に行われる成膜前処理の工程では、レジストパターン１０５が形成されている半導体基体１０１に対してプラズマ処理（スパッタエッチング処理）が行われることになる。このため、処理を多数重ねた場合、成膜前処理室内にレジストパターン１０５からスパッタ除去された有機物が徐々に蓄積されていき、プラズマが形成される成膜前処理室内の状態は、処理毎に微妙に変化してしまう。
【００１４】
従来の成膜前処理方法の場合、プラズマ放電開始のときから予め設定されたある一定のプラズマ放電出力まで、単純に電力が投入されてプラズマ処理が行われる。このため、処理数が増加して成膜前処理室内の状態が変化してくると、プラズマ放電開始時にインピーダンスの整合がずれやすくなり、場合によっては、装置のもつオートチューニング機能でカバーできる範囲を越えてしまい、プラズマ放電がスムーズに立ち上がらなくなるなど、プラズマの発生を安定に維持できなくなってしまうことがある。
【００１５】
また、仮にプラズマを発生できたとしても、初期のプラズマ放電状態が不安定なために、処理後のレジストパターン１０５の加工形状（特に、その面内分布）やスカム１０５ａのエッチオフ量にばらつきが生じてしまう。これらは、量産プロセスにおいて、処理の再現性を劣化させ、リフトオフによるはんだ膜１０７のパターニングの際に残渣不良を発生させたり、仕上がり後のはんだボールバンプ１０８の接続抵抗を不安定にさせるなどして、デバイスの製造歩留りの低下の要因とも成り得る大きな問題となる。
【００１６】
以上は、リフトオフ法を用いてはんだ膜のパターニングを行うようにしたはんだボールバンプの形成工程における問題であるが、同様な問題は、リフトオフ法により金属膜を選択的に成膜する場合について、一般的に言えることである。
【００１７】
したがって、この発明の目的は、リフトオフ法により金属膜を選択的に形成する際のレジストスカム除去を、再現性が良く安定したプロセスで行うことができる成膜前処理方法を提供することにある。
【００１８】
この発明の他の目的は、リフトオフ法によりはんだ膜を選択的に形成してはんだ膜のパターニングを行うようにしたはんだボールバンプの製造工程において、レジストスカム除去を再現性が良く安定したプロセスで行うことができる成膜前処理方法を提供することにある。
【００１９】
【課題を解決するための手段】
上記目的を達成するために、この発明における第１の発明は、
基体上にリフトオフ法により金属膜を選択的に形成する際に、リフトオフ用のレジストパターンを形成した後、金属膜を成膜する前に行われる成膜前処理方法において、
不活性ガス中でプラズマを発生させるためのプラズマ放電出力を段階的に増加させた後、一定のプラズマ放電出力の下で実質的なスパッタエッチング処理を行うようにした
ことを特徴とする。
【００２０】
この発明における第２の発明は、
基体上にリフトオフ法によりはんだ膜を選択的に形成してはんだボールバンプを形成する際に、リフトオフ用のレジストパターンを形成した後、はんだ膜を成膜する前に行われる成膜前処理方法において、
不活性ガス中でプラズマを発生させるためのプラズマ放電出力を段階的に増加させた後、一定のプラズマ放電出力の下で実質的なスパッタエッチング処理を行うようにした
ことを特徴とする。
【００２１】
この発明の好適な一実施形態においては、スパッタエッチング処理を、プラズマ放電出力と基体に印加するバイアス電圧とを独立に制御し、プラズマ放電出力を段階的に増加させた後、基体にバイアス電圧を印加することで、一定のプラズマ放電出力の下で実質的に行う。この場合のスパッタエッチング処理には、少なくともプラズマ放電出力とバイアス電圧とを独立に制御可能な二つの高周波電源を有するプラズマ処理装置が用いられる。
【００２２】
この発明の好適な他の実施形態においては、スパッタエッチング処理を１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度で行う。この場合のスパッタエッチング処理には、ＩＣＰ（Inductively Coupled Plasma）源、ＴＣＰ（Transfer Coupled Plasma ）源、ＥＣＲ（Electron Cyclotron Resonance）プラズマ源またはヘリコン波プラズマ源などの高密度プラズマ源を有するプラズマ処理装置が用いられる。
【００２３】
この発明のさらに他の実施形態においては、スパッタエッチング処理をエッチング対象表面の最高到達温度が５０℃以上１００℃以下となるように行う。この場合のスパッタエッチング処理には、少なくともウェハステージに温度制御機構を有するプラズマ処理装置が用いられる。
【００２４】
上述のように構成されたこの発明による成膜前処理方法によれば、プラズマ発生のためのプラズマ放電出力を段階的に増加させた後、一定のプラズマ放電出力の下で実質的なスパッタエッチング処理を行うようにしているので、プラズマ発生時のインピーダンスの整合を容易にとることができるようになる。これにより、処理数が増加してプラズマ処理室内の状態が変化しても、終始安定したプラズマ放電下でのスパッタエッチング処理が可能となる。このため、成膜前処理を連続して行った場合でも、従来よりプロセスが非常に安定化し、製造ラインで再現性の高いウェハ処理を実現できるようになる。
【００２５】
この結果、基体上にリフトオフ法により金属膜を選択的に形成する際に、あるいは、基体上にリフトオフ法によりはんだ膜の選択的に形成してはんだボールバンプを形成する際に、レジストパターンの開口部におけるレジストスカムを効果的に除去することができるようになる。これにより、従来発生していた残渣不良が大きく低減するほか、特に、はんだボールバンプを形成する際の仕上がり後のはんだボールバンプの接続抵抗が安定化し、デバイス製造歩留りの向上を図ることができる。また、仕上がり後のはんだボールバンプの密着強度も増加するので、フリップチップ実装後の製品の信頼性および耐久性の向上を図ることができる。
【００２６】
また、この発明による成膜前処理方法によれば、プラズマ放電出力と基板へのバイアス電圧とを独立に制御可能であるので、レジストパターンの開口部におけるレジストスカムの除去性能を左右する、プラズマから基体に入射するイオンエネルギーを、プラズマの生成状態に影響を与えることなく、独立に制御することができる。
【００２７】
したがって、予めプラズマ放電出力を段階的に増加させてやることで安定したプラズマ放電を起こした後に、基体にバイアス電圧を印加して実質的な処理を開始することにより、プロセスの安定性および再現性をより一層向上させることができる。また、レジストパターンに過剰な熱変質を与えることを抑制して、リフトオフに最適な加工を行うことができるように、基体への入射イオンエネルギーをバイアス電圧によって精密に制御することができる。
【００２８】
また、この発明によれば、従来の平行平板型高周波プラズマ処理装置を用いた場合の１０倍以上のプラズマ密度、具体的には、例えば、１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度でスパッタエッチング処理を行うことが可能であるので、このスパッタエッチング処理時のエッチング対象のダメージを考慮して、より小さな入射イオンエネルギーで処理を行おうとした場合でも、処理速度の低下を招くこと無く、高速で高精度の加工を行うことができる。これにより、上述した処理数を重ねた場合でも再現性良く安定して行うことができる成膜前処理のプロセスを、より高い生産性で実現することができる。
【００２９】
【発明の実施の形態】
以下、この発明の好適な実施形態について、図面を参照しながら説明する。
【００３０】
まず、この発明の第１の実施形態について説明する。この第１の実施形態では、レジストパターンのリフトオフによりはんだ膜のパターン形成を行うようにしたはんだボールバンプの形成工程において、レジストパターンを形成した後、はんだ膜を成膜する前に行われる成膜前処理にこの発明を適用した場合について示す。ここでは、この成膜前処理として、トライオード型高周波プラズマ処理装置を用いてスパッタエッチング処理を行った場合を例に説明する。
【００３１】
ここで、はんだボールバンプの形成工程を説明する前に、この第１の実施形態において、成膜前処理の工程に用いられるトライオード型高周波プラズマ処理装置の一例を図１に示す。すなわち、このトライオード型高周波プラズマ処理装置は、図１に示すように、プラズマ処理室１、陽極板２、格子電極３および陰極板ステージ４を有する。陽極板２は結合コンデンサ５を介してプラズマを発生させるためのプラズマ電源６と接続され、格子電極３は接地される。陰極板ステージ４は結合コンデンサ７を介して基板バイアス電源８と接続される。ここで、プラズマ電源６としては、例えば周波数２ＭＨｚの高周波電源が用いられ、基板バイアス電源８としては、例えば周波数１３．５６ＭＨｚの高周波電源が用いられる。これらのプラズマ電源６および基板バイアス電源８により、プラズマ放電出力および基板バイアス電圧が独立に制御される。符号９は、陰極板ステージ４上に設置された被処理基板を示す。ここで、陰極板ステージ４は温度制御機構を有し、処理中の被処理基板９の温度を制御することが可能である。
【００３２】
このトライオード型高周波プラズマ処理装置においては、プラズマ処理室１内に、例えばＡｒガスなどの不活性ガスを導入し、所定のプラズマ放電出力を供給することにより、陽極板２および格子電極間３にプラズマ１０を発生させ、このプラズマ１０からのイオン照射により、陰極板ステージ４上に設置された被処理基板９のスパッタエッチングを行うことが可能である。
【００３３】
以下に、この発明の第１の実施形態による成膜前処理方法が適用されたはんだボールバンプの形成工程について、図２を参照しながら説明する。すなわち、このはんだボールバンプの形成工程においては、まず、図２Ａに示すように、例えば、回路素子が形成されたＳｉウェハのような半導体基体１１上の所定の部分に、スパッタリング法およびＲＩＥ法などを用いて所定形状のＡｌ電極パッド１２を形成する。次に、この半導体基体１１の全面に、例えばＳｉＮ膜のようなパッシベーション膜（図示せず）を形成した後、このパッシベーション膜のＡｌ電極パッド１２上に対応する部分に開口を形成する。次に、全面に、例えばポリイミド膜のような表面保護膜１３を形成した後、この表面保護膜１３のＡｌ電極パッド１２上に対応する部分に開口を形成する。
【００３４】
次に、スパッタリング法によりクロム（Ｃｒ）膜、銅（Ｃｕ）膜、金（Ａｕ）膜を順次積層してＣｒ／Ｃｕ／Ａｕ膜を形成した後、このＣｒ／Ｃｕ／Ａｕ膜を、ほぼＡｌ電極パッド１２と同一形状にパターニングすることにより、このパターニングされたＣｒ／Ｃｕ／Ａｕ膜からなるＢＬＭ膜１４を形成する。このＢＬＭ膜１４は、後に形成されるはんだボールバンプのバリアメタルとしての役割も有する。
【００３５】
次に、半導体基体１１上の全面にレジスト膜を形成した後、このレジスト膜をリソグラフィー法により所定形状にパターニングする。符号１５は、これによって形成された所定形状のレジストパターンを示す。このレジストパターン１５は、ＢＬＭ膜１４上に対応する部分、したがって、Ａｌ電極パッド１２上に対応する部分に、所定の寸法の開口部１６を有する。また、符号１５ａは、リソグラフィー工程において、開口部１６の底部に残存したレジスト膜や現像液の洗浄残りなどからなるスカムを示す。図中では、表現の便宜上、このスカム１５ａを実際よりも極端に厚く表記している。
【００３６】
このように、所定形状のレジストパターン１５を形成した後、はんだ膜を成膜する前に、図２Ａに示す状態の半導体基体１１を、図１に示すトライオード型高周波プラズマ処理装置に導入して成膜前処理を行う。この際、プロセスガスとして例えばＡｒガスを用い、プラズマ放電出力と基板バイアス電圧とを独立に制御しながら、プラズマ放電開始の初期にプラズマ放電出力を段階的に増加させた後、基板バイアス電圧を印加することにより実質的なスパッタエッチング処理を行う。また、この際、エッチング対象となるレジストパターン１５の表面の最高到達温度が５０℃以上１００℃以下となるように制御する。
【００３７】
具体的には、一例として次のような条件でスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、第１段階で、Ａｒガスの流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を３５０Ｗ（２ＭＨｚ）、基板バイアス電圧を０Ｖ（１３．５６ＭＨｚ）として、この状態を５秒間保持する。次に、第２段階で、Ａｒガスの流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を０Ｖ（１３．５６ＭＨｚ）として、この状態を５秒間保持する。次に、第３段階で、Ａｒガスの流量を２５ｓｃｃｍ、圧力を０．７Ｐａ、ステージ温度を室温とし、プラズマ放電出力を７００Ｗ（２ＭＨｚ）、基板バイアス電圧を３５０Ｖ（１３．５６ＭＨｚ）として実質的なスパッタエッチング処理を行い、その処理時間を１分間とする。
【００３８】
上述のように、プラズマ放電開始時に、プラズマ放電出力を段階的に増加させることで、プラズマの立ち上がりがスムーズになるとともに、プラズマを安定に発生させることが可能となる。このようにして、プラズマの安定化を図った後、半導体基体１１に対して３５０Ｖ（１３．５６ＭＨｚ）の基板バイアス電圧を印加することにより、プラズマからのＡｒ+ イオン照射による実質的なスパッタエッチング処理を行う。このスパッタエッチング処理の際には、エッチング対象となるレジストパターン１５の表面の最高到達温度は、概ね７０℃であることが確かめられた。
【００３９】
この成膜前処理としてのスパッタエッチング処理の結果、図２Ｂに示すように、レジストパターン１５の開口部１６の底部に残存するスカム１５ａが完全に除去されるとともに、ＢＬＭ膜１４の表面の存在した自然酸化膜（図示せず）が除去され、クリーンなＢＬＭ膜１４の表面が露出する。
【００４０】
この後、図２Ｃに示すように、半導体基体１１の全面に、真空蒸着法によりはんだ膜１７を形成する。次に、図２Ｄに示すように、リフトオフによりレジストパターン１５をその上のはんだ膜１７とともに除去する。これにより、はんだ膜１７が所望の形状にパターニングされる。この後、加熱溶融処理を行うことにより、最終的に、図２Ｅに示すように、ほぼ球状のはんだボールバンプ１８を形成する。
【００４１】
以上、この第１の実施形態によれば、次のような効果を得ることができる。すなわち、この第１の実施形態では、レジストパターン１５を形成した後、はんだ膜１７を成膜する前に行われる成膜前処理の際に、プラズマ放電出力を段階的に増加させてプラズマ放電を安定にした後、半導体基体１１にバイアス電圧を印加することにより実質的なスパッタエッチング処理を行うことにより、プラズマ発生時のインピーダンスの整合を容易にとることができるようになる。これにより、処理数を重ねた場合であっても、プロセスが安定化し、再現性の高いスカム除去性能をもった成膜前処理が可能となる。
【００４２】
また、この成膜前処理においては、プラズマ放電出力と基板バイアス電圧とを独立に制御しながらスパッタエッチング処理を行っているため、このスパッタエッチング処理中に、過剰な熱変質によるレジストパターン１５の下地への焼き付きを誘起させることないので、レジストパターン１５が厚い場合であっても、スカム１５ａの除去およびＢＬＭ膜１４の表面のクリーニングを効果的に実現することができる。なおかつ、半導体基体１１が大口径ウェハであっても、均一で迅速な処理が可能な成膜前処理のプロセスを確立することができる。
【００４３】
このように、スカム除去を行うようにした成膜前処理が、リフトオフに最適なプロセス性能を維持したまま再現性が良く安定なプロセスとなるため、レジストパターン１５のリフトオフによるはんだ膜１７のパターニングの際に、従来のような残渣不良の問題が無く、はんだ膜１７のパターンを良好に形成することができるようになる。これにより、仕上がり後のはんだボールバンプ１８とこの下地のＢＬＭ膜１４との界面での電気的コンタクトが良好となり、はんだボールバンプ１８の接続抵抗が大幅に低減される。また、これにより、はんだボールバンプを形成するようにしたデバイスの製造歩留りの向上を図ることができる。
【００４４】
さらには、はんだボールバンプ１８とＢＬＭ膜１４との密着強度が増すために、フリップチップ実装した後の製品の信頼性および耐久性の向上を図ることができる。
【００４５】
次に、この発明の第２の実施形態について説明する。この第２の実施形態は、第１の実施形態と同様に、レジストパターンのリフトオフによりはんだ膜のパターン形成を行うようにしたはんだボールバンプの形成工程において、レジストパターンを形成した後、はんだ膜を成膜する前に行われる成膜前処理にこの発明を適用した場合について示す。この第２の実施形態では、レジストパターン１５を形成した後、はんだ膜１７の成膜前に、図３に示すＩＣＰ高密度プラズマ処理装置を用いてスパッタエッチング処理を行うこと以外は、第１の実施形態と同様であるので重複する説明は省略し、ここでは、成膜前処理方法について説明する。まず、図３に、この第２の実施形態において成膜前処理の際に用いられるＩＣＰ高密度プラズマ処理装置の一例を示す。
【００４６】
すなわち、このＩＣＰ高密度プラズマ処理装置は、図３に示すように、プラズマ処理室２１、誘導結合コイル２２およびステージ２３を有する。結合誘導コイル２２はプラズマ放電用のＩＣＰ電源２４と接続され、ステージ２３は結合コンデンサ２５を介して基板バイアス用の基板バイアス電源２６と接続される。ＩＣＰ電源２４としては、周波数４５０ｋＨｚの高周波電源が用いられ、基板バイアス電源２６としては、周波数１３．５６ＭＨｚの高周波電源が用いられる。これらのＩＣＰ電源２４および基板バイアス電源２６により、プラズマ放電出力（ＩＣＰソース出力）および基板バイアス電圧が、独立に制御される。符号２７は、ステージ２３上に設置された被処理基板を示す。ここで、ステージ２３は垂直方向（図３中、矢印で示される方向）に移動可能である。また、このステージ２３は温度制御機構を有し、処理中の被処理基板２７の温度を制御することが可能である。
【００４７】
このＩＣＰ高密度プラズマ処理装置においては、プラズマ処理室２１内にＡｒガスなどの不活性ガスを導入し、所定のＩＣＰソース出力を供給することにより、例えば１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満の密度を有するプラズマ２８によりスパッタエッチング処理を行うことが可能である。
【００４８】
この第２の実施形態における成膜前処理は、図２Ａに示す状態の半導体基体１１を、図３に示すＩＣＰ高密度プラズマ処理装置に導入し、ＩＣＰソース出力および基板バイアス電圧を独立に制御しながら、プラズマ発生の初期に、ＩＣＰソース出力を段階的に増加させた後、半導体基体１１に基板バイアス電圧を印加することで、一定のＩＣＰソース出力の下で実質的なスパッタエッチング処理を行う。
【００４９】
具体的には、一例として以下のような条件で、成膜前処理としてのスパッタエッチング処理を行う。すなわち、プロセスガスとしてＡｒガスを用い、第１段階で、Ａｒガスの流量を３０ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を５０℃とし、プラズマ放電用のＩＣＰ電源出力を５００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を０Ｖ（１３．５６ＭＨｚ）として、この状態を３秒間保持する。次に、第２段階で、Ａｒガスの流量を３０ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を５０℃とし、ＩＣＰ電源出力を７５０Ｗ（４５０ｋＨｚ）、基板バイアス電圧を０Ｖ（１３．５６ＭＨｚ）として、この状態を３秒間保持する。次に、第３段階で、Ａｒガスの流量を３０ｓｃｃｍ、圧力を０．１３Ｐａ、ステージ温度を５０℃とし、ＩＣＰ電源出力を１０００Ｗ（４５０ｋＨｚ）、基板バイアス電圧を５０Ｖ（１３．５６ＭＨｚ）として実質的なスパッタエッチング処理を行い、その処理時間を３０秒間とする。
【００５０】
この第２の実施形態によれば、第１の実施形態と同様な効果を得ることができるとともに、次のような効果を併せて得ることができる。
【００５１】
すなわち、この第２の実施形態においては、成膜前処理としてのスパッタエッチング処理を行う際に、ＩＣＰプラズマ発生源を用いて、高密度のプラズマ、具体的には、例えば、１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度で処理を行っていることと、これにより、低圧力雰囲気下での処理が可能となったこととにより、多量に生成したイオン種が散乱されることなく、垂直に半導体基体１１に入射するようになる。このため、Ａｒ+ イオン照射による成膜前処理に必要な加工が、高速かつ効率よく実現できる。
【００５２】
このため、成膜前処理の際に、下地のレジストパターン１５やデバイスへのプロセスダメージを考慮して、基板バイアス電圧を低く設定した条件で処理を行っても、処理速度を損なうことなく、スカム１５ａを除去するための処理時間の短縮を図ることができる。これにより、量産ラインにおけるデバイス製造の歩留りおよび生産性の向上を図ることができる。
【００５３】
以上この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、サンプル構造、プロセス装置、プロセス条件など、発明の主旨を逸脱しない範囲で適宜選択可能であることは言うまでもない。
【００５４】
例えば、上述の第１および第２の実施形態では、成膜前処理に用いる装置として、トライオード型高周波プラズマ処理装置およびＩＣＰ高密度プラズマ処理装置を用いた場合のプロセス例を示したが、それ以外にも、オーソドックスな平行平板型高周波プラズマ処理装置や、ＴＣＰ源、ＥＣＲプラズマ源、ヘリコン波プラズマ源など、ＩＣＰ源以外の高密度プラズマ源を有するプラズマ処理装置を用いることも可能である。
【００５５】
また、はんだ膜成膜に際しての成膜前処理をはんだ膜の成膜とは独立した別の装置で処理するのであれば、この成膜前処理は、真空蒸着による成膜の直前に行われる程その効果は大きい。さらには、成膜前処理室が成膜チェンバーと高真空下で連結されたタイプのマルチチェンバー装置を用いれば、より一層効果的である。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、はんだ膜の成膜前処理工程で高周波電源出力を段階的に増加させて放電プラズマを発生させた後、一定の出力下で実質的なウェハ処理を開始する手法を採ることによって、プラズマ発生時のインピーダンスマッチングが容易にとれるようになり、ウェハ処理数が増加してプラズマ処理室内にレジストパターンからスパッタ除去された有機物が蓄積されてプロセスチェンバーの状態の変化しても、終始安定したプラズマ放電下でのウェハ処理が可能となる。
【００５７】
このため、はんだボールバンプ形成において、はんだの成膜前処理を連続して行った場合でも、従来に比べてプロセス性能が非常に安定化し、製造ラインで再現性の高いウェハ処理を実現できるようになる。
【００５８】
そして、最終的な仕上がり後のはんだボールバンプと下地のバリアメタルとの界面で良好な電気的コンタクトが得られるようになるとともに、下地との密着強度が増し、フリップチップ実装後の製品の信頼性および耐久性の向上を図ることができる。
【００５９】
したがって、この発明は、微細なデザインルールに基づいて設計され、高集積度、高性能、高信頼性を要求される半導体装置の製造に極めて有効である。
【図面の簡単な説明】
【図１】 この発明の第１の実施形態において、成膜前処理の工程に用いられるトライオード型高周波プラズマ処理装置の一例を示す略線図である。
【図２】 この発明を適用した第１の実施形態によるはんだボールバンプの製造工程を示す断面図である。
【図３】 この発明の第２の実施形態において、成膜前処理の工程に用いられるＩＣＰ高密度プラズマ処理装置の一例を示す略線図である。
【図４】 従来のはんだボールバンプの製造工程を示す断面図である。
【符号の説明】
１１・・・半導体基体、１２・・・Ａｌ電極パッド、１３・・・表面保護膜、１４・・・ＢＬＭ膜、１５・・・レジストパターン、１５ａ・・・スカム、１６・・・開口部、１７・・・はんだ膜、１８・・・はんだボールバンプ
Claims (8)
- 基体上にリフトオフ法により金属膜を選択的に形成する際に、上記リフトオフ用のレジストパターンを形成した後、上記金属膜を成膜する前に行われる成膜前処理方法において、
不活性ガス中でプラズマを発生させるためのプラズマ放電出力を段階的に増加させた後、一定のプラズマ放電出力の下で実質的なスパッタエッチング処理を行うようにした
ことを特徴とする成膜前処理方法。 - 上記スパッタエッチング処理を、上記プラズマ放電出力と上記基体へのバイアス電圧とを独立に制御し、上記プラズマ放電出力を段階的に増加させた後上記基体に上記バイアス電圧を印加することにより、上記一定のプラズマ放電出力の下で実質的に行うことを特徴とする請求項１記載の成膜前処理方法。
- 上記スパッタエッチング処理を、１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度で行うことを特徴とする請求項１記載の成膜前処理方法。
- 上記スパッタエッチング処理を、エッチング対象の表面の最高到達温度が５０℃以上１００℃以下となるようにして行うことを特徴とする請求項１記載の成膜前処理方法。
- 基体上にリフトオフ法によりはんだ膜を選択的に形成してはんだボールバンプを形成する際に、上記リフトオフ用のレジストパターンを形成した後、上記はんだ膜を成膜する前に行われる成膜前処理方法において、
不活性ガス中でプラズマを発生させるためのプラズマ放電出力を段階的に増加させた後、一定のプラズマ放電出力の下で実質的なスパッタエッチング処理を行うようにした
ことを特徴とする成膜前処理方法。 - 上記スパッタエッチング処理を、上記プラズマ放電出力と上記基体へのバイアス電圧とを独立に制御し、上記プラズマ放電出力を段階的に増加させた後上記基体に上記バイアス電圧を印加することで、上記一定のプラズマ放電出力の下で実質的に行うことを特徴とする請求項５記載の成膜前処理方法。
- 上記スパッタエッチング処理を、１×１０11ｃｍ-3以上１×１０14ｃｍ-3未満のプラズマ密度で行うことを特徴とする請求項５記載の成膜前処理方法。
- 上記スパッタエッチング処理を、エッチング対象の表面の最高到達温度が５０℃以上１００℃以下となるようにして行うことを特徴とする請求項５記載の成膜前処理方法。
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