JP3580452B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図３（Ａ）〜図４（Ｈ））
発明が解決しようとする課題（図３（Ａ）〜図４（Ｈ））
課題を解決するための手段（図１（Ａ）〜図２（Ｅ）
発明の実施の形態（図１（Ａ）〜図２（Ｅ））
発明の効果
【０００２】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、例えば大口径の半導体ウエハ（以下、半導体ウエハを単にウエハと呼ぶ）から狭電極ピツチのＩＣチツプを形成する場合に適応して好適なものである。
【０００３】
【従来の技術】
従来、例えばフリツプチツプ等のベアチツプ実装用のＩＣチツプにおいては、ウエハと呼ばれる半導体の単結晶板の一面に、所定パターンでエツチング、酸化及び又は不純物注入等の所定処理を施すことにより複数の半導体集積回路（半導体ＩＣ）を形成し、これら各半導体ＩＣの各電極上にバンプと呼ばれる突起電極をそれぞれ形成した後、各半導体ＩＣをそれぞれ個別に切り離すことにより形成されている。
【０００４】
この場合これら切り離す前の各半導体ＩＣの各電極上にはんだバンプを形成するはんだバンプ形成法としては、従来からメタルマスク法と電界めつき法がある。
メタルマスク法は、図３（Ａ）に示すように、ウエハ１に形成された各半導体ＩＣの各電極３にそれぞれ対応させて、図３（Ｂ）のように開口４Ａが設けられたメタルマスク４を用いて行われる。
【０００５】
すなわちメタルマスク法では、まずこのメタルマスク４を各開口４Ａから半導体ＩＣの対応する電極３及びその周辺部がそれぞれ露出するようにウエハ１の一面１Ａ上に治具（図示せず）を用いて密着させる。
次いでこのメタルマスク４の各開口４Ａを介してウエハ１の一面１Ａ上に、例えばスパツタ装置を用いてＴｉ、Ｃｕ及びＡｕなどの金属材をそれぞれ所定の厚みに堆積させることにより各半導体ＩＣの対応する各電極３及びその周辺部上にそれぞれメタルバリア層５を積層形成する。
【０００６】
続いて図３（Ｃ）に示すように、このバリアメタル層５上に例えば蒸着装置を用いてＳｎ及びＰｂ等のはんだ材を蒸着することによりはんだ層６を形成し、この後ウエハ１の一面１Ａ上からメタルマスク４を除去する。
続いて図３（Ｄ）に示すように、各半導体ＩＣの各電極３の周辺部上にそれぞれフラツクス７を塗布し、この後各半導体ＩＣの各電極３上に積層形成された各はんだ層６を加熱溶融した後、ウエハ１の一面１Ａ上に残存するフラツクス７を溶剤を用いて除去する。
【０００７】
これによりウエハ１の各半導体ＩＣの各電極３上にそれぞれ図３（Ｅ）のような球状のはんだバンプ８を形成することができる。
一方電界めつき法においては、例えば図４（Ａ）〜（Ｈ）に示すような手順により行われ、まず図４（Ａ）に示すように、ウエハ１の一面１Ａ上に、例えばスパツタリング法などによりＴｉ、Ｃｕ又はＡｕなどの金属材を堆積させることにより図４（Ｂ）のようにバリアメタル層１０を形成する。
【０００８】
次いでこのバリアメタル層１０上にフオトレジストを塗布することによりレジスト層１１（図４（Ｃ））を形成し、この後このレジスト層１１を所定パターンで露光し、現像することにより、図４（Ｃ）のように各半導体ＩＣの各電極３及びその周辺部と、めつき用取出し電極（図示せず）及びその周辺部とのみがそれぞれ露出するようにレジスト層１１をパターニングする。
続いてめつき用取出し電極をアノード側としてめつき浴中ではんだを電解めつきにより堆積させることにより、図４（Ｄ）のように所定厚のはんだ層１２を形成し、この後図４（Ｅ）のように、このウエハ１の一面１Ａ上からレジスト層１１を剥離液によつて溶解させることにより除去する。
【０００９】
続いて図４（Ｆ）に示すように、ウエハ１の一面１Ａ上に形成されたバリアメタル層１０のうち、各はんだ層１２の直下以外の部分をエツチング液を用いて除去する。
この後ウエハ１の一面１Ａ上に、図４（Ｇ）に示すように、各はんだ層１２を取り囲むようにフラツクス１３をコーテイングした後、これら各はんだ層１２を加熱溶融する。これによりウエハ１に形成された各半導体ＩＣの各電極３上にそれぞれ図４（Ｈ）に示すような球状のはんだバンプ１４を形成することができる。
【００１０】
【発明が解決しようとする課題】
ところで、近年、ＩＣの製造技術が飛躍的に進歩し、ウエハ１枚からのＩＣチツプの収量を増加させるために、大口径のウエハを用いることや、ＩＣチツプ内部の配線幅等を縮小させることによるＩＣチツプ自身の小型化、及びそれに伴うＩＣチツプ上の電極の狭ピツチ化が進んでいる。
この場合このようなＩＣチツプの製造工程で用いられるウエハは、一般的に８〃φ以上のものであり、また各ＩＣチツプの電極間隔も １５０〔μｍ〕を切つている。
【００１１】
ところが上述したような従来のメタルマスク法では、Ｍｏ、Ｃｒ又はステンレスなどからなるメタルマスク４と、ウエハ１との間における熱膨張係数の違いから、例えばスパツタリングにより各半導体ＩＣの各電極３上にバリアメタル層５を形成する際や、このバリアメタル層５上に蒸着法によりはんだ層６を形成する際に、発生する熱によつてメタルマスク４の各開口４Ａと半導体ＩＣの対応する電極３との間に位置ずれが生じることがあり、このため各半導体ＩＣの各電極３上に精度良くバリアメタル層５やはんだ層６（はんだバンプ８）を形成し難い問題があつた。この傾向はウエハ１が大口径化し、半導体ＩＣの電極ピツチが狭くなる程難しくなる問題があつた。
【００１２】
一方上述したような従来のめつき法では、めつき浴中の組成（例えばＰｂ及びＳｎ）の管理が難しく、このため各半導体ＩＣの各電極３上にそれぞれ形成される各はんだバンプ１４間に組成のずれが生じたりする問題がある。また従来のめつき法では、めつきによる各はんだ層１２の形成時にウエハ１の一面１Ａ全面を均一な電界強度に保つことが難しく、このため各半導体ＩＣの各電極３上にそれぞれ形成されるはんだ層１２（及び最終的にこれら各半導体ＩＣの各電極３上にそれぞれ形成されるはんだバンプ１４）の高さにばらつきが生じ易い問題がある。このような各はんだバンプ１４の組成や高さは、ウエハ１が大口径化する程、制御し難い問題があつた。
【００１３】
特にめつき法では、形成される各はんだバンプ１４間での高さのばらつきが大きく、このため各電極３上にめつき法を用いてはんだバンプ１４が形成されたＩＣチツプを配線基板上にマウントする場合に、１チツプ内におけるはんだバンプ１４の高さばらつきのために全てのはんだバンプ１４を配線基板上の対応する電極に接合させ難く、実装した半導体ＩＣと配線基板との間で接続不良が生じ易い問題があつた。
【００１４】
本発明は以上の点を考慮してなされたもので、大口径のウエハから形成される、狭電極ピツチな各半導体チツプの各電極上に位置精度良く、かつ均一な組成で高さのそろつたバンプを形成することのできる半導体装置の製造方法を提案しようとするものである。
【００１５】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、一面に複数の半導体集積回路が形成された半導体ウエハの一面全面上に、フオトレジストからなるレジスト層を形成すると共に当該レジスト層をパターニングすることによりレジスト層に各半導体集積回路の各電極及びその周辺部のみがそれぞれ露出するように複数の開口を形成し、当該レジスト層の各開口をそれぞれ介して半導体ウエハの一面上にバンプ用の金属材を厚みがレジスト層の1.3倍以下となるように蒸着することにより、各半導体集積回路の各電極上にそれぞれ第１のバンプ層を積層形成するとともに、レジスト層上にバンプ用の金属材からなる第２のバンプ層を積層形成し、第１のバンプ層上には貼り付けず、第２のバンプ層上にのみ粘着テープを貼り付けた後、当該粘着テープを引き剥がすことによりレジスト層上から第２のバンプ層を除去し、この後レジスト層を半導体ウエハの一面上から除去した後、第１のバンプ層を加熱溶融して整形するようにして半導体装置を製造するようにした。
【００１６】
このように半導体ウエハの一面に積層形成されたレジスト層を各半導体集積回路の各電極が露出するようにパターニングする場合、半導体集積回路の電極ピツチが狭い場合にも各電極にそれぞれ対応させてレジスト層に位置精度良く狭ピツチで開口を形成できる。この開口精度はウエハ径が大きくなつても変化しない。またこのレジスト層の各開口をそれぞれ介して各半導体集積回路の各電極上にバンプ用の金属材を蒸着する場合、当該半導体集積回路の各電極上に均一な組成でかつ高さのばらつきが少なく第１のバンプ層を形成することができる。
【００１７】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００１８】
図１（Ａ）〜図２（Ｅ）は実施例による半導体装置の製造方法を示すものであり、まずウエハに所定の処理を施すことにより、その一面に複数の半導体ＩＣを形成し（図１（Ａ））、この後ウエハ２０の一面２０Ａ上に、図１（Ｂ）のように各半導体ＩＣの各Ａｌ電極２２のパツド径を制限しながらポリイミド等からなるパツジベーシヨン膜２３を形成する。
【００１９】
次いで図１（Ｃ）に示すように、このウエハ２０の一面２０Ａ上に全面に亘つてＴｉ、Ｃｕ及びＡｕ等の金属材をスパツタリングすることによりバリアメタル層２４を形成する。
この後このバリアメタル層２４上にフオトレジストを塗布することによりレジスト層を形成した後、このレジスト層を、露光し、現像することにより、図１（Ｄ）のように各半導体ＩＣの各Ａｌ電極２２及びその周辺部のみが残るようにパターニングする。
【００２０】
続いて図１（Ｅ）に示すように、ウエハ２０の一面２０Ａ上に形成されたバリアメタル層２４のうち、各半導体ＩＣの各Ａｌ電極２２及びその周辺部上以外のバリアメタル層２４をエツチヤントを用いてエツチングすることにより除去し、この後図１（Ｆ）に示すように、残存するバリアメタル層２４Ａ上の各レジスト層２５をそれぞれ剥離液を用いて除去する。
【００２１】
さらにこの後図１（Ｇ）に示すように、再びパツシベーシヨン膜２３上に高粘度のフオトレジストを塗布することによりレジスト層２６を形成すると共に、この後このレジスト層２６を露光し、現像するようにしてパターニングすることにより、レジスト層２６に各半導体ＩＣの各Ａｌ電極２２及びその周辺部のみがそれぞれ露出するように複数の開口２６Ａを形成する。
【００２２】
続いてこのレジスト層２６の各開口２６Ａをそれぞれ介してＳｎ及びＰｂ等のはんだ材をウエハ２０の一面２０Ａ上に蒸着することにより、図２（Ａ）に示すように、各半導体ＩＣの各電極２２及びその周辺部上にはんだ層２７Ａを形成し、この後図２（Ｂ）に示すように、上述のはんだ材の蒸着工程（図２（Ｂ））時においてレジスト層２６上に形成されたはんだ層２７Ｂ上に粘着テープ３０を貼り付けた後、これを引き剥がす。
【００２３】
この際粘着テープ３０としては、レジスト層２６及びはんだ層２７Ｂ間の密着力よりも粘着力が強いものを用いるようにし、これによりレジスト層２６上に形成されたはんだ層２７Ｂを粘着テープ３０と一緒に剥ぎ取るようにする。従つてこの工程の終了後、ウエハ２０の一面２０Ａ上には、図２（Ｃ）に示すように、レジスト層２６の開口２６Ａ内にのみ（すなわち各半導体ＩＣの各電極２２上にのみ）はんだ層２７Ａが残存する。
さらにこの後図２（Ｄ）に示すように、ウエハ２０の一面２０Ａ上からレジスト層２６を剥離液を用いて除去する。因に、このような方法により各半導体ＩＣの各Ａｌ電極２２上に形成されたはんだ層２７Ａの組成は、蒸着時におけるＰｂ及びＳｎの蒸気圧の違いにより、上層にＳｎ成分が多くなつている。
【００２４】
この後このはんだ層２７Ａの表面にフラツクスをコーテイングし、当該はんだ層２７Ａを加熱溶融し、球状に整形した後、フラツクスを洗浄液を使用し除去する。これにより図２（Ｅ）に示すように、各半導体ＩＣの各Ａｌ電極２２上にそれぞれ球形状のはんだバンプ３１を形成することができる。
さらにこの後このウエハ２０を、各半導体ＩＣをそれぞれ個別に切り離すように分割する。これにより各Ａｌ電極２２上にそれぞれ球形状のはんだバンプ３１が形成されてなるＩＣチツプを得ることができる。
【００２５】
ここでこの実施例の場合、はんだ材の蒸着工程（図２（Ａ））では、はんだ層２７Ａ、２８Ｂの厚みがレジスト層２６の厚みの １．３倍以下になるようにはんだ層２７Ａ、２８Ｂを形成するようにする。
これは実験的に、はんだ層２７Ａ、２７Ｂの厚みがレジスト層２６の厚みの１．３ 倍以上になると、レジスト層２６の開口２６Ａ内に形成されたはんだ層２７Ａの一部も粘着テープ３０に粘着し、これらが当該粘着テープ３０と一緒にウエハ２０の一面２０Ａ上から剥がれることによりＡｌ電極２２上にはんだバンプ３１が形成されないおそれがあるためである。
【００２６】
従つてはんだ材の蒸着工程（図２（Ａ））において、上述のようにはんだ層２７Ａ、２７Ｂの厚みがレジスト層２６の厚みの １．３倍以下となるように制御することにより、このようなはんだバンプ３１の欠落を未然に防止することができる。
【００２７】
以上の構成において、この実施例では、各半導体ＩＣの各電極２２上に形成された各バリアメタル層２４Ａ上にはんだ層２７Ａを形成する工程（図１（Ｇ）〜図２（Ｄ））を、パツシベーシヨン膜２３上にフオトレジストを塗布することによりレジスト層２６を形成すると共に、当該レジスト層２６を、各半導体ＩＣの各電極２２及びその周辺部がそれぞれ露出する開口２６Ａを有するようにパターニングした後、このレジスト層２６をマスクとして各半導体ＩＣの各Ａｌ電極２２上に形成された各バリアメタル層２４Ａ上にはんだを蒸着することにより行う。
【００２８】
従つてこの方法では、はんだ材の蒸着工程（図２（Ａ））においてマスクとなるレジスト層２６を通常のフオトプロセスを用いてパターニングしている分、各開口２６Ａを狭いピツチで位置精度良く形成できる。またこの精度はウエハ２０の径が大きくなつても変化しないため、ウエハ２０が大口径でかつ各半導体ＩＣが狭電極ピツチである場合にもこれら各半導体ＩＣの各電極２２にそれぞれ対応させて精度良くはんだ層２６の開口２６Ａを形成することができる。
【００２９】
さらにこの方法では、このようにして形成されたレジスト層２６の各開口２６Ａをそれぞれ介して各半導体ＩＣの各電極２２上にはんだ層２７Ａを形成する際に蒸着法を用いるため、これら各電極２２上に均一な組成でかつ高さのばらつきが少なくはんだ層２７Ａ（及びはんだバンプ３１）を形成することができる。
【００３０】
従つてこの実施例のような半導体装置の製造方法を用いることによつて、１枚のウエハ２０あたりのＩＣチツプの収量を増加させ得ると共に、その分コストも低減させることができ、かつ各半導体ＩＣの各電極２２上に高さのばらつきが少なくはんだ層２７Ａ（及びはんだバンプ３１）を形成し得る分、このＩＣチツプを配線基板に実装する際の当該ＩＣチツプと配線基板との間の接続不良を低減できる。
【００３１】
以上の構成によれば、ウエハ２０の一面２０Ａ上に成膜されたパツシベーシヨン膜２３上にフオトレジストを塗布することによりレジスト層２６を形成し、当該レジスト層２６を露光し、現像することによつて当該レジスト層２６に各半導体ＩＣの各電極２２にそれぞれ対応させて開口２６Ａを形成すると共に、このレジトス層２６の各開口２６Ａをそれぞれ介して露出する各半導体ＩＣの各電極２２上に蒸着法によりはんだ材を蒸着するようにしてはんだ層２７Ａを形成するようにしたことにより、ウエハ２０の口径に関わりなくレジスト層２６の各開口２６Ａを精度良く形成し得ると共に各半導体ＩＣの各電極２２上に均一な組成で高さのばらつきが少なくはんだ層２７Ａを形成することができ、かくして大口径なウエハから形成される、狭電極ピツチの各半導体ＩＣの各電極上に位置精度良く、かつ均一な組成で高さのそろつたはんだバンプを形成することができる半導体装置の製造方法を実現できる。
【００３２】
なお上述の実施例においては、本発明をウエハ２０に形成された各半導体ＩＣの各電極２２上にはんだバンプ３１を形成する際に適用するようにした場合について述べたが、本発明はこれに限らず、各半導体ＩＣの各電極２２上にはんだ材以外のバンプ用の金属材からなるバンプを形成する場合にも適用して好適なものである。
【００３３】
また上述の実施例においては、レジスト層２６上に形成された各はんだ層２７Ｂを除去する際、粘着テープ３０を利用するようにした場合について述べたが、本発明はこれに限らず、この他種々の方法を適用できる。この場合はんだ材の蒸着工程（図２（Ａ））では、必要に応じてはんだ層２７Ａ、２７Ｂの厚みがレジスト層２６の厚みの1.3倍以上となるように制御しても良い。
【００３４】
【発明の効果】
上述のように本発明によれば、一面に複数の半導体集積回路が形成された半導体ウエハの一面全面上に、フオトレジストからなるレジスト層を形成すると共に当該レジスト層をパターニングすることによりレジスト層に各半導体集積回路の各電極及びその周辺部のみがそれぞれ露出するように複数の開口を形成し、当該レジスト層の各開口をそれぞれ介して半導体ウエハの一面上にバンプ用の金属材を厚みがレジスト層の1.3倍以下となるように蒸着することにより、各半導体集積回路の各電極上にそれぞれ第１のバンプ層を積層形成するとともに、レジスト層上にバンプ用の金属材からなる第２のバンプ層を積層形成し、第１のバンプ層上には貼り付けず、第２のバンプ層上にのみ粘着テープを貼り付けた後、当該粘着テープを引き剥がすことによりレジスト層上から第２のバンプ層を除去し、この後レジスト層を半導体ウエハの一面上から除去した後、第１のバンプ層を加熱溶融して整形するようにして半導体装置を製造するようにしたことにより、半導体ウエハの口径に関わりなくかつ半導体集積回路の電極ピツチが狭い場合にも各電極にそれぞれ対応させて位置精度良くレジスト層に開口を形成できると共に、このレジスト層の各開口をそれぞれ介して各半導体集積回路の各電極上にバンプ用の金属材を均一な組成でかつ高さのばらつきが少なく供給することができ、かくして大口径なウエハから形成される狭電極ピツチの半導体チツプの各電極上に位置精度良く、かつ均一な組成で高さのそろつたバンプを形成することができる半導体装置の製造方法を実現できる。
【図面の簡単な説明】
【図１】実施例による半導体製造方法に適用するはんだバンプ形成方法の説明に供する断面図である。
【図２】実施例による半導体製造方法に適用するはんだバンプ形成方法の説明に供する断面図である。
【図３】従来のメタルマスク法によるはんだバンプの形成工程を示す断面図である。
【図４】従来のめつき法によるはんだバンプの形成工程を示す断面図である。
【符号の説明】
２０……ウエハ、２０Ａ、２１Ａ……一面、２１……半導体ＩＣ、２２……電極、２３……パツシベーシヨン膜、２４、２４Ａ……バリアメタル層、２５、２６……レジスト層、２７Ａ、２７Ｂ……はんだ層、３０……粘着テープ、３１……はんだバンプ。
【目次】
以下の順序で本発明を説明する。
発明の属する技術分野
従来の技術（図３（Ａ）〜図４（Ｈ））
発明が解決しようとする課題（図３（Ａ）〜図４（Ｈ））
課題を解決するための手段（図１（Ａ）〜図２（Ｅ）
発明の実施の形態（図１（Ａ）〜図２（Ｅ））
発明の効果
【０００２】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、例えば大口径の半導体ウエハ（以下、半導体ウエハを単にウエハと呼ぶ）から狭電極ピツチのＩＣチツプを形成する場合に適応して好適なものである。
【０００３】
【従来の技術】
従来、例えばフリツプチツプ等のベアチツプ実装用のＩＣチツプにおいては、ウエハと呼ばれる半導体の単結晶板の一面に、所定パターンでエツチング、酸化及び又は不純物注入等の所定処理を施すことにより複数の半導体集積回路（半導体ＩＣ）を形成し、これら各半導体ＩＣの各電極上にバンプと呼ばれる突起電極をそれぞれ形成した後、各半導体ＩＣをそれぞれ個別に切り離すことにより形成されている。
【０００４】
この場合これら切り離す前の各半導体ＩＣの各電極上にはんだバンプを形成するはんだバンプ形成法としては、従来からメタルマスク法と電界めつき法がある。
メタルマスク法は、図３（Ａ）に示すように、ウエハ１に形成された各半導体ＩＣの各電極３にそれぞれ対応させて、図３（Ｂ）のように開口４Ａが設けられたメタルマスク４を用いて行われる。
【０００５】
すなわちメタルマスク法では、まずこのメタルマスク４を各開口４Ａから半導体ＩＣの対応する電極３及びその周辺部がそれぞれ露出するようにウエハ１の一面１Ａ上に治具（図示せず）を用いて密着させる。
次いでこのメタルマスク４の各開口４Ａを介してウエハ１の一面１Ａ上に、例えばスパツタ装置を用いてＴｉ、Ｃｕ及びＡｕなどの金属材をそれぞれ所定の厚みに堆積させることにより各半導体ＩＣの対応する各電極３及びその周辺部上にそれぞれメタルバリア層５を積層形成する。
【０００６】
続いて図３（Ｃ）に示すように、このバリアメタル層５上に例えば蒸着装置を用いてＳｎ及びＰｂ等のはんだ材を蒸着することによりはんだ層６を形成し、この後ウエハ１の一面１Ａ上からメタルマスク４を除去する。
続いて図３（Ｄ）に示すように、各半導体ＩＣの各電極３の周辺部上にそれぞれフラツクス７を塗布し、この後各半導体ＩＣの各電極３上に積層形成された各はんだ層６を加熱溶融した後、ウエハ１の一面１Ａ上に残存するフラツクス７を溶剤を用いて除去する。
【０００７】
これによりウエハ１の各半導体ＩＣの各電極３上にそれぞれ図３（Ｅ）のような球状のはんだバンプ８を形成することができる。
一方電界めつき法においては、例えば図４（Ａ）〜（Ｈ）に示すような手順により行われ、まず図４（Ａ）に示すように、ウエハ１の一面１Ａ上に、例えばスパツタリング法などによりＴｉ、Ｃｕ又はＡｕなどの金属材を堆積させることにより図４（Ｂ）のようにバリアメタル層１０を形成する。
【０００８】
次いでこのバリアメタル層１０上にフオトレジストを塗布することによりレジスト層１１（図４（Ｃ））を形成し、この後このレジスト層１１を所定パターンで露光し、現像することにより、図４（Ｃ）のように各半導体ＩＣの各電極３及びその周辺部と、めつき用取出し電極（図示せず）及びその周辺部とのみがそれぞれ露出するようにレジスト層１１をパターニングする。
続いてめつき用取出し電極をアノード側としてめつき浴中ではんだを電解めつきにより堆積させることにより、図４（Ｄ）のように所定厚のはんだ層１２を形成し、この後図４（Ｅ）のように、このウエハ１の一面１Ａ上からレジスト層１１を剥離液によつて溶解させることにより除去する。
【０００９】
続いて図４（Ｆ）に示すように、ウエハ１の一面１Ａ上に形成されたバリアメタル層１０のうち、各はんだ層１２の直下以外の部分をエツチング液を用いて除去する。
この後ウエハ１の一面１Ａ上に、図４（Ｇ）に示すように、各はんだ層１２を取り囲むようにフラツクス１３をコーテイングした後、これら各はんだ層１２を加熱溶融する。これによりウエハ１に形成された各半導体ＩＣの各電極３上にそれぞれ図４（Ｈ）に示すような球状のはんだバンプ１４を形成することができる。
【００１０】
【発明が解決しようとする課題】
ところで、近年、ＩＣの製造技術が飛躍的に進歩し、ウエハ１枚からのＩＣチツプの収量を増加させるために、大口径のウエハを用いることや、ＩＣチツプ内部の配線幅等を縮小させることによるＩＣチツプ自身の小型化、及びそれに伴うＩＣチツプ上の電極の狭ピツチ化が進んでいる。
この場合このようなＩＣチツプの製造工程で用いられるウエハは、一般的に８〃φ以上のものであり、また各ＩＣチツプの電極間隔も １５０〔μｍ〕を切つている。
【００１１】
ところが上述したような従来のメタルマスク法では、Ｍｏ、Ｃｒ又はステンレスなどからなるメタルマスク４と、ウエハ１との間における熱膨張係数の違いから、例えばスパツタリングにより各半導体ＩＣの各電極３上にバリアメタル層５を形成する際や、このバリアメタル層５上に蒸着法によりはんだ層６を形成する際に、発生する熱によつてメタルマスク４の各開口４Ａと半導体ＩＣの対応する電極３との間に位置ずれが生じることがあり、このため各半導体ＩＣの各電極３上に精度良くバリアメタル層５やはんだ層６（はんだバンプ８）を形成し難い問題があつた。この傾向はウエハ１が大口径化し、半導体ＩＣの電極ピツチが狭くなる程難しくなる問題があつた。
【００１２】
一方上述したような従来のめつき法では、めつき浴中の組成（例えばＰｂ及びＳｎ）の管理が難しく、このため各半導体ＩＣの各電極３上にそれぞれ形成される各はんだバンプ１４間に組成のずれが生じたりする問題がある。また従来のめつき法では、めつきによる各はんだ層１２の形成時にウエハ１の一面１Ａ全面を均一な電界強度に保つことが難しく、このため各半導体ＩＣの各電極３上にそれぞれ形成されるはんだ層１２（及び最終的にこれら各半導体ＩＣの各電極３上にそれぞれ形成されるはんだバンプ１４）の高さにばらつきが生じ易い問題がある。このような各はんだバンプ１４の組成や高さは、ウエハ１が大口径化する程、制御し難い問題があつた。
【００１３】
特にめつき法では、形成される各はんだバンプ１４間での高さのばらつきが大きく、このため各電極３上にめつき法を用いてはんだバンプ１４が形成されたＩＣチツプを配線基板上にマウントする場合に、１チツプ内におけるはんだバンプ１４の高さばらつきのために全てのはんだバンプ１４を配線基板上の対応する電極に接合させ難く、実装した半導体ＩＣと配線基板との間で接続不良が生じ易い問題があつた。
【００１４】
本発明は以上の点を考慮してなされたもので、大口径のウエハから形成される、狭電極ピツチな各半導体チツプの各電極上に位置精度良く、かつ均一な組成で高さのそろつたバンプを形成することのできる半導体装置の製造方法を提案しようとするものである。
【００１５】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、一面に複数の半導体集積回路が形成された半導体ウエハの一面全面上に、フオトレジストからなるレジスト層を形成すると共に当該レジスト層をパターニングすることによりレジスト層に各半導体集積回路の各電極及びその周辺部のみがそれぞれ露出するように複数の開口を形成し、当該レジスト層の各開口をそれぞれ介して半導体ウエハの一面上にバンプ用の金属材を厚みがレジスト層の1.3倍以下となるように蒸着することにより、各半導体集積回路の各電極上にそれぞれ第１のバンプ層を積層形成するとともに、レジスト層上にバンプ用の金属材からなる第２のバンプ層を積層形成し、第１のバンプ層上には貼り付けず、第２のバンプ層上にのみ粘着テープを貼り付けた後、当該粘着テープを引き剥がすことによりレジスト層上から第２のバンプ層を除去し、この後レジスト層を半導体ウエハの一面上から除去した後、第１のバンプ層を加熱溶融して整形するようにして半導体装置を製造するようにした。
【００１６】
このように半導体ウエハの一面に積層形成されたレジスト層を各半導体集積回路の各電極が露出するようにパターニングする場合、半導体集積回路の電極ピツチが狭い場合にも各電極にそれぞれ対応させてレジスト層に位置精度良く狭ピツチで開口を形成できる。この開口精度はウエハ径が大きくなつても変化しない。またこのレジスト層の各開口をそれぞれ介して各半導体集積回路の各電極上にバンプ用の金属材を蒸着する場合、当該半導体集積回路の各電極上に均一な組成でかつ高さのばらつきが少なく第１のバンプ層を形成することができる。
【００１７】
【発明の実施の形態】
以下図面について、本発明の一実施例を詳述する。
【００１８】
図１（Ａ）〜図２（Ｅ）は実施例による半導体装置の製造方法を示すものであり、まずウエハに所定の処理を施すことにより、その一面に複数の半導体ＩＣを形成し（図１（Ａ））、この後ウエハ２０の一面２０Ａ上に、図１（Ｂ）のように各半導体ＩＣの各Ａｌ電極２２のパツド径を制限しながらポリイミド等からなるパツジベーシヨン膜２３を形成する。
【００１９】
次いで図１（Ｃ）に示すように、このウエハ２０の一面２０Ａ上に全面に亘つてＴｉ、Ｃｕ及びＡｕ等の金属材をスパツタリングすることによりバリアメタル層２４を形成する。
この後このバリアメタル層２４上にフオトレジストを塗布することによりレジスト層を形成した後、このレジスト層を、露光し、現像することにより、図１（Ｄ）のように各半導体ＩＣの各Ａｌ電極２２及びその周辺部のみが残るようにパターニングする。
【００２０】
続いて図１（Ｅ）に示すように、ウエハ２０の一面２０Ａ上に形成されたバリアメタル層２４のうち、各半導体ＩＣの各Ａｌ電極２２及びその周辺部上以外のバリアメタル層２４をエツチヤントを用いてエツチングすることにより除去し、この後図１（Ｆ）に示すように、残存するバリアメタル層２４Ａ上の各レジスト層２５をそれぞれ剥離液を用いて除去する。
【００２１】
さらにこの後図１（Ｇ）に示すように、再びパツシベーシヨン膜２３上に高粘度のフオトレジストを塗布することによりレジスト層２６を形成すると共に、この後このレジスト層２６を露光し、現像するようにしてパターニングすることにより、レジスト層２６に各半導体ＩＣの各Ａｌ電極２２及びその周辺部のみがそれぞれ露出するように複数の開口２６Ａを形成する。
【００２２】
続いてこのレジスト層２６の各開口２６Ａをそれぞれ介してＳｎ及びＰｂ等のはんだ材をウエハ２０の一面２０Ａ上に蒸着することにより、図２（Ａ）に示すように、各半導体ＩＣの各電極２２及びその周辺部上にはんだ層２７Ａを形成し、この後図２（Ｂ）に示すように、上述のはんだ材の蒸着工程（図２（Ｂ））時においてレジスト層２６上に形成されたはんだ層２７Ｂ上に粘着テープ３０を貼り付けた後、これを引き剥がす。
【００２３】
この際粘着テープ３０としては、レジスト層２６及びはんだ層２７Ｂ間の密着力よりも粘着力が強いものを用いるようにし、これによりレジスト層２６上に形成されたはんだ層２７Ｂを粘着テープ３０と一緒に剥ぎ取るようにする。従つてこの工程の終了後、ウエハ２０の一面２０Ａ上には、図２（Ｃ）に示すように、レジスト層２６の開口２６Ａ内にのみ（すなわち各半導体ＩＣの各電極２２上にのみ）はんだ層２７Ａが残存する。
さらにこの後図２（Ｄ）に示すように、ウエハ２０の一面２０Ａ上からレジスト層２６を剥離液を用いて除去する。因に、このような方法により各半導体ＩＣの各Ａｌ電極２２上に形成されたはんだ層２７Ａの組成は、蒸着時におけるＰｂ及びＳｎの蒸気圧の違いにより、上層にＳｎ成分が多くなつている。
【００２４】
この後このはんだ層２７Ａの表面にフラツクスをコーテイングし、当該はんだ層２７Ａを加熱溶融し、球状に整形した後、フラツクスを洗浄液を使用し除去する。これにより図２（Ｅ）に示すように、各半導体ＩＣの各Ａｌ電極２２上にそれぞれ球形状のはんだバンプ３１を形成することができる。
さらにこの後このウエハ２０を、各半導体ＩＣをそれぞれ個別に切り離すように分割する。これにより各Ａｌ電極２２上にそれぞれ球形状のはんだバンプ３１が形成されてなるＩＣチツプを得ることができる。
【００２５】
ここでこの実施例の場合、はんだ材の蒸着工程（図２（Ａ））では、はんだ層２７Ａ、２８Ｂの厚みがレジスト層２６の厚みの １．３倍以下になるようにはんだ層２７Ａ、２８Ｂを形成するようにする。
これは実験的に、はんだ層２７Ａ、２７Ｂの厚みがレジスト層２６の厚みの１．３ 倍以上になると、レジスト層２６の開口２６Ａ内に形成されたはんだ層２７Ａの一部も粘着テープ３０に粘着し、これらが当該粘着テープ３０と一緒にウエハ２０の一面２０Ａ上から剥がれることによりＡｌ電極２２上にはんだバンプ３１が形成されないおそれがあるためである。
【００２６】
従つてはんだ材の蒸着工程（図２（Ａ））において、上述のようにはんだ層２７Ａ、２７Ｂの厚みがレジスト層２６の厚みの １．３倍以下となるように制御することにより、このようなはんだバンプ３１の欠落を未然に防止することができる。
【００２７】
以上の構成において、この実施例では、各半導体ＩＣの各電極２２上に形成された各バリアメタル層２４Ａ上にはんだ層２７Ａを形成する工程（図１（Ｇ）〜図２（Ｄ））を、パツシベーシヨン膜２３上にフオトレジストを塗布することによりレジスト層２６を形成すると共に、当該レジスト層２６を、各半導体ＩＣの各電極２２及びその周辺部がそれぞれ露出する開口２６Ａを有するようにパターニングした後、このレジスト層２６をマスクとして各半導体ＩＣの各Ａｌ電極２２上に形成された各バリアメタル層２４Ａ上にはんだを蒸着することにより行う。
【００２８】
従つてこの方法では、はんだ材の蒸着工程（図２（Ａ））においてマスクとなるレジスト層２６を通常のフオトプロセスを用いてパターニングしている分、各開口２６Ａを狭いピツチで位置精度良く形成できる。またこの精度はウエハ２０の径が大きくなつても変化しないため、ウエハ２０が大口径でかつ各半導体ＩＣが狭電極ピツチである場合にもこれら各半導体ＩＣの各電極２２にそれぞれ対応させて精度良くはんだ層２６の開口２６Ａを形成することができる。
【００２９】
さらにこの方法では、このようにして形成されたレジスト層２６の各開口２６Ａをそれぞれ介して各半導体ＩＣの各電極２２上にはんだ層２７Ａを形成する際に蒸着法を用いるため、これら各電極２２上に均一な組成でかつ高さのばらつきが少なくはんだ層２７Ａ（及びはんだバンプ３１）を形成することができる。
【００３０】
従つてこの実施例のような半導体装置の製造方法を用いることによつて、１枚のウエハ２０あたりのＩＣチツプの収量を増加させ得ると共に、その分コストも低減させることができ、かつ各半導体ＩＣの各電極２２上に高さのばらつきが少なくはんだ層２７Ａ（及びはんだバンプ３１）を形成し得る分、このＩＣチツプを配線基板に実装する際の当該ＩＣチツプと配線基板との間の接続不良を低減できる。
【００３１】
以上の構成によれば、ウエハ２０の一面２０Ａ上に成膜されたパツシベーシヨン膜２３上にフオトレジストを塗布することによりレジスト層２６を形成し、当該レジスト層２６を露光し、現像することによつて当該レジスト層２６に各半導体ＩＣの各電極２２にそれぞれ対応させて開口２６Ａを形成すると共に、このレジトス層２６の各開口２６Ａをそれぞれ介して露出する各半導体ＩＣの各電極２２上に蒸着法によりはんだ材を蒸着するようにしてはんだ層２７Ａを形成するようにしたことにより、ウエハ２０の口径に関わりなくレジスト層２６の各開口２６Ａを精度良く形成し得ると共に各半導体ＩＣの各電極２２上に均一な組成で高さのばらつきが少なくはんだ層２７Ａを形成することができ、かくして大口径なウエハから形成される、狭電極ピツチの各半導体ＩＣの各電極上に位置精度良く、かつ均一な組成で高さのそろつたはんだバンプを形成することができる半導体装置の製造方法を実現できる。
【００３２】
なお上述の実施例においては、本発明をウエハ２０に形成された各半導体ＩＣの各電極２２上にはんだバンプ３１を形成する際に適用するようにした場合について述べたが、本発明はこれに限らず、各半導体ＩＣの各電極２２上にはんだ材以外のバンプ用の金属材からなるバンプを形成する場合にも適用して好適なものである。
【００３３】
また上述の実施例においては、レジスト層２６上に形成された各はんだ層２７Ｂを除去する際、粘着テープ３０を利用するようにした場合について述べたが、本発明はこれに限らず、この他種々の方法を適用できる。この場合はんだ材の蒸着工程（図２（Ａ））では、必要に応じてはんだ層２７Ａ、２７Ｂの厚みがレジスト層２６の厚みの1.3倍以上となるように制御しても良い。
【００３４】
【発明の効果】
上述のように本発明によれば、一面に複数の半導体集積回路が形成された半導体ウエハの一面全面上に、フオトレジストからなるレジスト層を形成すると共に当該レジスト層をパターニングすることによりレジスト層に各半導体集積回路の各電極及びその周辺部のみがそれぞれ露出するように複数の開口を形成し、当該レジスト層の各開口をそれぞれ介して半導体ウエハの一面上にバンプ用の金属材を厚みがレジスト層の1.3倍以下となるように蒸着することにより、各半導体集積回路の各電極上にそれぞれ第１のバンプ層を積層形成するとともに、レジスト層上にバンプ用の金属材からなる第２のバンプ層を積層形成し、第１のバンプ層上には貼り付けず、第２のバンプ層上にのみ粘着テープを貼り付けた後、当該粘着テープを引き剥がすことによりレジスト層上から第２のバンプ層を除去し、この後レジスト層を半導体ウエハの一面上から除去した後、第１のバンプ層を加熱溶融して整形するようにして半導体装置を製造するようにしたことにより、半導体ウエハの口径に関わりなくかつ半導体集積回路の電極ピツチが狭い場合にも各電極にそれぞれ対応させて位置精度良くレジスト層に開口を形成できると共に、このレジスト層の各開口をそれぞれ介して各半導体集積回路の各電極上にバンプ用の金属材を均一な組成でかつ高さのばらつきが少なく供給することができ、かくして大口径なウエハから形成される狭電極ピツチの半導体チツプの各電極上に位置精度良く、かつ均一な組成で高さのそろつたバンプを形成することができる半導体装置の製造方法を実現できる。
【図面の簡単な説明】
【図１】実施例による半導体製造方法に適用するはんだバンプ形成方法の説明に供する断面図である。
【図２】実施例による半導体製造方法に適用するはんだバンプ形成方法の説明に供する断面図である。
【図３】従来のメタルマスク法によるはんだバンプの形成工程を示す断面図である。
【図４】従来のめつき法によるはんだバンプの形成工程を示す断面図である。
【符号の説明】
２０……ウエハ、２０Ａ、２１Ａ……一面、２１……半導体ＩＣ、２２……電極、２３……パツシベーシヨン膜、２４、２４Ａ……バリアメタル層、２５、２６……レジスト層、２７Ａ、２７Ｂ……はんだ層、３０……粘着テープ、３１……はんだバンプ。
Claims (1)
- 半導体ウエハに所定の処理を施すことによりその一面に複数の半導体集積回路を形成する第１の工程と、
上記半導体ウエハの上記一面全面上にフオトレジストを塗布することによりレジスト層を積層形成すると共に、当該レジスト層をパターニングすることにより上記レジスト層に各上記半導体集積回路の各電極及びその周辺部のみがそれぞれ露出するように複数の開口を形成する第２の工程と、
上記レジスト層の各上記開口をそれぞれ介して上記半導体ウエハの上記一面上にバンプ用の金属材を厚みが上記レジスト層の1.3倍以下となるように蒸着することにより、各上記半導体集積回路の各上記電極上にそれぞれ第１のバンプ層を積層形成すると共に、上記レジスト層上に上記金属材からなる第２のバンプ層を積層形成する第３の工程と、
上記第１のバンプ層上には貼り付けず、上記第２のバンプ層上にのみ粘着テープを貼り付けた後、当該粘着テープを引き剥がすことにより上記レジスト層上から上記第２のバンプ層を除去する第４の工程と、
上記レジスト層を上記半導体ウエハの上記一面上から除去する第５の工程と、
各上記半導体集積回路の各上記電極上にそれぞれ積層形成された上記第１のバンプ層を加熱溶融して整形する第６の工程と
を具えることを特徴とする半導体装置の製造方法。
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- 1995-09-12 JP JP26072895A patent/JP3580452B2/ja not_active Expired - Fee Related
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