JP3362574B2 - バリアメタルの形成方法 - Google Patents
バリアメタルの形成方法Info
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
方法に関し、詳しくはフリップチップICに半田ボール
バンプを形成するためのバリアメタルの形成方法に関す
る。
ためには、部品実装密度を如何に向上させるかが重要な
ポイントとなる。こと半導体ICに関しても、従来のパ
ッケージ実装の代替えとして、LSIベアチップを直接
プリント基板にマウントするフリップチップ等高密度実
装技術の開発が世の中で盛んに行なわれている。フリッ
プチップ実装法には、Auスタッドバンプ法や半田ボー
ルバンプ法等いくつかの手段があるが、いずれの場合も
半導体ICのAl電極パッドとバンプ材料との間には、
密着性向上と相互拡散防止等を目的にバリアメタルが使
われる。半田ボールバンプの場合、このバリアメタルが
バンプの仕上がり形状を左右することから、BLM(B
all Limitting Metal)と通常呼ば
れている。
は、Cr、Cu、Auの三層構造が最も一般的である。
このうち、下層のCr膜はAl電極パッドとの密着層と
して、Cu膜は半田の拡散防止層として、そして上層の
Au膜はCuの酸化防止膜として、各々作用する。
にパターンニングした後、半田(Pb、Sn)を成膜
し、熱処理を加えてはんだを溶融することで、最終的に
ボールバンプを形成する。その概略プロセスとして、半
田のパターン形成を真空蒸着とフォトレジストのリフト
オフを用いて行なった場合の一例を図5に示す。
等の半導体基体1上にAl等の電極パッド2をスパッタ
やエッチングを用いて形成し、ポリイミドやシリコン窒
化膜等によって表面保護膜3を全面に被覆した後、電極
パッド2上に開口部5を形成して、前述したBLM膜4
と称せられるCr、Cu、Au等から成る金属多層膜4
(BLM膜)を形成する(図5(a)参照)。さらに、
BLM膜4の上に、開口部5を有するフォトレジスト膜
6を形成し(図5(b)参照)、ウェハ12全面に半田
蒸着膜13を成膜して(図5(c)参照)、レジストリ
フトオフによるパターンニングを行った後(図5
(d))参照)、熱処理によってはんだを溶融させるこ
とで、最終的に図5(e)に示す様な、半田ボールバン
プ14が形成される。
れるまでのプロセスの概要をフォトレジストのリフトオ
フを用いた場合を例に図6を用いて説明する。まず、図
6(a)に示される様に、半導体基体1のAl電極パッ
ド2上にポリイミドまたはシリコン窒化膜等の表面保護
膜3を形成し、所定の寸法に開口部5を開口した後、更
にその上層にフォトレジスト膜6を表面保護膜3よりも
大きな開口径でパターニングする。
置にセットし、RFプラズマによる成膜前処理を行なう
ことにより、フォトレジスト膜6の開口端をオーバーハ
ング状に変形する(図6(b)参照)。そして引き続
き、Cr、Cu、Au等から成る金属多層膜4(BLM
膜)を連続成膜する。この結果、図6(c)に示す様
に、オーバーハング状に形状制御された下地レジストパ
ターンの側壁面には、金属膜が成膜されることなく、B
LM膜4はAl電極パッド2上の開口部とフォトレジス
ト膜6上とで分断される。
ト剥離液に浸して加熱揺動処理を行なうと、図6(d)
に示される様に、フォトレジスト膜6上に成膜された不
要なBLM膜4は、レジスト剥離と同時にリフトオフさ
れ、開口部5の所定の場所へBLM膜4のパターンが形
成される。
置されたAl電極パッド上に半田バンプを形成すること
が主流であった。しかしながら、デバイスの微細化が進
み、Al電極パッドの隣接距離(ピッチ)が益々縮小化
されている今後のLSIチップでは、従来通りにバンプ
を形成することができなくなってくる。すなわち、接合
強度の信頼性確保の点からバンプ径は縮小化できないの
で隣接バンプの接触を避けるためには、Al電極パッド
以外の場所にバンプを形成することが必要となり、そう
するとAl電極パッドから新たなバンプ形成位置までの
間で何らかの再配線を行なわなければならない(図7参
照)。この再配線をBLM膜で行なうことができれば、
フォトレジストのマスクパターンを変更するだけで、工
程増加を伴うことなく従来プロセスをそのまま利用でき
るため、コスト的にも都合が良い。
きの大きな問題として、BLMパターン形成時のリフト
オフ不良が多く発生する様になった。これは、従来のB
LMパターンがAl電極パッドに単純な円を開口するも
のであったのに対して、再配線を行なう場合には当然な
がら、円に配線ラインが接続した形(曲線部と直線部と
が混在する)となり、このパターン形状の変更が不良を
招く原因となっている。
り、BLMの成膜前処理の際に再配線部のフォトレジス
ト開口端が直線部全体で適度な形のオーバーハング状に
変形されず、レジストの変形が不充分な場所でパターン
側壁部にもメタルが成膜されてしまい、そこからレジス
ト剥離液の浸透が充分に進まない等の影響で、BLM膜
のリフトオフ残りが多量に発生するのである。こうした
背景から、本発明は上記課題を解決できる新規なバリア
メタル(BLM膜)の形成方法を提供することを目的と
する。
めに、請求項1の発明に係るバリアメタルの形成方法は
半導体基体に設けたAl電極パッド上に表面保護膜を形
成し、表面保護膜に開口部を開口し、表面保護膜上にフ
ォトレジスト膜を設け、フォトレジスト膜に開口部より
大きい径の開口部を設け、フォトレジスト膜上及びAl
電極パッド上にバリアメタルを分断された状態に成膜
し、前記工程を経たウェハ全面を覆う形で粘着剤層を有
するラミネートテープを貼り、ラミネートテープを引き
剥がすことにより、フォトレジスト膜上のバリアメタル
を剥離除去するとともにフォトレジスト膜を残し、レジ
スト剥離液に浸してフォトレジスト膜を剥離するととも
にバリアメタルの残渣を除去する工程より成る構成と
し、ラミネートテープの貼着と剥離によってフォトレジ
スト膜上のバリアメタルを除去する。
方法は、半導体基体に設けたAl電極パッド上に表面保
護膜を形成し、表面保護膜に開口部を開口し、表面保護
膜上にフォトレジスト膜を設け、フォトレジスト膜に開
口部より大きい径の開口部を設け、フォトレジスト膜上
及びAl電極パッド上にバリアメタルを分断された状態
に成膜し、前記工程を経たウェハ全面に化学的機械研磨
を施すことにより、フォトレジスト膜上のバリアメタル
を研磨除去するとともにフォトレジスト膜を残し、レジ
スト剥離液に浸してフォトレジスト膜を剥離するととも
にバリアメタルの残渣を除去する工程より成る構成と
し、化学的機械研磨によってフォトレジスト膜上のバリ
アメタルを除去する。
方法は請求項1記載のバリアメタルの形成方法におい
て、レジスト膜の剥離を、遠心力やジェット噴出等の物
理的な力を薬液に付加できる剥離洗浄装置を用いて処理
を行なうことを特徴とする構成とし、遠心力やジェット
噴出等の物理的な力を薬液に付加できる剥離洗浄装置に
よってフォトレジスト膜を剥離する。
けるBLM(BallLimitting Meta
l)膜のパターン形成に本願の発明を適用したものであ
り、BLM膜のリフトオフにテープ剥離を用いた例を図
1、図2を参照しながら説明する。本実施の形態例にお
いてサンプルとして使用したウエハは、図1(a)に示
すように、半導体基体1のAl電極パッド2上にポリイ
ミドまたはシリコン窒化膜等の表面保護膜3を形成し、
所定の寸法に開口部5が開口され、更にその上層にフォ
トレジスト膜6が表面保護膜3よりも大きな開口径でパ
ターニングされた状態のウェハをスパッタ装置によっ
て、RFプラズマによる成膜前処理を行なった後(図1
(b)参照)、Cr、Cu、Auから成るBLM膜(バ
リアメタル)4を連続成膜したものを準備した。
に示す様に、RFプラズマによる成膜前処理によって、
オーバーハング状に形状制御された下地レジストパター
ンの側壁面には、メタルが成膜されることなく、BLM
膜4はAl電極パッド2上の開口部とフォトレジスト膜
6上とで分断された状態となっている。そして、この状
態のウェハ全面を覆う形でベース7aに粘着剤層7bが
施されてなるラミネートテープ7を貼り、ローラー等で
テープとBLM膜4表面との密着力を上げた後(図2
(d)参照)、ラミネートテープ7を引き剥がすことで
(図2(e)参照)、フォトレジスト6上の不要なBL
M膜をテープと共に剥離除去した(図2(f)参照)。
hyl sulfoxide(CH3)2SOとN−m
ethyl−2−pyrrolidoneCH3NC4
H6Oとから構成されるレジスト剥離液に浸して加熱揺
動処理した結果、図2(f)に示される様に、テープ剥
離で一部除去できなかったBLM膜の残渣は、レジスト
パターンと同時に剥離除去され、開口部5の所定の場所
へBLM膜の再配線パターンが形成された。
で生じていたBLM膜の残渣が大きく低減でき、特にB
LM膜で再配線を行なう場合のパターン形成を高歩留り
で実現することが可能となった。また、ウェハ全面から
レジストパターンに対しての剥離液の浸透が進む様にな
るため、レジスト剥離液を用いたリフトオフの作業時間
を従来プロセスに比べて大幅に短縮することができ、プ
ロセスの生産性向上にもつながった。
3)の成膜とパターニングを行ない(図5参照)、ウェ
ットバック工程でフラックス塗布と加熱溶融処理を行な
った結果、図5(e)に示す様に半田ボールバンプ14
が形成された。そして、このようにしてバンプが形成さ
れたLSIチップをプリント配線基板上にフリップチッ
プ実装した製品セットは、半田バンプとAl電極パッド
とのコンタクト界面での電気特性や密着強度が向上し、
最終的な製品の信頼性及び耐久性も大きく改善された。
スにおけるBLM(Ball Limitting M
etal)膜のパターン形成に際し、本発明を適用した
ものであり、BLM膜のリフトオフに化学的機械研磨法
(CMP)を用いた例を図3を参照しながら説明する。
本実施形態例においてサンプルとして使用したウェハ
は、前述の実施の形態例1で用いたものと同じものであ
る。すなわち、このときのウェハは概ね、図3(c)に
示す様に、RFプラズマによる成膜前処理によって、オ
ーバーハング状に形状制御された下地レジストパターン
の側壁面には、メタルが成膜されることなく、BLM膜
(バリアメタル)4はAl電極パッド2上の開口部とフ
ォトレジスト膜6上とで分断された状態にある。
表面を化学的機械研磨(CMP)を行なう。その結果図
3(d)に示す様に、BLM4の表面は一様に研磨され
下地レジストパターン上のBLM膜4は完全に研磨除去
された。
2をキャリア8ごと回転させながらレジスト剥離液9を
スプレー噴出(圧力〜7kg/cm2)させるタイプの
剥離洗浄装置10によってリフトオフ処理した結果、図
3(e)に示される様に、CMPで一部除去できなかっ
たBLM膜の残渣は、レジストパターンと同時に完全に
剥離除去され、開口部5の所定の場所へBLM膜の再配
線パターンが形成された。
(b)に示す様な、ウェハを1枚毎スピンコーターで回
転させながらレジスト剥離液をジェットノズル11から
ジェット噴出(圧力70kg/cm2 )させるタイプの
装置を用いることも、本実施の形態例と同様に有効であ
る。以上、本実施の形態例においても前述の実施の形態
例1と同様に、従来のリフトオフプロセスで生じていた
BLM膜の残渣を大幅に低減し、特にBLM膜で再配線
を行なう場合のパターン形成を高歩留りで実現すること
が可能となった。また、ウェハ全面からレジストパター
ンに対しての剥離液の浸透が進む様になるため、レジス
ト剥離液を用いたリフトオフの作業時間を従来プロセス
に比べて大幅に短縮することができ、プロセスの生産性
向上にもつながった。この後、高融点半田(Pb:Sn
=97:3)の成膜とパターニングを行ない(図5
(a)〜(d)参照)、ウェットバック工程でフラック
ス塗布と加熱溶融処理を行なった結果、実施の形態例1
と同様に、図5(e)に示すごとく、半田ボールバンプ
14が形成された。
生じていたBLM膜の残渣を大きく低減できる様にな
り、特にBLM膜で再配線を行なう場合のパターン形成
を高歩留りで実現することが可能となる。また、レジス
ト剥離液を用いたリフトオフの作業時間を従来プロセス
に比べて大幅に短縮することができる様になり、プロセ
スの生産性が向上する。
づいて説明したが、本発明はこれらの実施の形態例に何
ら限定されるものではなく、用いるサンプルの構造、処
理装置、処理条件等本発明の主旨を逸脱しない範囲で適
宜選択可能であることは言うまでもない。例えば、本実
施の形態例ではバリアメタルの形成方法として、真空蒸
着による成膜とフォトレジストのリフトオフを用いた場
合を示したが、それ以外の電解メッキ等を用いた製法へ
の適用も可能である。
上に半田バンプが形成されたLSIチップをプリント配
線基板上にフリップチップ実装した製品セットは、半田
バンプとAl電極パッドとのコンタクト界面での電気特
性や密着強度が向上し、最終的な製品の信頼性及び耐久
性も大きく改善された。したがって、本発明は、微細な
デザインルールに基づいて設計され、高集積度、高性
能、高信頼性を要求される半導体装置の製造に極めて有
効である。
態例1を、その工程順に示すウエハの断面図であり、
(a)は、表面保護膜の開口部周辺にフォトレジスト膜
が形成された状態、(b)は、成膜前処理によって、フ
ォトレジスト膜の開口端がオーバーハング状に変化した
状態、(c)は、ウェハ全面にBLM膜が成膜された状
態を示す。
をBLM膜上に貼着した状態、(e)はテープ剥離し
て、レジスト膜上のBLM膜が除去された状態、(f)
は、レジスト剥離液を用いた処理により、リフトオフに
よるBLM膜のパターニングが完成した状態を示す。
態例2を、その工程順に示すウエハの断面図であり、
(a)は、表面保護膜の開口部周辺にフォトレジスト膜
が形成された状態、(b)は、成膜前処理によって、フ
ォトレジスト膜の開口端がオーバーハング状に変化した
状態、(c)は、ウェハ全面にBLM膜が成膜された状
態、(d)は、化学的機械研磨によって、レジスト膜上
のBLM膜が除去された状態、(e)は、レジスト剥離
液を用いた処理により、リフトオフによるBLM膜のパ
ターニングが完成した状態を示す。
を示す模式図である。
程をその工程順に示す概略断面図であり、(a)は、電
極パッド上にBLM膜がパターニングされた状態、
(b)は、半田蒸着膜をリフトオフするためのフォトレ
ジスト膜が形成された状態、(c)は、ウエハ全面に半
田蒸着膜が成膜された状態、(d)は、フトレジストの
リフトオフによって、不要な半田蒸着膜が除去された状
態、(e)は、ウエットバック工程によって半田が溶融
し、半田ボールバンプが形成された状態を示す。
程において、BLM膜パターンが形成されるまでをその
工程順に示すウェハの断面図であり、(a)は、Al電
極パッドに臨む表面保護膜の接続孔周辺にフォトレジス
トパターンが形成された状態、(b)は、RFプラズマ
による成膜前処理によって、フォトレジスト膜の開口端
がオーバーハング状に変化した状態、(c)は、ウェハ
全面にBLM膜が成膜された状態、(d)は、フォトレ
ジストのリフトオフによって、BLM膜のパターニング
が完成した状態を示す。
ンプを含むウェハの斜視図である。
Claims (3)
- 【請求項1】 半導体基体に設けたAl電極パッド上に
表面保護膜を形成し、前記表面保護膜に開口部を開口
し、 前記表面保護膜上にフォトレジスト膜を設け、 前記フォトレジスト膜に前記開口部より大きい径の開口
部を設け、 前記フォトレジスト膜上及び前記Al電極パッド上にバ
リアメタルを分断された状態に成膜し、 前記工程を経たウェハ全面を覆う形で粘着剤層を有する
ラミネートテープを貼り、 前記ラミネートテープを引き剥がすことにより、前記フ
ォトレジスト膜上のバリアメタルを剥離除去するととも
に前記フォトレジスト膜を残し、 レジスト剥離液に浸して前記フォトレジスト膜を剥離す
るとともに前記バリアメタルの残渣を除去する工程より
成る、 バリアメタルの形成方法。 - 【請求項2】 半導体基体に設けたAl電極パッド上に
表面保護膜を形成し、前記表面保護膜に開口部を開口
し、 前記表面保護膜上にフォトレジスト膜を設け、 前記フォトレジスト膜に前記開口部より大きい径の開口
部を設け、 前記フォトレジスト膜上及び前記Al電極パッド上にバ
リアメタルを分断された状態に成膜し、 前記工程を経たウェハ全面に化学的機械研磨を施すこと
により、前記フォトレジスト膜上のバリアメタルを研磨
除去するとともに前記フォトレジスト膜を残し、 レジスト剥離液に浸して前記フォトレジスト膜を剥離す
るとともに前記バリアメタルの残渣を除去する工程より
成る、 バリアメタルの形成方法。 - 【請求項3】 請求項1記載のバリアメタルの形成方法
において、 フォトレジスト膜の剥離を、遠心力やジェット噴射等の
物理的な力を薬液に付加できる剥離洗浄装置を用いて処
理を行なうことを特徴とするバリアメタルの形成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24193095A JP3362574B2 (ja) | 1995-09-20 | 1995-09-20 | バリアメタルの形成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24193095A JP3362574B2 (ja) | 1995-09-20 | 1995-09-20 | バリアメタルの形成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0982711A JPH0982711A (ja) | 1997-03-28 |
JP3362574B2 true JP3362574B2 (ja) | 2003-01-07 |
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ID=17081689
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24193095A Expired - Fee Related JP3362574B2 (ja) | 1995-09-20 | 1995-09-20 | バリアメタルの形成方法 |
Country Status (1)
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---|---|
JP (1) | JP3362574B2 (ja) |
Families Citing this family (1)
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---|---|---|---|---|
JPH11340265A (ja) | 1998-05-22 | 1999-12-10 | Sony Corp | 半導体装置及びその製造方法 |
-
1995
- 1995-09-20 JP JP24193095A patent/JP3362574B2/ja not_active Expired - Fee Related
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---|---|
JPH0982711A (ja) | 1997-03-28 |
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