JP2013131286A5 - 記憶装置 - Google Patents

Claims (5)

1. 第１のデータ及び第２のデータを保持する機能を有するラッチ部と、
   前記ラッチ部に保持される前記第１のデータの書き換え及び読み出しを制御信号に従って制御する機能を有する第１のスイッチ部と、
   前記ラッチ部に保持される前記第２のデータの書き換え及び読み出しを前記制御信号に従って制御する機能を有する第２のスイッチ部と、を有し、
   前記ラッチ部は、
   入力端子において前記第１のデータが保持され、出力端子において前記第２のデータが保持される第１の回路と、
   入力端子において前記第２のデータが保持され、出力端子において前記第１のデータが保持される第２の回路と、を有し、
   前記第１のデータ及び前記第２のデータは、一方が第１の電位を有し、他方が第２の電位を有し、
   前記第１の回路または前記第２の回路は、
   第１のゲートが前記入力端子の機能を有する第１のトランジスタと、
   第２のゲートの電位が前記制御信号に従って制御される第２のトランジスタと、を有し、
   前記第１のトランジスタは、前記第１のゲートの電位に従って前記出力端子の電位を前記第１の電位にするか否かを制御する機能を有し、
   前記第２のトランジスタは、前記第２のゲートの電位に従って前記出力端子の電位を前記第２の電位にするか否かを制御する機能を有し、
   前記第１のトランジスタは、前記第２のトランジスタと同じ導電型を有する記憶装置。
2. 第１のデータ及び第２のデータを保持する機能を有するラッチ部と、
   前記ラッチ部に保持される前記第１のデータの書き換え及び読み出しを制御信号に従って制御する機能を有する第１のスイッチ部と、
   前記ラッチ部に保持される前記第２のデータの書き換え及び読み出しを前記制御信号に従って制御する機能を有する第２のスイッチ部と、を有し、
   前記ラッチ部は、
   入力端子において前記第１のデータが保持され、出力端子において前記第２のデータが保持される第１の回路と、
   入力端子において前記第２のデータが保持され、出力端子において前記第１のデータが保持される第２の回路と、を有し、
   前記第１のデータ及び前記第２のデータは、一方が第１の電位を有し、他方が第２の電位を有し、
   前記第１の回路または前記第２の回路は、
   第１のゲートが前記入力端子の機能を有する第１のトランジスタと、
   第２のゲートの電位が前記制御信号に従って制御され、なおかつ、第３のゲートが前記出力端子に電気的に接続される第２のトランジスタと、を有し、
   前記第１のトランジスタは、前記第１のゲートの電位に従って前記出力端子の電位を前記第１の電位にするか否かを制御する機能を有し、
   前記第２のトランジスタは、前記第２のゲートの電位に従って前記出力端子の電位を前記第２の電位にするか否かを制御する機能を有し、
   前記第１のトランジスタは、前記第２のトランジスタと同じ導電型を有する記憶装置。
3. 請求項１または請求項２において、
   前記ラッチ部への電源電圧の供給を前記制御信号に従って制御する機能を有する第３のスイッチ部を有する記憶装置。
4. 請求項１乃至請求項３のいずれか１項において、
   前記第２のゲートの電位を前記制御信号に従って制御する機能を有する第４のスイッチ部を有する記憶装置。
5. 請求項１乃至請求項４のいずれか１項において、
   前記第１のトランジスタまたは前記第２のトランジスタの半導体層は、酸化物半導体を有する記憶装置。