JP2013123078A - 半導体の実装構造体およびその製造方法 - Google Patents

半導体の実装構造体およびその製造方法 Download PDF

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Abstract

【課題】半導体実装構造体において、接続部の耐衝撃信頼性を高めるとともにリペアを容易に行うことを可能とする。
【解決手段】半導体実装構造体10において、第1電極2を有する半導体1と、複数の第2電極5を有する回路基板4と、第1電極上に形成されたはんだバンプ3と、はんだバンプと第2電極との間に配置され、はんだバンプを通じて第1電極と第2電極とを電気的に接続し、はんだバンプの融点より低い融点を有するはんだ材料により形成された接合部材9と、少なくとも、はんだバンプと接合部材との接合部分および接合部材を覆うように、個々の接合部材の周囲に配置された樹脂部材6とを備え、それぞれの樹脂部材は、隣接する樹脂部材同士が、互いに離間して配置されているとともに、回路基板上における隣接する第2電極間に個々の樹脂部材同士の接触を防止する空間Sが形成されている。
【選択図】図1

Description

本発明は、半導体チップ(半導体素子)や半導体パッケージなどの半導体を、回路基板上に電気的に接続する半導体の実装構造体およびその製造方法に関する。
携帯電話やPDA(Personal Digital Assistant)等のモバイル機器の小型化、高機能化が進んでおり、これに対応できる実装技術として、BGA(Ball Grid Array)やCSP(Chip Scale Package)などの実装構造が多く用いられている。モバイル機器は落下衝撃などの機械的負荷にさらされやすい。そのため、QFP(Quad Flat Package)のリードのように衝撃を緩和する機構を持たないBGAやCSPなどの実装構造では、はんだ接続部の耐衝撃信頼性を確保することが重要である。
このため、例えばBGA型半導体パッケージと電子回路基板とをはんだ接続する際、アンダーフィルによる封止補強のように、はんだ付け後にBGA型半導体パッケージと電子回路基板との隙間に補強樹脂材料を充填して、BGA型半導体パッケージと電子回路基板とを固着させることにより、熱や機械衝撃による応力を緩和して、接合部の耐衝撃信頼性を高める手法がこれまで用いられている。従来から使用されているアンダーフィル封止剤としては、主に加熱硬化型のエポキシ樹脂が主に使用されている(特許文献1、2、3参照)。
また、近年、世界的な環境問題の関心の高まりから、従来から用いられてきたPb(鉛)を含まないPbフリーはんだの実用化が進んでいる。現在では、このPbフリーはんだのうち、比較的濡れ性がよい、接続信頼性が高いなどのメリットを持つSn−Ag−Cu系のはんだが多く採用されている。また、Sn−Ag−Cu系はんだの他、Sn−Ag−Cu系はんだのように融点が高いというデメリットを無くしたSn−Zn系、Sn−Ag−In系、Sn−Bi系等の低融点Pbフリーはんだが使用され始めている。ところが、Sn−Zn系、Sn−Ag−In系、Sn−Bi系はんだを用いたBGA接続に対してそのはんだ接続部の接続信頼性はまだ明確でない。
特開平10−101906号公報 特開平10−158366号公報 特開平10−204259号公報
しかしながら、特許文献1、2に示すようなアンダーフィル封止による補強構造では、BGA型半導体パッケージと回路基板とを補強樹脂材料により完全に固着させるような構造が採用されている。そのため、BGA型半導体パッケージ内の不良や、BGA型半導体パッケージと回路基板との接続不良が発生した場合(あるいは事後的に発覚した場合)、補強樹脂材料による固着を解除して、BGA型半導体パッケージと回路基板とを分離させることが容易にできず、BGA型半導体パッケージを交換することが極めて困難であるという問題がある。すなわち、補強樹脂材料としては熱硬化性樹脂が用いられているため、BGA型半導体パッケージ部品の耐熱温度内では、熱硬化性樹脂である補強樹脂材料を十分に溶融させることができず、補強樹脂を剥がすことが容易にできない。
そこで、前述したような問題点を改良したリペア性(すなわち、BGA型半導体パッケージと回路基板との分離によるBGA型半導体パッケージの交換性)を付与された接着剤を用いることが特許文献3のように提案されている。特許文献3では、このような良好なリペア性を有する接着剤として、一液性または二液性エポキシ樹脂に可塑剤を添加することによって、短時間の熱硬化が可能で、かつ、CSPやBGA等の半導体を配線基板に接続でき、耐ヒートショック性に優れ、かつ不良が発見されたときに、容易に、CSPやBGAを取り外すことが可能なアンダーフィル封止用熱硬化性樹脂組成物が記載されている。
しかしながら、特許文献3に開示されているこのような方法では可塑剤を用いることが必須条件となるため、樹脂強度、すなわち、耐久性や耐熱性、耐ヒートサイクル性が低下し、硬化物中からの可塑剤のブリードによって周囲を汚染するという問題点がある。
従って、本発明の目的は、上記問題を解決することにあって、半導体チップや半導体パッケージなどの半導体を、回路基板上に電気的に接続する半導体の実装構造体において、接続部の耐衝撃信頼性を高めるとともに、半導体実装構造体のリペアを容易に行うことができる半導体実装構造体およびその製造方法を提供することにある。
上記目的を達成するために、本発明は以下のように構成する。
本発明の第1態様によれば、第1電極を有する半導体と、複数の第2電極を有する回路基板と、第1電極上に形成されたはんだバンプと、はんだバンプと第2電極との間に配置され、はんだバンプを通じて第1電極と第2電極とを電気的に接続し、はんだバンプの融点より低い融点を有するはんだ材料により形成された接合部材と、少なくとも、はんだバンプと接合部材との接合部分および接合部材を覆うように、個々の接合部材の周囲に配置された樹脂部材とを備え、それぞれの樹脂部材は、隣接する樹脂部材同士が、互いに離間して配置されているとともに、半導体と接触せず配置されており、回路基板上における隣接する第2電極間に、個々の樹脂部材同士の接触を防止する空間が形成されている、半導体実装構造体を提供する。
本発明の第2態様によれば、樹脂部材は、はんだバンプと接合部材との接合部分のそれぞれを個別に覆い、それぞれが独立して回路基板に配置されている、第1態様に記載の半導体実装構造体を提供する。
本発明の第3態様によれば、樹脂部材は、熱硬化性樹脂であり、その硬化温度は、はんだ材料の固化温度と同じである、第1態様または第2態様に記載の半導体実装構造体を提供する。
本発明の第4態様によれば、接合部材は、はんだバンプを形成するはんだ材料の融点よりも20℃以上低い融点の合金材料により形成されている、第1態様から第3態様のいずれか1つに記載の半導体実装構造体を提供する。
本発明の第5態様によれば、第1電極と第2電極との間の距離Dに対する樹脂部材の高さHの比率(H1/D)が、15%以上である、第1態様から第4態様のいずれか1つに記載の半導体実装構造体を提供する。
本発明の第6態様によれば、回路基板上における隣接する第2電極間に、個々の樹脂部材同士の接触を防止する突起部が形成されている、第1態様から第5態様のいずれか1つに記載の半導体実装構造体を提供する。
本発明の第7態様によれば、個々の接合部材は、その外周面が環状の湾曲凹面形状となるように形成され、少なくとも、接合部材の湾曲凹面全体に樹脂部材が充填されるように、接合部材の周囲に樹脂部材が配置されている、第1態様から第6態様のいずれか1つに記載の半導体実装構造体を提供する。
本発明の第8態様によれば、半導体と回路基板との間において、それぞれの第1電極、第2電極、はんだバンプおよび樹脂部材を覆うように、別の樹脂材料が配置されている、第1態様から第7態様のいずれか1つに記載の半導体実装構造体を提供する。
本発明の第9態様によれば、接合部材のはんだ材料は、Snと、Bi、In、AgおよびCuの群から選ばれる2種若しくはそれ以上の元素との組み合わせからなる合金組成のはんだ材料である、第1態様から第8態様のいずれか1つに記載の半導体実装構造体を提供する。
本発明の第10態様によれば、はんだバンプは、Sn−Ag−Cu系のはんだ材料であり、はんだ材料は、Sn−Bi系のはんだ材料である、第1態様から第9態様のいずれか1つに記載の半導体実装構造体を提供する。
本発明の第11態様によれば、回路基板上の第2電極上に、樹脂材料とはんだ材料とを含む混合ペーストを塗布し、半導体の第1電極上に形成され、かつ、はんだ材料の融点より高い融点を有するはんだバンプを、混合ペーストを介して回路基板の第2電極上に配置し、混合ペーストを加熱することで、樹脂材料とはんだ材料とを分離させ、はんだ材料およびはんだバンプを介して、第1電極と第2電極とを電気的に接続するとともに、少なくとも、はんだバンプとはんだ材料との接合部分およびはんだ材料を覆うように、個々のはんだ材料の周囲に樹脂材料を配置させるとともに、回路基板上における隣接する第2電極間に、個々の樹脂材料同士の接触を防止する空間を形成する、半導体実装構造体の製造方法を提供する。
本発明の第12態様によれば、回路基板上の第2電極上に、ペースト状のはんだ材料を塗布し、半導体の第1電極上に形成され、かつ、はんだ材料の融点より高い融点を有するはんだバンプ上に、樹脂材料を塗布し、半導体のはんだバンプ上の樹脂材料を、回路基板のはんだ材料上に配置し、樹脂材料およびはんだ材料を加熱することで、はんだ材料およびはんだバンプを介して、第1電極と第2電極とを電気的に接続するとともに、少なくとも、はんだバンプとはんだ材料との接合部分およびはんだ材料を覆うように、個々のはんだ材料の周囲に樹脂材料を配置させるとともに、回路基板上における隣接する第2電極間に、個々の樹脂材料同士の接触を防止する空間を形成する、半導体実装構造体の製造方法を提供する。
本発明によれば、半導体実装構造体において、バンプと接合部材との接合部分および接合部材を覆うように、個々の接合部材の周囲に樹脂部材が配置されていることにより、バンプと接合部材との接合部分および接合部材を、樹脂部材により確実に補強することができる。樹脂部材は、半導体と接触せず、バンプと接合部材との接合部分および接合部材を覆うように配置されているため、半導体と回路基板との間が樹脂材料により封止されているような従来の構造と比べて、半導体実装構造体のリペアを容易に行うことができる。なお、このようなリペアは、接合部材を再溶融して、バンプと第2電極との接続を解除することにより行うことができる。
さらに、それぞれの樹脂部材は、隣接する樹脂部材同士が接触しないように互いに離間して配置されているため、樹脂部材中に生じた微細なクラックを通して、再溶融された接合材料が毛管現象により流れ出すような場合が生じても、隣接する電極間の短絡を確実に防止することができる。
したがって、半導体実装構造体において、接続部の耐衝撃信頼性を高めることができるとともに、半導体実装構造体のリペア性を向上させることができる。
本発明のこれらの態様と特徴は、添付された図面についての好ましい実施形態に関連した次の記述から明らかになる。
本発明の第1実施形態にかかる半導体パッケージの実装構造体の断面図 本発明の第2実施形態にかかる半導体パッケージの実装構造体の製造方法(実装方法1)を示す図 本発明の第2実施形態における半導体パッケージの実装構造体の製造方法(実装方法2)を示す図 本発明の第2実施形態における半導体パッケージの実装構造体の製造方法(実装方法3)を示す図 本発明の実施例および比較例にかかる半導体パッケージの実装構造体の測定結果の示す表 本発明の実施例の半導体パッケージの実装構造体の接合部分の断面図
本発明の記述を続ける前に、添付図面において同じ部品については同じ参照符号を付している。
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
(第1実施形態)
図1は、本第1実施形態における実装方法によって得られる半導体パッケージ(半導体の一例であって、半導体素子単体である場合、および半導体素子を含むパッケージとして構成される場合を含む。)1の実装構造体10の概略部分断面図である。図1に示すように、実装構造体10は、複数の電極2を有するBGA半導体パッケージ1と、それぞれの電極2上に形成されたはんだバンプ3と、複数の基板電極(第2電極の一例)5を有する回路基板4と、はんだバンプ3と回路基板4の基板電極5との間に介在して、はんだバンプ3と基板電極5とを電気的に接続する接合部材9と、それぞれの接合部材9の周囲に配置され、接合部材9を補強する補強樹脂(補強樹脂部材)6とを備える。
本第1実施形態の実装構造体10では、はんだバンプ3は、半導体パッケージ1の電極2に固定されている。また、補強樹脂6は、接合部材9とはんだバンプ3との接合部分(接合界面)と接合部材9とを覆うように、個々の接合部材9の周囲に配置されている。さらに隣接する補強樹脂6同士は互いに接触しないように、互いに離間して配置されている。すなわち、隣接する補強樹脂6の間には、互いの接触を防止するスペースSが設けられている。なお、このスペースSは、一定の値に設定しても良く、また、個々の基板電極5の形成間隔に応じて個別に設定しても良い。また、補強樹脂6は、半導体パッケージ1に接触しないように配置されており、個々のはんだバンプ3の全体を覆うことなく、一部のみを覆うように配置されている。さらに、補強樹脂6は、回路基板4の基板電極5の側に向けて裾拡がり形状を有するフィレットを形成している。
このような構造の実装構造体10においては、はんだバンプ3と接合部材9との接合部分(接合界面)および接合部材9を覆うように、個々の接合部材9の周囲に補強樹脂6が配置されていることにより、はんだバンプ3と接合部材9との接合部分および接合部材9自体を、補強樹脂6により確実に補強することができる。補強樹脂6は、BGA半導体パッケージ1と接触することなく、はんだバンプ3と接合部材9との接合部分および接合部材9自体を覆うように配置されているため、BGA半導体パッケージ1と回路基板4との間が樹脂材料により封止されているような従来の構造と比べて、実装構造体10のリペア、すなわちBGA半導体パッケージ1のリペアを容易に行うことができる。なお、このようなリペアは、接合部材9を再溶融して、はんだバンプ3と基板電極5との接続を解除することにより行うことができる。
さらに、それぞれの補強樹脂6は、隣接する補強樹脂6同士が接触しないように互いに離間して配置されている、すなわち、スペースSが設けられているため、補強樹脂6中に微細なクラックが生じ、このクラックを通して、再溶融された接合材料(例えばはんだ材料)が毛管現象により流れ出すような場合が生じても、隣接する基板電極5間などの短絡を確実に防止することができる。
さらに、補強樹脂6は、回路基板4側に裾拡がりとなるようなフィレットを形成して、回路基板4の基板電極5および回路基板4の表面の一部が補強樹脂6で覆われているため、熱的衝撃や機械的衝撃を受けた場合に、回路基板4の変形を抑制することができ、耐衝撃性を向上させることができる。
したがって、BGA半導体パッケージ1の実装構造体10において、接続部の耐衝撃信頼性を高めることができるとともに、BGA半導体パッケージ1のリペア特性を向上させることができる。
ここで、半導体パッケージ1の実装構造体10の構成および材料仕様などについて、さらに詳細に説明する。
半導体パッケージ1は、BGA型半導体から形成されたBGA半導体パッケージ1である場合を一例として説明したが、これに限定されない。はんだバンプを有する半導体であれば良い。
はんだバンプ3は、例えば、スズ系合金単一またはそれら合金の混合物、例えば、Sn−Bi系、Sn−In系、Sn−Bi−In系、Sn−Ag系、Sn−Cu系、Sn−Ag−Cu系、Sn−Ag−Bi系、Sn−Cu−Bi系、Sn−Ag−Cu−Bi系、Sn−Ag−In系、Sn−Cu−In系、Sn−Ag−Cu−In系、およびSn−Ag−Cu−Bi−In系からなる群から選ばれる合金組成を用いることができる。はんだバンプ3は、Bi、In、Ag、ZnおよびCuの群から選ばれる1種以上の元素と、Snとの組み合わせを含む合金組成を有することがより好ましい。
補強樹脂6は、熱硬化性樹脂であり、エポキシ樹脂、ウレタン樹脂、アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ビスマレイミド、フェノール樹脂、ポリエステル樹脂、シリコーン樹脂、オキセタン樹脂など、様々な樹脂を含むことができる。これらは単独で用いてもよく、2種類以上を組み合わせて用いてもよい。これらのうちでは、特にエポキシ樹脂が好適である。
エポキシ樹脂には、ビスフェノール型エポキシ樹脂、多官能エポキシ樹脂、可撓性エポキシ樹脂、臭素化エポキシ樹脂、グリシジルエステル型エポキシ樹脂、高分子型エポキシ樹脂の群から選ばれるエポキシ樹脂も用いることができる。例えば、ビスフェノールA型エポキシ樹脂、ビスフェノールF型エポキシ樹脂、ビスフェノールS型エポキシ樹脂、ビフェニル型エポキシ樹脂、ナフタレン型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂などが好適に用いられる。これらを変性させたエポキシ樹脂も用いられる。これらは単独で用いてもよく、2種以上を組み合わせて用いてもよい。
上記のような熱硬化性樹脂と組み合わせて用いる硬化剤としては、チオール系化合物、変性アミン系化合物、多官能フェノール系化合物、イミダゾール系化合物、および酸無水物系化合物の群から選ばれる化合物を用いることができる。これらは単独で用いてもよく、2種以上を組み合わせて用いてもよい。硬化剤は、導電性ペーストの使用環境や用途に応じて、好適なものが選択される。
また、必要に応じ、粘度調整/チクソ性付与添加剤として、無機系あるいは有機系のものが使用でき、例えば、無機系であれば、シリカやアルミナなどが用いられ、有機系であれば固形のエポキシ樹脂や低分子量のアマイド、ポリエステル系、ヒマシ油の有機誘導体などが用いられる。これらは単独で用いてもよく、2種以上を組み合わせて用いてもよい。
なお、本第1実施形態にて用いたBGA半導体パッケージ1の大きさは、例えば、11mm×11mmの大きさであり、はんだバンプ3は、0.5mmピッチで、バンプ数は441個であり、回路基板4は、3cm×7cmの大きさで、厚さ0.8mmで、電極材質が銅で、基板材質はガラスエポキシ材ある。
(第2実施形態)
本第2実施形態は、本発明の1つの形態における半導体パッケージ1の実装方法、すなわち半導体パッケージ1の実装構造体10の製造方法に関するものであり、図2、図3、および図4を用いて3つのパターンの実装方法(製造方法)1、2、3について説明する。なお、図1に示す実装構造体10と実質的に同じ構成部材には、同じ参照番号を付してその説明を省略する。
(実装方法1)
まず、実装方法1について説明する。図2に示すように、回路基板4の基板電極5上に、Snと、Bi、In、AgおよびCuの群から選ばれる2種もしくはそれ以上の元素との組合せからなる合金組成のはんだ材料と、未硬化状態の熱硬化性樹脂とが混ざった混合ペースト71(すなわち、はんだ材料と熱硬化性樹脂との混合ペースト)を印刷する。その後、BGA半導体パッケージ1の電極2上に形成されたそれぞれのはんだバンプ3と、回路基板4の基板電極5上に印刷された混合ペースト71との位置合わせを行い、はんだバンプ3と混合ペースト71とを接触させるように、回路基板4上にBGA半導体パッケージ1をマウントする。
その後、リフロー装置を用い、はんだ材料と熱硬化性樹脂が混ざった混合ペースト71を加熱して、はんだ材料を溶融させる。混合ペースト71に中のはんだ材料が溶融されることで、溶融したはんだ材料が、はんだバンプ3および基板電極5の表面と濡れ合う状態(金属拡散状態)となり、これにより、混合ペースト71において、はんだ材料と熱硬化性樹脂とが分離する。分離した熱硬化性樹脂は、はんだ材料の周囲に配置される。その後、熱硬化性樹脂が熱硬化して補強樹脂6となるとともに、はんだ材料が固化して、接合部材9となって、はんだバンプ3と基板電極5とを電気的に接続する。また、補強樹脂6は、接合部材9とはんだバンプ3との接合部分および接合部材9を覆って補強する。また、それぞれの補強樹脂6が接合部材9とはんだバンプ3との接合部分および接合部材9を覆い、かつ補強樹脂6が半導体パッケージ1に接触することなく、さらに隣接する補強樹脂6同士が互いに離間するように、混合ペースト71の印刷量を調整することが好ましい。
よって、実装方法1により、図1に示す第1実施形態のBGA型半導体パッケージ1の実装構造体10を形成することができる。
(実装方法2)
次に、実装方法2について説明する。図3に示すように、回路基板4の基板電極5上にSnと、Bi、In、AgおよびCuの群から選ばれる2種もしくはそれ以上の元素との組合せからなる合金組成のはんだペースト7を印刷する。次に、未硬化状態の熱硬化性樹脂8を、Snと、Bi、In、Ag、ZnおよびCuの群から選ばれる2種もしくはそれ以上の元素との組合せからなる合金組成からなるBGA半導体パッケージ1のはんだバンプ3上に転写する。熱硬化性樹脂の転写は、樹脂をスキージで0.1〜1mm程度の均一な薄さに広げ、そこにBGA半導体パッケージ1のはんだバンプ3を載せることで行う。
熱硬化性樹脂8の転写量は、スキージで薄く広げた際の樹脂の薄さ、あるいは、BGA半導体パッケージ1のはんだバンプ3を樹脂に押し付ける際の押し込み量などを制御することで調整することができる。具体的には、実装完了後に熱硬化性樹脂(すなわち補強樹脂6)が、それぞれの補強樹脂6が接合部材9とはんだバンプ3との接合部分および接合部材9を覆い、かつ補強樹脂6が半導体パッケージ1に接触することなく、さらに隣接する補強樹脂6同士が互いに離間するように、熱硬化性樹脂8の転写量の調整を行う。
その後、半導体パッケージ1を回路基板4へマウントし、リフロー装置を用い、はんだペースト7を溶融させてはんだ付けを行い、また同時に樹熱硬化性樹脂の硬化も完了させる。これにより、はんだペースト7が固化して接合部材9となって、はんだバンプ3と基板電極5とを電気的に接続するとともに、熱硬化性樹脂6が接合部材9の周囲に配置された補強樹脂6となって、接合部材9とはんだバンプ3との接合部分および接合部材9を覆って補強する。
よって、実装方法2により、図1に示す第1実施形態のBGA型半導体パッケージ1の実装構造体10を形成することができる。
(実装方法3)
次に、実装方法3について説明する。図4に示すように、回路基板4の基板電極5のパッド上にのみ、はんだペースト7を印刷する。その後、未硬化状態の熱硬化性樹脂8をスクリーン印刷やディスペンサーなどで回路基板4上に供給する。供給場所ははんだペースト7の上でも、その周辺でもよく、また、回路基板4の全ての基板電極5上、あるいは、回路基板4における中央部や四隅など、一部の基板電極5の周囲でもよい。熱硬化性樹脂8の供給量は、実装完了後に熱硬化性樹脂8(すなわち補強樹脂6)が、それぞれの補強樹脂6が接合部材9とはんだバンプ3との接合部分および接合部材9を覆い、かつ補強樹脂6が半導体パッケージ1に接触することなく、さらに隣接する補強樹脂6同士が互いに離間するように、調整する。このような熱硬化性樹脂8の供給量の調整に加えて、図4に示すように、それぞれの基板電極5の間における回路基板4上に突起部材4aを設けても良い。このように突起部材4aを設けることにより、実装完了後に、回路基板4と補強樹脂6との接合強度を向上させながら、隣接する補強樹脂6同士を確実に離間させることができる。なお、隣接する熱硬化性樹脂7間にスペースSを設けることができれば、このように突起部材4aを設けるような場合に代えて、他の様々な手段を採用しても良い。
その後、BGA半導体パッケージ1を回路基板4へマウントし、リフロー装置を用い、はんだペースト7を溶融させてはんだ付けを行い、また同時に樹熱硬化性樹脂の硬化も完了させる。これにより、はんだペースト7が固化して接合部材9となって、はんだバンプ3と基板電極5とを電気的に接続するとともに、熱硬化性樹脂6が接合部材9の周囲に配置された補強樹脂6となって、接合部材9とはんだバンプ3との接合部分および接合部材9を覆って補強する。
よって、実装方法3により、図1に示す第1実施形態のBGA型半導体パッケージ1の実装構造体10を形成することができる。
また、はんだペーストに用いられるはんだ材料の融点は、はんだバンプに用いられるはんだ材料の融点よりも10℃以上小さい温度であることが好ましく、さらに20℃以上小さい温度とすることがより好ましい。このように融点差を設けることで、半導体実装構造体10をリペアする際に、接合部材9を再加熱して容易に溶融させることができ、リペア性を向上させることができる。このような融点差を考慮すれば、はんだバンプが、合金組成:Sn−Ag−Cu系のはんだ材料により形成され、接合部材が、合金組成:Sn−Bi系のはんだ材料により形成されていることが望ましい。
(実施例)
本発明の実施例として、上述の実装方法2を用いて実装したBGA型半導体パッケージ1の実装構造体10について、はんだペーストの種類とリフロー温度、補強樹脂の量を変化させ、耐衝撃性やリペア性への影響を調べ、図5の表にその結果を示した。図5の表としては、本発明の実装方法2を用いて実装した実装構造体10の実施例1〜6と、比較対象となる比較例1〜4について示している。
はんだペースト7には、Sn58Biはんだペースト(商品名「L20−BLT−5−T7F」、千住金属工業株式会社製)を用いた。
BGA型の半導体パッケージ1を用い、はんだバンプ3として、SnAgCuボール搭載のDaisy−chain配線半導体パッケージ、熱硬化性樹脂にはビスフェノールF型エポキシ樹脂(商品名「エピコート806」、ジャパンエポキシレジン製)、硬化剤にはイミダゾール系硬化剤(商品名「キュアゾール2P4MZ」、四国化成製)、粘度調整/チクソ性付与添加剤には、ヒマシ油系チクソ剤(商品名「THIXCIN R」、エレメンティス・ジャパン製)を共通して使用した。
はんだバンプ3(SnAgCuボール)の融点は219℃であり、はんだペースト7(Sn58Biはんだペースト)の融点は138℃である。
はんだペースト7のリフローのための加熱温度(リフロー最高到達温度)は、はんだペースト7の融点以上であり、かつ、はんだバンプ3の融点未満の温度として、実施例および比較例に共通して、155℃まで加熱を行い、実装構造体を形成した。
また、それぞれの実施例1〜6および比較例1〜4について、補強樹脂6の添加量を変えて、実装構造体を形成した。具体的には、補強樹脂6の添加量については、実装完了後の状態において、はんだバンプ3の高さおよび接合部9の高さを含めた合計高さに対する基板電極側から濡れ上がっている補強樹脂6の高さの割合で計算し、図5の表に示す。補強樹脂6の樹脂高さの比を、実施例1〜6では、15%〜80%の範囲内で設定し、比較例1〜4では、0%(補強樹脂なし)、5%、10%、100%と設定した。
それぞれのBGA型半導体パッケージの実装構造体の評価は、以下のように行った。
耐衝撃試験として、耐落下寿命で評価した。具体的には、30cmの高さから実装構造体を落下させ、半導体パッケージにおいて、抵抗値が20%以上上昇したら不良と判断し、不良発生までの落下回数を耐落下寿命とした。耐落下寿命として、合格、許容範囲内、不合格の三段階で評価した。
なお、ここで用いたBGA半導体パッケージの大きさは、11mm×11mmサイズであり、はんだバンプ3は、0.5mmピッチで、バンプ数は441個であり、回路基板4は、3cm×7cmの大きさで、厚さ0.8mmで、電極材質が銅で、基板材質はガラスエポキシ材ある。
リペア性として、実装構造体をホットプレートを用い、250℃まで温度上昇させ、30秒後、BGA型の半導体パッケージ1をピンセットで10Nの力で引き剥がす。これにより引き剥がすことができたら、合格、できなかったものは不合格、その中間のものを許容範囲内として三段階で評価した。
(測定結果)
図5の表に示す測定結果において、実施例4(補強樹脂高さが50%)と比較例3(補強樹脂高さが100%)を対比すると、耐落下寿命では同程度の結果を得ながら、比較例3ではリペア性が著しく劣り、実施例4が良好な結果を得ている。また、実施例4(補強樹脂高さが50%)と比較例4(補強樹脂高さが0%)を対比すると、比較例4では、耐落下寿命が著しく劣り、実施例4が良好な結果を得ている。
また、実施例1(補強樹脂高さが15%)と比較例2(補強樹脂高さが10%)を対比すると、耐落下寿命において、実施例1が40回、比較例2が25回と、明らかに実施例1が実用に耐えうる結果を得ていることが判る。さらに、実施例6(補強樹脂高さが80%)と比較例3(補強樹脂高さが100%)を対比すると、リペア性において、実施例6が実用に耐えうる結果を得ていることが判る。
したがって、実施例1〜6では、実用に耐えうる耐落下寿命の確保およびリペア性の向上を両立して実現することができることが判る。このような観点からは、補強樹脂高さの割合を、15%以上、より好ましくは15%〜80%の範囲内に設定することが有効であると言える。すなわち、半導体パッケージ1の電極2と、回路基板4の基板電極5との間の距離Dに対する補強樹脂6の濡れ上がり高さHの比率(H/D)が、15%以上、より好ましくは15%〜80%の範囲内に設定することが有効であると言える。
また、実施例1〜6および比較例1〜4においては言及しなかったが、リフロー最高到達温度245℃ではんだ付けした場合、脆弱なBi成分が全体に分散してしまうため、補強樹脂で覆われていない脆弱な組成が露出し、耐落下衝撃性が低下することが確認された。これに対して、実施例1〜6のように、はんだバンプを熔融させることなく、はんだペースト、すなわちSnBiのみを溶融させた場合は、Biが接合部材9全体に分散せず、回路基板4側にSnBiとして存在することになり、回路基板4側は補強樹脂6で覆われるため、脆弱な組成が露出せず、耐落下衝撃性が大きくなると考えられる。
よって、本発明の半導体パッケージ1の実装構造体10の構造において、脆弱なSnBiなどの低温はんだを用いて、SnAgCuはんだバンプのBGA半導体パッケージ1をはんだ付けするような場合、SnAgCuはんだが溶融する温度ではんだ付けしても補強樹脂による補強効果は得られるが、SnAgCuはんだが溶融しない温度ではんだ付けした方が得られる補強樹脂の補強効果は大きく、望ましい。
実装方法2を例として説明したが、その他の実装方法1、3でも同様の結果になる。
ここで、上述の実施例により得られた本発明の半導体パッケージ1の実装構造体10における接合部分の断面図を図6に示す。
図6に示す実装構造体10の実施例では、はんだバンプ3として、SnAgCu系、例えばSn−3Ag−0.5Cuはんだバンプ(融点219℃)が用いられ、接合部材9は、SnBi系、例えばSn−58Biはんだ(融点138℃)により形成されている。また、補強樹脂6としては、エポキシ樹脂が用いられている。
図6の実装構造体10においては、接合部材9の外周面は、ほぼ環状の湾曲凹面形状に形成され、接合部材9の湾曲凹面の外周全体に補強樹脂6が充填されることで、接合部材9が補強されている。このような補強構造を採ることで、補強樹脂6による補強効果をより有効に得ることができる。
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。
2008年10月27日に出願された日本国特許出願No.2008−275109号の明細書、図面、及び特許請求の範囲の開示内容は、全体として参照されて本明細書の中に取り入れられるものである。
本発明のBGA半導体パッケージの実装構造体およびその製造方法は、電気/電子回路形成技術の分野において、広範な用途に使用できる。例えば、CCD素子、フォログラム素子、チップ部品等の電子部品の接続用およびそれらを基板に接合する用途に用いることができ、これらの素子、部品、または基板を内蔵する製品、例えば、DVD、携帯電話、ポータブルAV機器、デジタルカメラ等に使用することができる。
1 半導体パッケージ
2 電極
3 はんだバンプ
4 回路基板
5 基板電極
6 補強樹脂
9 接合部材
10 実装構造体

Claims (12)

  1. 第1電極を有する半導体と、
    複数の第2電極を有する回路基板と、
    第1電極上に形成されたはんだバンプと、
    はんだバンプと第2電極との間に配置され、はんだバンプを通じて第1電極と第2電極とを電気的に接続し、はんだバンプの融点より低い融点を有するはんだ材料により形成された接合部材と、
    少なくとも、はんだバンプと接合部材との接合部分および接合部材を覆うように、個々の接合部材の周囲に配置された樹脂部材とを備え、
    それぞれの樹脂部材は、隣接する樹脂部材同士が、互いに離間して配置されているとともに、半導体と接触せず配置されており、
    回路基板上における隣接する第2電極間に、個々の樹脂部材同士の接触を防止する空間が形成されている、半導体実装構造体。
  2. 樹脂部材は、はんだバンプと接合部材との接合部分のそれぞれを個別に覆い、それぞれが独立して回路基板に配置されている、請求項1に記載の半導体実装構造体。
  3. 樹脂部材は、熱硬化性樹脂であり、その硬化温度は、はんだ材料の固化温度と同じである、請求項1または2に記載の半導体実装構造体。
  4. 接合部材は、はんだバンプを形成するはんだ材料の融点よりも20℃以上低い融点の合金材料により形成されている、請求項1から3のいずれか1つに記載の半導体実装構造体。
  5. 第1電極と第2電極との間の距離Dに対する樹脂部材の高さHの比率(H1/D)が、15%以上である、請求項1から4のいずれか1つに記載の半導体実装構造体。
  6. 回路基板上における隣接する第2電極間に、個々の樹脂部材同士の接触を防止する突起部が形成されている、請求項1からのいずれか1つに記載の半導体実装構造体。
  7. 個々の接合部材は、その外周面が環状の湾曲凹面形状となるように形成され、
    少なくとも、接合部材の湾曲凹面全体に樹脂部材が充填されるように、接合部材の周囲に樹脂部材が配置されている、請求項1からのいずれか1つに記載の半導体実装構造体。
  8. 半導体と回路基板との間において、それぞれの第1電極、第2電極、はんだバンプおよび樹脂部材を覆うように、別の樹脂材料が配置されている、請求項1からのいずれか1つに記載の半導体実装構造体。
  9. 接合部材のはんだ材料は、Snと、Bi、In、AgおよびCuの群から選ばれる2種若しくはそれ以上の元素との組み合わせからなる合金組成のはんだ材料である、請求項1から8のいずれか1つに記載の半導体実装構造体。
  10. はんだバンプは、Sn−Ag−Cu系のはんだ材料であり、
    はんだ材料は、Sn−Bi系のはんだ材料である、請求項1から9のいずれか1つに記載の半導体実装構造体。
  11. 回路基板上の第2電極上に、樹脂材料とはんだ材料とを含む混合ペーストを塗布し、
    半導体の第1電極上に形成され、かつ、はんだ材料の融点より高い融点を有するはんだバンプを、混合ペーストを介して回路基板の第2電極上に配置し、
    混合ペーストを加熱することで、樹脂材料とはんだ材料とを分離させ、はんだ材料およびはんだバンプを介して、第1電極と第2電極とを電気的に接続するとともに、少なくとも、はんだバンプとはんだ材料との接合部分およびはんだ材料を覆うように、個々のはんだ材料の周囲に樹脂材料を配置させるとともに、回路基板上における隣接する第2電極間に、個々の樹脂材料同士の接触を防止する空間を形成する、半導体実装構造体の製造方法。
  12. 回路基板上の第2電極上に、ペースト状のはんだ材料を塗布し、
    半導体の第1電極上に形成され、かつ、はんだ材料の融点より高い融点を有するはんだバンプ上に、樹脂材料を塗布し、
    半導体のはんだバンプ上の樹脂材料を、回路基板のはんだ材料上に配置し、
    脂材料およびはんだ材料を加熱することで、はんだ材料およびはんだバンプを介して、第1電極と第2電極とを電気的に接続するとともに、少なくとも、はんだバンプとはんだ材料との接合部分およびはんだ材料を覆うように、個々のはんだ材料の周囲に樹脂材料を配置させるとともに、回路基板上における隣接する第2電極間に、個々の樹脂材料同士の接触を防止する空間を形成する、半導体実装構造体の製造方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018134860A1 (ja) * 2017-01-17 2019-11-07 パナソニックIpマネジメント株式会社 半導体実装品
US11618110B2 (en) 2019-11-01 2023-04-04 Panasonic Intellectual Property Management Co., Ltd. Solder paste and mounting structure

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080308932A1 (en) * 2007-06-12 2008-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor package structures
EP2206756A1 (en) * 2007-10-29 2010-07-14 Hitachi Chemical Company, Ltd. Circuit connecting material, connection structure and method for producing the same
JP2012039045A (ja) * 2010-08-11 2012-02-23 Nec Embedded Products Ltd パッケージ、電子機器、パッケージ接続方法及びパッケージ修理方法
JP5463328B2 (ja) * 2010-09-16 2014-04-09 株式会社タムラ製作所 パッケージ部品の接合方法およびその方法に用いる熱硬化性樹脂組成物
JP5587804B2 (ja) * 2011-01-21 2014-09-10 日本特殊陶業株式会社 電子部品実装用配線基板の製造方法、電子部品実装用配線基板、及び電子部品付き配線基板の製造方法
JP5967489B2 (ja) * 2011-04-04 2016-08-10 パナソニックIpマネジメント株式会社 実装構造体
WO2013014869A1 (ja) * 2011-07-25 2013-01-31 株式会社村田製作所 電子部品およびその製造方法並びに電子部品を備える複合モジュール並びにその製造方法
JP5869911B2 (ja) * 2012-02-23 2016-02-24 株式会社タムラ製作所 熱硬化性樹脂組成物
EP2849216B1 (en) 2012-05-10 2018-10-24 Panasonic Intellectual Property Management Co., Ltd. Mounting structure and method for manufacturing same
JP6179287B2 (ja) * 2013-09-09 2017-08-16 富士通株式会社 半導体装置の製造方法
US9925612B2 (en) * 2014-07-29 2018-03-27 Panasonic Intellectual Property Management Co., Ltd. Semiconductor component, semiconductor-mounted product including the component, and method of producing the product
CN105684138B (zh) * 2014-07-29 2019-09-06 松下知识产权经营株式会社 半导体部件和半导体安装品的制造方法
KR101778498B1 (ko) 2014-10-10 2017-09-13 이시하라 케미칼 가부시키가이샤 합금 범프의 제조방법
JP6447155B2 (ja) * 2015-01-16 2019-01-09 富士通株式会社 電子装置及び電子装置の製造方法
US9824998B2 (en) 2015-02-06 2017-11-21 Semigear, Inc. Device packaging facility and method, and device processing apparatus utilizing DEHT
US9472531B2 (en) * 2015-02-06 2016-10-18 Semigear, Inc. Device packaging facility and method, and device processing apparatus utilizing phthalate
JP6124032B2 (ja) 2015-08-04 2017-05-10 パナソニックIpマネジメント株式会社 実装構造体と実装構造体の製造方法
JP6659950B2 (ja) * 2016-01-15 2020-03-04 富士通株式会社 電子装置及び電子機器
KR101892468B1 (ko) * 2016-06-10 2018-08-27 엘지이노텍 주식회사 인쇄회로기판 및 그 제조 방법
JP6990488B2 (ja) * 2017-08-30 2022-02-10 株式会社タムラ製作所 熱硬化性フラックス組成物および電子基板の製造方法
KR102550329B1 (ko) * 2018-09-28 2023-07-05 가부시키가이샤 무라타 세이사쿠쇼 접속 전극 및 접속 전극의 제조 방법
US11600498B2 (en) * 2019-12-31 2023-03-07 Texas Instruments Incorporated Semiconductor package with flip chip solder joint capsules
CN111292634B (zh) * 2020-03-26 2022-08-09 京东方科技集团股份有限公司 一种显示基板和显示面板
JP2021178336A (ja) 2020-05-12 2021-11-18 パナソニックIpマネジメント株式会社 樹脂フラックスはんだペーストおよび実装構造体
US11830746B2 (en) * 2021-01-05 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11721642B2 (en) * 2021-06-17 2023-08-08 Nxp Usa, Inc. Semiconductor device package connector structure and method therefor
WO2023248302A1 (ja) * 2022-06-20 2023-12-28 三菱電機株式会社 はんだ接合部材、半導体装置、はんだ接合方法、および、半導体装置の製造方法
CN117727723B (zh) * 2024-02-15 2024-04-26 江门市和美精艺电子有限公司 一种封装基板中bga防翘曲封装结构及封装工艺

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059970A (ja) * 2001-08-08 2003-02-28 Matsushita Electric Ind Co Ltd 電子部品実装構造および電子部品実装方法
JP2005064303A (ja) * 2003-08-15 2005-03-10 Sony Corp 光電気複合基板装置及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10101906A (ja) 1996-10-03 1998-04-21 Shin Etsu Chem Co Ltd 液状エポキシ樹脂組成物の製造方法
JP3351974B2 (ja) 1996-12-05 2002-12-03 住友ベークライト株式会社 液状注入封止アンダーフィル材料
JP3613367B2 (ja) 1997-01-17 2005-01-26 ヘンケル コーポレイション 熱硬化性樹脂組成物
US6316528B1 (en) 1997-01-17 2001-11-13 Loctite (R&D) Limited Thermosetting resin compositions
JP3067693B2 (ja) 1997-06-02 2000-07-17 日本電気株式会社 はんだバンプ構造体及びはんだバンプ構造体の製造方法
JP2000058709A (ja) 1998-08-17 2000-02-25 Nec Corp 突起電極構造および突起電極形成方法
CN1228826C (zh) * 1999-03-12 2005-11-23 晶扬科技股份有限公司 高低熔点球栅阵列结构
US6583354B2 (en) 1999-04-27 2003-06-24 International Business Machines Corporation Method of reforming reformable members of an electronic package and the resultant electronic package
JP4071893B2 (ja) 1999-05-31 2008-04-02 京セラ株式会社 配線基板およびその実装構造
JP2002026070A (ja) 2000-07-04 2002-01-25 Toshiba Corp 半導体装置およびその製造方法
JP4609617B2 (ja) 2000-08-01 2011-01-12 日本電気株式会社 半導体装置の実装方法及び実装構造体
JP2002050717A (ja) 2000-08-03 2002-02-15 Nec Corp 半導体装置およびその製造方法
JP2002299518A (ja) 2001-04-03 2002-10-11 Sumitomo Bakelite Co Ltd 半導体パッケージ、その製造方法、及び、半導体装置
JP4977937B2 (ja) 2001-09-25 2012-07-18 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
JP3708478B2 (ja) * 2001-11-20 2005-10-19 松下電器産業株式会社 電子部品の実装方法
JP3925252B2 (ja) * 2002-03-15 2007-06-06 松下電器産業株式会社 電子部品実装方法
JP4283091B2 (ja) * 2003-11-10 2009-06-24 富士通株式会社 電子部品の実装方法
KR100733208B1 (ko) * 2004-10-11 2007-06-27 삼성전기주식회사 플립칩 실장 기술을 이용한 반도체 패키지
JP4729963B2 (ja) * 2005-04-15 2011-07-20 パナソニック株式会社 電子部品接続用突起電極とそれを用いた電子部品実装体およびそれらの製造方法
JP5022756B2 (ja) 2007-04-03 2012-09-12 オンセミコンダクター・トレーディング・リミテッド 半導体チップの実装方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003059970A (ja) * 2001-08-08 2003-02-28 Matsushita Electric Ind Co Ltd 電子部品実装構造および電子部品実装方法
JP2005064303A (ja) * 2003-08-15 2005-03-10 Sony Corp 光電気複合基板装置及びその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2018134860A1 (ja) * 2017-01-17 2019-11-07 パナソニックIpマネジメント株式会社 半導体実装品
US11618110B2 (en) 2019-11-01 2023-04-04 Panasonic Intellectual Property Management Co., Ltd. Solder paste and mounting structure

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