JP2011192380A - ３ｄｒｒａｍ - Google Patents

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Abstract

【課題】アクティブデバイスを必要としない３次元構造超高密度メモリアレイに適した信頼できる抵抗不揮発性を提供することである。
【解決手段】３Ｄ ＲＲＡＭで用いられるメモリアレイ層は、シリコン基板上の周辺回路で形成され、シリコン酸化物層、下部電極材料、シリコン酸化物、抵抗器材料、シリコン酸化物、シリコン窒化物、シリコン酸化物、上部電極およびカバーリング酸化物が堆積されて、形成される。複数のメモリアレイ層は、互いの上部に形成され得る。本発明のＲＲＡＭは、１ステップまたは２ステップのプログラミングプロセスでプログラミングされ得る。
【選択図】図１

Description

本発明は、不揮発性メモリアレイ用途の薄膜抵抗メモリデバイスに関し、より詳細には、アクティブデバイスを必要としない抵抗メモリデバイスに関する。
従来の抵抗器メモリデバイスアレイは、不揮発性メモリ素子上にアクティブデバイスを必要とする。抵抗器メモリデバイスの場合、このようなデバイスは、１抵抗器、１トランジスタアレイまたは１抵抗器、１ダイオードアレイのどちらかであるが、これらのアレイは、超高密度メモリ集積の３次元アレイにおいての利用には適さない。本明細書において開示される発明は、この問題を解決する。なぜなら、本発明のメモリセルは、大規模メモリアレイに組み込まれ得、かつ、アクティブデバイスを必要としないからである。
本発明の目的は、アクティブデバイスを必要としない３次元構造の超高密度メモリアレイに適した、信頼性のある抵抗不揮発性を提供することである。
本発明によるメモリアレイ層は、３Ｄ ＲＲＡＭで用いられるメモリアレイ層であって、周辺回路を有するシリコン基板上において、堆積され、かつ平坦化される第１のシリコン酸化物層と、Ｐｔ、ＰｔＲｈＯｘ、ＰｔＩｒＯｘおよびＴｉＮ／Ｐｔからなる材料群から得られる材料から形成される下部電極と、該下部電極の厚さの少なくとも１．５倍の厚さを有する第２の酸化物層であって、該下部電極が露出するレベルまで堆積されて、平坦化される、第２の酸化物層と、メモリ抵抗器材料の層と、Ｓｉ３Ｎ４の層と、該メモリ抵抗器材料の厚さの約１．５倍の厚さを有する第３の酸化物層であって、ＣＭＰされて、該メモリ抵抗器の表面を露出する、第３の酸化物層と、Ｐｔ、ＰｔＲｈＯｘ、ＰｔＩｒＯｘおよびＴｉＮ／Ｐｔからなる材料群から得られる材料から形成される上部電極と、カバーリング酸化物層とを含むことにより、上記目的を達成する。
前記第１のシリコン酸化物層は、約１００ｎｍ〜１０００ｎｍの厚さを有し、前記メモリ抵抗器材料は、約２０ｎｍ〜１５０ｎｍの厚さを有し、前記Ｓｉ３Ｎ４層は、約１０ｎｍ〜３０ｎｍの厚さを有し、前記第３の酸化物層は、該メモリ抵抗器材料の厚さの約１．５倍の厚さを有してもよい。
前記下部電極および前記上部電極は、Ｐｔ、ＰｔＲｈＯｘおよびＰｔＩｒＯｘから形成される電極群から得られる電極に対して、約５０ｎｍ〜３００ｎｍの厚さを有し、２層ＴｉＮ／Ｐｔに対して、約１０ｎｍ〜２００ｎｍの厚さのＴｉＮおよび約１０ｎｍ〜１００ｎｍの厚さのＰｔを有してもよい。
本発明による３Ｄ ＲＲＡＭをプログラミングする方法は、書き込まれるべきメモリセルを選択するステップと、高電圧プログラミングパルスを第１の関連するビット線に印加するステップと、低電圧プログラミングパルスを第２の関連するビット線に印加するステップと、該関連するワード線を浮遊させるステップと、他の全てのワード線をプログラミングパルス電圧の半分でバイアスするステップと、選択されていない全てのビット線をグラウンド電位にバイアスするステップとを包含することにより、上記目的を達成する。
メモリセルを読み出すステップは、前記選択されていないビットのワード線に小さな電圧を印加して、前記第１の関連するビット線と前記第２の関連するビット線との間の線電圧差を増す（ｅｎｈａｎｃｅ）ステップと、該選択されたメモリセルに関連するワード線に読み出し電圧を印加するステップと、前記第１の関連するビット線と前記第２の関連するビット線との間の電圧差を検出するステップとを含んでもよい。
本発明による３Ｄ ＲＲＡＭをプログラミングする方法は、書き込まれるべきメモリセルを選択するステップと、該メモリセルの第１のメモリ抵抗器に低電圧プログラミングパルスを印加するステップと、該メモリセルの第２のメモリ抵抗器に高電圧プログラミングパルスを印加するステップと、該選択されたワード線をグラウンド電位に設定するステップと、全ての他のワード線を０．５Ｖｐにバイアスするステップと、−Ｖｐのパルス振幅を有する負のプログラミングパルスで第１の関連するビット線をバイアスするステップと、＋Ｖｐのパルス振幅を有する正のプログラミングパルスで第２の関連するビット線をバイアスするステップと、０Ｖｐと０．５Ｖｐとの間のプログラミング電圧で選択されていない全てのメモリ抵抗器をパルシングするステップとを包含することにより、上記目的を達成する。
メモリセルを読み出すステップは、前記選択されていないワード線に小さな電圧を印加して、前記第１の関連するビット線と前記第２の関連するビット線との間の線電圧差を増す（ｅｎｈａｎｃｅ）ステップと、前記選択されたメモリセルに関連するワード線に読み出し電圧を印加するステップと、該第１の関連するビット線と該第２の関連するビット線との間の電圧差を検出するステップとを含んでもよい。
（発明の要旨）
３Ｄ ＲＲＡＭにおいて利用するメモリアレイ層は、周辺回路を有するシリコン基板上に形成され、堆積され、かつ平坦化される第１のシリコン酸化物層と、Ｐｔ、ＰｔＲｈＯｘ、ＰｔＩｒＯｘおよびＴｉＮ／Ｐｔからなる材料群から得られる材料から形成される下部電極と、下部電極の厚さの少なくとも１．５倍の厚さを有する第２の酸化物層であって、下部電極が露出するレベルまで堆積されて、平坦化される、第２の酸化物層と、メモリ抵抗器材料の層と、Ｓｉ３Ｎ４の層と、該メモリ抵抗器材料の厚さの約１．５倍の厚さを有する第３の酸化物層であって、ＣＭＰされて、該メモリ抵抗器の表面を露出する、第３の酸化物層と、Ｐｔ、ＰｔＲｈＯｘ、ＰｔＩｒＯｘおよびＴｉＮ／Ｐｔからなる材料群から得られる材料から形成される上部電極と、カバーリング酸化物層とを含む。複数のメモリアレイ層は、互いの上部に形成され得る。
１ステップで３Ｄ ＲＲＡＭをプログラミングする方法は、書き込まれるべきメモリセルを選択するステップと、高電圧プログラミングパルスを第１の関連するビット線に印加するステップと、低電圧プログラミングパルスを第２の関連するビット線に印加するステップと、関連するワード線を浮遊させるステップと、他の全てのワード線をプログラミングパルス電圧の半分でバイアスするステップと、選択されていない全てのビット線をグラウンド電位にバイアスするステップとを包含する。
２ステップで３Ｄ ＲＲＡＭをプログラミングする方法は、書き込まれるべきメモリセルを選択するステップと、メモリセルの第１のメモリ抵抗器に低電圧プログラミングパルスを印加するステップと、該メモリセルの第２のメモリ抵抗器に高電圧プログラミングパルスを印加するステップと、選択されたワード線をグラウンド電位に設定するステップと、全ての他のワード線を０．５Ｖｐにバイアスするステップと、−Ｖｐのパルス振幅を有する負のプログラミングパルスで第１の関連するビット線をバイアスするステップと、＋Ｖｐのパルス振幅を有する正のプログラミングパルスで第２の関連するビット線をバイアスするステップと、０Ｖｐと０．５Ｖｐとの間のプログラミング電圧で選択されていない全てのメモリ抵抗器をパルシングするステップとを包含する。
本発明のメモリセルは、選択されていないビットのワード線に小さな電圧を印加して、第１の関連するビット線と第２の関連するビット線との間の線電圧差を増し（ｅｎｈａｎｃｅ）、選択されたメモリセルに関連するワード線に読み出し電圧を印加し、第１の関連するビット線と第２の関連するビット線との間の電圧差を検出することによって読み出され得る。
本発明の目的は、アクティブデバイスを必要としない３次元構造超高密度メモリアレイに適した信頼できる抵抗不揮発性を提供することである。
本発明のこの要旨および目的は、本発明の性質の迅速な理解を可能にするために提供される。本発明は、図面と関連した本発明の好ましい実施形態の以下の詳細な説明を参照することによってより完全に理解され得る。
本発明により、アクティブデバイスを必要としない３次元構造超高密度メモリアレイに適した信頼できる抵抗不揮発性を提供することが出来る。
図１は、本発明の方法のブロック図である。 図２は、ＣＭＲメモリ抵抗器を高抵抗状態にプログラミングする条件を示す。 図３は、ＣＭＲメモリ抵抗器を低抵抗状態にプログラミングする条件を示す。 図４は、本発明の３つの端子メモリセルを示す。 図５は、本発明の２つの端子メモリセルを示す。 図６は、ワード線に沿ったメモリアレイの断面図である。 図７は、ワード線間のメモリアレイの断面図である。 図８は、ビット線に沿ったメモリアレイの断面図である。 図９は、図６〜８のシングルレベルの３Ｄメモリアレイの概略図である。 図１０は、第１の悪いケースの読み出しシナリオを示す、図９の回路の選択されたビットの概略図である。 図１１は、第２の悪いケースの読み出しシナリオを示す、図９の回路の選択されたビットの概略図である。 図１２は、最も悪いケースの読み出しシナリオを示すグラフである。
上述されたように、従来技術の抵抗メモリアレイは、ダイオードまたはトランジスタのようなアクティブデバイスを必要とし、アレイのメモリセルに沿った相互作用を妨ぐ。従って、３次元アレイでは、メモリアレイの第１の層上に概ね配置される各セルについて多結晶ダイオードまたはトランジスタが必要とされる。多結晶ダイオードおよび多結晶トランジスタは、漏れ電流が多く、従って、大規模アレイに組み込むことには適さない。多結晶層は、アクティブデバイスの性能を改善し、漏れ電流を低減するために結晶化され得るが、結晶化に必要とされる高温プロセスは、多結晶層の下に配置されたメモリ素子を破壊し得る。本発明は、アクティブデバイスを有さない抵抗器メモリセルを提供することによって、この問題を解決する。
ここで図１を参照すると、図１に示されるように、本発明のデバイスを製造するステップは、概して１０で示され、最初にシリコン基板を準備する任意の従来技術のプロセスに従うこと１２と、シリコン基板上に周辺回路を製造すること１４とを含む。約１００ｎｍから１０００ｎｍの間の厚さを有するシリコン酸化物の第１の層が堆積され、化学的機械的研磨（ＣＭＰ）プロセスによって平坦化される１６。約５０ｎｍ〜３００ｎｍの間の厚さのＰｔを有するか、または、二層電極において約１０ｎｍ〜２００ｎｍの間の厚さのＴｉＮおよび約１０ｎｍ〜１００ｎｍの間のＰｔを有する下部電極が堆積され、かつ、エッチングされる１８。下部電極の材料は、Ｐｔ、ＰｔＲｈＯｘ、ＰｔＩｒＯｘおよびＴｉＮ／Ｐｔを含み得る。下部電極の厚さの少なくとも１．５倍の厚さを有する第２の酸化物層が、下部電極が露出するレベルまで堆積され、かつ、平坦化される２０。約２０ｎｍ〜１５０ｎｍの間の厚さを有する超巨大磁気抵抗（ＣＭＲ）材料のようなメモリ抵抗器材料または他の適切なメモリ抵抗器材料が堆積され、かつ、エッチングされる２２。例えば、約１０ｎｍ〜３０ｎｍの間の厚さを有するＳｉ３Ｎ４の薄い層が堆積される２４。製造のこのフェーズにおいて側壁を形成する追加のステップは、メモリ抵抗器のＳｉ３Ｎ４側壁を形成するためにマスキングおよびエッチングするステップを含む。側壁が形成されるかされないかに関わらず、次のステップは、メモリ抵抗器材料の厚さの約１．５倍の厚さを有する第３の酸化物層の堆積２６である。この構造は、ＣＭＰされ、メモリ抵抗器表面が露出する。約５０ｎｍ〜３００ｎｍの間の厚さを有するＰｔの上部電極、または、約１０ｎｍ〜１００ｎｍの間の厚さを有するＰｔおよび約１０ｎｍ〜２００ｎｍの間の厚さを有するＴｉＮのバイメタル上部電極が堆積され、かつ、エッチングされる２８。上部電極の材料は、Ｐｔ、ＰｔＲｈＯｘ、ＰｔＩｒＯｘおよびＴｉＮ／Ｐｔを含み得る。約１００ｎｍ〜１０００ｎｍの間の厚さを有するさらなる酸化物が堆積され、かつ、平坦化され３０、その後、第２の層のメモリアレイの下部電極が堆積される。その後、このプロセスが繰り返され３２、メモリアレイの第２および以後の層を完成させる。理論的には、シリコン基板上に製造され得るメモリアレイの数には制限はない。シリコンウェハの表面上におけるセンスアンプと周辺回路の面積が制限される。
図２および図３に示されるように、明らかなＣＭＲメモリ抵抗器をプログラミングする閾値電圧が存在する。図２は、本発明のＣＭＲメモリ抵抗器を高抵抗状態にプログラミングする条件を示す。抵抗器の抵抗は、印加されたパルスの振幅が４．５Ｖよりも小さくなる場合に変化しない。印加されたパルスの振幅が４．５Ｖよりも大きくなる場合に、抵抗器の抵抗は、パルスの振幅が増加するにつれて増加する。図３は、抵抗器の抵抗を低抵抗状態にプログラミングする条件を示す。また、各パルス幅について明らかな閾値パルス振幅が存在する。高抵抗状態および低抵抗状態閾値パルス振幅の両方が、ＣＭＲ膜厚の減少につれて減少する。従って、抵抗器が高抵抗状態にあるか低抵抗状態にあるかどうかに関わらず、プログラミングパルスの半分でメモリ抵抗器の抵抗が変化しないように、プログラミングパルス振幅を選択することが可能である。
図４に示されるような、概して３４で示される、下部に２つの電極３６、３８および上部に１つの電極４０を有する３端子メモリセルについて、２つの下部電極間にプログラミングパルスが印加され、上部電極が浮遊し、例えば、開き、上部電極とカソード間の抵抗が高抵抗状態まで増加する一方で、上部電極とアノード間の抵抗が低抵抗状態まで減少する。ここで、Ａはカソードであり、Ｂはアノードであり、Ｃはグランドであり、Ｒ（ＡＣ）＝ＲＨ、かつ、Ｒ（ＢＣ）＝ＲＬ。この閾値プログラミング振幅および３端子メモリ抵抗器が、本発明のアクティブデバイスのないメモリセルの基本的な構造を提供する。センシング、プログラミングおよび他のサポート回路は、シリコン基板上に製造される。２端子メモリセルの場合、図５は、全体が５０で示されるようなセルを示し、ここで、グラウンドＣ５２は、アノードＡ５４およびカソードＢ５６の両方を覆う。
図６〜８は、それぞれ、ワード線に沿った、ワード線間の、および、ビット線に沿った断面である、本発明の３次元メモリアレイを示す。示されるアレイは垂直方向に積まれた層を３つのみ有するが、任意の数の層が本発明に応じて構築されるメモリアレイに組み込まれ得る。ＣＭＲ抵抗器は、酸化物により絶縁される。いくつかの例では、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＴｉＯ２等の酸素拡散バリアが必要とされ得る。このアレイだけが本発明の主題であり、本明細書中では、例えば、物理セル構造の詳細は議論されない。
図９は、所与のシングルレベルのメモリアレイの等価回路を示す。これは、相補出力メモリセルアレイである。各メモリセルは、２つのメモリ抵抗器を含む。相補ビット線の各々は、この図には示されない差動アンプの各（ｒｅｓｐｅｃｔ）入力に接続される。この差動アンプの出力は、「０」または「１」の状態でのデジタル出力に対するインバータに接続され得る。
図９を参照して説明されるように、このアレイのメモリをプログラミングする２つの方法が存在する。３端子メモリセル用の１ステッププログラミング方法と、３端子および２端子メモリセルの両方に適用可能な２ステッププログラミングである。１ステッププログラミングは、ＲＲＡＭ薄膜が均一な材料特性を有することを必要とする。２ステッププログラミングは、任意の非均一特性のＲＲＡＭ薄膜メモリセルに適用され得る。
１ステッププログラミングプロセスが第１に議論される。選択されたセルは、Ｗ２Ｂ２であり、第１の関連ビット線Ｂ２は、高電圧ビットにプログラミングされ、第２の関連ビット線

は、低電圧ビットにプログラミングされる。ワード線Ｗ２が浮遊する。全ての他のワード線は、プログラミングパルス電圧の半分でバイアスされる。ビット線Ｂ２はグランドに接続される。プログラミングパルスＶｐは、

に印加される。全ての他のビット線は、グランド電位にバイアスされる。結果として、抵抗器Ｒ２２Ａは、低抵抗状態にあり、抵抗Ｒ２２Ｂは、高抵抗状態にある。Ｗ２ワード線に接続されたメモリ抵抗器以外のビット２の全てのメモリ抵抗器は、プログラミング電圧の半分でバイアスされる。従って、抵抗が変化しない。同様に、Ｗ２に沿った各ビット線は、１ワードを同時にプログラミングするように適切にバイアスされ得る。プログラミング後、任意の所与のビットにおける２つのメモリセル抵抗器は、それぞれ、高抵抗状態および低抵抗状態にある。
２ステッププログラミングは、より便利である。この例では、また、セルＷ２Ｂ２が選択される。第１の選択されたメモリ抵抗器Ｒ２２Ａおよびメモリ抵抗器Ｒ２２Ｂは、それぞれ低抵抗状態および高抵抗状態にプログラミングされる。選択されたワード線Ｗ２は、グランド電位に設定され、全ての他のワード線が、０．５Ｖｐにバイアスされる。−Ｖｐのパルス振幅を有する負のプログラミングパルスおよび＋Ｖｐの振幅を有する正のプログラミングパルスが、適切なパルス幅で、それぞれ、ビット線Ｂ２および

に印加される。正および負のプログラミングパルスは、同時に印加される必要はなく、Ａ抵抗器およびＢ抵抗器は、別々にプログラミングされ得る。従って、メモリ抵抗器Ｒ２２ＡおよびＲ２２Ｂは、低抵抗状態ＲＬおよび高抵抗状態ＲＨにそれぞれプログラミングされる。全ての他のメモリ抵抗器は、プログラミングパルス電圧の半分でパルス印加されるか、または、パルス印加させないかのどちらかである。従って、選択されていないメモリ抵抗器の抵抗は、このプログラミング動作の間に変化しない。
メモリアレイは、ワード線に読み出し電圧を印加し、メモリセルを共有するビット線間の電圧差を検知する（読み出す）ことによって読み出され得る。所与のメモリビットの読み出し出力電圧は、選択されていないビットからの負荷抵抗のために極めて複雑であり、小さな電圧が選択されていないビットのワード線に印加されてビット線電圧差を拡大し得る。図９および図１０に示される、所与のメモリセルのビット線間の最小の差動出力電圧の検知を可能にする２つの極端なケースが存在し得る。
選択されたビットの等価回路が図１０に示され、ここで、ビット線に接続された全てのメモリ抵抗器が低抵抗状態にプログラミングされる一方で、ビットノット（ｎｏｔ）線に接続されていないメモリ抵抗器は全て高抵抗状態にプログラミングされる。ビット線上の負荷抵抗がＲＯであり、この場合、ＲＬにプログラミングされたメモリ抵抗器のビット線に関連付けられた負荷抵抗が最小である。ＲＨメモリ抵抗器に関連した負荷抵抗は最大である。従って、ビット線差動出力電圧はまた、選択されていないワード線のバイアスの印加がなければ小さくなることが予測される。ビット線電圧は、

および

で表される。
ここで図１１を参照すると、所与のビット線において選択されたメモリセルが低抵抗状態ＲＬにプログラミングされ、かつ、同じビット線に接続された全ての選択されていないメモリセルがＲＨにプログラミングされた場合に、第２のケースが発生する。等価回路が図１１に示される。ＲＬメモリ抵抗器に関連付けられた負荷抵抗器が最大である一方、ＲＨメモリ抵抗器に関連付けられた負荷抵抗器が最小である。従って、ビット線間の差動電圧は、選択されていないワード線バイアスの印加がなければ、最大である。

および

図１２は、１００本のワード線が所与のビット線に接続された状態で、メモリアレイの選択されていないワード線のバイアス電圧の関数として、正規化されたビット線電圧のプロットを示す。高抵抗状態は、１００Ｋオームであり、低抵抗状態は、１Ｋオームである。このデータは、ビット線間の差動電圧を示し、ここで、ＶＬＬ（ｖ）とＶＨＨ（ｖ）との間の差動電圧と、ＶＬＨ（ｖ）とＶＨＬ（ｖ）との間の差動電圧は、それぞれ、図１０および図１１の等価回路の差動出力電圧である。差動出力電圧は、ＲＨ／ＲＬの比が増加するにつれて増加する。
以上のように、３Ｄ ＲＲＡＭが開示され、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。
３Ｄ ＲＲＡＭで用いられるメモリアレイ層は、シリコン基板上の周辺回路で形成され、シリコン酸化物層、下部電極材料、シリコン酸化物、抵抗器材料、シリコン酸化物、シリコン窒化物、シリコン酸化物、上部電極およびカバーリング酸化物が堆積されて、形成される。複数のメモリアレイ層は、互いの上部に形成され得る。
本発明のＲＲＡＭは、１ステップまたは２ステップのプログラミングプロセスでプログラミングされ得る。
３４ ３端子メモリセル
３６、３８、４０ 電極
５０ セル
５２ グラウンド
５４ アノード
５６ カソード

Claims (4)

  1. ３Ｄ ＲＲＡＭをプログラミングする方法であって、
    書き込まれるべきメモリセルを選択するステップと、
    高電圧プログラミングパルスを第１の関連するビット線に印加するステップと、
    低電圧プログラミングパルスを第２の関連するビット線に印加するステップと、
    該関連するワード線を浮動状態にするステップと、
    他の全てのワード線をプログラミングパルス電圧の半分でバイアスするステップと、
    選択されていない全てのビット線をグラウンド電位にバイアスするステップと
    を包含する、方法。
  2. メモリセルを読み出すステップは、
    前記選択されていないビットのワード線に小さな電圧を印加して、前記第１の関連するビット線と前記第２の関連するビット線との間の線電圧差を増す（ｅｎｈａｎｃｅ）ステップと、
    該選択されたメモリセルに関連するワード線に読み出し電圧を印加するステップと、
    前記第１の関連するビット線と前記第２の関連するビット線との間の電圧差を検出するステップと
    を含む、請求項１に記載の方法。
  3. ３Ｄ ＲＲＡＭをプログラミングする方法であって、
    書き込まれるべきメモリセルを選択するステップと、
    該メモリセルの第１のメモリ抵抗器に低電圧プログラミングパルスを印加するステップと、
    該メモリセルの第２のメモリ抵抗器に高電圧プログラミングパルスを印加するステップと、
    該選択されたワード線をグラウンド電位に設定するステップと、
    全ての他のワード線を０．５Ｖｐにバイアスするステップと、
    −Ｖｐのパルス振幅を有する負のプログラミングパルスで第１の関連するビット線をバイアスするステップと、
    ＋Ｖｐのパルス振幅を有する正のプログラミングパルスで第２の関連するビット線をバイアスするステップと、
    ０Ｖｐと０．５Ｖｐとの間のプログラミング電圧で選択されていない全てのメモリ抵抗器をパルシングするステップと
    を包含する、方法。
  4. メモリセルを読み出すステップは、
    前記選択されていないビットのワード線に小さな電圧を印加して、前記第１の関連するビット線と前記第２の関連するビット線との間の線電圧差を増す（ｅｎｈａｎｃｅ）ステップと、
    前記選択されたメモリセルに関連するワード線に読み出し電圧を印加するステップと、
    該第１の関連するビット線と該第２の関連するビット線との間の電圧差を検出するステップと
    を含む、請求項３に記載の方法。
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