JP2003532964A - メモリーセル構造およびメモリーセル構造の操作方法 - Google Patents

Abstract

(57)【要約】 メモリーセル構造は、それぞれ２つの磁気抵抗素子を有するメモリーセルを有している。それぞれのメモリーの磁気抵抗素子が、異なる抵抗を有するように磁化されると、メモリーセルに蓄えられた情報は、抵抗器ハーフブリッジ回路において分岐した出力信号がゼロより大きいか、ゼロより小さいかを、抵抗器ハーフブリッジ回路によって判断することで、決定される。

Description

【発明の詳細な説明】

不揮発性の読み／書きメモリー（Schreib-/Lesespeicher）に着目した、メモ
リーセル構造に関しての研究が行われている。このメモリーセル構造においては
、情報を蓄えるために、磁気抵抗素子(magnetoresistives Element)が使用され
る。

【０００１】 磁気抵抗素子（Magnetowiderstandselementとも呼ばれる）は、専門家の間で
は、少なくとも２つの強磁性層と、その間に配された１つの非磁性層とを有する
構造である、と理解されている。そして、層構造の構成に応じて、ＧＭＲ素子，
ＴＭＲ素子，およびＣＭＲ素子の区別がなされる（参照；S. Mengel, Technolog
ieanalyse Magnetismus, 第２巻, XMR Technologien, 出版社 VDI Technologie
zentrum Physikalische Technologien、1997年８月）。

【０００２】 また、ＧＭＲ素子という用語は、少なくとも２つの強磁性層と、これらの間に
配された１つの非磁性伝導層とを有し、いわゆるＧＭＲ（巨大磁気抵抗）効果を
示す層構造に対して使用される。ＧＭＲ効果は、『ＧＭＲ素子の電気的抵抗が、
２つの強磁性層の磁化方向が互いに平行であるか反平行であるかに依存すること
』として理解されている。ＧＭＲ効果は、いわゆるＡＭＲ（異方性磁気抵抗）効
果に匹敵する大きさである。ＡＭＲ効果は、『磁気導体（magnetisierte Leiter
）の抵抗が、磁化方向に対して平行である場合と垂直である場合とで異なること
』として理解される。ＡＭＲ効果は、単層の強磁性体において生じる、バルク効
果である。

【０００３】 ＴＭＲ素子という用語は、専門家によって“トンネル磁気抵抗”層構造として
使用される。この“トンネル磁気抵抗”層構造は、少なくとも２つの強磁性層と
、これらの間に配される１つの絶縁非磁性層とを有している。この層構造では、
絶縁層は非常に薄いので、２つの強磁性層の間にトンネル電流が生じる。これら
の層構造は、同様に、２つの強磁性層の間に配された絶縁非磁性層を通り抜ける
スピン局在化トンネル電流(spinpolarisireten Tunnelstrom)によって生じる磁
気抵抗効果を示す。また、この場合も、ＴＭＲ素子の電気的抵抗は、２つの強磁
性層の磁化が互いに平行であるか、あるいは反平行であるかに依存する。また、
相対的な抵抗変化は、室温で約６〜４０％である。

【０００４】 ＧＭＲ素子を、メモリーセル構造の中で、メモリー素子として使用することが
提案されている（参照例；D.D. Tang et al. IEDM95, 997〜999, J.M. Daughton
, Thin Solid Films, Vol. (1992), 162〜168, Z Wang et al, Journal of Magn
etism and Magnetic Materials, Vol. 155, (1996), 161〜163）。メモリー素子
は、リード線を介して直列に接続されている。ワード線は、リード線を横切ると
ともに、リード線とメモリー素子との両方から絶縁されている。ワード線の信号
は、各ワード線を流れる電流による磁場を引き起こす。この磁場は、十分な強さ
が与えられると、この磁場の下に位置するメモリー素子の磁化に影響を及ぼす。
情報を書き込むために、ｘ／ｙ線が使用され、このｘ／ｙ線は、書き込まれるべ
きメモリーセルで交差している。ｘ／ｙ線は、信号に適用され、交差点では、磁
化反転に十分な磁場を引き起こす。その際、２つの強磁性層の一方の磁化方向が
反転する。対照的に、２つの強磁性層の他方の磁化方向は変化しない。この他方
の強磁性層における磁化方向は、磁化方向を固定するための隣接した反強磁性層
によって固定されている。また、この他方の強磁性層の磁化方向は、強磁性層の
スイッチング閾値を増大することで固定される。また、この閾値は、他方の強磁
性層を、上記した一方の強磁性層と異なる物質あるいは寸法（例えば厚さ）で形
成することによって増大される。また、情報の読み出しでは、ワード線にパルス
信号を流し、これによって、目的のメモリーセルを、２つの磁化状態の間でいず
れかに切り替える。そして、ビット線を通る電流を測定し、この電流から、該当
メモリー素子の抵抗値を決定する。

【０００５】 米国特許第５１７３８７３号は、磁気抵抗のメモリーセル構造を開示しており
、このメモリーセル構造では、トランジスターが、読まれるべきメモリーセルを
選択するために用いられている。

【０００６】 米国特許第５６４０３４３号は、メモリーセル構造を開示しており、このメモ
リーセル構造では、ダイオードと直列に接続されたＴＭＲ素子が、メモリー素子
として使用されている。このダイオードは、個々のメモリーセルの情報を読み出
すために利用される。

【０００７】 本発明は、磁気抵抗素子を有するメモリー素子配列を明確に述べるという問題
に基づいている。この磁気抵抗素子は、蓄積情報の信頼性ある読み出し、パッキ
ング密度(Packingsdichte)の向上、および、プロセス技術(prozesstechnischen
Auf-band)における低出費(niedrigem Aufwand)を可能とするものである。

【０００８】 さらに、本発明は、上記のタイプの、メモリーセル構造の操作方法を明確に述
べるものである。

【０００９】 本目的は、請求項１のメモリーセル構造によって、そしてまた、請求項１０の
メモリーセル構造の操作方法によって達成される。さらなる詳細は、従属請求項
から明らかになる。

【００１０】 メモリーセル構造は、メモリーセルを有しており、それぞれのメモリーセルは
、２つの磁気抵抗素子を含んでいる。磁気抵抗素子としては、ＴＭＲ素子あるい
はＧＭＲ素子を使用することが好ましい。というのも、これらＴＭＲ素子、ＧＭ
Ｒ素子は、室温での磁化反転の場合には、十分に大きな抵抗変化を示すと同時に
、耐性磁場(vertretbaren Magnetfeldern)でもって、磁化を反転することが可能
だからである。

【００１１】 一方では、このメモリーセル構造は、マルチレベルロジック（Multi-Level-Lo
gik）という意味で、データを蓄積できる。つまり、磁気抵抗素子の抵抗を考慮
すると、４つの異なる状態が可能であり、この４つの状態は、４つの異なる理論
値を割り当てられる。これによって、メモリー密度(Speicherdichte)が増え、し
たがって、高パッキング密度(Packungsdichte)を実現できる。

【００１２】 もう一方では、各メモリーセルにおける磁気抵抗素子を、常に異なる抵抗を有
するように磁化することが可能である。この場合、メモリーセルにつき、２つの
異なる状態が可能であり、それぞれの状態を、２つの理論値に割り当てられる。
この形態のメモリーセル構造では、低出費の電気回路素子で情報を読めるので、
生産のために必要な空間を小さくできるとともに、確実性の高い読み出しが可能
となっている。

【００１３】 このメモリーセル構造を読み出すために、メモリーセルの磁気抵抗素子は、そ
れぞれ、電圧レベルと信号線との間に接続されていることが好ましい。また、こ
の電圧レベルは、双方の磁気抵抗素子において、同じ大きさであるが異なる極性
をもつことが好ましい。信号線は、両方の磁気抵抗素子において同じである。信
号線上では、信号線上での降下電圧が０より大きいか、あるいは０より小さいか
が判断される。結果として、情報を読み出すには、単純なブリッジ回路で十分で
ある。

【００１４】 この場合、メモリーセルの磁気抵抗素子を、互いに隣接して配列することが有
利である。これにより、技術的な原因で磁気抵抗素子の性質が不均質になっても
、その不均質性は、判断信号(Bewertungssignal)に何らの影響も及ぼさない。こ
の性質の不均質性は、特に析出、リソグラフィー、エッチング等の際の、組織的
な工程の不等質性（systematische Prozessinhomogenitaeten）に基づくもので
ある。さらに、ブリッジ回路に必要な外部電気回路素子は、左右対称である。

【００１５】 メモリーセル構造は、スイッチ読み出し(schaltendes Auslesen)、および非ス
イッチ読み出し(nichtschaltendes Auslesen)の両方によって判断されることが
可能である。スイッチ読み出しよりも速く実行できる単純な非スイッチ読み出し
では、読み出し操作の間、内部接続グリッド中の電流は臨界点未満である、つま
り、メモリー素子の磁化反転のためのスイッチ閾値に到達していないと理解され
ている。このメモリーセルの状態は変化せず、これにより、読み出し後には、本
来のメモリー情報の再読み込みに時間を費やす必要がなくなるのである。

【００１６】 このメモリーセル構造では、ゼロおよび１に割り当てられる異なる理論状態を
、読み信号の異なる表示によって識別する。異なる表示の信号は、電気回路素子
によって、より簡単に区別される。それゆえ、メモリーセル構造を、高い判断確
実性(Bewertungssicherheit)を持って読むことが可能である。

【００１７】 広領域メモリーセル構造に着目すると、第１および第２線を用いることが有利
である。この場合、第１線は互いに平行に延びており、第２線は互いに平行に延
びている。第１線は、第２線と交差する。磁気抵抗素子は、それぞれ、第１線の
１つと、第２線の１つとの間に接続される。その際、１つのメモリーセルの磁気
抵抗素子は、それぞれ、２つの異なる第１線、および同じ第２線に接続される。
メモリーセルに蓄えられている情報を読み出すために、同じ大きさで反対の極性
を有する電圧レベルが２つの第１線に印加され、残りの第１線は、基準電位、特
にグランドに接続される。選択されたメモリーセルの磁気抵抗素子に接続される
第２線上で、信号が判断される。第２線上で発生する電圧信号は、蓄えられた情
報に応じて異なる極性を有している。信号レベルは、磁気抵抗素子の磁気抵抗値
、第１線に印加される電圧レベル、そして、存在する第１線の数に依存している
。第１線の数が増えると、信号のレベルは減少する。

【００１８】 信号レベルに対する第１線の数の影響を補整するために、第２線を電流従動部
（Stromfolger）に接続することが有利である。電流従動部は、フィードバック
演算増幅器を有している。このフィードバック演算増幅器の反転入力部は、それ
ぞれの第２線に接続している。非反転入力部は、接地電位に接続されている。こ
れによって、第２線の電位はゼロに制御される。演算増幅器の出力部では、メモ
リーセル構造における出力信号の極性を読むための信号が出力される。

【００１９】 磁気抵抗素子は、それぞれ、少なくとも１つの第１強磁性層素子、１つの非磁
性層素子、および１つの第２強磁性層素子を有しており、非磁性層素子は、第１
強磁性層素子および第２強磁性層素子との間に配列されていることが好ましい。
それぞれのメモリーセルでは、一方の磁気抵抗素子においては、第１強磁性層素
子と第２強磁性層素子とにおける磁化が、互いに平行に配置されている。そして
、他方の磁気抵抗素子においては、第１強磁性層素子と第２強磁性層素子とにお
ける磁化が、互いに反平行に配置されている。

【００２０】 本発明の範囲において、第１強磁性層素子および第２強磁性層素子は、Ｆｅ、
Ｎｉ、Ｃｏ、Ｃｒ、Ｍｎ、Ｂｉ、Ｇｄおよび／またはＤｙの少なくとも１つより
成り、第１強磁性層素子および第２強磁性層素子は、それぞれ、層平面に対して
垂直に、２〜２０ｎｍの厚さを有している。

【００２１】 本発明の範囲において、非磁性層素子は、Ａｌ₂Ｏ₃、ＮｉＯ、ＨｆＯ₂、Ｎｂ
Ｏ、ＳｉＯ₂、Ｃｕ、Ａｕ、Ａｇ、および／またはＡｌより成り、非磁性層素子
は、層平面に対して垂直に、１ｎｍ〜５ｎｍの厚さを有している。

【００２２】 以下に、本発明の具体例を、図を参照しながら詳細に説明する。

【００２３】 図１は、それぞれ２つの磁気抵抗素子を有するメモリーセルを有するメモリー
セル構造の図である。図２は、本発明にかかる、読み出し操作を説明するために
用いられるメモリーセル構造の概略図である。図３は、読み出しの対象となるメ
モリーセルの等価回路図である。図４は、メモリーセル構造の読み出しのための
、他の電気回路要素を示す図である。図５は、情報の書き込みを説明するために
用いられる概略図である。

【００２４】 メモリーセル構造は、互いに平行に延びる、ストライプ−タイプ (streifenfo
rmige)の第１線ＬＩｉ、ｉ＝１…ｍ、を含んでいる。さらに、メモリーセル構造
は、第２線ＬＩＩｊ、ｊ＝１…ｎを含んでいる。第２線ＬＩＩｊも、同様にスト
ライプ−タイプ形あり、互いに平行に延びている。第１線ＬＩｉと第２線ＬＩＩ
ｊとは、互いに交差している（図１参照）。

【００２５】 第１線ＬＩｉの１つと、第２線ＬＩＩｊの１つとの間の交差点に、磁気抵抗素
子ＭＲｉｊがそれぞれ配列されており、関連する線と線との間に接続されている
。磁気抵抗素子ＭＲｉｊのそれぞれは、第１強磁性層素子ＦＭ１、非磁性層素子
ＮＭ、および第２強磁性層素子ＦＭ２より成る。第１強磁性層素子ＦＭ１は、Ｃ
ｏＦｅより成り、２〜１０ｎｍの厚さである。この層素子の磁化は、その下に位
置する、例えばＦｅＭｎあるいはＩｎＭｎより成る反強磁性層によって、特定の
方向で固定できている。非磁性層素子ＮＭは、Ａｌ₂Ｏ₃から成り、０．５〜３ｎ
ｍの厚さを有する。第２強磁性層素子ＦＭ２は、ＮｉＦｅから成り、２〜８ｎｍ
の層の厚さを有する。この具体例では、第１強磁性層素子ＦＭ１は、その物質組
成のゆえに、第２強磁性層素子ＦＭ２よりも磁気硬度が高い。

【００２６】 隣接する２つの磁気抵抗素子ＭＲｉｊ、ＭＲｉ＋１ｊは、それぞれ、異なる第
１線ＬＩｉ、ＬＩｉ＋１に接続され、メモリーセルＳｉｉ＋１ｊを形成する。メ
モリーセルＳｉｉ＋１ｊは、図１中、点線で記されている。この際、１つのメモ
リーセルＳｉｉ＋１ｊの２つの磁気抵抗素子ＭＲｉｊ、ＭＲｉ＋１ｊは、同じ第
２線ＬＩＩｊに接続されている。

【００２７】 同一のメモリーセルＳｉｉ＋１ｊにおける磁気抵抗素子ＭＲｉｊ・ＭＲｉ＋１
ｊの強磁性層素子ＦＭ１・ＦＭ２の磁化は、以下のような方向となっている。す
なわち、第１強磁性素子ＦＭ１と第２強磁性素子ＦＭ２との磁化は、磁気抵抗素
子ＭＲｉｊ・ＭＲｉｊ＋Ｉｊのいずれか一方においては平行に配置されており、
他方においては互いに反平行に配置されている。さらに、第１強磁性素子ＦＭ１
における磁化は、一様に一方向（図１では、線ＬＩＩｊに対して平行）に配置さ
れている。この結果、同じメモリーセルＳｉｉ＋１ｊにある磁気抵抗素子ＭＲｉ
ｊ・ＭＲｉ＋１ｊは、異なる抵抗を有する。２つの理論値を持つデジタル情報事
項は、メモリーセルＳｉｉ＋１ｊに、異なる抵抗を配列することによって蓄えら
れる。言い換えると、磁気抵抗素子ＭＲｉjが小さいほうの抵抗を有し、磁気抵
抗素子ＭＲｉ＋１ｊが大きいほうの抵抗を有する、あるいは、磁気抵抗素子ＭＲ
ｉｊが大きいほうの抵抗を有し、ＭＲｉ＋１ｊが小さいほうの抵抗を有すること
によって、情報事項を蓄えられる。

【００２８】 図１に示されているように、第１および第２強磁性素子（ＦＭ１およびＦＭ２
）における磁化は、第１線ＬＩｉあるいは第２線ＬＩＩｊに対してすべて平行に
方向付けられている。

【００２９】 このメモリーセル構造は、抵抗行列（widerstandsmatrix）を構成している。
図２は、この抵抗行列の概略図を示している。この図において、磁気抵抗素子Ｍ
Ｒｉｊは、抵抗Ｒｉｊによって識別される。

【００３０】 抵抗がＲｉｊおよびＲｉ＋１ｊであるメモリーセルＳｉｉ＋１ｊを読み出すた
めに、０以外の電圧レベルが、関連する第１線ＬＩｉ、ＬＩｉ＋１に印加されて
いる。この場合、−Ｕ／２は第１線ＬＩｉに印加されており、＋Ｕ／２は、第１
線ＬＩｉ＋１に印加されている。ｘ≠ｉ、ｉ＋１である残りの第１線ＬＩｘは、
接地電位（０電位）に接続されている。メモリーセルＳｉｉ＋１ｊの抵抗Ｒｉｊ
およびＲ_i+1jに接続される第２線ＬＩＩｊ上で、出力信号が判断される。電圧−
Ｕ／２および＋Ｕ／２を供給する電源の中央接触(Mittelkontakt)も、同様に、
接地電位である。

【００３１】 第２線ＬＩＩｊ上で分岐した（abgegegriffen）信号の電圧レベルＵｊは、以
下のように評価される。すなわち、ｘ≠ｉ、ｉ＋１である抵抗Ｒｘｊは、一方で
は、ｘ≠ｉ、ｉ＋１である第１線ＬＩｘを経由して接地電位に接続されており、
もう一方では、第２線ＬＩＩｊに接続され、共に、Ｒｉｊおよび、Ｒｉ＋１、ｊ
によって形成されたハーフブリッジ（Halbbruecke）の短絡抵抗(Querwiderstand
)Ｒｊを形成する。

【００３２】 以下は、抵抗Ｒｊに当てはまる。 Ｒ_o／（ｍ−２）≦Ｒ_j≦（Ｒ_o＋ΔＲ）／（ｍ−２） ここで、Ｒ₀は、磁気抵抗素子ＭＲｉｊの帯びることのできる２つの抵抗のう
ち小さい方であり、Ｒ₀＋ΔＲは大きい方である。上限は、すべての抵抗がＲ₀＋
ΔＲとなる場合に適用される。以下は、第２線ＬＩＩｊ上の、信号レベルＵｊの
大きさＵｊｏに当てはまる。

【００３３】

【数１】

【００３４】 蓄えられた理論情報に応じて、信号のレベルＵ_jは、＋Ｕ_joまたは−Ｕ_joの値
となる。

【００３５】

【数２】

【００３６】 したがって、情報を読み出すには、第２線ＬＩＩｊ上で、電圧が０よりも大き
いか０より小さいかを決定すれば十分である。この評価は、例えばシュミットト
リガーあるいは高ゲイン差異増幅器(Differenzverstarker)の、双安定回路によ
って達成されることが好ましい。大きさＵ_joのレベルは、第１線ＬＩｉの数（ｍ
）に反比例する。それゆえ、第１線ＬＩｉの数（ｍ）が増加すると、信号レベル
は低下する。

【００３７】 第１線ＬＩｉの数から独立した信号Ｕ_jの、信頼性のある評価のために、第２
線ＬＩＩｊは、それぞれ、抵抗器Ｒｋｊ（図４参照）を経由したフィードバック
を有する演算増幅器ＯＰ_jの反転入力部（invertierenden Eingang）に接続され
る（図４参照）。演算増幅器ＯＰ_jの非反転入力部は、グランドに接続される。
信号Ｕ_j’は、電流従動部として接続（verschalten）された演算増幅器ＯＰ_jの
出力部で分岐し、その信号レベルＵ_jo’は、第１線ＬＩｍの数からは独立してい
る。以下は、大きさＵ_jo’に当てはまる。

【００３８】

【数３】

【００３９】 信号Ｕ_j’は、メモリーセルＳｉｉ＋１ｊに何の理論情報が蓄えられたかによ
って、再び、値＋Ｕ_jo’あるいは−Ｕ_jo’となる。

【００４０】

【数４】

【００４１】 情報を書き込むために、正の電流＋Ｉ_wが第１線ＬＩｉに印加され、負の電流
−Ｉ_wは、第１線ＬＩｉ＋１に印加される（図５参照）。これらの電流は、同じ
大きさを有する。もしも、第１線ＬＩｉ、ＬＩｉ＋１が互いにスイッチＳを経由
して接続されていれば、これらの電流は共通の電流源から流れることが可能であ
る。抵抗Ｒ_ij、Ｒ_i+1、_jをもつ磁気抵抗素子ＭＲｉｊ、ＭＲｉ＋１が配列された
、第１線ＬＩｉ、ＬＩｉ＋１と第２線ＬＩＩｊとの間の交差点において、電流Ｉ_B およびＩ_wは、第２強磁性層素子ＦＭ２での磁化を切り替えるための十分に大き
な磁場をもたらす。この場合、材料選択の結果による磁気的な硬さのために、第
１強磁性層素子ＦＭ１の磁化は、変化されずに留まる（図５参照）。書き込みの
ためには、抵抗Ｒｉｊ、Ｒ_i+1、_jの位置で、第２強磁性層素子ＦＭ２の切り替え
閾値(Schaltschwellen）を磁場が上回るように、電流Ｉ_WおよびＩ_Bを選択するべ
きである。書き込まれる情報は、電流Ｉ_Wの方向によって決められる。第２線Ｌ
ＩＩｊは、信号線として振舞う。

【００４２】 なお、第１線ＬＩｉはそれぞれワード線として使用され、第２線ＬＩＩｊは、
ビット線として使用されてもよい。一方で、第１線ＬＩｉをビット線として使用
し、第２線ＬＩＩｊをビット線として使用することも可能である。

【図面の簡単な説明】

【図１】 それぞれ２つの磁気抵抗素子を有するメモリーセルを有するメモリーセル構造
の図である。

【図２】 本発明にかかる、読み出し操作を説明するために用いられるメモリーセル構造
の概略図である。

【図３】 読み出しの対象となるメモリーセルの等価回路図である。

【図４】 メモリーセル構造の読み出しのための、他の電気回路要素を示す図である。

【図５】 情報の書き込みを説明するために用いられる概略図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/105 Ｈ０１Ｌ 43/08 Ｚ 43/08 27/10 ４４７ Ｆターム(参考） 5E049 AA01 AA04 AA07 AA09 AC05 BA06 CB02 DB12 5F083 FZ10 GA11 JA60 ZA21

Claims (8)

【特許請求の範囲】
1. 【請求項１】 メモリーセルを有するメモリーセル構造であって、 各メモリーセルが２つの磁気抵抗素子を有しており、 各メモリーセルでは、磁気抵抗素子が互いに異なる抵抗を有するように磁化さ
   れており、 １つのメモリーセルの磁気抵抗素子は、信号線を経由して直列に接続されてお
   り、このようにして形成された抵抗器の全体における２つの端部に、同じ大きさ
   であるが反対の極性を有する電圧が接続されているメモリーセル構造。
2. 【請求項２】 上記磁気抵抗素子がＴＭＲあるいはＧＭＲ素子である請求項１に記載のメモリ
   ーセル構造。
3. 【請求項３】 メモリーセルの磁気抵抗素子が、１平面内で互いに隣接して配列されている請
   求項１または２に記載のメモリーセル構造。
4. 【請求項４】 第１線および第２線を有し、これら第１線は互いに平行に延びていると共に、
   第２線も互いに平行に延びており、さらに、これら第１線と第２線とは互いに交
   差し、 上記磁気抵抗素子は、それぞれ、第１線の１つと、第２線の１つとの間に接続
   され、 １つのメモリーセル構造の磁気抵抗素子は、それぞれ、異なる第１線、および
   同じ第２線に接続される請求項１〜３のうちいずれか１項に記載のメモリーセル
   構造。
5. 【請求項５】 上記磁気抵抗素子が、少なくとも１つの第１強磁性層素子、１つの非磁性層素
   子、および１つの第２強磁性層素子を有しており、非磁性層素子は、第１強磁性
   層素子および第２強磁性層素子との間に配列され、 それぞれのメモリーセルでは、一方の磁気抵抗素子においては、第１強磁性層
   素子と第２強磁性層素子との磁化が互いに平行に配置されており、他方の磁気抵
   抗素子においては、第１強磁性層素子と第２強磁性層素子との磁化が互いに反平
   行に配置されている請求項１〜４のうちいずれか１項に記載のメモリーセル構造
   。
6. 【請求項６】 第１強磁性層素子および第２強磁性層素子のそれぞれが、Ｆｅ、Ｎｉ、Ｃｏ、
   Ｃｒ、Ｍｎ、Ｂｉ、Ｇｄ、および／またはＤｙの少なくとも１つより成り、層平
   面に対して垂直に、２〜２０ｎｍの厚さを有しており、 非磁性層素子が、Ａｌ₂Ｏ₃、ＮｉＯ、ＨｆＯ₂、ＴｉＯ₂、ＮｂＯ、ＳｉＯ₂、
   Ｃｕ、Ａｕ、Ａｇおよび／またはＡｌより成り、層平面に対して垂直に、１ｎｍ
   〜５ｎｍの厚さを有する請求項１〜５のいずれか１項に記載のメモリーセル構造
   。
7. 【請求項７】 第２線が、それぞれ、電流従動部に接続されている請求項１〜６のいずれか１
   項に記載のメモリーセル構造。
8. 【請求項８】 請求項１〜７のいずれか１項に記載のメモリーセル構造の操作方法であって、 １つのメモリーセルの磁気抵抗素子を、それぞれ、異なる抵抗を有するように
   磁化し、 メモリーセルの情報を読み出すために、メモリーセルの磁気抵抗素子を、電圧
   レベルと信号線との間に接続し、この電圧レベルは、両方の磁気抵抗素子におい
   て同じ大きさであるが異なる極性を有し、上記信号線は、両方の磁気抵抗素子で
   は同じであり、 信号線上で、降下する電圧がゼロより大きいか、あるいはゼロより小さいかを
   判断し、 メモリーセルに蓄えられた情報を変化させるために、メモリーセルの、両方の
   磁気抵抗素子の抵抗を変化させるメモリーセル構造の操作方法。