KR20030009295A - 메모리 셀 배열 및 그 동작 방법 - Google Patents
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Abstract
메모리 셀 배열 및 그 동작 방법.
메모리 셀 배열은 각각 두개의 자기저항 소자를 포함하는 메모리 셀을 구비한다. 각각의 메모리 셀의 자기저항 소자가 상이한 저항를 갖는 방식으로 자화되어, 메모리 셀에 저장된 정보는 저항 하프 브릿지 회로에서 측정된 신호가 0보다 큰지 또는 작은지를 상기 회로의 출력부에서 평가함으로써 결정될 수 있다.
Description
전문가들은 자기저항 소자, 소위, 자기저항 (magnetoresistance) 소자가 적어도 두개의 강자성층과 그 사이에 배치되는 비자성층(non-magnetic layer)을 갖는 구조라고 이해한다. 상기 층 구조의 제조방법에 따라, GMR 소자, TMR 소자 및 CMR 소자간의 구별이 이루어진다(1997년 8월, VDI 기술센터 물리기술부에 의해 출간된 S. Mengel의 "자기 기술 분석" 제 2 권의 XMR 기술 참조).
GMR 소자라는 용어는 적어도 두개의 강자성층과 그 사이에 배치된 비자성 도전층을 구비하는 층 구조용으로 사용되고, 소위 GMR(giant magnetoresistance) 효과를 나타낸다. GMR 효과는 GMR 소자의 전기적 저항이 두개의 강자성층에서의 자화상태가 서로 평행한 방향으로 또는 반대로 평행한 방향으로 자화되는 것에 의존하는 것으로 이해되고 있다. GMR 효과는 소위 AMR(이방성 자기저항;anisotropicmagnetoresistance) 효과에 비하여 크다. AMR 효과에 따르면, 자화된 컨덕터에서의 저항은 자화 방향이 평행한 경우와 수직인 경우에 서로 상이하다. AMR 효과는 강자성 단일층들에서 발생하는 벌크 효과(bulk effect)이다.
TMR 소자라는 용어는 적어도 두개의 강자성층 및 그 사이에 배치된 절연, 비자성층을 갖는 "터널링 자기저항" 층 구조로 전문가에 의해 사용된다. 이 경우에, 절연층이 매우 얇아서 두개의 강자성층사이에 터널링 전류가 발생한다. 마찬가지로, 상기 층구조들은 두개의 강자성층 사이에 배치된 절연, 비자성 층을 통하여 스핀-분극 터널링 전류(spin-polarized tunneling current)에 의해 발생된 자기저항 효과를 나타낸다. 이 경우에, 역시 TMR 소자의 전기 저항은 두개의 강자성층에서의 자화가 서로 평행한 방향으로 또는 반대방향으로 평행하게 되었는지에 의존한다. 이 경우에, 저항에서의 상대적인 변화는 실온에서 약 6 내지 40%이다.
메모리 셀 배열에서 메모리 소자로서 GMR 소자를 사용하는 것은, 예를 들면, D.D. Tang 등의 IEDM 95, 페이지 997 내지 999, J.M. Daughton의 Thin Solid Films, 216권(1992년), 페이지 162 내지 168, Z. Wang 등의 Journal of Magnetism and Magnetic Materials, 155권(1996년), 페이지 161 내지 163 등에 제안되어 왔다. 메모리 소자는 판독 라인을 경유하여 직렬로 접속되어 있다. 워드라인은 그에 대하여 횡으로 뻗어 있으며 판독라인과 메모리소자로부터 모두 절연되어 있다. 워드라인에 인가된 신호는 각 워드라인에 흐르는 전류의 결과로 자기장을 형성하고, 충분한 세기가 주어진 자기장은 아래에 위치된 메모리 소자의 자화에 영향을 끼친다. 정보를 기록하기 위해, 기록될 메모리 셀에서 교차하는 x/y 라인이 사용된다.교차점에서, 자화 반전에 충분한 자기장을 형성하는 신호가 x/y라인에 인가된다. 이 경우에, 자화방향은 두개의 강자성층 중 하나에서 반전된다. 반대로, 두개의 강자성층중 다른 하나에서의 자화방향은 변하지 않은채로 남는다. 자화방향이 변하지 않은 강자성층에서의 자화방향은 자화방향을 고정시키는 인접한 반강자성층(antiferromagnetic layer)에 의해, 또는 자화방향이 반전된 강자성층과 비교하여 상이한 치수설계, 예를 들면, 상이한 층 두께 또는 상이한 물질을 통하여 강자성 층의 스위칭 문턱(threshold)을 증가시킴으로써 고정된다. 정보를 판독하기 위해, 워드라인에는 두개의 자화상태 전후에서 관련 메모리 셀을 스위칭시키는 펄스 신호가 인가된다. 비트라인을 통과하는 전류가 측정되어, 그로부터 해당 메모리 소자의 저항이 결정된다.
미국특허 제5,173,873호에는 판독될 메모리셀을 선택하기 위한 트랜지스터가 제공되는 자기저항 메모리셀 배열이 개시되어 있다.
미국특허 제5,640,343호에는 다이오드와 직렬로 연결된 TMR 소자가 메모리 소자로서 사용되는 메모리 셀 배열이 개시되어 있다. 다이오드는 각각의 메모리셀의 정보를 판독하는 역할을 한다.
비휘발성 판독/기록 메모리에 관해서, 정보를 저장하기 위해 자기저항 소자가 사용되는 메모리 셀 배열에 관한 연구가 증가하고 있다.
도 1은 각각 두개의 자기저항 소자를 갖는 메모리 셀을 구비한 메모리 셀 배열을 도시한다.
도 2는 판독 동작을 설명하기 위해 사용되는 본 발명에 따른 메모리 셀 배열의 개략도를 도시한다.
도 3은 판독될 메모리 셀의 등가회로도를 도시한다.
도 4는 메모리 셀 배열을 판독하기 위한 대체 회로를 도시한다.
도 5는 정보의 기록을 설명하기 위해 사용되는 개략도를 도시한다.
본 발명은 공정 엔지니어링상 높은 패키지 밀도 및 낮은 아웃레이를 가지면서 저장된 정보를 신뢰성있게 판독할 수 있는 자기저항 소자를 구비한 메모리 셀 배열을 규정하는 문제에 근거를 두고있다.
더우기, 상기 형태의 메모리셀 배열을 동작시키는 방법을 규정하려는 의도가 있다.
상기 목적은 청구항 1에 따른 메모리 셀 배열에 의해, 또한 청구항 10에 따른 동작 방법에 의해 이루어진다. 더우기, 본 발명의 상세내역은 종속항들에 개시되어 있다.
메모리 셀 배열은 각각 두개의 자기저항 소자를 갖는 메모리셀을 구비한다. TMR 소자 또는 GMR 소자는 실온에서 자화반전(magnetization reversal)의 경우에 저항에 있어서 충분히 큰 변화를 나타내고, 동시에, 방어할 수 있는 자기장으로 자화반전될 수 있기 때문에 자기저항 소자로서 바람직하게 사용된다.
상기 메모리 셀 배열은, 한편으로, 멀티레벨 로직으로 데이터를 저장하는 것이 가능한데, 다시 말하면, 네개의 상이한 로직값으로 할당될 수 있는 네개의 상이한 상태가 자기저항 소자의 저항에 따라 메모리 셀에서 가능하다. 증가된 메모리 밀도 및 그에 따른 패키징 밀도가 이루어질 수 있다.
대안으로서, 각 메모리 셀에 있는 자기저항 소자는 항상 상이한 저항을 갖는 방법으로 자화될 수 있다. 이 경우에, 두개의 상이한 상태가 메모리 셀마다 가능하며, 이 상태는 두개의 로직 값으로 할당될 수 있다. 메모리 셀 배열의 이러한 구성은 회로상에서 감소된 아웃레이로 판독될 수 있고, 따라서, 메모리 셀 배열은 요구되는 공간을 감소시켜 제작될 수 있고 판독동안 더 높은 안정성을 갖게한다.
상기 메모리 셀 배열로부터 판독하기 위해, 메모리 셀의 자기저항 소자는 각각의 경우에 전압 레벨과 신호라인 사이에 바람직하게 연결되며, 상기 전압 레벨은두개의 자기저항 소자에 대하여 동일한 크기를 갖지만 상이한 극성을 갖는다. 신호라인은 자기저항 소자 모두에 대하여 동일하다. 신호 라인 상에서, 전압강하가 0보다 큰지 또는 적은지가 평가된다. 따라서, 정보를 판독하기 위해 단순한 브릿지 회로로서 충분하다.
이 경우에, 메모리 셀의 자기저항 소자를 서로 인접하게 배열하는 것이 바람직하다. 이러한 방법으로, 체계적 공정 불균형, 특히, 증착, 리소그래피, 에칭등에 기초한 자기저항 소자의 기술 지배적 특성 불균형이 평가 신호에 영향을 끼치지 않을 것이다. 더우기, 브릿지 회로에 요구되는 외부회로는 대칭적이다.
메모리 셀 배열은 스위칭 판독(switching read-out) 그리고 논-스위칭 판독(non-switching read out)에 의해 모두 평가될 수 있다. 스위칭 판독보다 더 빠르고 간단하게 실현할 수 있는 논-스위칭 판독은 상호접속 그리드에서의 전류가 판독동안 준임계적(subcritical)이라고 이해되며, 다시 말하면, 메모리 소자의 자기 반전에 대한 스위칭 문턱에 도달되지 않는다. 메모리 셀 상태는 변하지 않으며, 그 결과 원래의 메모리 정보가 판독후에 시간을 소비하는 방식으로 다시 판독되어서는 안된다.
상기 메모리 셀 배열에서, 0과 1로 할당된 상이한 로직 상태들은 판독신호의 상이한 사인(sign)에 의해 식별된다. 상이한 사인을 갖는 신호는 회로에 의해 쉽게 구별될 수 있다. 따라서, 메모리 셀 배열은 높은 측정 안정성을 가지면서 판독될 수 있다.
큰 영역의 메모리 셀 배열에 대해서는 제 1 및 제 2 라인을 제공하는 것이바람직하다. 이 경우에, 제 1 라인들은 서로 평행하게 뻗어있으며 제 2 라인들도 서로 평행하게 뻗어있다. 제 1 라인들은 제 2 라인들을 가로지른다. 자기저항 소자들은 각각의 경우에 제 1 라인들 중의 하나와 제 2 라인들 중의 하나 상이에 연결되어 있다. 이 경우에, 메모리 셀 중 하나의 자기저항 소자는 각각의 경우에 두개의 상이한 제 1 라인과 동일한 제 2 라인에 연결된다. 메모리 셀에 저장된 정보를 판독하기 위해, 동일한 크기를 갖지만 극성이 반대인 전압레벨이 두개의 제 1 라인에 인가되고, 잔여의 제 1 라인들은 기준 전위, 특히, 접지에 연결된다. 선택된 메모리 셀의 자기저항 소자에 연결된 제 2 라인상에서, 신호가 측정된다. 제 2 라인상에서 발생된 전압 신호는 저장된 정보에 따라 상이한 극성을 갖는다. 신호 레벨은 자기저항 소자의 자기저항 값, 제 1 라인에 인가된 전압 레벨 및 제 1 라인의 갯수에 의존한다. 제 1 라인의 갯수가 증가함에 따라, 신호의 레벨은 감소한다.
신호 레벨 상에서 제 1 라인의 갯수의 영향을 보상하기 위해, 제 2 라인을 전류 추종기(current follower)에 연결하는 것이 바람직하다. 전류 추종기는 반전 입력이 각각의 제 2 라인에 연결되는 피드백 연산 증폭기를 구비한다. 비반전(non-inverting) 입력은 접지 전위에 연결된다. 결과적으로, 제 2 라인상의 전위는 0으로 정규화된다. 연산 증폭기의 출력단에서, 메모리 셀 배열의 출력 신호의 극성이 판독될 수 있는 신호가 존재한다.
바람직하게, 자기저항 소자 각각은 적어도 제 1 강자성층 소자, 비자성층 소자 및 제 2 강자성층 소자, 제 1 강자성층 소자와 제 2 강자성층 소자 사이에 배치된 비자성층 소자를 구비한다. 각각의 메모리 셀에 대하여, 제 1 강자성층 소자와제 2 강자성층 소자에서의 자화는 자기저항 소자 중의 하나에서 서로 평행하게 지향되고 제 1 강자성층 소자와 제 2 강자성층 소자에서의 자화는 다른 강자성 소자에서 서로 반대로 평행하게 지향된다.
적어도 물질 Fe, Ni, Co, Cr, Mn, Bi, Gd 및/또는 Dy중의 하나를 포함하고, 각각 층 평면에서 수직으로 2와 20nm 사이의 두께를 갖는 제 1 강자성층 소자 및 제 2 강자성층 소자는 본 발명의 범위내에 존재한다.
Al2O3, NiO, HfO2, TiO2, NbO, SiO2, Cu, Au, Ag 및/또는 Al를 함유하고, 층 평면에 수직으로 1nm와 5nm 사이의 두께를 갖는 비자성층 소자는 본 발명의 범위내에 존재한다.
본 발명의 실시예는 도면을 참조하여 이하에서 더 상세하게 설명된다.
메모리 셀 배열은 스트립형 제 1 라인(LIi, i=1...m)을 포함하며, 제 1 라인은 서로 평행하게 뻗어 있다. 더우기, 메모리 셀 배열은 제 2 라인(LIIj, j=1...n)을 포함한다. 제 2 라인(LIIj)은 스트립 형태로 서로 평행하게 뻗어 있다. 제 1 라인 LIi와 제 2 라인(LIIj)은 서로 교차한다(도 1 참조).
제 1 라인(LIi)중의 하나와 제 2 라인(LIIj)중의 하나 사이의 교차점에서, 자기저항 소자(MRij)가 각 경우마다 배치되어 있고 관련 라인간에 연결되어 있다. 각각의 자기저항 소자(MRij)는 제 1 강자성층 소자(FM1), 비자성층 소자(NM)와 제 2 강자성층 소자(FM2)를 포함한다. 제 1 강자성층 소자(FM1)는 CoFe를 포함하고 2 내지 10 nm의 두께를 갖는다. 상기 소자의 자화는, 예를 들면, FeMn 또는 InMn으로 이루어진 밑에 놓여있는 반 강자성(anti-ferromagnetic)층에 의해 특정 방향으로 고정될 수 있다. 비자성층 소자(NM)은 Al2O3를 포함하며 0.5 내지 3 nm의 두께를 갖는다. 제 2 강자성층 소자(FM2)는 NiFe를 포함하며 2 내지 8 nm의 층 두께를 갖는다. 상기 실시예에서, 제 1 강자성층 소자(FM1)는, 그 물질 조성 때문에, 제 2 강자성층 소자(FM2)보다 더 큰 자기 견고성(magnetic hardness)을 갖는다.
각각 상이한 제 1 라인(LIi, LIi+1)에 연결된 두개의 인접한 자기저항 소자(MRij, MRi+1j)가 메모리 셀(Sii+1j)을 형성한다. 메모리 셀(Sii+1j)는 도 1에 파선으로 표시되어 있다. 이 경우에, 메모리 셀(Sii+1j)의 두개의 자기저항소자(MRij, MRi+1j)는 동일한 제 2 라인(LIIj)에 연결되어 있다.
하나 및 동일한 메모리 셀(Sii+1j)의 자기저항 소자(MRij, MRi+1j)에 있는 강자성층 소자(FM1, FM2)의 자화에 있어서, 제 1 강자성 소자(FM1)과 제 2 강자성 소자(FM2)의 자화 방향은 자기저항 소자(MRij, MRi+1j)중의 하나에서 서로 평행한 방향으로 지향되고 다른 자기저항 소자에서는 서로 반대방향으로 평행하게 지향된다. 더우기, 제 1 강자성 소자(FM1)에서의 자화는 한 방향(도 1에서 라인(LIIj)에 평행하게)으로 균일하게 지향된다. 결과적으로, 하나 및 동일한 메모리 셀(Sii+1j)의 자기저항 소자(MRij, MRi+1j)는 상이한 저항(리지스턴스)을 갖는다. 두개의 논리값을 갖는 디지털 정보항목은 상이한 저항의 배치에 의해 메모리 셀에 저장되는데, 다시 말하면, 자기저항 소자(MRij)가 더 작은 저항를 갖고 자기저항 소자(MRi+1j)가 더 큰 저항를 갖든가, 또는, 자기저항 소자(MRij)가 더 큰 자기저항을 갖고 자기저항 소자(MRi+1j)가 더 작은 저항를 가짐으로써 메모리 셀에 저장된다.
제 1 및 제 2 강자성 소자(FM1 및 FM2 각각)에서의 자화는, 도 1에 도시된 바와 같이, 제 1 라인(LIi)에 모두 평행한 방향으로 될 수 있고, 또는 제 2 라인(LIIj)에 평행하게 될 수 있다.
메모리 셀 배열은 저항 매트릭스를 대체한다. 도 2는 자기저항 소자(MRij)가 자신의 저항(Ri)에 의해 식별되는 상기 저항 매트릭스의 개략도이다.
저항(Rij및 Ri+1j)을 갖는 메모리 셀(Sii+1j)로부터 판독하기 위해서, 0이 아닌 전압 레벨이 해당 제 1 라인(LIi, LIi+1)에 인가된다. 이 경우에, -U/2가 제 1 라인(LIi)에 인가되고, +U/2가 제 1 라인(LIi+1)에 인가된다. 잔여의 제 1 라인(LIx, x ≠i, i+1)은 접지 전위(전위 0)에 연결된다. 메모리 셀(Sii+1j)의 저항(Rij 및 Ri+1j)에 연결된 제 2 라인(LIIj)상에서, 출력신호가 측정된다. 전압 -U/2와 +U/2를 공급하는 전압원의 중심은 접지 전위에 연결된다.
제 2 라인(LIIj)상에서 분기된(tap off) 신호의 레벨(Uj)는 다음과 같이 측정될 수 있다: 한편으로는 제 1 라인(LIx, x ≠i, i+1)을 경유하여 접지전위에 연결되고, 다른 한편으로는 제 2 라인(LIIj)에 연결되는 저항(Rxj, x ≠i, i+1)는 Rij와 Ri+1,j에 의해 형성된 하프-브릿지(half-bridge)의 션트(shunt) 저항를 형성한다.
저항 Rj에 대하여
R0/(m-2)≤Rj≤(R0+△R)/(m-2) 조건을 적용한다.
이 경우에, 자기저항 소자(MRij)가 가정할 수 있는 두개의 저항중 R0가 더 작고 R0+△R이 더 크다. Rj에 대하여 더 낮은 값은 모든 저항가 값(R0)를 가정하는 경우에 적용한다. 상한은 모든 저항이 R0+△R을 가정하는 경우에 적용한다. 제 2 라인(LIIj)상의 신호의 레벨(Uj)의 크기(Uj0)는
이 유효하다.
저장된 논리 정보에 따라, 신호의 레벨(Uj)은 값 +Uj0또는 -Uj0를 가정할 수있다.
따라서, 정보를 판독하기 위해, 제 2 라인(LIIj)상에서 레벨이 0보다 큰지 또는 작은지를 결정하는 것이면 충분하다. 이러한 측정은 바람직하게 쌍안정 회로(bistable circuit), 예를 들면, 슈미트 트리거 또는 고이득 차분 증폭기에 의해 유효하다. 크기(Uj0)의 레벨은 제 1 라인(LIi)의 갯수(m)에 반비례한다. 따라서, 제 1 라인(LIi)의 갯수(m)이 증가할수록, 신호 레벨은 감소한다.
제 1 라인(LIi)의 갯수와 독립적으로 신호(Uj)를 신뢰성있게 평가하기 위해서, 제 2 라인(LIIj)이 각 경우마다 저항기(RKj)를 경유하는 피드백을 갖는 연산 증폭기의 반전 입력에 연결되어 있다(도 4 참조). 연산 증폭기(OPj)의 비반전(non-inverting) 입력부는 접지에 연결되어 있다. 신호(Uj')는 전류 추종기(current follower)로써 위로 연결된 상기 연산 증폭기(OPj)의 출력부에서 분기되며, 상기 신호의 신호 레벨(Ujo')이 제 1 라인(LIm)의 갯수에 독립적이 된다.
크기(Ujo')에 대하여,
이 유효하다.
신호(Uj')는 메모리 셀(Sii+1j)에 저장된 논리 정보에 따라 값 +Ujo' 또는 -Ujo'을 다시 가정할 수 있다.
정보를 기록하기 위해, 양의 전류(+ Iw)가 제 1 라인(LIi)에 인가되고, 음의 전류(-Iw)가 제 1 라인(LIi+1)에 인가된다(도 5 참조). 상기 전류는 동일한 크기를 갖는다. 상기 전류는, 제 1 라인(LIi, LIi+1)이 스위치(S)를 경유하여 서로 연결되어 있다면, 공통 전류원으로부터 흐를수 있다. 전류(IB)가 해당 제 2 라인(LIIj)에 인가된다. 저항(Rij, Ri+1,j)를 갖는 자기저항 소자가 배치된, 제 1 라인(LIi, LIi+1)과 제 2 라인(LIIj)간의 교차점에서, 전류(IB및 IW)는 제 2 강자성 층 소자(FM2)에서 자화를 스위칭하기에 충분히 큰 자기장을 형성한다. 이 경우에, 물질 조성때문에 자기적으로 더 견고한 제 1 강자성 층 소자(FM1)에서의 자화는 변하지않은 채로 남아있는다(도 5 참조). 기록하기 위해, 전류(IW및 IB)는 결과적으로 발생되는 자기장이 저항(Rij, Ri+1,j)의 위치에서 제 2 강자성 층 소자(FM2)의 스위칭 문턱을 초과하는 방식으로 선택된다. 기록될 정보는 전류(IW)의 방향에 의해 정의된다. 제 2 라인(LIIj)는 신호라인으로서 동작한다.
제 1 라인은, 각각의 경우에, 워드 라인으로서 사용될 수 있고, 제 2 라인(LIIj)은 비트 라인으로써 사용될 수 있다. 대안으로서, 비트라인으로서 제 1 라인(LIi)을 사용하고 제 2 라인(LIIj)을 비트라인으로서 사용하는 것이 가능하다.
Claims (8)
- 각각 두개의 자기저항 소자를 갖는 메모리 셀을 구비한 메모리 셀 배열에 있어서,각각의 메모리 셀에 있는 자기저항 소자가 상이한 저항을 갖는 방식으로 자화되며, 메모리 셀 중 하나의 자기저항 소자가 신호 라인을 경유하여 직렬로 연결되어 형성된 전체 저항의 양 단이 동일한 크기를 갖지만 극성이 반대인 전압에 연결되는메모리 셀 배열.
- 제 1 항에 있어서,상기 자기저항 소자는 TMR 또는 GMR 소자인메모리 셀 배열.
- 제 1 항 또는 제 2 항에 있어서,상기 메모리 셀의 자기저항 소자는 하나의 평면에 서로 인접하게 배열되는메모리 셀 배열.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,제 1 라인과 제 2 라인이 제공되고, 상기 제 1 라인과 제 2 라인이 각각의 경우에 서로간에 평행하게 뻗어 있고 상기 제 1 라인과 제 2 라인이 서로 교차하며,상기 자기저항 소자가, 각각의 경우에, 상기 제 1 라인중의 하나와 상기 제 2 라인중의 하나 사이에 연결되며,상기 메모리 셀 중 하나의 자기저항 소자가 각각의 경우에 상이한 제 1 라인과 동일한 제 2 라인에 연결되는메모리 셀 배열.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,상기 자기저항 소자 각각은 적어도 제 1 강자성층 소자, 비자성층 소자 및 제 2 강자성층 소자를 가지며, 상기 비자성층 소자는 상기 제 1 강자성층 소자와 상기 제 2 강자성층 소자 사이에 배열되며,각각의 메모리 셀에 대하여, 상기 제 1 강자성층 소자와 상기 제 2 강자성층 소자에서의 자화는 상기 자기저항 소자 중 하나에서 서로 평행하게 지향되고, 상기 제 1 강자성층 소자와 상기 제 2 강자성층 소자에서의 자화는 상기 자기저항 소자중 다른 것에서는 서로 반대로 평행하게 지향되는메모리 셀 배열.
- 제 5 항에 있어서,상기 제 1 강자성층 소자와 상기 제 2 강자성층 소자 각각은 적어도 Fe, Ni, Co, Cr, Mn, Bi, Gd 및/또는 Dy중의 하나를 포함하고, 각각 층 평면에서 수직으로 2 nm 와 20 nm 사이의 두께를 가지며,상기 비자성층 소자는 Al2O3, NiO, HfO2, TiO2, NbO, SiO2, Cu, Au, Ag 및/또는 Al을 포함하고, 층 평면에서 수직으로 1 nm 와 5 nm 사이의 두께를 갖는메모리 셀 배열.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제 2 라인은 각각의 경우에 전류 추종기(current follower)에 연결되는메모리 셀 배열.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,상기 메모리 셀 중의 하나에 있는 자기저항 소자는 각각 상이한 저항를 갖는방식으로 각각 자화되고,메모리 셀의 정보를 판독하기 위해, 상기 메모리 셀의 자기저항 소자는 각각의 경우에 전압 레벨과 신호 라인 사이에 연결되고, 상기 전압 레벨은 두 자기저항 소자에 대하여 동일한 크기를 갖지만 상이한 극성을 가지며, 상기 신호 라인은 두 자기저항 소자에 대하여 동일하며,상기 신호 라인상에서, 전압 강하가 0보다 큰지 또는 작은지 평가되며,메모리 셀에 저장된 정보를 변경하기 위해, 상기 메모리 셀의 두 자기저항 소자의 저항이 변경되는메모리 셀 배열.
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