KR20060084828A - ３ｄ ｒｒａｍ - Google Patents

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KR20060084828A
KR20060084828A KR1020060057544A KR20060057544A KR20060084828A KR 20060084828 A KR20060084828 A KR 20060084828A KR 1020060057544 A KR1020060057544 A KR 1020060057544A KR 20060057544 A KR20060057544 A KR 20060057544A KR 20060084828 A KR20060084828 A KR 20060084828A
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Abstract

3D RRAM 에 이용하기 위한 메모리 어레이층은, 주변 회로를 갖는 실리콘 기판 상에, 실리콘 산화물층, 하부 전극 재료, 실리콘 산화물, 레지스터 재료, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물, 상부 전극 및 커버용 산화물을 증착 및 형성한다. 복수의 메모리 어레이층은 서로의 상부 상에 형성될 수 있다. 본 발명의 RRAM 은 단일 단계 프로그래밍 프로세스 또는 2 단계 프로그래밍 프로세스로 프로그래밍될 수 있다.
3D RRAM

Description

３Ｄ ＲＲＡＭ {3D RRAM}
도 1 은 본 발명의 방법의 블록도.
도 2 는 고 저항 상태에 대하여 CMR 메모리 레지스터를 프로그래밍하는 조건을 나타내는 도면.
도 3 은 저 저항 상태에 대하여 CMR 메모리 레지스터를 프로그래밍하는 조건을 나타내는 도면.
도 4 는 본 발명의 3 터미널 메모리셀을 나타내는 도면.
도 5 는 본 발명의 2 터미널 메모리셀을 나타내는 도면.
도 6 은 워드 라인에 따라 획득되는 메모리 어레이의 단면도.
도 7 은 워드 라인 사이를 따라 획득되는 메모리 어레이의 단면도.
도 8 은 비트 라인을 따라 획득되는 메모리 어레이의 단면도.
도 9 는 도 6 내지 도 8 의 단일 레벨의 3D 메모리 어레이의 개략도.
도 10 은 제 1 최악의 판독 시나리오를 나타내는 도 9 의 회로의 선택 비트의 개략도.
도 11 은 제 2 최악의 판독 시나리오를 나타내는 도 9 의 회로의 선택 비트의 개략도.
도 12 는 최악의 경우의 판독 시나리오를 도시하는 그래프.
* 도면의 주요 부분에 대한 부호의 설명 *
36, 38 : 하부 전극
40 : 상부 전극
52 : 접지
54 : 노드 A
56 : 노드 B
본 발명은 비휘발성 메모리 어레이 애플리케이션용 박막 레지스터 메모리 장치에 관한 것으로, 보다 상세하게는 능동 장치가 필요하지 않은 레지스터 메모리 장치에 관한 것이다.
종래 기술의 저항 메모리 장치 어레이의 상태는 비휘발성 메모리 소자 상에 능동 장치를 필요로 한다. 레지스터 메모리 장치의 경우, 그러한 장치들은 원(one)-레지스터, 원(one)-트랜지스터 어레이, 또는 원(one)-레지스터, 원(one)-다이오드 어레이 중의 임의의 하나지만, 이러한 어레이는 초고밀도 메모리 집적용 3 차원 어레이에 이용되기에 적합하지 않다. 여기에서 개시되는 본 발명은 이 문제를 해결하여, 본 발명의 메모리셀이 대형 메모리 어레이에 포함될 수 있고 능동 장치를 필요로 하지 않도록 한다.
본 발명의 목적은 능동 장치를 필요로 하지 않는 3 차원 구조의 초고밀도 메모리 어레이에 대하여 적합한 신뢰성있는 저항성의 비휘발성을 제공하는데 있다.
본 발명의 요약 및 목적은 본 발명의 특징으로 신속하게 실현할 수 있도록 하기 위하여 제공된 것이다. 본 발명의 이해는 도면과 함께 본 발명의 바람직한 실시형태의 다음의 상세한 설명을 참조하여 획득될 수도 있다.
3D RRAM 에 이용하는 메모리 어레이층으로서, 그 상부에 주변 회로를 갖는 실리콘 기판 상에, 증착 및 평탄화되는 제 1 실리콘 산화물층; Pt, PtRhOx, PtIrOx, 및 TiN/Pt 로 이루어지는 재료 그룹으로부터 선택되는 재료로 형성되는 하부 전극; 증착된 다음 하부 전극이 노출되는 레벨까지 평탄화되는, 하부 전극 두께의 1.5 배 이상의 두께를 갖는 제 2 산화물층; 메모리 레지스터 재료층; Si3N4 층; 메모리 레지스터 표면이 노출되도록 CMP 되는, 메모리 레지스터 재료 두께의 약 1.5 배의 두께를 갖는 제 3 산화물층; Pt, PtRhOx, PtIrOx, 및 TiN/Pt 로 이루어지는 재료 그룹으로부터 선택되는 재료로 형성되는 상부 전극; 및 커버용 산화물층을 포함한다. 복수의 메모리 어레이층을 서로의 상부 상에 형성할 수도 있다.
단일 단계로 3D RRAM 을 프로그래밍하는 방법은, 기록할 메모리셀을 선택하는 단계, 제 1 관련 비트 라인에 고 전압 프로그래밍 펄스를 인가하는 단계, 제 2 관련 비트 라인에 저 전압 프로그래밍 펄스를 인가하는 단계, 관련되는 워드 라인을 플로팅하는 단계, 나머지 워드 라인 전체를 하프-프로그래밍 (half- programming) 펄스 전압으로 바이어싱 (biasing) 하는 단계, 및 선택되지 않은 비트 라인 전체를 접지 전위와 바이어싱하는 단계를 포함한다.
2 단계 동작으로 3D RRAM 을 프로그래밍하는 방법은, 기록할 메모리셀을 선택하는 단계, 메모리셀의 제 1 메모리 레지스터에 저 전압 프로그래밍 펄스를 인가하는 단계, 메모리셀의 제 2 메모리 레지스터에 고 전압 프로그래밍 펄스를 인가하는 단계, 선택되는 워드 라인을 접지 전위로 설정하는 단계, 나머지 워드 라인 전체를 0.5 Vp 로 바이어싱하는 바이어스 단계, -Vp 의 펄스 진폭을 갖는 음의 프로그래밍 펄스로 제 1 관련 비트 라인을 바이어싱하는 단계, +Vp 의 펄스 진폭을 갖는 양의 프로그래밍 펄스로 제 2 관련 비트 라인을 바이어싱하는 단계, 및 선택되지 않은 메모리 레지스터 전체를 0 Vp 와 0.5 Vp 사이의 프로그래밍 전압으로 펄싱하는 단계를 포함한다.
본 발명의 메모리셀은 제 1 관련 비트 라인과 제 2 관련 비트 라인 사이의 비트 라인 전압 차이를 증대하기 위하여, 선택되지 않은 비트의 워드 라인으로 작은 전압을 인가하는 단계, 및 선택되는 메모리셀과 관련되는 워드 라인에 판독 전압을 인가하고, 제 1 관련 비트 라인과 제 2 관련 비트 라인 사이의 전압 차이를 검출하는 단계를 포함하는 3D RRAM 을 프로그래밍함으로써 판독될 수도 있다.
전술한 바와 같이, 종래 기술의 레지스터 메모리 어레이는, 어레이의 메모리셀 중의 상호작용을 방지하기 위하여, 다이오드 또는 레지스터와 같은 능동 장치를 필요로 한다. 즉, 3 차원 어레이에 대하여, 일반적으로 각각의 셀에 필요한 다결정 다이오드 또는 트랜지스터가 메모리 어레이의 제 1 층 상에 위치된다. 다결정 다이오드 및 다결정 트랜지스터는 고 누설 전류를 나타내므로, 대형 어레이로 포함되기에 부적합하다. 다결정층은 결정화되어, 능동 장치 성능을 개선시키고 누설 전류를 감소시키지만, 결정에 필요한 고온 프로세스에서 다결정층 하부에 위치되는 메모리 소자가 파괴될 수도 있다. 본 발명은 능동 장치를 갖지 않는 레지스터 메모리셀을 제공함으로써 이 문제를 해결한다.
도 1 을 참조하면, 일반적으로 본 발명의 장치를 제조하기 위한 단계들 (10) 은, 먼저 임의의 종래 기술 프로세스에 따라 실리콘 기판을 준비하는 단계 (12) 이후에, 실리콘 기판 상에 주변 회로를 형성하는 단계 (14) 를 포함한다. 제 1 실리콘 산화물층은 약 100 nm 내지 1000 nm 의 두께를 가지며, CMP 프로세스에 의해 증착 및 평탄화된다 (16). 약 50 nm 내지 300 nm 사이의 두께를 갖는 Pt, 또는, 약 10 nm 내지 약 200 nm 사이의 두께를 갖는 TiN 및 10 nm 내지 100 nm 사이의 두께를 갖는 Pt 의 2 층 전극으로 형성되는 하부 전극을 증착하여 에칭한다 (18). 하부 전극용 재료는 Pt, PtRhOx, PtIrOx, 및 TiN/Pt 를 포함할 수도 있다. 하부 전극 두께의 1.5 배 이상의 두께를 갖는 제 2 산화물층을 증착하고 하부 전극이 노출되는 정도로 평탄화한다 (20). 20 nm 내지 150 nm 사이의 두께를 갖는 CMR 재료와 같은 메모리 레지스터 재료 또는 다른 메모리 레지스터 재료가 증착 및 에칭한다 (22). 약 10 nm 내지 30 nm 사이의 두께를 갖는 제 3 Si3N4 층을 증착한다 (24). 이 제조 상태에서 메모리 레지스터 상에 Si3N4 측 벽을 형성하기 위한 측벽 형성의 옵션 단계는 마스크 공정 및 에칭 공정을 포함한다. 측벽의 형성 유무에 상관없이, 다음 단계에서는 메모리 레지스터 재료 두께의 약 1.5 배의 두께를 갖는 제 3 산화물층의 증착 (26) 이다. 이 구조를 CMP 하여, 메모리 레지스터 표면을 노출시킨다. 50 nm 내지 300 nm 사이의 두께를 갖는 Pt 상부 전극, 또는, 10 nm 내지 100 nm 사이의 두께를 갖는 Pt 와 10 nm 내지 200 nm 사이의 두께를 갖는 TiN 으로 이루어지는 2 금속 상부 전극을 증착 및 에칭한다 (28). 상부 전극용 재료는 Pt, PtRhOx, PtIrOx, 및 TiN/Pt 를 포함할 수도 있다. 약 100 nm 내지 1000 nm 사이의 두께를 갖는 추가 산화물을 증착 및 평탄화한 후 (30), 제 2 층 메모리 어레이의 하부 전극의 증착을 수행한다. 다음으로, 이 프로세스를 반복 (32) 하여, 메모리 어레이의 제 2 층 및 후속층을 완성한다. 이론적으로, 실리콘 표면 상에 제조될 수 있는 메모리 어레이의 개수는 한정되지 않는다. 실리콘 웨이퍼의 표면 상의 주변 회로 및 감지 증폭기에 대한 면적을 한정한다.
도 2 및 도 3 에 나타낸 바와 같이, CMR 메모리 레지스터를 프로그래밍하기 위한 명백한 임계 전압이 있다. 도 2 는 고 저항 상태로 본 발명의 CMR 메모리 레지스터를 프로그래밍하기 위한 조건을 설명하다. 레지스터의 저항은 인가 펄스 진폭이 4.5 V 보다 작은 경우 변화되지 않는다. 인가되는 펄스의 진폭이 4.5 V 보다 클 때, 레지스터의 저항율은 펄스 진폭 증가에 따라 증가된다. 도 3 은 레지스터의 저항을 낮은 저항 상태로 프로그래밍하기 위한 조건을 나타낸다. 또한, 각각의 펄스폭에 대하여 명백한 임계 펄스 진폭이 있다. 높은 저항 상태 및 낮은 저항 상태 둘 다의 임계 펄스 진폭은 CMR 막 두께 감소에 따라 감소한다. 따라서, 레지스터가 높은 저항 상태 또는 낮은 저항 상태에 있는지에 상관없이, 프로그래밍 펄스의 1/2 에서 메모리 레지스터 저항에서의 변화가 없도록 프로그래밍 펄스 진폭을 선택할 수 있다.
도 4 에 나타낸 바와 같이, 전반적으로, 34 에서, 하부에 2 개의 전극 (36, 38) 을 갖고 상부에 하나의 전극 (40) 을 갖는 3 터미널 메모리셀에 대하여, 상부 전극이 플로팅되어 있는 예를 들어 개방되어 있는, 상부 전극과 캐소드 사이의 저항은 고 저항 상태로 증가하는 반면, 상부 전극과 애노드 사이의 저항은 저 저항 상태로 감소하며, 여기서, A 는 캐소드이며, B 는 애노드이며, C 는 접지이고, R(AC)=RR 이고 R(BC)=RL 이다. 임계 프로그래밍 진폭 및 3 터미널 메모리 레지스터는 본 발명의 능동 장치가 없는 메모리셀에 대한 기본적인 구성을 제공한다. 감지, 프로그래밍, 및 다른 지원 회로는 실리콘 기판 상에 형성된다. 2 터미널 메모리셀의 경우, 도 5 는 전반적으로 접지 C (52) 가 양 애노드 A (54) 및 접지 B (56) 상에 위치되는 이러한 셀을 나타낸다.
도 6 내지 도 8 각각은 워드 라인에 따라, 그 사이, 및 비트 라인에 따라 절단되는 단면에 따른 본 발명의 3 차원 메모리 어레이를 나타낸다. 도시된 어레이는 3 개의 수직하게 적층되는 층만을 갖지만, 임의의 개수의 층을 본 발명에 따라 구성되는 메모리 어레이에 포함시킬 수도 있다. CMR 레지스터는 산화물에 의해 분리된다. 산소 확산층, 예를 들면, Si3N4, Al2O3, TiO2 등은 몇몇 경우에 필요할 수 있다. 어레이만이 본 발명의 주제이므로, 물리적 셀 구조를 상세하게 설명하지 않는다.
도 9 는 소정의 신호 레벨 메모리 어레이용 등가 회로를 나타낸다. 보상형 출력 메모리셀 어레이이다. 각각의 메모리셀은 2 개의 메모리 레지스터로 구성된다. 각각의 보상형 비트 라인은 차동 진폭기의 대응하는 입력에 접속되며, 도시하지 않는다. 차동 증폭기의 출력은 "0" 또는 "1" 상태에서 디지털 출력용 인버터에 접속될 수 있다.
어레이의 메모리를 프로그램하기 위한 2 가지 방법이 있으며 도 9 를 참조하여 설명한다. 3 터미널 메모리셀에 대한 1 단계 프로그래밍 방법 및 2 터미널 및 2 터미널 메모리셀에 적용가능한 2 단계 프로그래밍 방법이 있다. 1 단계 프로그래밍은 RRAM 박막이 균일한 재료 특성을 갖는 것을 필요로 한다. 2 단계 프로그래밍은 임의의 불균일한 특성의 RRAM 박막 메모리셀에 적용될 수 있다.
먼저, 1 단계 프로그래밍 프로세스를 설명한다. 선택되는 셀은 W2B2 이며, 제 1 관련 비트 라인 (B2) 은 고 전압 비트로 프로그래밍되며, 제 2 관련 비트 라인 (
Figure 112006045276015-PAT00001
) 은 저 전압 비트로 프로그래밍된다. 워드 라인 (W2) 이 부유된다. 모든 다른 워드 라인은 하프 프로그래밍 펄스 전압과 바이어스된다. 비트 라인 (B2) 는 접지된다. 프로그래밍 펄스 (Vp) 가
Figure 112006045276015-PAT00002
에 적용된다. 모든 다른 비트 라인은 접지 전위에 바이어스된다. 그 결과, 저항은 (R22A) 는 저 저항 상 태가 되고 저항 (R22B) 은 고 저항 상태에 있게 된다. W2 워드 라인과 접속되는 다른 비트 (2) 의 모든 메모리 레지스터는 프로그래밍 전압의 1/2 와 바이어스된다. 따라서, 저항 변화가 없다. 유사하게, W2 에 따른 각각의 비트라인은 한번에 하나의 워드를 프로그래밍하도록 적절하게 바이어스될 수 있다. 프로그래밍 후, 임의의 소정의 비트의 2 개의 메모리셀 레지스터가 고 저항 상태 및 저 저항 상태에 각각 있게 된다.
2 단계 프로그래밍이 보다 통상적이다. 다시 말해, 본 실시예에서는 셀 (W2B2) 를 선택한다. 먼저 선택되는 메모리 레지스터 (R22A) 및 메모리 레지스터 (R22B) 는 각각 저 저항 상태 및 고 저항 상태로 프로그래밍된다. 선택되는 워드 라인 (W2) 은 접지 전위로 설정되며, 모든 나머지 워드 라인은 0.5 Vp 로 바이어스된다. -Vp 의 펄스 진폭을 갖는 음으로 프로그래밍된 펄스 및 +Vp 의 펄스 진폭을 갖는 양으로 프로그래밍된 펄스가 비트 라인 (B2,
Figure 112006045276015-PAT00003
) 으로 적용된다. 양으로 프로그래밍된 펄스 및 음으로 프로그래밍된 펄스가 동시에 적용되지 않아야 하며, A 레지스터 및 B 레지스터를 별도로 프로그래밍할 수 있다. 따라서, 메모리 레지스터 (R22A, R22B) 은 저 저항 상태 (RL) 및 고 저항 상태 (RH) 으로 각각 프로그래밍된다. 다른 나머지 메모리 레지스터는 프로그래밍 펄스 전압의 절반으로 펄스되거나 펄스되지 않는다. 따라서, 선택되지 않은 메모리 레지스터의 저항은 이 프로그래밍 동작 동안 변화되지 않는다.
메모리 어레이는 워드 라인에 판독 전압을 인가하고 메모리셀을 공유하는 비트 라인 사이의 전압차를 검출하여 판독될 수 있다. 선택되지 않은 비트로부터의 로드 저항으로 인하여, 소정의 메모리 비트의 판독 출력 전압은 복잡하지만, 작은 전압이 선택되지 않은 비트의 워드 라인으로 인가되어 비트 라인 전압 차를 증대할 수 있다. 도 9 및 도 10 에 도시된 바와 같은 소정의 메모리셀의 비트 라인 사이의 최소 차동 출력의 검출을 허용하는 2 가지의 극단적인 경우가 있다.
선택되는 비트의 등가 회로를 도 10 에 나타내며, 비트 라인에 접속되는 모든 메모리 레지스터는 낮은 저항 상태로 프로그래밍되는 반면, 비트 라인에 접속되지 않은 메모리 레지스터는 모두 높은 저항 상태로 프로그래밍된다. 비트 라인 상의 로드 저항이 RO 라고 가정하면, 이 경우 RL 과 프로그래밍되는 메모리 레지스터의 비트 라인과 관련되는 로드 저항은 최저이며, RH 메모리 레지스터와 결합되는 로드 저항은 최대이다. 따라서, 비트 라인 차동 출력 전압은 또한 선택되지 않은 워드 라인 바이어스의 인가없이도 작게 될 것으로 예측된다. 비트 라인 전압은 다음과 같다.
Figure 112006045276015-PAT00004
Figure 112006045276015-PAT00005
도 11 을 참조하면, 두 번째 경우는 소정의 비트 라인에서 선택되는 메모리셀이 저 저항 상태 (RL) 로 프로그래밍되며, 동일한 비트 라인과 접속되는 선택되지 않은 메모리셀 전체는 RH 로 프로그래밍될 때 발생된다. 등가 회로를 도 11 에 나타낸다. RL 메모리 레지스터와 관련되는 로드 레지스터가 최대인 반면, RH 메모리 레지스터와 관련되는 로드 레지스터는 최소이다. 비트 라인들 사이의 차동 전압은 선택되지 않은 워드 라인 바이어스를 인가하지 않고 최대이다.
Figure 112006045276015-PAT00006
Figure 112006045276015-PAT00007
도 12 는 소정의 비트 라인과 접속되는 100 워드 라인을 갖는 메모리 어레이 (100) 에 대하여 선택되지 않은 워드 라인 바이어스 전압 함수에 따라 정규화된 비 트 라인 전압의 플롯을 나타낸다. 높은 저항 상태는 100 KΩ이고 낮은 저항 상태는 1 KΩ이다. 데이터는 VLL (v) 과 VHH (v) 사이의 전압 차이와 VLH (v) 와 VHL (v) 사이의 전압 차이가 도 10 및 도 11 각각의 등가 회로의 차동 출력 전압인 비트 라인 사이의 차동 전압인 경우를 나타내며, 차동 출력 전압은 RH/RL 비를 증가시킴에 따라 증가한다.
즉, 3D RRAM 이 개시되었다. 첨부된 특허청구범위에서 정의되는 본 발명의 범위 내에서 그 변형 및 변화가 이루어질 수 있음은 자명하다.
본 발명에 따르면, 신뢰성있는 저항성의 비휘발성이 제공되고, 능동 장치를 필요로 하지 않는, 3 차원 구조의 초고밀도 메모리 어레이를 제공할 수 있다.

Claims (4)

  1. 기록할 메모리셀을 선택하는 단계,
    제 1 관련 비트 라인에 고 전압 프로그래밍 펄스를 인가하는 단계,
    제 2 관련 비트 라인에 저 전압 프로그래밍 펄스를 인가하는 단계,
    관련되는 워드 라인을 플로팅시키는 단계,
    나머지 워드 라인 전체를 하프-프로그래밍 (half-programming) 펄스 전압으로 바이어싱 (biasing) 하는 단계, 및
    선택되지 않은 비트 라인 전체를 접지 전위로 바이어싱하는 단계를 포함하는 3D RRAM 의 프로그래밍 방법.
  2. 제 1 항에 있어서,
    메모리셀을 판독하는 단계는,
    상기 제 1 관련 비트 라인과 상기 제 2 관련 비트 라인 사이의 비트 라인 전압 차이를 증대하기 위하여, 선택되지 않은 비트의 워드 라인에 작은 전압을 인가하는 단계, 및
    선택되는 메모리셀과 관련되는 워드 라인에 판독 전압을 인가하고, 상기 제 1 관련 비트 라인과 상기 제 2 관련 비트 라인 사이의 전압 차이를 검출하는 단계를 포함하는 3D RRAM 의 프로그래밍 방법.
  3. 기록할 메모리셀을 선택하는 단계,
    상기 메모리셀의 제 1 메모리 레지스터에 저 전압 프로그래밍 펄스를 인가하는 단계,
    상기 메모리셀의 제 2 메모리 레지스터에 고 전압 프로그래밍 펄스를 인가하는 단계,
    선택되는 워드 라인을 접지 전위로 설정하는 단계,
    나머지 워드 라인 전체를 0.5 Vp 로 바이어싱하는 단계,
    -Vp 의 펄스 진폭을 갖는 음의 프로그래밍 펄스로 제 1 관련 비트 라인을 바이어싱하는 단계,
    +Vp 의 펄스 진폭을 갖는 양의 프로그래밍 펄스로 제 2 관련 비트 라인을 바이어싱하는 단계, 및
    선택되지 않은 메모리 레지스터 전체를 0 Vp 와 0.5 Vp 사이의 프로그래밍 전압으로 펄싱하는 단계를 포함하는 3D RRAM 의 프로그래밍 방법.
  4. 제 1 항에 있어서,
    메모리셀을 판독하는 단계는,
    상기 제 1 관련 비트 라인과 상기 제 2 관련 비트 라인 사이의 비트 라인 전압 차이를 증대하기 위하여, 선택되지 않은 워드 라인에 작은 전압을 인가하는 단계, 및
    선택되는 메모리셀과 관련되는 워드 라인에 판독 전압을 인가하고, 상기 제 1 관련 비트 라인과 상기 제 2 관련 비트 라인 사이의 전압 차이를 검출하는 단계를 포함하는 3D RRAM 의 프로그래밍 방법.
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