JP2011150322A5 - - Google Patents

Claims (4)

1. トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
   前記トランジスタのゲートに電気的に接続されたゲートドライバと、
   前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
   前記ソースドライバに信号を出力するデータ処理回路とを有し、
   前記トランジスタは、酸化物半導体を有し、
   前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調に用い、（ｍ−ｎ）ビットを時間階調に用いることを特徴とする表示装置。
2. トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
   前記トランジスタのゲートに電気的に接続されたゲートドライバと、
   前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
   前記ソースドライバに信号を出力するデータ処理回路とを有し、
   前記トランジスタは、真性又は実質的に真性な酸化物半導体を有し、
   前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調に用い、（ｍ−ｎ）ビットを時間階調に用いることを特徴とする表示装置。
3. トランジスタ及び液晶素子を有する画素がマトリクス状に配置された画素部と、
   前記トランジスタのゲートに電気的に接続されたゲートドライバと、
   前記トランジスタのソース又はドレインに電気的に接続されたソースドライバと、
   前記ソースドライバに信号を出力するデータ処理回路とを有し、
   前記トランジスタは、真性又は実質的に真性な酸化物半導体を有し、かつオフ電流が１ａＡ／μｍ以下であり、
   前記データ処理回路は、入力されるｍビットのデジタルデータのうち、ｎビット（ｍ、ｎは共に正の整数、かつｍ＞ｎ）を電圧階調の情報として処理し、（ｍ−ｎ）ビットを時間階調の情報として処理することを特徴とする表示装置。
4. 請求項１乃至請求項３のいずれか一項において、
   前記トランジスタは、
   酸化物半導体層と、
   ゲート絶縁層を介して前記酸化物半導体層と重なる領域を有するゲート電極と、
   前記酸化物半導体層と電気的に接続された第１の導電層と、
   前記酸化物半導体層と電気的に接続された第２の導電層と、を有し、
   前記ゲート電極と、前記第１の導電層と、前記第２の導電層とは、同一の導電膜を加工する工程を経て形成されたものであることを特徴とする表示装置。