JP2008122939A5 - - Google Patents

Claims (15)

1. 第１のトランジスタ乃至第９のトランジスタと、第１の入力端子乃至第６の入力端子と、出力端子と、を有し、
   前記第１のトランジスタは、第１の電極が第１の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
   前記第２のトランジスタは、第１の電極が第２の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４のトランジスタのゲート電極に電気的に接続され、
   前記第３のトランジスタは、第１の電極が前記第１の入力端子に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
   前記第４のトランジスタは、第１の電極が第３の電源線に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
   前記第５のトランジスタは、第１の電極が第４の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
   前記第６のトランジスタは、第１の電極が前記第４の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第５の入力端子に電気的に接続され、
   前記第７のトランジスタは、第１の電極が第５の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第６の入力端子に電気的に接続され、
   前記第８のトランジスタは、第１の電極が前記第５の電源線に電気的に接続され、第２の電極が前記第９のトランジスタの第２の電極に電気的に接続され、ゲート電極が前記第２の入力端子に電気的に接続され、
   前記第９のトランジスタは、第１の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第３の入力端子に電気的に接続されていることを特徴とする半導体装置。
2. 請求項１において、
   前記第１の電源線及び前記第５の電源線の電位は、前記第２の電源線、前記第３の電源線及び前記第４の電源線の電位より高いことを特徴とする半導体装置。
3. 請求項１又は請求項２において、
   前記第５の電源線の電位は、前記第１の電源線の電位より低いことを特徴とする半導体装置。
4. 請求項１乃至請求項３のいずれか一項において、
   第１の電極が第６の電源線と電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極と電気的に接続された第１の容量素子を有することを特徴とする半導体装置。
5. 第１のトランジスタ乃至第９のトランジスタと、第１の入力端子乃至第６の入力端子と、出力端子と、を有し、
   前記第１のトランジスタは、第１の電極に第１の電位が供給され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
   前記第２のトランジスタは、第１の電極に第２の電位が供給され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４のトランジスタのゲート電極に電気的に接続され、
   前記第３のトランジスタは、第１の電極が前記第１の入力端子に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
   前記第４のトランジスタは、第１の電極に前記第２の電位が供給され、第２の電極が前記出力端子に電気的に接続され、
   前記第５のトランジスタは、第１の電極に前記第２の電位が供給され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
   前記第６のトランジスタは、第１の電極に前記第２の電位が供給され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第５の入力端子に電気的に接続され、
   前記第７のトランジスタは、第１の電極に前記第１の電位が供給され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第６の入力端子に電気的に接続され、
   前記第８のトランジスタは、第１の電極に前記第１の電位が供給され、第２の電極が前記第９のトランジスタの第２の電極に電気的に接続され、ゲート電極が前記第２の入力端子に電気的に接続され、
   前記第９のトランジスタは、第１の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第３の入力端子に電気的に接続されていることを特徴とする半導体装置。
6. 請求項５において、
   第１の電極に前記第２の電位が供給され、第２の電極が前記第４のトランジスタのゲート電極と電気的に接続された第１の容量素子を有することを特徴とする半導体装置。
7. 請求項１乃至請求項６のいずれか一項において、
   前記第３のトランジスタの第２の電極と、前記第３のトランジスタのゲート電極との間に設けられた第２の容量素子を有することを特徴とする半導体装置。
8. 請求項１乃至請求項７のいずれか一項において、
   前記第１のトランジスタ乃至前記第９のトランジスタは、アモルファスシリコンを用いて形成されていることを特徴とする半導体装置。
9. 請求項１乃至請求項８のいずれか一項において、
   前記第１のトランジスタ乃至前記第９のトランジスタは、Ｎチャネル型の薄膜トランジスタであることを特徴とする半導体装置。
10. 第１のトランジスタ乃至第１３のトランジスタと、第１の容量素子と、第１の入力端子乃至第６の入力端子と、第１の出力端子及び第２の出力端子と、を有し、
    前記第１のトランジスタは、第１の電極が第１の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
    前記第２のトランジスタは、第１の電極が第２の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４のトランジスタのゲート電極に電気的に接続され、
    前記第３のトランジスタは、第１の電極が前記第１の入力端子に電気的に接続され、第２の電極が前記第１の出力端子に電気的に接続され、
    前記第４のトランジスタは、第１の電極が第３の電源線に電気的に接続され、第２の電極が前記第１の出力端子に電気的に接続され、
    前記第５のトランジスタは、第１の電極が第４の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
    前記第６のトランジスタは、第１の電極が前記第４の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第５の入力端子に電気的に接続され、
    前記第７のトランジスタは、第１の電極が第５の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第６の入力端子に電気的に接続され、
    前記第８のトランジスタは、第１の電極が前記第５の電源線に電気的に接続され、第２の電極が前記第９のトランジスタの第２の電極に電気的に接続され、ゲート電極が前記第２の入力端子に電気的に接続され、
    前記第９のトランジスタは、第１の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第３の入力端子に電気的に接続され、
    前記第１０のトランジスタは、第１の電極が前記第１の入力端子に電気的に接続され、第２の電極が前記第２の出力端子に電気的に接続され、ゲート電極が前記第１のトランジスタの第２の電極に電気的に接続され、
    前記第１１のトランジスタは、第１の電極が第８の電源線に電気的に接続され、第２の電極が前記第２の出力端子に電気的に接続され、ゲート電極が前記第４のトランジスタのゲート電極に電気的に接続され、
    前記第１２のトランジスタは、第１の電極が第９の電源線に電気的に接続され、第２の電極が前記第２の出力端子に電気的に接続され、ゲート電極が前記第９のトランジスタのゲート電極に電気的に接続され、
    前記第１３のトランジスタは、第１の電極が第７の電源線に電気的に接続され、第２の電極が前記第１の出力端子に電気的に接続され、ゲート電極が前記第９のトランジスタのゲート電極に電気的に接続され、
    前記第１の容量素子は、第１の電極が第６の電源線と電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極と電気的に接続されていることを特徴とする半導体装置。
11. 請求項１０において、
    前記第３のトランジスタの第２の電極と、前記第３のトランジスタのゲート電極との間に設けられた第２の容量素子と、
    前記第１０のトランジスタの第２の電極と、前記第１０のトランジスタのゲート電極との間に設けられた第３の容量素子と、を有することを特徴とする半導体装置。
12. 第（ｍ−２）のパルス出力回路、第（ｍ−１）のパルス出力回路、第ｍのパルス出力回路、第（ｍ＋１）のパルス出力回路及び第（ｍ＋２）のパルス出力回路（ｍ≧３）を少なくとも含む複数のパルス出力回路と、
    互いに異なるクロック信号がそれぞれ入力される第１の信号線乃至第４の信号線と、を有し、
    前記複数のパルス出力回路の各々は、第１の入力端子乃至第６の入力端子と出力端子とを有し、
    前記第ｍのパルス出力回路において、
    前記第１の入力端子乃至前記第３の入力端子は、前記第１の信号線乃至前記第４の信号線のうち３本の異なった信号線と電気的に接続され、
    前記第４の入力端子は、前記第（ｍ−２）のパルス出力回路の出力端子と電気的に接続され、
    前記第５の入力端子は、前記第（ｍ−１）のパルス出力回路の出力端子と電気的に接続され、
    前記第６の入力端子は、前記第（ｍ＋２）のパルス出力回路の出力端子と電気的に接続され、
    前記出力端子は、前記第（ｍ−２）のパルス出力回路の第６の入力端子、前記第（ｍ＋１）のパルス出力回路の第５の入力端子及び前記第（ｍ＋２）のパルス出力回路の第４の入力端子と電気的に接続され、
    前記複数のパルス出力回路の各々は、
    第１のトランジスタ乃至第９のトランジスタを有し、
    前記第１のトランジスタは、第１の電極が第１の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
    前記第２のトランジスタは、第１の電極が第２の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４のトランジスタのゲート電極に電気的に接続され、
    前記第３のトランジスタは、第１の電極が前記第１の入力端子に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
    前記第４のトランジスタは、第１の電極が第３の電源線に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
    前記第５のトランジスタは、第１の電極が第４の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
    前記第６のトランジスタは、第１の電極が前記第４の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第５の入力端子に電気的に接続され、
    前記第７のトランジスタは、第１の電極が第５の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第６の入力端子に電気的に接続され、
    前記第８のトランジスタは、第１の電極が前記第５の電源線に電気的に接続され、第２の電極が前記第９のトランジスタの第２の電極に電気的に接続され、ゲート電極が前記第２の入力端子に電気的に接続され、
    前記第９のトランジスタは、第１の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第３の入力端子に電気的に接続されていることを特徴とする半導体装置。
13. 画素と、前記画素を駆動するシフトレジスタとを有し、
    前記シフトレジスタは、
    第（ｍ−２）のパルス出力回路、第（ｍ−１）のパルス出力回路、第ｍのパルス出力回路、第（ｍ＋１）のパルス出力回路及び第（ｍ＋２）のパルス出力回路（ｍ≧３）を少なくとも含む複数のパルス出力回路と、
    互いに異なるクロック信号がそれぞれ入力される第１の信号線乃至第４の信号線と、を有し、
    前記複数のパルス出力回路の各々は、第１の入力端子乃至第６の入力端子と出力端子とを有し、
    前記第ｍのパルス出力回路において、
    前記第１の入力端子乃至前記第３の入力端子は、前記第１の信号線乃至前記第４の信号線のうち３本の異なった信号線と電気的に接続され、
    前記第４の入力端子は、前記第（ｍ−２）のパルス出力回路の出力端子と電気的に接続され、
    前記第５の入力端子は、前記第（ｍ−１）のパルス出力回路の出力端子と電気的に接続され、
    前記第６の入力端子は、前記第（ｍ＋２）のパルス出力回路の出力端子と電気的に接続され、
    前記出力端子は、前記第（ｍ−２）のパルス出力回路の第６の入力端子、前記第（ｍ＋１）のパルス出力回路の第５の入力端子及び前記第（ｍ＋２）のパルス出力回路の第４の入力端子と電気的に接続され、
    前記複数のパルス出力回路の各々は、
    第１のトランジスタ乃至第９のトランジスタを有し、
    前記第１のトランジスタは、第１の電極が第１の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
    前記第２のトランジスタは、第１の電極が第２の電源線に電気的に接続され、第２の電極が前記第３のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４のトランジスタのゲート電極に電気的に接続され、
    前記第３のトランジスタは、第１の電極が前記第１の入力端子に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
    前記第４のトランジスタは、第１の電極が第３の電源線に電気的に接続され、第２の電極が前記出力端子に電気的に接続され、
    前記第５のトランジスタは、第１の電極が第４の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第４の入力端子に電気的に接続され、
    前記第６のトランジスタは、第１の電極が前記第４の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第５の入力端子に電気的に接続され、
    前記第７のトランジスタは、第１の電極が第５の電源線に電気的に接続され、第２の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第６の入力端子に電気的に接続され、
    前記第８のトランジスタは、第１の電極が前記第５の電源線に電気的に接続され、第２の電極が前記第９のトランジスタの第２の電極に電気的に接続され、ゲート電極が前記第２の入力端子に電気的に接続され、
    前記第９のトランジスタは、第１の電極が前記第４のトランジスタのゲート電極に電気的に接続され、ゲート電極が前記第３の入力端子に電気的に接続されていることを特徴とする半導体装置。
14. 請求項１２又は請求項１３において、
    前記第１の信号線乃至前記第４の信号線の各々は、順に１／２周期遅延したクロック信号を出力することを特徴とする半導体装置。
15. 請求項１乃至請求項１４のいずれか一項に記載の半導体装置を具備する電子機器。