JP2011138118A - 表示装置 - Google Patents

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Abstract

【課題】表示装置において、画素への信号の書き込み時間を短縮すること、また、高い電圧を印加する場合でも、信号の書き込みを高速に行うことを目的とする。
【解決手段】トランジスタと、前記トランジスタのソース又はドレインに電気的に接続された液晶素子とが設けられた画素を有し、前記トランジスタは、半導体材料として真性又は実質的に真性な酸化物半導体が用いられており、且つオフ電流が１×１０−１７Ａ／μｍ以下であり、前記画素には、容量素子が設けられていない。容量素子を設けなくてもよいため、信号の書き込み時間を短縮することができる。
【選択図】図１

Description

技術分野は、半導体装置及びその作製方法に関する。また当該半導体装置を用いて作製された表示装置及びその駆動方法に関する。
液晶表示装置では、画素にスイッチ素子が設けられたアクティブマトリックス型のものが多く採用されている。図１３に示すように、画素５０００は、スイッチ素子として機能するトランジスタ５００１、トランジスタ５００１を介して配線５００４からビデオ信号が入力される液晶素子５００２、及び液晶素子５００２に書き込まれたビデオ信号を保持する容量素子５００３により構成されている。容量素子５００３を設けることで、スイッチ素子がオフの時もビデオ信号を保持することができる。
そして、トランジスタの半導体材料としては、汎用性に優れたシリコンが用いられている。しかし近年では、汎用性と共に性能の向上が求められており、酸化物半導体を用いた電界効果型トランジスタ（ＦＥＴとも呼ぶ）に関する技術が注目されている（特許文献１）。
また、液晶の応答速度を高めるため、ビデオ信号を書き込む前に液晶に高い電圧を瞬間的に印加する技術、所謂オーバードライブ駆動が行われている（特許文献２）。
特開２００６−１６５５３２号公報 特開昭６４−０１０２９９号公報
従来の液晶表示装置では、液晶素子の液晶容量ＣＬＣと容量素子の保持容量ＣＳ（一般的に１００ｆＦ以上３００ｆＦ以下）との合成容量（ＣＬＣ＋ＣＳ）を充電する必要があるため、充電に必要な時定数τ＝Ｒ（ＣＬＣ＋ＣＳ）を考慮すると、保持容量ＣＳの充電時間の分だけ信号を書き込むための時間が長くなるという問題が生じていた。Ｒはトランジスタのオン抵抗である。
特に、特許文献２のようなオーバードライブ駆動を行う場合には、瞬間的に高い電圧を印加する必要がある。しかし、容量素子への充電時間が影響を及ぼし、所望の電圧に達するまでの時間が長くなっていた。
これらの問題は、保持容量ＣＳが大きくなることで顕著になる。しかしながら、容量素子を配置しない構成とした場合、特許文献１のような半導体材料では、トランジスタのオフ電流が高いため、信号を保持することが困難であった。そのため、従来の液晶表示装置においては、容量素子は不可欠であった。
上記問題に鑑み、表示装置において、容量素子への充電時間を短縮し、信号の書き込みを高速に行うことを目的の一とする。
また、オーバードライブ駆動等の高い電圧を印加する場合でも、信号の書き込みを高速に行える表示装置を提供することを目的の一とする。
本発明の一態様は、トランジスタと、トランジスタのソース又はドレインに電気的に接続された液晶素子とが設けられた画素を有し、トランジスタは、半導体材料として酸化物半導体が用いられており、画素の容量素子の容量を削減する表示装置、好ましくは、容量素子が設けられていない表示装置、さらに好ましくは、意図的に設けないだけではなく、意図しないのに生じている容量（寄生容量）をも積極的に削減する表示装置である。寄生容量は５０ｆＦ以下、より好ましくは１０ｆＦ以下であるとよい。
また、本発明の他の一態様は、トランジスタと、トランジスタのソース又はドレインに電気的に接続された第１の電極、第１の電極の上方に形成された液晶層、及び第１の電極の下方に絶縁膜を介して形成された第２の電極とが設けられた画素を有し、第１の電極と第２の電極とは重なっておらず、且つ第１の電極の端部と第２の電極の端部とが一致しており、トランジスタは、半導体材料として酸化物半導体が用いられており、画素には、容量素子が設けられていない表示装置である。
また、上記トランジスタに用いる酸化物半導体は真性（ｉ型ともいう）又は実質的に真性であり、トランジスタのオフ電流が１×１０−１７Ａ／μｍ以下である。
また、液晶素子にビデオ信号を入力する前にビデオ信号の電圧以上の電圧を入力するオーバードライブ駆動を採用する。
容量素子を充電するための時間を短縮できるため、画素への信号の書き込みを高速に行うことができる。
また、容量素子への充電時間を短縮することで、高い電圧でも短時間で印加することが可能となるため、オーバードライブ駆動を効果的に行うことができる。
表示装置の画素を示す図。 表示装置の電極構造を示す図。 表示装置の電極構造を示す図。 表示装置の画素を示す図。 エネルギーバンド図。 酸化物半導体を用いたトランジスタを示す図。 エネルギーバンドを示す図。 エネルギーバンドを示す図。 半導体装置の作製方法を示す図。 電子機器の一例を示す図。 オーバードライブ駆動を説明する図。 トランジスタの電気特性を示す図。 表示装置の画素を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解を容易にするため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
液晶表示装置の画素の一例を、図１を用いて説明する。画素１００を構成する素子は、スイッチ素子として機能するトランジスタ１０１、及び液晶素子１０２である。
トランジスタ１０１は、ゲートが配線１０３（ゲート信号線）に電気的に接続され、ソース又はドレインの一方が配線１０４（ソース信号線）に電気的に接続され、他方が液晶素子１０２に電気的に接続されている。
本実施の形態では、トランジスタ１０１の半導体材料として真性又は実質的に真性の酸化物半導体を用い、トランジスタ１０１のオフ電流が、チャネル幅１μｍ当たり１×１０−１７Ａ以下（１×１０−１７Ａ／μｍ以下ともいう）であることを特徴としている。
トランジスタ１０１のオフ電流が１×１０−１７Ａ／μｍ以下であることは、トランジスタ１０１がオフの間のリーク電流が実質的にゼロであることを意味している。すなわち、トランジスタ１０１がオフになっても、ノード１０５の電位が変動しないため、画素に書き込まれた信号は保持される。
したがって、図１に示すように、画素１００には容量素子を設けなくてもよい。つまり、容量配線を設けなくてよい。図１に示す画素を図１３に示す従来例と比較した場合、容量素子の保持容量ＣＳを充電する時間が不要なため、画素への信号の書き込みを高速に行うことができる。
このような容量素子を必須としない画素構成は、オーバードライブ駆動を効果的に行うことができる。オーバードライブ駆動について図１１を用いて説明する。
図１１は、印加電圧に対する液晶の透過率の時間変化を表したものである。オーバードライブ駆動を行わない場合、破線５１０１で示すビデオ信号の電圧Ｖｉに対して透過率は破線５１０２のように時間変化して所望の透過率Ｔｏに達する。
これに対し、オーバードライブ駆動を行う場合は、実線５１０３のように電圧Ｖｉよりも高いオーバードライブ電圧Ｖｏを印加することで、実線５１０４のように所望の透過率Ｔｏに到達するまでの時間を短縮することができる。このように、信号を書き込む前に印加電圧を瞬間的に高く（または低く）することで液晶の応答速度を高めることができる。
しかし、オーバードライブ電圧Ｖｏのように瞬間的に高い電圧を印加する場合には、容量素子への充電時間の影響がより顕著になり、所望の電圧に達するまでの時間が長くなってしまう。そこで、容量素子を必須としない画素構成を採用することで、容量素子への充電時間が短縮され、高い電圧でも短時間で印加することが可能となるため、オーバードライブ駆動を効果的に行うことができる。
また、この画素構成は、液晶表示装置において倍速駆動を採用した場合にも有効である。倍速駆動では、表示するコマ数が増えるため、より速く画素に信号を入力する必要がある。そこで容量素子を必須としない画素構成とすることで、充電時間を短縮でき、倍速駆動を効果的に行うことができる。
上記の構成及び効果は、真性又は実質的に真性な酸化物半導体を用いてトランジスタ１０１を形成し、オフ電流を１×１０−１７Ａ／μｍ以下とすることで得られるものである。
これに対し従来の酸化物半導体はｎ型化しており、オフ電流は小さくても１×１０−９Ａ／μｍ程度であった。そのため画素の容量素子は必須であり、信号の書き込み時間が長くなっていた。
ここで、本実施の形態の酸化物半導体を用いたトランジスタの電導機構を、図５〜図８を用いて説明する。なお、以下の説明では、理解を容易にするため理想的な状況を仮定しており、そのすべてが現実の様子を反映しているとは限らない。また、以下の説明はあくまでも一考察に過ぎず、発明の有効性に影響を与えるものではないことを付記する。
図５は、真空準位と金属（Ｍｅｔａｌ）の仕事関数（φＭ）、酸化物半導体（ＯＳ）の電子親和力（χ）の関係を示す。金属のフェルミ準位をＥＦとし、酸化物半導体のフェルミ準位をＥｆ、伝導帯下端のエネルギーをＥＣ、価電子帯上端のエネルギーをＥＶ、真性フェルミ準位をＥｉとし、酸化物半導体のエネルギーバンドギャップをＥｇとする。なお、酸化物半導体のエネルギーバンドギャップ（Ｅｇ）は３．０〜３．５ｅＶである。
図５において、従来のようなｎ型化した酸化物半導体の場合、フェルミ準位（Ｅｆ）は、バンドギャップ（Ｅｇ）の中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯（ＥＣ）寄りに位置する。
ここで、キャリア密度を低減し真性半導体に近づけることで、酸化物半導体のフェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）に近づく。本実施の形態の真性又は実質的に真性な酸化物半導体とは、フェルミ準位（Ｅｆ）が真性フェルミ準位（Ｅｉ）に近接又は一致するまで、キャリア密度が低減されている状態を指す。
本実施の形態における真性又は実質的に真性な酸化物半導体は、以下の技術思想に基づいて得られるものである。
まず、酸化物半導体をｎ型化する要因の一つとして、酸化物半導体中に水素を含むことが挙げられる。酸化物半導体において水素の一部はドナーとなり、伝導帯の下０．１〜０．２ｅＶに浅い準位を形成して、キャリア濃度を増加させる。
また、ｎ型化の要因の一つとして、酸化物半導体の主成分である酸素が欠損（酸素欠損）していることが挙げられる。酸素欠損は、酸化物半導体に深いドナー準位を形成し、キャリア濃度を増加させる。
半導体において、状態密度（ＤＯＳ：ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅｓ）等の物性研究は多くなされているが、これらの研究は、欠陥の準位そのものを十分に減らすという思想を含まない。本実施の形態では、ＤＯＳ増大の原因たり得る水や水素を酸化物半導体中より除去することで、高純度化し、真性化した酸化物半導体を作製する。これは、ＤＯＳそのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
すなわち本実施の形態では、ｎ型化の要因の一つである水素等の不純物を酸化物半導体から極力除去すること、かつ、酸素欠損を除去することによって、酸化物半導体を高純度化することを特徴している。そして、高純度化することで、真性又は実質的に真性の酸化物半導体を得るものである。これにより、図５において、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
具体的には、酸化物半導体の水素濃度を５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下まで低減する。そして、従来と比べて十分に小さいキャリア濃度の値（例えば、１×１０１２／ｃｍ３未満、望ましくは１．４５×１０１０／ｃｍ３以下）とすることが好ましい。
図６は、真性又は実質的に真性な酸化物半導体を用いて作製したトランジスタの一例であり、逆スタガー型のボトムゲート構造の薄膜トランジスタを示している。ゲート電極（ＧＥ）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられている。
ここで、酸化物半導体とソース電極及びドレイン電極との間にショットキー型の障壁が形成されないことが好ましい。本実施の形態では、酸化物半導体の電子親和力（χ）と、ソース電極及びドレイン電極となる金属の仕事関数（φＭ）とをほぼ等しくする。例えば、酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶであると言われており、仕事関数（φＭ）が４．３ｅＶ程度であるチタン（Ｔｉ）を酸化物半導体に接触させた構造を有するソース電極及びドレイン電極を形成すればよい。
図７に、図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。図７（Ａ）はソース電極（Ｓ）とドレイン電極（Ｄ）の間の電位差をゼロ（等電位、ＶＤ＝０Ｖ）とした場合を示しており、図７（Ｂ）はソース電極に対しドレイン電極及びゲート電極の電位を高くした場合（ＶＤ＞０Ｖ）を示している。図７（Ｂ）において、破線はゲート電極に電圧を印加しない場合（ＶＧ＝０Ｖ）、実線はゲート電極に正の電圧（ＶＧ＞０Ｖ）を印加した場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲート電極に正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図７（Ｂ）において黒丸（●）は電子を示す。ゲート電極およびドレイン電極（Ｄ）に正の電位が与えられると、実線のように、電子はバリア（ｈ）をこえて酸化物半導体（ＯＳ）に注入され、ドレイン電極（Ｄ）に向かって流れる。バリア（ｈ）の高さは、ゲート電圧とドレイン電圧に依存して変化するが、正のドレイン電圧が印加される場合には、電圧印加のない図７（Ａ）のバリアの高さ、すなわちバンドギャップ（Ｅｇ）の１／２、より低くなる。
このとき電子は、図８（Ａ）で示すように、ゲート絶縁膜（ＧＩ）と酸化物半導体層（ＯＳ）との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ）に負の電位が与えられると、少数キャリアであるホールは実質的にゼロであるため、オフ電流は限りなくゼロに近い値となる。
このように、真性又は実質的に真性な酸化物半導体を用いてトランジスタを形成することで、オフ電流を実質的にゼロとすることが可能となる。また、トランジスタの温度特性が良好であり、代表的には、−２５℃から１５０℃までの温度範囲において、トランジスタの電流電圧特性において、オン電流、オフ電流、電界効果移動度、Ｓ値、及びしきい値電圧の変動がほとんどなく、温度による電流電圧特性の劣化がほとんどない。
なお、真性又は実質的に真性な酸化物半導体は、ゲート絶縁膜との界面特性が顕在化する。そのため、ゲート絶縁膜と酸化物半導体との界面を良好にすることが好ましい。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁膜や、スパッタリング法で作製される絶縁膜などを用いることが好ましい。
なお、酸化物半導体のバンドギャップ（Ｅｇ）は、シリコンのバンドギャップと比べると大きいため、アバランシェ降伏が起こりにくい。このため、酸化物半導体を用いたトランジスタはドレイン耐圧が高くなり、高電界が印加されてもオン電流の指数関数的急上昇が生じにくい。
本実施の形態に係るトランジスタを用いた液晶表示装置は、図１に示すように、画素１００に容量素子を設けなくてもよい。したがって、図１に示す画素を図１３に示す従来例と比較した場合、容量素子の保持容量ＣＳを充電する時間が不要なため、画素１００への信号の書き込みを高速に行うことができる。
なお、容量素子を設ける構成とすることもできる。ただ容量素子を設ける場合にも、トランジスタ１０１のリーク電流が十分小さいため、保持容量ＣＳを小さくすることができ、充電時間を短縮することができる。
本実施の形態では、逆スタガー型のボトムゲート構造の薄膜トランジスタの例を示したが、トップゲート構造でもよく、順スタガー型としてもよい。また、チャネルエッチ構造又はチャネルストップ構造を適宜採用することができる。
なお、液晶素子としては、ネマチック液晶、コレステリック液晶、スメクチック液晶、ディスコチック液晶、サーモトロピック液晶、リオトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶（ＰＤＬＣ）、強誘電液晶、反強誘電液晶、主鎖型液晶、側鎖型高分子液晶、プラズマアドレス液晶（ＰＡＬＣ）、バナナ型液晶などを用いることができる。
また、液晶表示装置の表示方式は、ＴＮモード、ＳＴＮモード、ＩＰＳモード、ＦＦＳモード、ＭＶＡモード、ＰＶＡモード、ＡＳＶモード、ＡＳＭモード、ＯＣＢモード、ＥＣＢモード、ＦＬＣモード、ＡＦＬＣモード、ＰＤＬＣモード、ゲストホストモード、ブルー相（Ｂｌｕｅ Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、液晶表示装置の表示方式において、ＦＦＳモードを用いた場合について説明する。
まず、図２に従来のＦＦＳモードの画素の電極構造の一例を示す。図２は、図１３の画素回路における液晶素子５００２の部分を示しており、図２（Ａ）は上面図、図２（Ｂ）は断面図である。
図２では、基板２００上に電極２０１を有し、電極２０１を覆うように絶縁膜２０２を有し、絶縁膜２０２上に電極２０３を有し、電極２０３上に液晶層２０４を有する。電極２０１又は電極２０３の一方が画素電極であり、他方が共通電極である。電極２０３はスリット２０７（開口部）を有している。電極２０１はプレート状（一面を覆う形状）の電極である。絶縁膜２０２は単層でも積層でもよい。
ＦＦＳモードにより液晶層２０４に横電界が印加されることで、液晶２０５は横方向に配向されるため、液晶表示装置の視野角を広くすることができる。
従来、図２に示すように、電極２０１をプレート状とし、電極２０１と電極２０３とが重なった部分に容量素子２０６（保持容量ＣＳ）が形成される構造となっていた。この場合、実施の形態１で説明したように、保持容量ＣＳの充電時間の分だけ、書き込み時間が長くなってしまう。
そのため、本実施の形態におけるＦＦＳモードは、図３のような電極構造を有することを特徴とする。図３は、図１の画素回路における液晶素子１０２の部分を示しており、図３（Ａ）は上面図、図３（Ｂ）は断面図である。
図２と異なる点は、図３（Ｂ）に示すように、電極３０１と電極３０３とが重なっていない、あるいは重なっても、その面積が従来のものより格段に小さい点である。図３（Ｂ）に示した構造の場合、電極３０１と電極３０３との間に容量素子が形成されず、また、電極３０１と電極３０３の間の寄生容量も大きく減少する。また、電極３０１と電極３０３との端部を一致させることで、電極３０１と電極３０３とにより生じる横電界が印加されやすくなる。
すなわち、電極３０１と電極３０３とが重ならず、且つ電極３０１の端部と電極３０３の端部とが一致する構成とすることで、ＦＦＳモードによる横方向への配向の効果と、保持容量ＣＳ低減による書き込み時間短縮の効果が相乗的に得ることができる。電極３０１を形成する際にスリット３１０（開口部）を設ける様にエッチングを施し、当該スリット３１０上に電極３０３を形成すればよい。この構成は、作製工程の微差により、電極３０１が電極３０３の下部にわずかに回り込んだ場合や両電極の端部にわずかに間隔が生じた場合も含むものとする。
なお、図３（Ｂ）において、電極３０１の幅Ｗ１を電極３０３の幅Ｗ２より広くすることで、液晶層２０４に印加される横方向の電界が印加されやすくなるため、特に有効である。
また、図３（Ｂ）では電極３０３の間隔（スリット３１０の幅）は電極３０１の幅Ｗ１と等しく書かれているが、Ｗ１を電極３０３の間隔より狭くして、いわゆるオフセット状態とすることもできる。
図３の電極構造は、本発明の一態様に係る酸化物半導体をトランジスタに用いた場合に特に有効である。真性又は実質的に真性な酸化物半導体を用い、トランジスタのオフ電流を１×１０−１７Ａ／μｍ以下とすることで、画素に容量素子を設けなくてもよくなるため、信号の書き込み時間を短縮することができる。
なお、容量素子を設ける構成とすることもできる。ただ容量素子を設ける場合にも、トランジスタのリーク電流が十分小さいため、保持容量ＣＳを小さくすることができ、充電時間を短縮することができる。その場合、図３において、電極３０１と電極３０３の一部を重ならせることで、面積の小さい容量素子を形成すればよい。表示領域を狭くする必要がないため有効である。
図３の電極構造を用いて、図１の画素を形成したものを図４に示す。図４（Ａ）は上面図、図４（Ｂ）は断面図である。Ａ−Ａ’部は図１におけるトランジスタ１０１を示し、Ｂ−Ｂ’部は図１における液晶素子１０２を示しており図３の電極構造を採用している。
Ａ−Ａ’部には、基板２００と基板４１０と間にゲート電極４０１、ゲート絶縁膜４０２、酸化物半導体層４０３、電極４０４、及び電極４０５が設けられ、トランジスタ４００が形成されている。電極４０４と電極４０５とは、一方がソース電極であり他方がドレイン電極である。酸化物半導体層４０３は、本発明の一態様に係る真性又は実質的に真性な酸化物半導体を用いることができる。
そして電極４０５が、電極３０３と電気的に接続されている。図４は一例であり、電極４０５が、電極３０１と電気的に接続されていてもよい。また、ゲート電極４０１と電極３０１とを同層に設ける構成、電極４０４と電極４０５と電極３０１とを同層に設ける構成、又は電極４０４と電極４０５と電極３０３とを同層に設ける構成とすることで、工程数を削減してもよい。
電極３０１と電極３０３としては、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
また、導電性の金属酸化物である酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）等の各種金属酸化物材料を用いることができる。また、これらにシリコン若しくは酸化シリコンを含ませてもよい。これらは透光性を有する材料である。
そして、電極３０１と電極３０３との少なくとも一方を、上記の透光性を有する材料で形成しておくことが好ましい。
なお、図４では、逆スタガー型のボトムゲート構造の薄膜トランジスタを示したが、トップゲート構造でもよく、順スタガー型としてもよい。また、チャネルエッチ構造又はチャネルストップ構造を適宜採用することができる。
また、図示していないが配向膜、カラーフィルタ、遮光膜、スペーサ、封止材等を適宜設けることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、半導体装置の作製方法の一例について、図９を用いて説明する。
まず、絶縁表面を有する基板１０００上に導電膜を形成した後、第１のフォトリソグラフィ工程によりゲート電極１００１を形成する。形成されたゲート電極１００１の端部がテーパであると、上に積層するゲート絶縁膜の被覆性が向上するため好ましい。
絶縁表面を有する基板１０００に使用することができる基板に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。たとえば、各種ガラス基板を用いることができる。
ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。また、ガラス基板には、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料が用いられている。酸化ホウ素（Ｂ２Ｏ３）と比較して酸化バリウム（ＢａＯ）を多く含ませることで、より実用的な耐熱ガラスが得られる。このため、Ｂ２Ｏ３よりＢａＯを多く含むガラス基板を用いることが好ましい。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶縁体でなる基板を用いても良い。他にも、結晶化ガラス基板などを用いることができる。また、プラスチック基板等も適宜用いることができる。
下地膜となる絶縁膜を基板１０００とゲート電極１００１との間に設けてもよい。下地膜は、基板１０００からの不純物元素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成することができる。
また、ゲート電極１００１は、モリブデン（Ｍｏ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等の金属材料又はこれらを主成分とする合金材料を用いて、単層で又は積層して形成することができる。
次いで、ゲート電極１００１上にゲート絶縁膜１００２を形成する。
ゲート絶縁膜１００２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハフニウム層を単層で又は積層して形成することができる。スパッタリング法により酸化シリコン層を成膜する場合には、ターゲットとしてシリコンターゲット又は石英ターゲットを用い、スパッタガスとして酸素又は、酸素及びアルゴンの混合ガスを用いて行う。
ここで、ゲート絶縁膜１００２上に形成される真性又は実質的に真性な酸化物半導体（高純度化された酸化物半導体）は、界面準位、界面電荷に対して極めて敏感である。そのため、界面を形成するゲート絶縁膜１００２は、高品質化が要求される。
例えば、μ波（例えば、周波数２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤは、緻密で絶縁耐圧の高い高品質な絶縁膜を形成できるので好ましい。高純度化された酸化物半導体と高品質ゲート絶縁膜とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁膜１００２として良質な絶縁膜を形成できるものであれば、スパッタリング法やプラズマＣＶＤ法など他の成膜方法を適用することができる。また、成膜後の熱処理によってゲート絶縁膜の膜質、酸化物半導体との界面特性が改質される絶縁膜であっても良い。いずれにしても、ゲート絶縁膜としての膜質が良好であることは勿論のこと、酸化物半導体との界面準位密度を低減し、良好な界面を形成できるものであれば良い。
ゲート絶縁膜１００２は、ゲート電極１００１側から窒化物絶縁膜と、酸化物絶縁膜との積層構造とすることもできる。例えば、第１のゲート絶縁膜としてスパッタリング法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン膜（ＳｉＮｙ（ｙ＞０））を形成し、第１のゲート絶縁膜上に第２のゲート絶縁膜として膜厚５ｎｍ以上３００ｎｍ以下の酸化シリコン膜（ＳｉＯｘ（ｘ＞０））を積層して、膜厚１００ｎｍのゲート絶縁膜とする。ゲート絶縁膜の膜厚は、トランジスタに要求される特性によって適宜設定すればよく３５０ｎｍ乃至４００ｎｍ程度でもよい。
次いで、ゲート絶縁膜１００２上に、膜厚２ｎｍ以上２００ｎｍ以下の酸化物半導体膜１００３を形成する（図９（Ａ）参照。）。
酸化物半導体膜１００３は、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏ、Ｉｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いて形成することができる。
また、Ｉｎ−Ａ−Ｂ−Ｏで表現される酸化物半導体材料を用いても良い。ここで、Ａは、ガリウム（Ｇａ）やアルミニウム（Ａｌ）などの１３族元素、シリコン（Ｓｉ）やゲルマニウム（Ｇｅ）に代表される１４族元素などから選択される一または複数種類の元素を表す。また、Ｂは、亜鉛（Ｚｎ）に代表される１２族元素から選択される一又は複数種類の元素を表す。なお、Ｉｎ、Ａ、Ｂの含有量は任意であり、Ａの含有量がゼロの場合を含む。一方、ＩｎおよびＢの含有量はゼロではない。すなわち、上述の表記には、Ｉｎ−Ｇａ−Ｚｎ−ＯやＩｎ−Ｚｎ−Ｏなどが含まれる。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオフ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成はあくまでも一例に過ぎないことを付記する。
本実施の形態では、酸化物半導体膜１００３を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物をターゲットとして用い、スパッタ法により形成する。
酸化物半導体膜１００３をスパッタリング法で作製するためのターゲットとしては、例えば、Ｉｎ、Ｇａ、およびＺｎを含むターゲットの組成比を、Ｉｎ：Ｇａ：Ｚｎ＝１：ｘ：ｙとする。ここで、ｘは０以上２以下、ｙは１以上５以下である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝１、ｙ＝１）（すなわち、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）の組成比を有するターゲットなどを用いても良い。また、ターゲットとしてＩｎ：Ｇａ：Ｚｎ＝１：１：０．５［ａｔｏｍ比］の組成比を有する金属酸化物、またはＩｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を有する金属酸化物を用いることもできる。
減圧状態に保持された処理室内に基板１０００を保持し、基板１０００を室温又は４００℃未満の温度に加熱する。そして、処理室内の残留水分を除去しつつ水素及び水分が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体膜１００３を成膜する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該処理室で成膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。また、クライオポンプにより処理室内に残留する水分を除去しながらスパッタ成膜を行うことで、酸化物半導体膜１００３を成膜する際の基板温度は室温から４００℃未満とすることができる。
次いで、酸化物半導体膜を第２のフォトリソグラフィ工程により島状の酸化物半導体層１００４に加工する（図９（Ｂ）参照。）。
次いで、ゲート絶縁膜１００２、及び酸化物半導体層１００４上に、導電膜を形成する。導電膜をスパッタリング法や真空蒸着法で形成すればよい。導電膜としては、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）から選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ、ＹなどＡｌ膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているＡｌ材料を用いることで耐熱性を向上させることが可能となる。
また、導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、Ｔｉ膜と、そのＴｉ膜上に重ねてアルミニウム膜を積層し、さらにその上にＴｉ膜を成膜する３層構造などが挙げられる。例えば、Ａｌ、Ｃｕなどの金属層の上面もしくは下面の一方または双方にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層を積層させた構成としても良い。
また、導電膜として、導電性の金属酸化物である酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることもできる。
本実施の形態では、導電膜としてチタン（Ｔｉ）を用いた。
第３のフォトリソグラフィ工程により、ソース電極１００５、ドレイン電極１００６を形成した（図９（Ｃ）参照。）。
なお、導電膜のエッチングの際に、酸化物半導体層１００４は除去されないようにそれぞれの材料及びエッチング条件を適宜調節する。
なお、第３のフォトリソグラフィ工程では、酸化物半導体層１００４は一部のみがエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
次に、酸化物半導体層１００４の一部に接し保護絶縁膜となる酸化物絶縁膜１００７を形成する（図９（Ｄ）参照。）。
本実施の形態では、酸化物半導体層１００４がソース電極１００５、ドレイン電極１００６と重ならない領域において、酸化物半導体層１００４と酸化物絶縁膜１００７とが接するように形成する。
本実施の形態では、酸化物絶縁膜１００７として、島状の酸化物半導体層１００４、ソース電極１００５、ドレイン電極１００６まで形成された基板１０００を室温又は１００℃未満の温度に加熱し、水素及び水分が除去された高純度酸素を含むスパッタガスを導入しシリコン半導体のターゲットを用いて、欠陥を含む酸化シリコン層を成膜する。
なお、処理室内の残留水分を除去しつつ酸化物絶縁膜１００７を成膜することが好ましい。酸化物半導体層１００４及び酸化物絶縁膜１００７に水素、水酸基又は水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した処理室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が排気されるため、当該処理室で成膜した酸化物絶縁膜１００７に含まれる不純物の濃度を低減できる。
なお、酸化物絶縁膜１００７として、酸化シリコン層に代えて、酸化窒化シリコン層、酸化アルミニウム層、または酸化窒化アルミニウム層などを用いることもできる。
さらに、酸化物絶縁膜１００７と酸化物半導体層１００４とを接した状態で１００℃乃至４００℃で加熱処理を行ってもよい。本実施の形態における酸化物絶縁膜１００７は欠陥を多く含むため、この加熱処理によって酸化物半導体層１００４中に含まれる水素、水分、水酸基又は水素化物などの不純物を酸化物絶縁膜１００７に拡散させ、酸化物半導体層１００４中に含まれる該不純物をより低減させることができる。また、ここでの加熱処理により、酸化物絶縁膜１００７に含まれる酸素が酸化物半導体層１００４に供給される。
以上の工程により、酸化物半導体層１００４を有するトランジスタ１００８を作製することができる（図９（Ｅ）参照。）。
酸化物半導体層１００４は、水素等の不純物が十分に除去され、酸素が供給されることにより高純度化されている。具体的には、酸化物半導体層１００４の水素濃度は５×１０１９／ｃｍ３以下、望ましくは５×１０１８／ｃｍ３以下、より望ましくは５×１０１７／ｃｍ３以下であり、従来と比べて十分に小さいキャリア濃度の値（例えば、１×１０１２／ｃｍ３未満、望ましくは、１．４５×１０１０／ｃｍ３以下）をとる。このように、真性または実質的に真性な酸化物半導体を用いることで、オフ電流が１×１０−１７Ａ／μｍ以下のトランジスタ１００８を得ることができる。上記の水素濃度は、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）等で測定することができる。また、キャリア濃度は、酸化物半導体を用いてＭＯＳキャパシタを作製し、例えば、ＣＶ測定の結果（ＣＶ特性）等を評価することによって求めることができる。
また、酸化物絶縁膜１００７上に保護絶縁膜１００９を設けてもよい。本実施の形態では、保護絶縁膜１００９を酸化物絶縁膜１００７上に形成する。保護絶縁膜１００９としては、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いる。
本実施の形態の方法で作製したトランジスタ１００８を実施の形態１、２の液晶表示装置に用いることができる。画素に容量素子を配置しなくてもよい。画素に容量素子を配置しない場合、容量素子の保持容量ＣＳを充電する時間が不要になり、全体の充電時間を短縮することができる。
また、上記の工程は、エレクトロルミネセンス表示装置、電子インクを用いた表示装置などのバックプレーン（トランジスタが形成された基板）の製造に用いることができる。上記の工程は、４００℃以下の温度で行われるため、厚さが１ｍｍ以下で、一辺が１ｍを超えるガラス基板を用いる製造工程にも適用することができる。また、４００℃以下の処理温度で全ての工程を行うことができるので、表示装置を製造するために多大なエネルギーを消費しないで済む。
なお、本実施の形態では、逆スタガー型のボトムゲート構造の薄膜トランジスタを示したが、トップゲート構造でもよく、順スタガー型としてもよい。また、チャネルエッチ構造又はチャネルストップ構造を適宜採用することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、先の実施の形態で得られる表示装置を搭載した電子機器の一例を図１０に示す。
図１０（Ａ）は、ノート型のパーソナルコンピュータである。本体２００１に表示部２１０１を有する。
図１０（Ｂ）は、携帯情報端末（ＰＤＡ）である。本体２００２に表示部２１０２を有する。
図１０（Ｃ）には、電子ペーパーの一例として、電子書籍を示す。本体２００３に表示部２１０３及び表示部２１０４を有する。
図１０（Ｄ）は、携帯電話機である。本体２００４に表示部２１０５を有する。
図１０（Ｅ）は、デジタルカメラである。本体２００５に表示部２１０６及び表示部２１０７を有する。
図１０（Ｆ）は、テレビジョン装置である。本体２００６に表示部２１０８を有する。
図１０（Ａ）〜（Ｆ）の電子機器において、表示部２１０１〜２１０８に先の実施の形態に係る表示装置を設けることで、画素に容量素子を配置しない又は容量値を極力小さくすることができ、信号の書き込みを高速に行うことができる。また、オーバードライブ駆動又は倍速駆動等を効果的に行うことができ、電子機器の性能を大幅に向上させることが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
実施の形態３の方法により得られた真性又は実質的に真性な酸化物半導体膜を用いたトランジスタの初期特性について、ＶＧ−ＩＤ特性を図１２に示す。
図１２は、トランジスタのチャネル幅Ｗを１×１０４μｍ、チャネル長Ｌを３μｍ、基板温度を室温としたサンプルの測定結果を示しており、オフ電流において測定器（パラメータ・アナライザ、Ａｇｉｌｅｎｔ ４１５６Ｃ；Ａｇｉｌｅｎｔ社製）測定限界である１×１０−１３Ａ以下、サブスレッショルドスイング値（Ｓ値）において０．１Ｖ／ｄｅｃ．であった。なお、オフ電流は、チャネル幅１μｍ当たりに換算すると、１×１０−１７Ａ／μｍである。また、サンプルでは、チャネル幅Ｗ＝５０μｍ、チャネル長Ｌ＝３μｍのトランジスタを２００個並列に接続して、チャネル幅Ｗ＝１×１０４μｍ、チャネル長Ｌ＝３μｍのトランジスタを作製した。
本実施例は、上記実施の形態と適宜組み合わせて実施することができる。
１００ 画素
１０１ トランジスタ
１０２ 液晶素子
１０３ 配線
１０４ 配線
１０５ ノード
２００ 基板
２０１ 電極
２０２ 絶縁膜
２０３ 電極
２０４ 液晶層
２０５ 液晶
２０６ 容量素子
２０７ スリット
３０１ 電極
３０３ 電極
３１０ スリット
４００ トランジスタ
４０１ ゲート電極
４０２ ゲート絶縁膜
４０３ 酸化物半導体層
４０４ 電極
４０５ 電極
４１０ 基板
１０００ 基板
１００１ ゲート電極
１００２ ゲート絶縁膜
１００３ 酸化物半導体膜
１００４ 酸化物半導体層
１００５ ソース電極
１００６ ドレイン電極
１００７ 酸化物絶縁膜
１００８ トランジスタ
１００９ 保護絶縁膜
５０００ 画素
５００１ トランジスタ
５００２ 液晶素子
５００３ 容量素子
５００４ 配線
５１０１ 破線
５１０２ 破線
５１０３ 実線
５１０４ 実線
２００１〜２００６ 本体
２１０１〜２１０８ 表示部

Claims (8)

  1. トランジスタと、前記トランジスタのソース又はドレインに電気的に接続された液晶素子とが設けられた画素を有し、
    前記トランジスタは、半導体材料として酸化物半導体が用いられており、
    前記画素には、容量素子が設けられていないことを特徴とする表示装置。
  2. トランジスタと、前記トランジスタのソース又はドレインに電気的に接続された液晶素子とが設けられた画素を有し、
    前記トランジスタは、半導体材料として真性又は実質的に真性な酸化物半導体が用いられており、
    前記画素には、容量素子が設けられていないことを特徴とする表示装置。
  3. トランジスタと、前記トランジスタのソース又はドレインに電気的に接続された液晶素子とが設けられた画素を有し、
    前記トランジスタは、半導体材料として真性又は実質的に真性な酸化物半導体が用いられており、且つオフ電流が１×１０−１７Ａ／μｍ以下であり、
    前記画素には、容量素子が設けられていないことを特徴とする表示装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記液晶素子には、ビデオ信号が入力される前に前記ビデオ信号の電圧以上の電圧が入力されることを特徴とする表示装置。
  5. トランジスタと、
    前記トランジスタのソース又はドレインに電気的に接続された第１の電極、前記第１の電極の上方に形成された液晶層、及び前記第１の電極の下方に絶縁膜を介して形成された第２の電極とが設けられた画素を有し、
    前記第１の電極と第２の電極とは重なっておらず、且つ第１の電極の端部と第２の電極の端部とが一致しており、
    前記トランジスタは、半導体材料として酸化物半導体が用いられており、
    前記画素には、容量素子が設けられていないことを特徴とする表示装置。
  6. トランジスタと、
    前記トランジスタのソース又はドレインに電気的に接続された第１の電極、前記第１の電極の上方に形成された液晶層、及び前記第１の電極の下方に絶縁膜を介して形成された第２の電極とが設けられた画素を有し、
    前記第１の電極と第２の電極とは重なっておらず、且つ第１の電極の端部と第２の電極の端部とが一致しており、
    前記トランジスタは、半導体材料として真性又は実質的に真性な酸化物半導体が用いられており、
    前記画素には、容量素子が設けられていないことを特徴とする表示装置。
  7. トランジスタと、
    前記トランジスタのソース又はドレインに電気的に接続された第１の電極、前記第１の電極の上方に形成された液晶層、及び前記第１の電極の下方に絶縁膜を介して形成された第２の電極とが設けられた画素を有し、
    前記第１の電極と第２の電極とは重なっておらず、且つ第１の電極の端部と第２の電極の端部とが一致しており、
    前記トランジスタは、半導体材料として真性又は実質的に真性な酸化物半導体が用いられており、且つオフ電流が１×１０−１７Ａ／μｍ以下であり、
    前記画素には、容量素子が設けられていないことを特徴とする表示装置。
  8. 請求項４乃至請求項７のいずれか一において、
    前記第１の電極には、ビデオ信号が入力される前に前記ビデオ信号以上の電圧が入力されることを特徴とする表示装置。
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Application Number Title Priority Date Filing Date
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US (2) US8482005B2 (ja)
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KR (2) KR101800038B1 (ja)
TW (1) TWI570490B (ja)
WO (1) WO2011068021A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013122187A1 (ja) * 2012-02-17 2013-08-22 シャープ株式会社 液晶表示パネル
WO2013190882A1 (ja) * 2012-06-19 2013-12-27 シャープ株式会社 金属酸化物トランジスタ
JP2014032398A (ja) * 2012-07-11 2014-02-20 Semiconductor Energy Lab Co Ltd 液晶表示装置、液晶表示装置の駆動方法
JP2014095894A (ja) * 2012-10-12 2014-05-22 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその駆動方法
JP2014095897A (ja) * 2012-10-12 2014-05-22 Semiconductor Energy Lab Co Ltd 液晶表示装置
US9366896B2 (en) 2012-10-12 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and touch panel
JP2022095623A (ja) * 2013-08-23 2022-06-28 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102598280B (zh) * 2009-10-21 2016-05-18 株式会社半导体能源研究所 液晶显示器件及包括该液晶显示器件的电子设备
KR102078253B1 (ko) 2010-02-26 2020-04-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
KR20180088759A (ko) 2010-07-27 2018-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US8928643B2 (en) * 2011-02-03 2015-01-06 Ernst Lueder Means and circuit to shorten the optical response time of liquid crystal displays
TWI681233B (zh) 2012-10-12 2020-01-01 日商半導體能源研究所股份有限公司 液晶顯示裝置、觸控面板及液晶顯示裝置的製造方法
US10416504B2 (en) 2013-05-21 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
TWI636309B (zh) 2013-07-25 2018-09-21 日商半導體能源研究所股份有限公司 液晶顯示裝置及電子裝置
WO2016194270A1 (ja) * 2015-05-29 2016-12-08 パナソニック液晶ディスプレイ株式会社 液晶表示装置
WO2016194269A1 (ja) 2015-05-29 2016-12-08 パナソニック液晶ディスプレイ株式会社 液晶表示装置
KR102370488B1 (ko) 2016-03-15 2022-03-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치, 모듈, 및 전자 기기

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719949A (ja) * 1993-04-27 1995-01-20 Litton Syst Inc 光信号間の干渉を表わす電気信号を生成する光検出器および方法
JPH07199149A (ja) * 1993-12-28 1995-08-04 Sharp Corp 画像表示装置及びその駆動方法
JPH08264794A (ja) * 1995-03-27 1996-10-11 Res Dev Corp Of Japan 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2008287115A (ja) * 2007-05-18 2008-11-27 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2009009081A (ja) * 2007-06-27 2009-01-15 Samsung Sdi Co Ltd 電子映像機器
JP2009021612A (ja) * 2005-09-29 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009151292A (ja) * 2007-11-29 2009-07-09 Semiconductor Energy Lab Co Ltd 表示装置およびその駆動方法
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708746B2 (ja) * 1987-07-03 1998-02-04 三菱電機株式会社 液晶制御回路
JP2757207B2 (ja) * 1989-05-24 1998-05-25 株式会社リコー 液晶表示装置
US5844538A (en) 1993-12-28 1998-12-01 Sharp Kabushiki Kaisha Active matrix-type image display apparatus controlling writing of display data with respect to picture elements
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JPH09321305A (ja) * 1996-05-24 1997-12-12 Sharp Corp 薄膜トランジスタ及びそれを用いた液晶表示装置
JPH11274504A (ja) * 1998-03-20 1999-10-08 Advanced Display Inc Ｔｆｔおよびその製法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2004086226A (ja) * 1999-10-21 2004-03-18 Matsushita Electric Ind Co Ltd 液晶表示装置
JP2001201754A (ja) * 2000-01-19 2001-07-27 Matsushita Electric Ind Co Ltd 液晶表示装置
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002055326A (ja) * 2001-05-28 2002-02-20 Hitachi Ltd 液晶表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US7612749B2 (en) * 2003-03-04 2009-11-03 Chi Mei Optoelectronics Corporation Driving circuits for displays
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7593061B2 (en) * 2004-06-22 2009-09-22 Sarnoff Corporation Method and apparatus for measuring and/or correcting audio/visual synchronization
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007086205A (ja) * 2005-09-20 2007-04-05 Sharp Corp 表示パネルおよび表示装置
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
JP5395994B2 (ja) * 2005-11-18 2014-01-22 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ
KR101212146B1 (ko) * 2005-12-14 2012-12-14 엘지디스플레이 주식회사 액정표시소자
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) * 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
EP2924498A1 (en) 2006-04-06 2015-09-30 Semiconductor Energy Laboratory Co, Ltd. Liquid crystal desplay device, semiconductor device, and electronic appliance
JP5148912B2 (ja) * 2006-04-06 2013-02-20 株式会社半導体エネルギー研究所 液晶表示装置及び半導体装置、並びに電子機器
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4946286B2 (ja) * 2006-09-11 2012-06-06 凸版印刷株式会社 薄膜トランジスタアレイ、それを用いた画像表示装置およびその駆動方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7947981B2 (en) * 2007-01-30 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Display device
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
WO2008136505A1 (ja) * 2007-05-08 2008-11-13 Idemitsu Kosan Co., Ltd. 半導体デバイス及び薄膜トランジスタ、並びに、それらの製造方法
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7807520B2 (en) * 2007-06-29 2010-10-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2009099887A (ja) * 2007-10-19 2009-05-07 Hitachi Displays Ltd 表示装置
JP2009130209A (ja) * 2007-11-26 2009-06-11 Fujifilm Corp 放射線撮像素子
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP2009206508A (ja) * 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
JP5127485B2 (ja) * 2008-02-01 2013-01-23 株式会社ジャパンディスプレイウェスト 液晶表示装置
JP5305696B2 (ja) * 2008-03-06 2013-10-02 キヤノン株式会社 半導体素子の処理方法
JP2009223259A (ja) * 2008-03-19 2009-10-01 Seiko Epson Corp 液晶駆動装置、液晶装置及びその駆動方法
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
WO2011046010A1 (en) * 2009-10-16 2011-04-21 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device including the liquid crystal display device
CN105739209B (zh) * 2009-11-30 2022-05-27 株式会社半导体能源研究所 液晶显示设备、用于驱动该液晶显示设备的方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0719949A (ja) * 1993-04-27 1995-01-20 Litton Syst Inc 光信号間の干渉を表わす電気信号を生成する光検出器および方法
JPH07199149A (ja) * 1993-12-28 1995-08-04 Sharp Corp 画像表示装置及びその駆動方法
JPH08264794A (ja) * 1995-03-27 1996-10-11 Res Dev Corp Of Japan 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JP2003050405A (ja) * 2000-11-15 2003-02-21 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ、その製造方法およびそれを用いた表示パネル
JP2007123861A (ja) * 2005-09-29 2007-05-17 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009021612A (ja) * 2005-09-29 2009-01-29 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2009260378A (ja) * 2005-09-29 2009-11-05 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2009528670A (ja) * 2006-06-02 2009-08-06 財団法人高知県産業振興センター 半導体機器及びその製法
JP2008287115A (ja) * 2007-05-18 2008-11-27 Semiconductor Energy Lab Co Ltd 液晶表示装置
JP2009009081A (ja) * 2007-06-27 2009-01-15 Samsung Sdi Co Ltd 電子映像機器
JP2009151292A (ja) * 2007-11-29 2009-07-09 Semiconductor Energy Lab Co Ltd 表示装置およびその駆動方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9599868B2 (en) 2012-02-17 2017-03-21 Sharp Kabushiki Kaisha Liquid crystal display panel comprising a contact site for a pixel electrode that is wider than a line portion of a lead-out line when viewed in a plan view
WO2013122187A1 (ja) * 2012-02-17 2013-08-22 シャープ株式会社 液晶表示パネル
WO2013190882A1 (ja) * 2012-06-19 2013-12-27 シャープ株式会社 金属酸化物トランジスタ
JP2021006934A (ja) * 2012-07-11 2021-01-21 株式会社半導体エネルギー研究所 液晶表示装置、液晶表示装置の駆動方法
JP2017215615A (ja) * 2012-07-11 2017-12-07 株式会社半導体エネルギー研究所 液晶表示装置、及び液晶表示装置の駆動方法
US9953595B2 (en) 2012-07-11 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for driving the same
JP2019091041A (ja) * 2012-07-11 2019-06-13 株式会社半導体エネルギー研究所 液晶表示装置、及び液晶表示装置の駆動方法
JP2020008865A (ja) * 2012-07-11 2020-01-16 株式会社半導体エネルギー研究所 液晶表示装置、及び液晶表示装置の駆動方法
JP2014032398A (ja) * 2012-07-11 2014-02-20 Semiconductor Energy Lab Co Ltd 液晶表示装置、液晶表示装置の駆動方法
JP2022028865A (ja) * 2012-07-11 2022-02-16 株式会社半導体エネルギー研究所 液晶表示装置、液晶表示装置の駆動方法
JP7230159B2 (ja) 2012-07-11 2023-02-28 株式会社半導体エネルギー研究所 液晶表示装置、液晶表示装置の駆動方法
JP2014095897A (ja) * 2012-10-12 2014-05-22 Semiconductor Energy Lab Co Ltd 液晶表示装置
US9366896B2 (en) 2012-10-12 2016-06-14 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and touch panel
US9449574B2 (en) 2012-10-12 2016-09-20 Semiconductor Energy Laboratory Co., Ltd. LCD overdriving using difference between average values of groups of pixels between two frames
JP2014095894A (ja) * 2012-10-12 2014-05-22 Semiconductor Energy Lab Co Ltd 液晶表示装置及びその駆動方法
JP2022095623A (ja) * 2013-08-23 2022-06-28 株式会社半導体エネルギー研究所 半導体装置

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