JP2011098505A - 画像形成装置及びその制御方法 - Google Patents

画像形成装置及びその制御方法 Download PDF

Info

Publication number
JP2011098505A
JP2011098505A JP2009254448A JP2009254448A JP2011098505A JP 2011098505 A JP2011098505 A JP 2011098505A JP 2009254448 A JP2009254448 A JP 2009254448A JP 2009254448 A JP2009254448 A JP 2009254448A JP 2011098505 A JP2011098505 A JP 2011098505A
Authority
JP
Japan
Prior art keywords
voltage
power supply
unit
supplied
image forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2009254448A
Other languages
English (en)
Other versions
JP5480598B2 (ja
JP2011098505A5 (ja
Inventor
Atsushi Otani
篤志 大谷
Shoji Takeda
庄司 武田
Satoru Yamamoto
悟 山本
Keita Takahashi
圭太 高橋
Hirotaka Seki
広高 関
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2009254448A priority Critical patent/JP5480598B2/ja
Priority to US12/907,410 priority patent/US8473763B2/en
Publication of JP2011098505A publication Critical patent/JP2011098505A/ja
Publication of JP2011098505A5 publication Critical patent/JP2011098505A5/ja
Application granted granted Critical
Publication of JP5480598B2 publication Critical patent/JP5480598B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power
    • G06F1/3203Power management, i.e. event-based initiation of a power-saving mode
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/12Digital output to print unit, e.g. line printer, chain printer
    • G06F3/1201Dedicated interfaces to print systems
    • G06F3/1202Dedicated interfaces to print systems specifically adapted to achieve a particular effect
    • G06F3/1218Reducing or saving of used resources, e.g. avoiding waste of consumables or improving usage of hardware resources
    • G06F3/122Reducing or saving of used resources, e.g. avoiding waste of consumables or improving usage of hardware resources with regard to computing resources, e.g. memory, CPU
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/12Digital output to print unit, e.g. line printer, chain printer
    • G06F3/1201Dedicated interfaces to print systems
    • G06F3/1202Dedicated interfaces to print systems specifically adapted to achieve a particular effect
    • G06F3/1218Reducing or saving of used resources, e.g. avoiding waste of consumables or improving usage of hardware resources
    • G06F3/1221Reducing or saving of used resources, e.g. avoiding waste of consumables or improving usage of hardware resources with regard to power consumption
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/12Digital output to print unit, e.g. line printer, chain printer
    • G06F3/1201Dedicated interfaces to print systems
    • G06F3/1223Dedicated interfaces to print systems specifically adapted to use a particular technique
    • G06F3/1229Printer resources management or printer maintenance, e.g. device status, power levels
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Mathematical Physics (AREA)
  • Control Or Security For Electrophotography (AREA)
  • Accessory Devices And Overall Control Thereof (AREA)

Abstract

【課題】電源線を低減した分散制御システムを実現するとともに、信頼性の高い電源供給と、効果的な省電力モードとを有する画像形成装置を提供する。
【解決手段】画像形成装置は、マスタCPU、複数のサブマスタCPU、及び複数のスレーブCPUを含む分散制御システムを採用する。また、マスタCPUは、各サブマスタCPU及び各スレーブCPUに対して、省電力モードにおいて5V電源を供給し、通常モードにおいて24V電源を供給する。さらに、サブマスタCPUは、供給される電源電圧のレベルに応じて、動作モードを判断して動作する。
【選択図】図6

Description

本発明は、階層構造を有する複数のCPU群を有する分散制御システムによって実現された画像形成装置に関するものである。
電子写真方式を採用する画像形成装置のプリンタデバイス制御では、1つのCPUによる集中制御が行われている。しかし、制御の一点集中によるCPU負荷の増大によって、より高性能なCPUが必要となる。さらに、プリンタデバイスの制御負荷の増大に伴い、通信ケーブル(通信束線)をCPU基板から離れた制御負荷ドライバユニットまで引き回す必要があり、長大な通信ケーブルが多数必要となっていた。このような問題を解決するために、電子写真システムを構成する各制御モジュールを個々のサブCPUに分割する制御形態が注目されている。
このように複数のCPUにより個々の部分モジュール制御機能を分割して制御システムを構築する例については、いくつかの制御機器製品分野で提案されている。例えば、特許文献1では、機器の動作状態に応じてCPUクロック周波数の低下と供給電圧の低下の制御により省電力化を行う技術が提案されている。また、特許文献2では、バッテリ電圧情報に基づく電源制御CPUからの通知に従って主制御部のCPUの動作周波数を切り替える技術が提案されている。また、特許文献3では、マスタCPUからスレーブCPUに対して装置の動作モードを通知し、スレーブCPUがモードに応じた動作テーブルに従って動作を切り替える方法が提案されている。さらに、特許文献4では、バックアップ電圧/通常電圧電源の切り替えをダイオード論理和回路で切り替え、供給される電圧レベルを検定し動作モードを変更する技術が提案されている。
特開平10−31531号公報 特開平06−149406号公報 特開平2007−290258号公報 特開平10−247125号公報
しかしながら、上記従来技術例を分散システムに適用するとは以下に記載する問題がある。例えば、機器の動作状態に応じてCPUクロック周波数の低下と供給電圧の低下の制御により省電力化を行う場合、CPUの動作クロックと供給電圧を制御する方法は動作クロックに対応した電圧が供給されないとシステム異常となる危険性がある。検出する電圧の差分が低い場合には精度の高い電圧検知部が必要になったり、省電力モードからの復帰のために基板間の通信を継続するか、特別な復帰通知部による制御が必要になってしまう。通信を維持する場合には、通信部の消費電流や通信を維持するためのCPU動作の下限周波数があるため省電力化には限界がある。さらに、特別な復帰通知部は装置の複雑化やコストアップの要因となってしまう。また、特許文献4に記載の技術をそのまま画像形成システムなどの組み込み機器に応用すると分散制御部間の協調動作が行えず、通常動作への復帰時間が伸びたり、省電力モード時に機器管理ができなくなるという弊害が発生してしまう。
また、分散システムでは電源部から給電する対象の基板も分散するため電源線が増大してしまう。電源線の増大は基板の分散度と、給電する電源種数とに応じて増大する。電源線の増大はコスト増を招くとともに、接続不良の原因ともなりうる。モータ等の駆動に使用される電源はCPU/ASICなどの制御用のICに比べ電圧が高く、電流容量も大きいため、ショート等の不良が発生した場合に、機器に与えるダメージが大きいため高い安全性が求められる。例えば、制御部と負荷への電源供給のうち、誤って負荷への電源供給のみが行われることがないように電源制御を行う必要がある。
本発明は、上述の問題に鑑みて成されたものであり、電源線を低減した分散制御システムを実現するとともに、信頼性の高い電源供給と、効果的な省電力モードとを有する画像形成装置を提供することを目的とする。
本発明は、例えば、画像形成装置として実現できる。画像形成装置は、記録材に画像を形成する画像形成装置の全体を制御する第1制御部と、第1制御部により制御され、画像形成を実行するための制御対象を制御する第2制御部と、第1電圧と、第1電圧よりも高い第2電圧とを選択的に第2制御部へ供給する電源供給部とを備え、第1制御部は、省電力モード時は電源供給部から第1電圧を第2制御部へ供給させ、通常モード時は電源供給部から第2電圧を第2制御部へ供給させ、第2制御部は、電源供給部から供給される電圧を検出する電圧検出手段を有し、電圧検出手段が第1電圧を検出したときに省電力モードを実行し、電圧検出手段が第2電圧を検出したときに通常モードを実行することを特徴とする。
本発明は、例えば、電源線を低減した分散制御システムを実現するとともに、信頼性の高い電源供給と、効果的な省電力モードとを有する画像形成装置を提供できる。
第1の実施形態に係る画像形成装置1000の概観を示す図である。 第1の実施形態に係る画像形成部300の構成例を示す断面図である。 第1の実施形態に係るマスタCPU、サブマスタCPU及びスレーブCPUの関連を模式的に示す図である。 第1の実施形態に係る画像形成装置1000の制御基板の一例を示す図である。 第1の実施形態に係る作像モジュール282の構成例を示す図である。 第1の実施形態に係る電源系の構成例を示す図である。 第1の実施形態に係るネットワーク型通信バスと高速シリアル通信バスとの接続例を示す図である。 第1の実施形態に係るCPUごとの電源投入時の処理手順を示すフローチャートである。 第1の実施形態に係る電源供給の変化とサブマスタCPUの動作タイミングを示すタイミングチャートである。 図9のタイミングチャートにおけるマスタCPU1001とサブマスタCPU601との電源投入時の処理手順を示すフローチャートである。 第2の実施形態に係る電源系の構成例を示す図である。
<第1の実施形態>
<画像形成装置の構成>
以下では、図1乃至図10を参照して、第1の実施形態について説明する。図1は、第1の実施形態に係る画像形成装置1000の概観を示す。画像形成装置1000は、自動原稿搬送装置100、画像読取部200、画像形成部300、及び操作部10を備える。図1に示すように、画像読取部200は、画像形成部300の上に載置されている。さらに、画像読取部200上には、自動原稿搬送装置(DF)100が載置されている。また、本画像形成装置1000は、複数の制御部(CPU)を用いて分散制御を実現する。各CPUの構成については、図3を用いて後述する。
自動原稿搬送装置100は、原稿を自動的に原稿台ガラス上に搬送する。画像読取部200は、自動原稿搬送装置100から搬送された原稿を読み取って画像データを出力する。画像形成部300は、自動原稿搬送装置100から出力された画像データやネットワークを介して接続された外部装置から入力された画像データに従って記録材に画像を形成する。操作部10は、ユーザが各種操作を行うためのGUI(グラフィカル・ユーザ・インタフェース)を有する。さらに、操作部10は、タッチパネル等の表示部を有し、ユーザに対して情報を提示することもできる。
次に、図2を参照して、画像形成部300の詳細について説明する。なお、本実施形態の画像形成部300は電子写真方式を採用している。なお、図2の参照番号の末尾に示すアルファベットY、M、C、Kは、それぞれイエロー、マゼンダ、シアン、ブラックのトナーに対応した各エンジンを示す。以下では、全てのトナーに対応するエンジンを示す場合は末尾のアルファベットY、M、C、Kを省略して参照番号を記載し、個別に示す場合は参照番号の末尾にアルファベットY、M、C、Kを付記して記載する。
像担持体としてフルカラー静電画像を形成するための感光ドラム(以下、単に「感光体」と称する。)225は、モータで矢印Aの方向に回転可能に設けられる。感光体225の周囲には、一次帯電装置221、露光装置218、現像装置223、転写装置220、クリーナ装置222、除電装置271及び表面電位計273が配置されている。
現像装置223Kはモノクロ現像のための現像装置であり、感光体225K上の潜像をKのトナーで現像する。また現像装置223Y、M、Cはフルカラー現像のための現像装置であり、現像装置223Y、M、Cは、感光体225Y、M、C上の潜像をそれぞれY、M、Cのトナーで現像する。感光体225上に現像された各色のトナー像は、転写装置220によって中間転写体である転写ベルト226に一括で多重転写されて、4色のトナー像が重ね合わされる。
転写ベルト226は、ローラ227、228、229に張架されている。ローラ227は、駆動源に結合されて転写ベルト226を駆動する駆動ローラとして機能し、ローラ228は転写ベルト226の張力を調節するテンションローラとして機能する。また、ローラ229は、2次転写装置231としての転写ローラのバックアップローラとして機能する。転写ローラ脱着ユニット250は、2次転写装置231を転写ベルト226に接着させるか、又は離脱させるための駆動ユニットである。2次転写装置231を通過した後の転写ベルト226の下部にはクリーナブレード232が設けられており、転写ベルト226上の残留トナーがブレードで掻き落とされる。
カセット240、241及び手差し給紙部253に格納された記録材(記録紙)は、レジストローラ255、給紙ローラ対235及び縦パスローラ対236、237によってニップ部、つまり2次転写装置231と転写ベルト226との当接部に給送される。なお、その際2次転写装置231は、転写ローラ脱着ユニット250ことによって転写ベルト226に当接されている。転写ベルト226上に形成されたトナー像は、このニップ部で記録材上に転写される。その後、トナー像が転写された記録材は、定着装置234でトナー像が熱定着されて装置外へ排出される。
カセット240、241及び手差し給紙部253は、それぞれ記録材の有無を検知するためのシートなし検知センサ243、244、245を備える。また、カセット240、241及び手差し給紙部253は、それぞれ記録材のピックアップ不良を検知するための給紙センサ247、248、249を備える。
ここで、画像形成部300による画像形成動作について説明する。画像形成が開始されると、カセット240、241及び手差し給紙部253に格納された記録材は、ピックアップローラ238、239、254により1枚毎に給紙ローラ対235に搬送される。記録材は、給紙ローラ対235によりレジストローラ255へと搬送されると、その直前のレジストセンサ256により記録材の通過が検知される。
レジストセンサ256により記録材の通過が検知された時点で、本実施形態では所定の時間が経過した後に一端搬送動作を中断する。その結果、記録材は停止しているレジストローラ255に突き当たり搬送が停止されるが、その際記録材の進行方向端部が搬送経路に対して垂直になるように搬送位置が固定され、記録材の搬送方向が搬送経路に対してずれた状態の斜行が補正される。以下では、この処理を位置補正と称する。位置補正は、以降の記録材に対する画像形成方向の傾きを最小化するために必要となる。位置補正後、レジストローラ255を起動させることにより、記録材は、2次転写装置231へ供給される。なお、レジストローラ255は、駆動源に結合され、クラッチによって駆動が伝えられることで回転駆動を行う。
次に、一次帯電装置221に電圧を印加して感光体225の表面を予定の帯電部電位で一様にマイナス帯電させる。続いて、帯電された感光体225上の画像部分が所定の露光部電位になるようにレーザスキャナ部からなる露光装置218で露光を行い潜像が形成される。露光装置218はプリンタ制御I/F215を介してコントローラ460より送られてくる画像データに基づいてレーザ光をオン、オフすることによって画像に対応した潜像を形成する。なお、表面電位計273は、一次帯電装置221によって一様にその表面を帯電された感光体225の表面電位を測定し、出力する。
また、現像装置223の現像ローラには各色毎に予め設定された現像バイアスが印加されており、上記潜像は、現像ローラの位置を通過する際にトナーで現像され、トナー像として可視化される。トナー像は、転写装置220により転写ベルト226に転写され、さらに2次転写装置231で、給紙部より搬送された記録材に転写された後、レジスト後搬送パス268を通過し、定着搬送ベルト230を介して、定着装置234へと搬送される。
定着装置234では、まずトナーの吸着力を補って画像乱れを防止するために、定着前帯電器251、252で帯電され、さらに定着ローラ233でトナー画像が熱定着される。その後、記録材は、排紙フラッパ257により排紙パス258側に搬送パスが切り替えられることにより、排紙ローラ270によってそのまま排紙トレイ242に排紙される。
感光体225上に残留したトナーは、クリーナ装置222で除去、回収される。最後に、感光体225は、除電装置271で一様に0ボルト付近まで除電されて、次の画像形成サイクルに備える。
画像形成装置1000によるカラーの画像形成開始タイミングは、Y、M、C、Kの同時転写であるため転写ベルト226上の任意の位置に画像形成を行うことが可能である。しかし、感光体225Y、M、C上のトナー像を転写する位置のずれ分をタイミング的にシフトさせながら画像形成開始タイミングを決定する必要がある。
なお、画像形成部300においては、記録材を連続的にカセット240、241及び手差し給紙部253より給送させることが可能である。この場合、先行する記録材のシート長を考慮し、記録材が重なり合わないような最短の間隔でカセット240、241及び手差し給紙部253からの給紙を行う。上述したように、位置補正後に、レジストローラ255を起動させることにより、記録材は2次転写装置231へ供給されるが、2次転写装置231に到達すると、再びレジストローラ255が一時停止される。これは、後続の記録材に対して先行する記録材と同様に位置補正を行うためである。
次に、記録材の裏面に画像を形成する場合の動作について詳細に説明する。記録材の裏面に画像を形成する際には、まず記録材の表面への画像形成が先行して実行される。表面のみの画像形成であれば、定着装置234でトナー像が熱定着された後に、そのまま排紙トレイ242に排紙される。一方、引き続き裏面の画像形成を行なう場合、センサ269で記録材が検知されると、排紙フラッパ257により裏面パス259側に搬送パスが切り替えられ、それに併せた反転ローラ260の回転駆動により記録材が両面反転パス261に搬送される。その後、記録材は、送り方向幅の分だけ両面反転パス261に搬送された後に反転ローラ260の逆回転駆動により進行方向が切り替えられ、表面に画像形成された画像面を下向きにして両面パス搬送ローラ262の駆動により両面パス263に搬送される。
続いて、記録材は、両面パス263を再給紙ローラ264に向かって搬送されると、その直前の再給紙センサ265により通過が検知される。再給紙センサ265により記録材の通過が検知されると、本実施形態では所定の時間が経過した後に一端搬送動作を中断する。その結果、記録材は、停止している再給紙ローラ264に突き当たり搬送が一時停止されるが、その際記録材の進行方向端部が搬送経路に対して垂直になるように位置が固定され、記録材の搬送方向が再給紙パス内の搬送経路に対してずれる斜行が補正される。以下では、この処理を再位置補正と称する。
再位置補正は、以降の記録材裏面に対する画像形成方向の傾きを最小化するために必要となる。再位置補正後、再給紙ローラ264を起動させることにより、記録材は、表裏が逆転した状態で再度給紙パス266上に搬送される。その後の画像形成動作については、上述した表面の画像形成動作と同じであるためここでは省略する。このように表裏両面に画像形成された記録材は、そのまま排紙フラッパ257より排紙パス258側に搬送パスが切り替えられることにより、排紙トレイ242に排紙される。
なお、本画像形成部300においては、両面印刷時においても、記録材の連続給送が可能である。しかしながら、記録材への画像形成や形成されたトナー像の定着などを行うための装置は1系統しか有していないため、表面への印刷と裏面への印刷を同時に行うことはできない。したがって、両面印刷時においては、画像形成部300に対し、カセット240、241及び手差し給紙部253からの記録材と、裏面印刷のために反転させて画像形成部に再度給送された記録材とは交互に画像形成されることとなる。
本画像形成部300は、図2に示す各制御負荷を、後述する搬送モジュールA280、搬送モジュールB281、作像モジュール282、定着モジュール283という4つの制御ブロックに分けて各々が自律的に制御されている。さらに、これらの4つの制御ブロックを統括して画像形成装置として機能させるためのマスタモジュール284を有する。以下では、各モジュールの制御構成について図3を用いて説明する。
図3は、第1の実施形態に係るマスタCPU、サブマスタCPU及びスレーブCPUの関連を模式的に示す図である。本実施形態において、マスタモジュール284に備えられるマスタCPU(マスタ制御部/第1層制御部)1001は、プリンタ制御I/F215を介してコントローラ460より送られる指示及び画像データに基づいて画像形成装置1000の全体を制御する。また、画像形成を実行するための搬送モジュールA280、搬送モジュールB281、作像モジュール282、及び定着モジュール283は、各機能を制御するサブマスタCPU(サブマスタ制御部/第2層制御部)601、901、701、801を備える。サブマスタCPU601、901、701、801はマスタCPU1001により制御される。さらに、各機能モジュールは、さらに、各機能を実行するための制御負荷を動作させるためのスレーブCPU(スレーブ制御部/第3層制御部)602、603、604、605、902、903、702、703、704、705、706、802、803を備える。スレーブCPU602、603、604、605はサブマスタCPU601に、スレーブCPU902、903はサブマスタCPU901に、スレーブCPU702、703、704、705、706はサブマスタCPU701に、スレーブCPU802、803はサブマスタCPU801に制御される。
図3に示すように、マスタCPU1001と複数のサブマスタCPU601、701、801、901は共通のネットワーク型通信バス(第1信号線)1002によってバス接続される。サブマスタCPU601、701、801、901同士の間もネットワーク型通信バス(第1信号線)1002によってバス接続される。なお、マスタCPU1001と複数のサブマスタCPU601、701、801、901はリング接続されるものでもよい。サブマスタCPU601は、さらに、高速シリアル通信バス(第2信号線)612、613、614、615を介して、複数のスレーブCPU602、603、604、605のそれぞれと1対1接続(ピアツーピア接続)されている。同様に、サブマスタCPU701は、高速シリアル通信バス(第2信号線)711、712、713、714、715を介して、それぞれスレーブCPU702、703、704、705、706と接続される。サブマスタCPU801は、高速シリアル通信バス(第2信号線)808、809を介して、それぞれスレーブCPU802、803と接続される。サブマスタCPU901は、高速シリアル通信バス(第2信号線)909、910を介して、それぞれスレーブCPU902、903と接続される。ここで、高速シリアル通信バスは、短距離高速通信に用いられる。
本実施形態に係る画像形成装置1000において、タイミングに依存した応答性が必要とされる制御に関しては、各サブマスタCPUに統括された機能モジュール内で実現されるように機能分割されている。そのため、末端の制御負荷を駆動するための各スレーブCPUと各サブマスタCPUとの間の通信は、応答性のよい高速シリアル通信バスによって接続されている。つまり、上記第2信号線には、上記第1信号線よりもデータ転送のタイミング精度が高い信号線が用いられる。
一方、サブマスタCPU601、701、801、901とマスタCPU1001との間では、精密な制御タイミングを必要としない、画像形成動作の大まかな処理の流れを統括するようなやり取りだけが行われる。例えば、マスタCPU1001はサブマスタCPUに、画像形成前処理開始、給紙開始、画像形成後処理開始といった指示を出す。また、マスタCPU1001はサブマスタCPUに、コントローラ460から指示されたモード(例えばモノクロモードや両面画像形成モードなど)に基づいた指示を画像形成開始の前に出す。サブマスタCPU601、701、801、901のそれぞれの間でも、精密なタイミング制御を必要としないやり取りだけが行われる。すなわち、画像形成装置の制御を、相互に精密なタイミング制御を必要としない制御単位に分け、それぞれのサブマスタCPUがそれぞれの制御単位を精密なタイミングで制御する。これにより、本画像形成装置1000では、通信トラフィックを最小限に抑え、低速で安価なネットワーク型通信バス1002で接続することを可能としている。なお、マスタCPU、サブマスタCPU、及びスレーブCPUについては、実装される制御基板が必ずしも一律である必要はなく、装置実装上の事情に合わせて可変的に配置させることが可能である。
次に、図4を参照して、本実施形態における具体的なマスタCPU、サブマスタCPU、スレーブCPUの基板構成上の配置について説明する。本実施形態によれば、図4に示すように、様々な制御基板の構成を採用することができる。例えば、サブマスタCPU601とスレーブCPU602、603、604、605とは、同一の基板上に実装されている。また、サブマスタCPU701及びスレーブCPU702、703、704、又は、サブマスタCPU801及びスレーブCPU802、803のように、サブマスタCPUと個々のスレーブCPUが独立の基板として実装されてもよい。また、スレーブCPU705、706のように一部のスレーブCPUが同一の基板上に実装されてもよい。また、サブマスタCPU901及びスレーブCPU902のように、サブマスタCPUとスレーブCPUの一部だけが同一基板上に配置されてもよい。
図5は、第1の実施形態に係る作像モジュール282の構成例を示す。作像モジュール282は、電子写真プロセスによって形成されたフルカラートナー像を転写ベルト226に転写させ、さらに搬送モジュールA280より引き渡された記録材に再転写させるまでの作像制御を司っている。作像モジュール282は、作像制御を統括的に制御するサブマスタCPU701と、各制御負荷を駆動するスレーブCPU702、703、704、705、706とを含む。また、各スレーブCPUには、直接制御される制御負荷群が接続されている。
スレーブCPU702は、露光装置218K、現像装置223K、一次帯電装置221K、転写装置220K、クリーナ装置222K、及び除電装置271Kを制御負荷とし、ブラック色のトナー像を転写ベルト226に転写させるまでの制御を行なう。スレーブCPU703は、露光装置218M、現像装置223M、一次帯電装置221M、転写装置220M、クリーナ装置222M、及び除電装置271Mを制御負荷とし、マゼンタ色のトナー像を転写ベルト226に転写させるまでの制御を行なう。スレーブCPU704は、露光装置218C、現像装置223C、一次帯電装置221C、転写装置220C、クリーナ装置222C、及び除電装置271Cを制御負荷とし、シアン色のトナー像を転写ベルト226に転写させるまでの制御を行なう。スレーブCPU705は、露光装置218Y、現像装置223Y、一次帯電装置221Y、転写装置220Y、クリーナ装置222Y、除電装置271Cを制御負荷とし、シアン色のトナー像を転写ベルト226に転写させるまでの制御を行う。
スレーブCPU706は、転写ベルト226を回転駆動させるローラ227のモータ708、2次転写装置231を駆動させる高圧信号出力器、転写ローラ脱着ユニット250及びレジストローラを駆動させる駆動源モータ709、710を制御負荷とする。また、スレーブCPU706は、これらの制御負荷を制御して、転写ベルト226上に多重転写された4色トナー像を2次転写装置231で記録材へ再転写させるまでの制御を行なう。なお、本実施形態では、サブマスタCPU701とスレーブCPU702、703、704,705、706は各々独立の高速シリアル通信バス711、712、713、714,715により1対1で対向接続されている。また、これまでは、サブマスタCPU701とスレーブCPU702、703、704、705、706の構成に特化した説明を行なってきたが、それ以外のサブマスタCPU601、801、901とスレーブCPUとの間の通信においても同様の構成が適用できる。
<電源供給>
次に、図6を参照して、本実施形態における各モジュールへの電源の供給について説明する。図6に示す構成は、図4に対応するため、図4と同一の構成については同一の番号を付し、説明を省略する。なお、図6では、電源線を太線で示している。図6に示すように、各モジュールへの電源は電源供給部1401から供給される。電源供給部1401は、機器全体の動作電源を供給する電源で5V電源1402、24V電源1403、電源混合部1404、3.3V電源1425を備える。5V電源1402は、第1電圧(5V)を出力し、CPU等の制御ICのみが動作するための電源を供給する。24V電源1403は、第2電圧(24V)を出力し、モータ等の負荷及び制御ICを動作させるための電源を供給する。本実施形態によれば、画像形成装置1000は、動作モードとして、5V電源1402で動作する省電力モードと、24V電源1403で動作する通常モードとを有する。また、各サブマスタCPUは、供給される電源電圧のレベルに応じて、動作モードを判断して画像形成を実行するための制御対象を制御する動作制御部として機能する。また、本実施形態では、マスタCPU1001又はコントローラ460が上記電源供給を制御する電源制御部として機能する。なお、本実施形態では、マスタCPU1001が第1制御部として機能し、各サブマスタCPUが第2制御部として機能し、スレーブCPUが第3制御部として機能する。
24V電源1403と5V電源1402は、コントローラ460、マスタCPU1001の何れかからON/OFF状態を制御できるようにORロジック1426、1423経由で制御されている。コントローラ460及びマスタCPU1001の双方からON/OFF状態を制御できるように構成するのは、双方が電源を切断してもよい状態になるまで確実に電源を供給するためである。電源混合部1404は、5V電源1402の出力1405と、24V電源1403の出力1406とを入力とし、図6の例ではダイオードにより共通の電源線1407へ電源を混合し出力する。電源混合部1404は、5V電源1402のみON状態のとき5Vの電圧を出力し、5V電源1402及び24V電源1403の両方がON状態のとき、及び、24V電源1403のみON状態のとき24Vの電圧を出力する。この電源混合部1404により、24V電源1403の給電がOFF状態になっても、5V電源1402の給電状態をON状態にしておくことにより、制御ICを駆動するための電源の供給を継続することができる。このように電源供給部1401は、5Vの電圧と24Vの電圧を選択的に出力することができる。5V電源1402、24V電源1403は通常動作モードでは両方がオンされているが、電源混合部1404の作用で高電位側の24V電源1403より電源線1407に供給される。5V電源1402をオンしておくのは、動作過電流等で24V電源1403が遮断された場合でも、5V電源で動作するデバイスへの電源供給を保障するためである。
単一の電源線1407により供給することにより、誤動作や、電源線の部分的な断線により高圧電源のみを供給する不具合を防止できる。また、マスタCPUは、スレーブCPUに供給される電圧レベルを24Vから5Vへ切り替え制御することによりサブマスタCPUに省電力モードへ切り替える旨通知する。また、マスタCPUは、スレーブCPUに供給される電圧レベルを5Vから24Vへ切り替えることによりサブマスタCPUに省電力モードから通常モードへ復帰する旨通知する。このため、省電力モードへの切り替え及び復帰を通知するためにマスタCPU1001とサブマスタCPU間の通信を維持する必要がなくなり、サブマスタCPUの省電力モード時の周波数精度等の制約が少なくなるとともに、通信部の電力消費を合わせて低減することが可能になる。
電源供給部1401の出力に対する各モジュールの構成について説明する。図6では、モジュール間で共通の構成であるが、異なる部位であることを示すために数字の末尾に異なるアルファベットa〜dを付している。以下の説明ではアルファベットを省略する。電流検出部1424は、各モジュール単位の消費電流を検出する。電流値はアナログ電圧値に変換される。この出力端子はサブマスタCPUのアナログデジタル変換端子に接続され、電源電流の監視を行う。電圧検出部1410は電源線1407から供給される電源の電圧レベルを予め定められた閾値で検定しLEVEL信号1414を生成する。LEVEL信号1414では、閾値以上の電圧の場合にHレベルが出力され、閾値より小さい場合にLレベルが出力される。LEVEL信号1414は各サブマスタCPUに通知されるとともにORロジック1415、ANDロジック1416に伝えられる。電圧変換部1411は、入力される電源の電圧を、制御部(サブマスタCPU及びスレーブCPU)が動作するための電圧に変換し、サブマスタCPU及びスレーブCPUに供給する。具体的には、電圧変換部1411は、出力部として機能し、電源混合部1404から出力された5Vまたは24Vの電圧をこれらの電圧よりも低い3.3Vの電圧に変換する。電源線1422はサブマスタCPUへは直接接続され、スレーブCPUに対してはSW部1412を介して接続される。SW部1412、1413はFETによる電源のスイッチ機能を有する。LEVEL信号1414とCPUからのENABLE信号1417との論理積を出力するANDロジック1416の出力と、サブマスタCPUからのINIT信号1421と、の論理和を出力するORロジック1420の出力はSW部1413に出力される。SW部1413は、上記出力を電源のON/OFF状態を切り替える信号として使用する。このSW部1413では、電圧閾値以上の電圧が印加され、サブマスタCPUがモータ等の動作を許可する場合にのみON状態に制御される。INIT信号1421は、機器の電源投入直後に電源線1418及び電源線1418に接続されるドライバIC等が正常か否かを判定する処理で使用される。
同様にSW部1412は、ORロジック1415の出力により切り替えられる。ORロジック1415は、LEVEL信号1414と、CPUからのENABLE信号1417と、INIT信号1421との論理和により制御される。ENABLE信号1417、INIT信号1421の制御の詳細は後述するが、SW部1413がON状態のときにSW部1412がOFF状態にならないように回路が構成されている。SW部1412の出力1419は、スレーブCPUの電源として供給される。同様にSW部1413の出力1418は、不図示のモータを駆動するためのドライバIC等の負荷の電源として供給される。
次に、図7を参照して、ネットワーク型通信バス1002と、高速シリアル通信バスとの接続について説明する。ネットワーク型通信バス1002への接続は、CPUに内蔵されたマスタ通信I/F部、CPUの外部に設定されるトランスミッタICにより実現される。マスタCPU1001は、マスタ通信I/F部1500aとトランスミッタ1504aを経由して、ネットワーク型通信バス1002に接続される。一方、サブマスタCPU601は、マスタ通信I/F部1500bとトランスミッタ1504bを経由して、ネットワーク型通信バス1002に接続される。ネットワーク型通信バス1002はCANバスの一例である。
CANバスのトランスミッタ1504と各CPUとは送信1501と受信1502とで接続される。トランスミッタ1504は、送信バッファと受信バッファとで構成され、送信バッファの出力及び受信バッファの入力が接続されてネットワーク型通信バス1002に接続される。実際にはネットワーク型通信バス1002及びトランスミッタ1504のネットワーク側は、差動信号ラインで構成される。
制御信号1503aはマスタCPU1001からトランスミッタ1504aへ入力され、動作許可信号TX_ENBaが送信許可状態である場合はトランスミッタの動作が許可される。一方、制御信号1503aが不許可状態の場合には、トランスミッタ1504aの出力はハイインピーダンス(Hi−Z)状態となる。制御信号1503bは、サブマスタCPU601からトランスミッタ1504bへ入力され、制御信号1503aと同様の信号である。
また、サブマスタCPU601は、スレーブ通信I/F部1522a〜1522dを備え、通信線612〜615と、各スレーブCPU602〜605にそれぞれ設けられたスレーブ通信I/F部1523a〜1523dとを経由して通信を行う。サブマスタCPU701,801,901及びその下流のスレーブCPUに関しては同様の構成であるため、図面及び説明を省略する。
次に、図8を参照して、本実施形態における電源投入時の処理手順を各CPUごとに説明する。例としてマスタCPU1001、サブマスタCPU601、及びスレーブCPU602について記載しているが、その他のサブマスタCPU、スレーブCPUも同様の処理を行なう。なお、以下で説明するSに続く番号は、各フローチャートのステップ番号を示す。
まず、マスタCPU1001の処理について説明する。S1600において、マスタCPU1001は、5V電源1402が投入されると、内蔵RAMエリアの初期化や各種レジスタの設定等の初期化処理を実行する。初期化が終了すると、S1601において、マスタCPU1001は、ネットワーク型通信バス1002の診断を開始する。ここでは、トランスミッタ1504aへの許可信号TX_ENBaが送信許可状態とされる。S1602において、マスタCPU1001は、トランスミッタ1504bへの送信1501aの出力レベルを変化させ、受信1502aの入力レベルが同じように変化するかを確認することにより、トランスミッタ動作が正常か否かを判定する。トランスミッタ動作が正常であると判定すると、S1603に進み、マスタCPU1001は、各サブマスタCPUへのリセット信号1430a〜1430dを非リセット状態にしリセットを解除する。一方、トランスミット動作が異常であると判定すると、S1609に進み、マスタCPU1001は、故障部位を診断し、S1610で故障部位を判定して表示する。
S1603でリセットが解除されると、S1604において、マスタCPU1001は、診断部として機能し、サブマスタCPU601を含む全サブマスタCPUと通信し、全サブマスタCPUと通信が可能か否かを診断する。何れかのサブマスタCPUとの通信が可能でないと判定すると、S1609に進み、マスタCPU1001は、故障部位を診断し、S1610で故障部位を判定して表示し、処理を終了する。つまり、マスタCPU1001は、サブマスタCPUの何れかとの通信に異常が発見されると、24V電源1403による電源供給を禁止する。ここでのS1609は、例えば、単一のサブマスタCPUのみリセットを解除状態にして通信が可能か否かを順に確認し、通信ができない原因個所を特定する。
一方、全サブマスタCPUとの通信が可能であると判定すると、S1605において、マスタCPU1001は、各サブマスタCPUへ24V電源1403の投入前の確認を行うように指示する。その後、S1606において、マスタCPU1001は、各サブマスタCPUの診断が終了するまで待機し、S1607で診断が全て正常であったか否かを判定する。全て正常である場合はS1608において、マスタCPU1001は、24V電源1403の電源を投入して処理を終了する。一方、エラーが確認された場合は、マスタCPU1001は、S1609で故障部位の診断を行い、S1610で故障状態の判定と操作部10への表示を行う。
次に、サブマスタCPU601の処理について説明する。S1620において、サブマスタCPU601は、リセット信号1430によりリセットを解除されると、内蔵RAMエリアの初期化や各種レジスタの設定等の初期化処理を実行する。初期化が終了すると、S1621において、サブマスタCPU601は、マスタCPU1001の指示に連携してネットワーク型通信バス1002経由での通信の診断を行う。続いて、S1622において、サブマスタCPU601は、通信が正常に行なわれたか否かを判定する。正常に通信できた場合はS1623に進み、サブマスタCPU601は、ENABLE信号1417aを‘H’(イネーブル状態)に設定し、スレーブCPU602〜605への電源供給開始と通信の診断を行う。一方、正常に通信できなかった場合は処理を終了する。
S1623で通信を診断すると、S1624において、サブマスタCPU601は、全てのスレーブCPU602〜605と通信を正常に行えたか否かを判定する。何れかのスレーブCPUとの通信に不具合があった場合は、S1641に進み、サブマスタCPU601は、故障部位を診断し、S1642で当該スレーブCPUへの電源供給を停止する。さらに、S1643で、サブマスタCPU601は、マスタCPU1001へ異常部位を通知し、処理を終了する。一方、全てのスレーブCPUとの通信が正常であった場合は、S1625において、サブマスタCPU601は、24V電源1403の投入前の確認として、INIT信号1421aを’H’(許可レベル)に設定する。続いて、S1625において、サブマスタCPU601は、スレーブCPU602〜605に対して、各スレーブCPUに接続されるモータ等の負荷を、個別に、かつ、順に駆動させるように指示する。さらに、S1626で、サブマスタCPU601は、駆動状態における電流変動を電流検出部1424bを使用して確認し、正常であるか否かを判定する。ここで、異常と判定されると、S1627に進み、サブマスタCPU601は、検査部位を異常として記憶し、S1628に進む。
一方、S1626で正常と判定した場合は、S1628に進み、サブマスタCPU601は、全てのチェックが終了したか否かを判定する。終了していなければ、S1625乃至S1628の処理を繰り返す。一方、全ての部位のチェックが終了した場合は、S1629に進み、サブマスタCPU601は、全ての結果が正常であるか否かを判定する。正常である場合は、S1630に進み、サブマスタCPU601は、マスタCPU1001に結果を通知するとともに、INIT信号1421aを‘L’レベル出力に設定する。一方、何れかのチェックで異常がある場合は、上述したS1641乃至S1643のエラー処理が実行される。S1630で正常通知を行なった場合、マスタCPU1001は、上述したS1608の処理を行ない、24V電源1403の出力を促す。
次に、S1631において、サブマスタCPU601は、電圧検出部1410aを用いて、供給される電圧レベルを検出し、LEVEL信号1414が’H’になるまで待機する。LEVEL信号1414が’H’に遷移すると、S1632で、サブマスタCPU601は、ENABLE信号1417を’H’レベルに設定し、INIT信号1421を’L’レベルに設定する。続いて、S1633において、サブマスタCPU601は、駆動状態における電流変動を電流検出部1424を使用して確認し、正常であるか否かを判定する。ここで、異常と判定されると、S1634に進み、サブマスタCPU601は、検査部位を異常として記憶し、S1635に進む。
一方、S1633で正常と判定した場合は、S1633に進み、サブマスタCPU601は、全てのチェックが終了したか否かを判定する。終了していなければ、S1632乃至1635の処理を繰り返す。一方、全ての部位のチェックが終了した場合は、S1636に進み、サブマスタCPU601は、全ての結果が正常であるか否かを判定する。正常である場合は処理を終了し、異常である場合は、上述したS1641乃至S1643の処理を実行する。ここでは、サブマスタCPU601を例にサブマスタCPUの処理内容を説明したが、その他のサブマスタCPUに関しても同様の処理を行なって正常の判定を行う。全てのサブマスタCPU、全てのスレーブCPUの判定終了がS1606の診断終了に対応する。
次に、スレーブCPU602の処理について説明する。S1650において、スレーブCPU602は、サブマスタCPU601によってENABLE信号1417aが‘H’に設定されて電源供給が開始されると、内蔵RAMエリアの初期化や各種レジスタの設定等の初期化処理を実行する。初期化が終了すると、S1651において、スレーブCPU602は、サブマスタCPU601との通信の診断を行う。続いて、S1652において、スレーブCPU602は、通信が正常に行なわれたか否かを判定する。正常に通信できた場合はS1653に進み、スレーブCPU602は、接続されたデバイスのドライバを開始し、デバイスとの通信の診断を行う。一方、正常に通信できなかった場合は処理を終了する。
S1654において、スレーブCPU602は、デバイスと診断が終了したか否かを判定する。終了していない場合はこの判定を診断が終了するまで定期的に繰り返す。診断が終了すると、S1655に進み、スレーブCPU602は、診断結果が正常であったか否かを判定する。正常である場合は処理を終了し、正常でない場合は、S1656に進み、スレーブCPU602は、異常部位の駆動を禁止する禁止処理を実行し、処理を終了する。
次に、図9及び図10を参照して、マスタCPU1001による電源供給部1401から電源線1407への供給電圧の変化とサブマスタCPUの動作に関するタイミングについて説明する。図9のタイミングチャートは、機器電源の投入から初期化の処理と、機器動作中の省電力モードへの移行と復帰の流れを示している。また、図10のフローチャートは、図9のタイミングチャートにおけるマスタCPU1001とサブマスタCPU601と電源投入時の処理手順を示す。また、サブマスタCPU701、801、901は、サブマスタCPU601と同様の処理を実行するため説明を省略する。
図9に示すように、機器電源がOFF状態から電源供給される場合には、まずINIT1状態に遷移する。INIT1状態ではS1800において、マスタCPU1001の内蔵RAMエリアの初期化や各種レジスタの設定等の初期化処理が行われる。続いて、S1801において、マスタCPU1001は、省電力モードからの復帰かを示すLIVE_WAKE信号1431の状態を確認する。ここで、初期電源投入時はINIT1状態での処理が終了すると、INIT2状態に遷移する。具体的には、S1802に進み、マスタCPU1001は、通常の初期化動作を行う。一方、LIVE_WAKE信号1431が省電力モードからの復帰を示す場合は、S1803に進み、マスタCPU1001は、ORロジック1423の出力を‘L(出力禁止)’から‘H(出力許可)’に切り替えて、24V電源をON状態に制御し、短縮初期化シーケンスを実行する。
一方、サブマスタCPU601は、S1810において初期化処理を実行し、リセット状態が解除されると、S1811において電圧検出部1410のLEVEL信号1414を確認し、電源状態が24V入力(第2電圧)であるか又は5V入力(第1電圧)であるかを判定する。5V通電状態であればINIT2状態(S1813)に遷移する。S1813において、サブマスタCPU601は、通信の確立と故障診断を行う。ここで、サブマスタCPU601は、トランスミッタ1504を使用可能状態(通常発振状態)に設定して、ネットワーク型通信バス1002を介しての通信の確立と故障診断を行う。一方、24V通電状態であればINIT6状態(S1812)に遷移する。INIT6状態については後述する。
次に、INIT3状態において、サブマスタCPU601は、ENABLE信号を許可状態である‘H(出力許可)’にすることで、電源線1419を介して各スレーブCPUへ電源供給(3.3V:第3電圧)を開始し、各スレーブCPUとの通信の確立と故障診断を行った後に、INIT4状態に移行する。INIT4状態では、サブマスタCPU601は、INIT信号1421をアサート(‘H(出力許可)’)し、電源線1418を介してモータドライバIC等への電源供給(5V)を開始する。ここで、各スレーブCPUは、個別にドライバICを動作(通常発振)させながら電流検出部1424の検出結果を参照し異常が無いかの確認を行う。INIT1状態乃至INIT4状態までの処理でシステムが正常と確認された場合に、INIT5状態へ遷移する。INIT5状態では、マスタCPU1001は、ORロジック1423の出力を‘L(出力禁止)’から‘H(出力許可)’に切り替えて、24V電源1403をON状態に制御し、INIT4状態と同様の確認処理を行う。したがって、サブマスタCPU601では、電源線1418を介してモータドライバIC等への電源供給(24V)が開始されることになる。
システムの初期化が終了すると、IDLE状態に遷移する。IDLE状態において、サブマスタCPU601は、各スレーブCPUに対して省電力モードに移行するように通知する。ここで、各スレーブCPUは動作周波数を低く設定(低速発振)する。IDLE状態が一定時間(図9に示すΔT1)継続するとSLEEP1状態に遷移する。SLEEP1状態では、マスタCPU1001は、まずORロジック1423の出力を‘H(出力許可)’から‘L(出力禁止)’に切り替えて、24V電源1403をOFF状態に制御する。サブマスタCPU601は、電源線1407の電圧レベルの変化を電圧検出部1410により検出し、外部発振子から内蔵されたCR発振回路に動作周波数を切り替え自らの動作周波数を低く設定(低速発振)する。さらに、サブマスタCPU601は、スレーブCPU側のトランスミッタ1504bを停止状態にし消費電流を低減する。この際マスタCPU1001側のトランスミッタ1504aは動作状態を継続する。これはスレーブCPU側からの通信を必要に応じて可能にするためである。SLEEP1状態からACTIVE状態への遷移では、マスタCPU1001による24V電源1403のON状態への制御と、電圧検出部1410による電源線1407の電圧変化(5V→24V)を検出することにより、サブマスタCPU601及び各スレーブCPUが通常動作状態に復帰する。
ACTIVE状態が終了すると再びIDLE状態に遷移し、更にΔT1時間が経過すると、SLEEP1状態に遷移し、ΔT2時間が経過するとSLEEP2状態に遷移する。SLEEP2状態では、ENABLE信号1417が‘L(出力禁止)’に設定され各スレーブCPUへの電源供給は停止状態となる。更にSLEEP2状態がΔT3時間継続すると、ORロジック1426の出力を ‘L(出力禁止)’に切り替えて、5V電源1402の供給を停止し、マスタCPU1001、サブマスタCPU601、各スレーブCPUの全ての電源がOFF状態(SLEEP3状態)に制御される。SLEEP3状態ではコントローラ460の一部回路のみが3.3V電源1425からの電源供給により動作を行う。
その後、操作部10のキー操作や、ファクシミリ装置からのファクシミリ受信、LANインタフェース装置からのprint等のジョブが発生すると、コントローラ460は5V電源1402をON状態に制御し、INIT1状態に遷移する。INIT1状態ではS1800において、マスタCPU1001の内蔵RAMエリアの初期化や各種レジスタの設定等の初期化処理を行う。続いて、INIT6状態に遷移する。INIT6状態では、マスタCPU1001は、24V電源1403をON状態に制御してからサブマスタCPU601のリセット解除を行う。これによりサブマスタCPU601も省電力モードからの復帰を認識し故障診断を行わない初期化処理を実行する。
以上説明したように、本実施形態に係る画像形成装置は、マスタCPU、複数のサブマスタCPU、及び複数のスレーブCPUを含む分散制御システムを採用する。また、マスタCPUは、各サブマスタCPU及び各スレーブCPUに対して、省電力モード時において5V電源を供給し、通常モード時において24V電源を供給する。さらに、サブマスタCPUは、供給される電源電圧のレベルに応じて、動作モードを判断して動作する。これにより、画像形成装置は、供給する電源電圧に応じて動作モードを制御することができ、動作モードを通知するための専用線や、割り込みを発生させるための構成を省略することができる。また、画像形成装置は、2系統の電源電圧を切り替えて供給しているため、動作モードによって、CPUの動作クロックを制御する必要がない。よって、本実施形態によれば、CPUのクロックに対応した電圧が供給されないことによるシステム異常を抑制することができる。
本発明は上記実施形態に限らず様々な変形が可能である。例えば、本画像形成装置は、電源電圧を2系統の電圧に分け、初期電源投入時の初期化処理において5V電源を供給し、異常部位の診断を行って異常部位が発見された場合には24V電源の供給を制限してもよい。これにより、本画像形成装置は、過大電流や通信異常によるシステム破壊を抑制することができる。つまり、本画像形成装置は、信頼性の高い電源供給を実現することができる。また、本画像形成装置は、省電力モードにおいて、予め定められた時間が経過すると、5V電源の供給を停止してもよい。これにより、より効果的な省電力化を実現することができる。また、本画像形成装置は、単一の電源線のみを設け、5V電源と24電源を混合して出力してもよい。この場合、サブマスタCPUは、供給される電源電圧に応じて、各スレーブCPUや各負荷に対して選択的に電源電圧を供給する。これにより、電源供給部と各CPU間との間に配設される電源線をさらに低減することができる。
<第2の実施形態>
次に、図11を参照して、第2の実施形態について説明する。第1の実施形態では、電源供給部1401に電源混合部1404を備え、分散基板への給電線を削減する構成について説明した。一方、本実施形態では、電源混合部1404を備えない構成について説明する。なお、第1の実施形態と同様の構成については同一の番号を付し、説明を省略する。
第1の実施形態では、サブマスタCPUの初期化時の処理変更を電源の電圧レベルによって切り替えている。しかし、本実施形態では5V電源1402と、24V電源1403とを独立した電源線1405,1406で接続している。そこで、本実施形態では機器の電源投入時にはサブマスタCPUに対するリセット解除時に給電する電源を5V電源1402のみとし、省電力モードからの復帰時には5V電源1402、24V電源1403を給電するように制御する。これにより、第1の実施形態と同様の制御を実現することができる。また、省電力モードへの遷移も5V電源1402、24V電源1403がともに給電される状態から24V電源1403のみを停止すれば第1の実施形態と同様の制御が可能である。
また、本発明は、上記第1及び第2の実施形態に限らず様々な変形が可能である。例えば、上記実施形態では、サブマスタCPU及びスレーブCPUへの電源供給を単一の系統としているが、複数の系統を備え、サブマスタCPU及びスレーブCPUへの電源供給を部分的に行ってもよい。この場合、システム全体のうち必要な部位にのみ給電を行う細やかな省電力制御が可能となる。

Claims (9)

  1. 記録材に画像を形成する画像形成装置の全体を制御する第1制御部と、
    前記第1制御部により制御され、画像形成を実行するための制御対象を制御する第2制御部と、
    第1電圧と、該第1電圧よりも高い第2電圧とを選択的に前記第2制御部へ供給する電源供給部と
    を備え、
    前記第1制御部は、
    省電力モード時は前記電源供給部から前記第1電圧を前記第2制御部へ供給させ、通常モード時は前記電源供給部から前記第2電圧を前記第2制御部へ供給させ、
    前記第2制御部は、
    前記電源供給部から供給される電圧を検出する電圧検出手段を有し、
    前記電圧検出手段が前記第1電圧を検出したときに前記省電力モードを実行し、前記電圧検出手段が前記第2電圧を検出したときに前記通常モードを実行することを特徴とする画像形成装置。
  2. 前記第2制御部は、
    前記電源供給部から供給される前記第1電圧または前記第2電圧を第3電圧に変換する電圧変換手段をさらに備え、
    前記電圧変換手段により変換された前記第3電圧は、前記第2制御部に供給され、
    前記第2電圧は、前記制御対象に供給されることを特徴とする請求項1に記載の画像形成装置。
  3. 前記第2制御部は、
    前記電源供給部から供給される前記第1電圧または前記第2電圧を前記第1電圧よりも低い第3電圧に変換する電圧変換手段と、
    前記第2制御部により制御され、負荷を制御する第3制御部とをさらに備え、
    前記電圧変換手段により変換された前記第3電圧は、前記第2制御部及び前記第3制御部に供給され、
    前記第2電圧は、前記負荷に供給されることを特徴とする請求項1に記載の画像形成装置。
  4. 前記第1制御部は、前記省電力モードに遷移した後に予め定められた時間が経過すると、前記電源供給部による前記電圧の供給を停止することを特徴とする請求項1に記載の画像形成装置。
  5. 前記電源供給部からの電源電圧を出力する電源線として、単一の電源線が設けられ、
    前記電源供給部は、
    前記第1電圧と前記第2電圧とを混合して出力する混合部を備え、
    各第2制御部は、
    前記単一の電源線を介して供給され、かつ、混合された電圧を前記第1電圧又は前記第2電圧として選択的に出力する出力部をさらに備えることを特徴とする請求項4に記載の画像形成装置。
  6. 前記第1制御部は、
    初期電源投入時において、前記電源電圧を供給していない状態から前記第1電圧を供給させ、
    前記省電力モードにおいて前記第1電圧の供給を停止させた状態からの復帰時において、前記電源電圧を供給していない状態から前記第2電圧を供給させることを特徴とする請求項5に記載の画像形成装置。
  7. 前記電源供給部からの電源電圧を出力する電源線として、前記第1電圧を出力するための電源線と、前記第2電圧を出力するための電源線とが設けられることを特徴とする請求項4に記載の画像形成装置。
  8. 前記第1制御部は、
    初期電源投入時において、前記電源電圧を供給していない状態から前記第1電圧を供給させ、
    前記省電力モードにおいて前記第1電圧の供給を停止させた状態からの復帰時において、前記電源電圧を供給していない状態から前記第1電圧及び前記第2電圧を供給させることを特徴とする請求項7に記載の画像形成装置。
  9. 前記第1制御部は、
    前記第1電圧の供給が開始されると、前記第2制御部との通信に異常があるか否かを診断し、
    前記第2制御部との通信に異常がある場合、前記第2電圧の供給を禁止することを特徴とする請求項1に記載の画像形成装置。
JP2009254448A 2009-11-05 2009-11-05 画像形成装置 Expired - Fee Related JP5480598B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009254448A JP5480598B2 (ja) 2009-11-05 2009-11-05 画像形成装置
US12/907,410 US8473763B2 (en) 2009-11-05 2010-10-19 Image forming apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009254448A JP5480598B2 (ja) 2009-11-05 2009-11-05 画像形成装置

Publications (3)

Publication Number Publication Date
JP2011098505A true JP2011098505A (ja) 2011-05-19
JP2011098505A5 JP2011098505A5 (ja) 2013-01-10
JP5480598B2 JP5480598B2 (ja) 2014-04-23

Family

ID=43926661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009254448A Expired - Fee Related JP5480598B2 (ja) 2009-11-05 2009-11-05 画像形成装置

Country Status (2)

Country Link
US (1) US8473763B2 (ja)
JP (1) JP5480598B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013045380A (ja) * 2011-08-26 2013-03-04 Konica Minolta Business Technologies Inc 画像形成装置及びプリントシステム
JP2015529441A (ja) * 2012-08-14 2015-10-05 コーニンクレッカ フィリップス エヌ ヴェ Dc電力分配システム
JP2016101697A (ja) * 2014-11-28 2016-06-02 京セラドキュメントソリューションズ株式会社 画像形成装置
JP2017040674A (ja) * 2015-08-17 2017-02-23 京セラドキュメントソリューションズ株式会社 画像形成装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5459199B2 (ja) * 2010-12-21 2014-04-02 ブラザー工業株式会社 画像形成装置
JP5796374B2 (ja) * 2011-07-04 2015-10-21 村田機械株式会社 画像処理装置、画像処理方法およびプログラム
JP2014240900A (ja) * 2013-06-11 2014-12-25 株式会社リコー 情報処理装置、電力管理プログラム、電力管理方法及び電力管理システム
JP2015215841A (ja) * 2014-05-13 2015-12-03 株式会社東芝 メモリシステム
JP6955383B2 (ja) * 2017-07-07 2021-10-27 キヤノン株式会社 マスタ通信装置、スレーブ通信装置、通信システム、制御方法、及びプログラム

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257694A (ja) * 2000-03-09 2001-09-21 Auto Network Gijutsu Kenkyusho:Kk 情報電源管理装置
JP2003291459A (ja) * 2002-04-02 2003-10-14 Ricoh Co Ltd 画像形成装置
JP2006293138A (ja) * 2005-04-13 2006-10-26 Canon Inc 画像形成装置
JP2007290258A (ja) * 2006-04-25 2007-11-08 Canon Inc 画像形成装置及びその制御方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04333119A (ja) * 1991-05-09 1992-11-20 Matsushita Electric Ind Co Ltd 情報処理装置
JP3135718B2 (ja) 1992-11-11 2001-02-19 株式会社東芝 電子機器システムおよびcpuクロックの切換制御方法
JPH1031531A (ja) 1996-07-12 1998-02-03 Ricoh Co Ltd 電子装置
JPH10247125A (ja) 1997-03-05 1998-09-14 Sony Corp 電源切替制御装置
JP3715772B2 (ja) * 1998-02-04 2005-11-16 キヤノン株式会社 ホストコンピュータおよびデータ処理方法およびコンピュータが読み取り可能な記憶媒体
JP3503605B2 (ja) * 2001-03-26 2004-03-08 ミノルタ株式会社 印刷システム
US7334146B2 (en) * 2003-12-09 2008-02-19 Canon Kabushiki Kaisha Method for controlling an image processing apparatus based on a power supply status
JP4687399B2 (ja) * 2005-11-07 2011-05-25 セイコーエプソン株式会社 マルチプロセッサシステム及びデータバックアップ方法
JP4265805B2 (ja) * 2006-03-29 2009-05-20 シャープ株式会社 画像処理システム
US8099613B2 (en) * 2006-11-09 2012-01-17 Kabushiki Kaisha Toshiba Method and apparatus for reduced power consumption in an image forming device
JP4960813B2 (ja) * 2007-09-14 2012-06-27 株式会社リコー 電力制御システム
JP2009132050A (ja) * 2007-11-30 2009-06-18 Ricoh Co Ltd 画像形成装置と画像形成装置の制御方法とプログラム
JP5244405B2 (ja) * 2008-01-22 2013-07-24 京セラドキュメントソリューションズ株式会社 画像形成装置
JP5326918B2 (ja) * 2009-08-05 2013-10-30 株式会社リコー 電子機器,ソフトウェア更新方法,プログラム,および記録媒体
JP2011098561A (ja) * 2009-10-05 2011-05-19 Seiko Epson Corp 画像処理装置用コントローラー

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001257694A (ja) * 2000-03-09 2001-09-21 Auto Network Gijutsu Kenkyusho:Kk 情報電源管理装置
JP2003291459A (ja) * 2002-04-02 2003-10-14 Ricoh Co Ltd 画像形成装置
JP2006293138A (ja) * 2005-04-13 2006-10-26 Canon Inc 画像形成装置
JP2007290258A (ja) * 2006-04-25 2007-11-08 Canon Inc 画像形成装置及びその制御方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013045380A (ja) * 2011-08-26 2013-03-04 Konica Minolta Business Technologies Inc 画像形成装置及びプリントシステム
JP2015529441A (ja) * 2012-08-14 2015-10-05 コーニンクレッカ フィリップス エヌ ヴェ Dc電力分配システム
JP2016101697A (ja) * 2014-11-28 2016-06-02 京セラドキュメントソリューションズ株式会社 画像形成装置
JP2017040674A (ja) * 2015-08-17 2017-02-23 京セラドキュメントソリューションズ株式会社 画像形成装置
US10084927B2 (en) 2015-08-17 2018-09-25 Kyocera Document Solutions Inc. Image forming apparatus for determining an abnormal voltage adjustment of the processor

Also Published As

Publication number Publication date
US20110107128A1 (en) 2011-05-05
JP5480598B2 (ja) 2014-04-23
US8473763B2 (en) 2013-06-25

Similar Documents

Publication Publication Date Title
JP5480598B2 (ja) 画像形成装置
JP5460084B2 (ja) 画像形成装置
US8892932B2 (en) Image forming apparatus and control apparatus
JP5539075B2 (ja) 情報処理装置
US9083824B2 (en) Image forming apparatus for detecting an abnormality
JP2006293138A (ja) 画像形成装置
JP5676950B2 (ja) 画像形成装置
JP5406951B2 (ja) 電源制御装置、電子機器、及び画像形成装置
US8804154B2 (en) Image forming apparatus
JP5388667B2 (ja) 画像形成装置
JP5388836B2 (ja) 画像形成装置及びその制御方法
JP2015094782A (ja) 画像転写制御装置、画像形成装置及び画像転写装置の制御方法
JP5486297B2 (ja) 画像形成装置及びその制御方法
JP2007336776A (ja) 電源制御装置及び電気機器
JP4914328B2 (ja) 画像形成装置
JP5587064B2 (ja) 画像形成装置
JP2020107273A (ja) 異常診断装置、異常診断方法、及びプログラム
JP5513186B2 (ja) 機器制御システム
JP2013054314A (ja) 画像形成装置、動作制御方法
JP2001117436A (ja) 電子写真装置
JP4656600B2 (ja) 画像形成装置
JP2011065064A (ja) 画像形成装置およびプログラム
CN110275401B (zh) 可选装置监视装置、图像形成装置以及监视方法
JP2010256634A (ja) 画像形成装置及びその制御方法
JP2007036810A (ja) 画像形成装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20121105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20121116

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130912

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131025

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140214

LAPS Cancellation because of no payment of annual fees