JP2011090865A - 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法 - Google Patents

導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2011090865A
JP2011090865A JP2009243028A JP2009243028A JP2011090865A JP 2011090865 A JP2011090865 A JP 2011090865A JP 2009243028 A JP2009243028 A JP 2009243028A JP 2009243028 A JP2009243028 A JP 2009243028A JP 2011090865 A JP2011090865 A JP 2011090865A
Authority
JP
Japan
Prior art keywords
conductive film
layer
anodized layer
linear conductors
connection terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2009243028A
Other languages
English (en)
Other versions
JP2011090865A5 (ja
Inventor
Michio Horiuchi
道夫 堀内
Yasue Tokutake
安衛 徳武
Yuichi Matsuda
勇一 松田
Takeshi Kobayashi
壮 小林
Tatsuaki Denda
達明 伝田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2009243028A priority Critical patent/JP2011090865A/ja
Priority to US12/909,096 priority patent/US20110095419A1/en
Publication of JP2011090865A publication Critical patent/JP2011090865A/ja
Publication of JP2011090865A5 publication Critical patent/JP2011090865A5/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/30Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341Surface mounted components
    • H05K3/3431Leadless components
    • H05K3/3436Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812Applying energy for connecting
    • H01L2224/81201Compression bonding
    • H01L2224/81203Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01078Platinum [Pt]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/12Passive devices, e.g. 2 terminal devices
    • H01L2924/1204Optical Diode
    • H01L2924/12044OLED
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09Shape and layout
    • H05K2201/09818Shape or layout details not covered by a single group of H05K2201/09009 - H05K2201/09809
    • H05K2201/09945Universal aspects, e.g. universal inner layers or via grid, or anisotropic interposer
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10227Other objects, e.g. metallic pieces
    • H05K2201/10378Interposers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0315Oxidising metal
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02PCLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50Manufacturing or production processes characterised by the final manufactured product

Abstract

【課題】狭ピッチの接続端子を有する電子部品を配線基板に実装するような接続に用いられる導電フィルムを提供する。
【解決手段】導電フィルム10Aは、厚さ方向に延在する複数の貫通孔2が形成された陽極酸化層1と、複数の貫通孔2のそれぞれに形成され、陽極酸化層1から突起する突起部を有する複数の線状導体3と、複数の線状導体3の突起部間を充填して陽極酸化層1上に形成された未硬化の熱硬化型樹脂層である有機絶縁層5と、を有しており、線状導体3の突起部には、錫または錫を含む低融点合金のコーティング剤4が付着されている。
【選択図】図4

Description

本発明は、導電フィルムの製造技術に関し、特に、半導体装置の接続部材として用いることのできる導電フィルムの製造技術、並びにそれを用いた半導体装置の製造技術に適用して有効な技術に関する。
半導体装置の接続構造について、特許文献1(特開平9−293759号公報)には、接続部材として未硬化の樹脂を用いた接続に関する技術が開示されている。
また、半導体装置の接続構造について、特許文献2(特開平2000−223534号公報)には、接続部材として異方導電ペーストからなる樹脂層を用いた接続に関する技術が開示されている。
また、半導体装置の接続構造について、特許文献3(特開平2003−31617号公報)には、接続部材として合成樹脂と導電性粒子との混合物を用いた接続に関する技術が開示されている。
また、半導体装置の接続部材として、特許文献4(特開平10−308565号公報)および特許文献5(特開平9−331134号公報)には、多孔質に焼成された無機絶縁物からなる柱状体中に、該柱状体の軸線と平行に金属配線が埋設された配線基板に関する技術が開示されている。
また、半導体装置の接続部材として、特許文献6(特開平10−189096号公報)には、電気的絶縁性及び加熱処理により接着性を有するフィルム状に形成した樹脂材に、該樹脂材を厚さ方向に貫通して形成した接続孔に接合用金属が充填されて形成された導電部が設けられた基板接合用フィルムに関する技術が開示されている。
特開平9−293759号公報 特開平2000−223534号公報 特開平2003−31617号公報 特開平10−308565号公報 特開平9−331134号公報 特開平10−189096号公報
特許文献1〜6に記載の技術によって、構成部品として配線基板、電子部品(例えば、半導体素子)を用いて、配線基板上に電子部品を実装した半導体装置を製造することができると考えられる。なお、実装構造における配線基板は、半導体素子を含む電子部品を搭載する役割を果たすという点で、半導体パッケージもしくは単にパッケージともいわれる。また、半導体素子自体が半導体装置ともいわれるが、本願では半導体素子を含む構造も半導体装置として説明する。
実装する場合の接続部材としては、例えば、熱硬化型樹脂に数μm程度の導電性ボールが分散して存在する異方性導電フィルム(ACF:Anisotropic Conductive Film)が用いられる。配線基板と半導体素子との間に導電ボールを有する異方性導電フィルムを介在させて加熱および加圧することによって、熱硬化型樹脂が流動化し、配線基板が有する接続端子と半導体素子が有する接続端子との間で導電ボールが挟まれて、配線基板と半導体素子は電気的に接続される。
ところで、半導体装置の小型化、高機能化に伴い、半導体素子の接続端子も微細化、狭ピッチ化(微細ピッチ化)してきている。このように微細化、狭ピッチ化された接続端子を有する半導体素子を、導電性ボールを有する異方性導電フィルムを用いて配線基板上に実装すると、向かい合う半導体素子の接続端子と配線基板の接続端子との間から導電ボールが押し出されて隣接する接続端子と接触し、接続端子間が短絡するという問題が生じる。したがって、複数の部品が接続(例えば実装)される半導体装置では、接続信頼性が低下し、また製造歩留まりが低下してしまう。
このような接続端子間の問題は、接続端子、導電ボールの大きさや、実装時の異方性導電フィルムの平坦性、熱膨張などが影響してくるものと考えられる。本発明者らの検討によると、エリアアレイ状の接続端子を有する半導体素子において、一般的な導電性ボールを有する異方性導電フィルムを用いた場合では、その接続端子間のピッチが0.1mm以下では正常な接続が困難であることを見出している。
本発明の目的は、狭ピッチの接続端子を有する電子部品を基板に実装するような接続に用いられる導電フィルムを提供することにある。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。本発明の一実施形態における導電フィルムは、厚さ方向に延在する複数の線状導体が設けられた無機絶縁層と、前記無機絶縁層の両面上のそれぞれに設けられた有機絶縁層と、を有しており、前記複数の線状導体が、前記有機絶縁層を貫通して表面が露出している。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すると、この一実施形態における導電フィルムを、狭ピッチの接続端子を有する半導体素子と配線基板との接続に用いることによって、これらから構成される半導体装置の接続信頼性を向上することができ、また、製造歩留まりを向上することができる。
本発明の一実施形態における製造工程中の導電フィルムを模式的に示す断面図である。 図1に続く製造工程中の導電フィルムを模式的に示す断面図である。 図2に続く製造工程中の導電フィルムを模式的に示す断面図である。 図3の導電フィルムを模式的に示す要部拡大断面図である。 図4に続く製造工程中の導電フィルムを模式的に示す断面図である。 複数の貫通孔が形成された陽極酸化層の表面モフォロジーを示すSEM写真である。 複数の線状導体が形成された陽極酸化層の表面モフォロジーを示すSEM写真である。 本発明の一実施形態における製造工程中の半導体装置を模式的に示す断面図である。 図8に続く製造工程中の半導体装置を模式的に示す断面図である。 図9の半導体装置を模式的に示す要部拡大断面図である。 本発明の他の実施形態における製造工程中の導電フィルムを模式的に示す断面図である。 本発明の他の実施形態における製造工程中の半導体装置を模式的に示す断面図である。
以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、実施形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する場合がある。
(実施形態1)
本実施形態における導電フィルムの製造技術について説明する。まず、図1に示すように、金属を陽極酸化することによって、厚さ方向に延在する複数の貫通孔2が形成された陽極酸化層1を準備する。金属としてアルミニウム(Al)を用いた場合、それを陽極酸化することによって陽極酸化層1として無機絶縁層である酸化アルミニウムが形成されることとなる。
例えば、まず、10×10mm程度のアルミニウム板の一方を絶縁被膜したものを用意し、アルミニウム板の表面を洗浄する。次いで、硫酸水溶液やシュウ酸水溶液などの電解液中にそのアルミニウム板を浸漬させて陽極とし、また、これに対向して配置される白金(Pd)板を陰極として通電(パルス電圧を印加)することで、アルミニウム板の表面に多孔質層(貫通孔2となる)を形成することができる。次いで、例えば切断することによって、残存するアルミニウム板から孔が貫通するように多孔質層を分離する。これによって、厚さ方向に延在する多孔、すなわち複数の微細な貫通孔2が形成された陽極酸化層1が得られる。
図6は、複数の貫通孔2が形成された陽極酸化層1の表面モフォロジーを示すSEM写真である。図6に示すように、陽極酸化層1の表面には自己組織化によって形成された蜂の巣状の多孔が見られる。このように、実際の貫通孔2の平面形状は、六角形状となっているが、以下では円形状として説明する。
アルミニウムの陽極酸化では、アルミニウムの表面が電気化学的に酸化され、酸化アルミニウムの層が形成される。この陽極酸化では、電解液の種類、電圧、時間などの条件により、陽極酸化層1の厚さ、貫通孔2の径やピッチを調整することができる。例えば、陽極酸化層1の厚さ(貫通孔2の深さ)は70μm〜180μmとし、貫通孔2の径を30nm以上1000nm、貫通孔2のピッチを40nm以上1200nm以下とすることができる。このように、陽極酸化層1では、貫通孔2のアスペクト比(孔深さと孔径の比)は高いものとなっている。
以上により、大きさが10mm×10mm程度の平面内に、厚さ方向に平行に多数の貫通孔2を密に配置された陽極酸化層1が形成される。
続いて、図2に示すように、複数の貫通孔2のそれぞれに導体を充填することによって、複数の線状導体3を形成する。その後、陽極酸化層1の表面平坦性や、線状導体3の長さの均一性を確保するため、陽極酸化層1の表面を研磨する。
例えば、陽極酸化層1の片側面に電極を設けた電解めっき法によって、微細な貫通孔2にも導体を充填することができ、その導体を含んでなる線状導体3を形成することができる。導体としては、電気伝導性、耐食性などを考慮して、銅(Cu)、ニッケル(Ni)などが用いられる。これにより、厚さ方向に延在する複数の線状導体3が設けられた陽極酸化層1が形成される。なお、陽極酸化層1の耐食性を向上するために、貫通孔2の内部をバリア膜で覆った後、銅などの導体を充填しても良い。
図7は、複数の線状導体3が形成された陽極酸化層1の表面モフォロジーを示すSEM写真である。図7では、線状導体3の平面形状が、六角形状となっている。線状導体3は、貫通孔2に導体が充填されてなるので、例えば、線状導体3の長さは70μm〜180μm、線状導体3の径は30nm以上1000nm、線状導体3のピッチを40nm以上1200nm以下とすることができる。すなわち、このような微細な線状導体3は、陽極酸化層1の貫通孔2に導体を充填することによって、形成することができる。
以上により、大きさが10mm×10mm程度の平面内に、厚さ方向に平行に多数の線状導体3を密に配置された陽極酸化層1が形成される。すなわち、陽極酸化層1中に多数の線状導体3が、その径よりも小さな間隔で相互に平行に密に配置されている。
続いて、図3に示すように、陽極酸化層1の表面側から厚さ方向に陽極酸化層1の一部を除去し、複数の線状導体3の両端部を陽極酸化層1から突起させる。例えば、50〜60℃の水酸化ナトリウム水溶液中に陽極酸化層1を浸漬すると、陽極酸化層1が両面(表面およびその反対側の表面)側からエッチングされて、線状導体3の両端部を露出することができる。
一般に、アルミニウムが陽極酸化して形成された酸化アルミニウムの結晶は、アルミナ(Al)であることが知られている。アルミナは耐久性に優れ、また酸やアルカリにも強い。しかしながら、本実施形態での陽極酸化層1は、完全なアルミナではなく、べーマイトの状態で酸化アルミニウムを形成している。このため、陽極酸化層1はアルカリに弱く、水酸化ナトリウムによって容易に陽極酸化層1の表面をエッチングすることができる。また、ベーマイトの状態の陽極酸化層1は、アルミナより硬質ではないため、フィルムとして用いる場合、柔軟性としての特徴に有用である。
続いて、図4に示すように、突起(露出)している複数の線状導体3の突起部3a(両端部)に、コーティング剤4を付着する。これにより、導電フィルム10が形成される。なお、図3では、線状導体3の両端部にコーティング剤4が付着しているが、図示を省略している。
本実施形態では、コーティング剤4として、プリソルダ処理によって付着された錫または錫を含む低融点合金が用いられる。陽極酸化層1上に錫または錫を含む低融点合金など導電性を有するコーティング剤4が、陽極酸化層1上にも形成されると線状導体3間が短絡(ブリッジ)する場合もあり、このような場合では導電フィルムの製造歩留まりが低下してしまう。そこで、置換めっきによって、線状導体3の突起部3aの表面を例えば錫のコーティング剤と置換することによって、線状導体3の端部にコーティング剤4を付着することができる。このように、コーティング剤4は、陽極酸化層1上には付着せず、陽極酸化層1から突起している線状導体3の突起部3aだけに付着することとなる。
また、コーティング剤4に、例えば、脂肪酸、脂肪族化炭化水素系滑剤、金属石鹸系滑剤、脂肪酸エステル系滑剤などを用いて防錆処理を施しても良い。これにより、露出している線状導体4が経時的に酸化するのを防止することができる。
導電フィルム10は、厚さ方向に延在する複数の貫通孔2が形成された陽極酸化層1と、複数の貫通孔2のそれぞれに形成され、陽極酸化層1から突起する突起部3aを有する複数の線状導体3と、を有しており、突起部3aには、コーティング剤4が付着している。
この導電フィルム10は、複数の線状導体3が厚さ方向に互いに電気的に絶縁されており、導通する方向に異方性があるため、異方性導電フィルムであるともいえる。この導電フィルム10は、前述したように、微細な線状導体3が、陽極酸化層1の貫通孔2に導体を充填することによって形成されているため、狭ピッチの接続端子を有する半導体素子と配線基板との接続に用いることができる。
続いて、図5に示すように、突起している複数の線状導体3間(間隙)を充填するように、陽極酸化層1の一方の表面上に有機絶縁層5を形成する。これにより、導電フィルム10から陽極酸化層1の一方の表面上に有機絶縁層5を有する導電フィルム10Aを形成することができる。また、この有機絶縁層5によって線状導体3を保護することができる。
本実施形態では、有機絶縁層5は、未硬化の熱硬化型樹脂としている。例えば、狭ピッチの線状導体3間を充填するため、フィラー無しのエポキシ系樹脂(熱硬化型樹脂)を、陽極酸化層1の一方の表面に塗布することによって有機絶縁層5を形成することができる。
このように、導電フィルム10Aは、複数の線状導体3の突起部3a間を充填して陽極酸化層1上に形成された未硬化の熱硬化型樹脂層である有機絶縁層5を有している。有機絶縁層5が未硬化の熱硬化型樹脂層である場合、硬化した熱硬化型樹脂層より、フィルムとしての柔軟性を確保することができる。
また、本実施形態では、図5に示すように、未硬化の熱硬化型樹脂層(有機絶縁層5)を、突起している複数の線状導体3間(間隙)を充填し、さらに複数の線状導体3を覆うように形成している。このため、線状導体3は、有機絶縁層5から露出していない。しかしながら、有機絶縁層5は未硬化の熱硬化型樹脂層を用いているため、線状導体3と、例えば半導体素子の接続端子と接続するときは、加熱することによって熱硬化型樹脂が流動し、線状導体3と接続端子を当接させることができる。
前述したように、導電フィルム10Aのコア層である陽極酸化層1(無機絶縁層)がベーマイト状態ではあるが、よりフィルムとしての柔軟性を確保するために、陽極酸化層1よりも弾性率が低い有機絶縁層5を陽極酸化層1上に形成している。すなわち、低弾性率の有機絶縁層5を導電フィルム10Aが有することによって、接続時の応力分散をすることができる。
また、陽極酸化層1は、べーマイト状態の酸化アルミニウムであるため、アルミナより耐久性が劣る。しかしながら、本実施形態では、陽極酸化層1上に有機絶縁層5を形成しているため、導電フィルム10Aの耐久性を確保することができる。
なお、導電フィルム10Aでは、陽極酸化層1の一方の表面上に有機絶縁層5を形成しているが、陽極酸化層1の両面上に有機絶縁層5を形成しても良い。陽極酸化層1の両面に有機絶縁層5を設けた場合の方が、一方の表面の場合より、柔軟性、接続時の応力分散や、耐久性を向上することができる。
次に、本実施形態における導電フィルム10Aを用いた半導体装置の製造技術について説明する。図8に示すように、構成部材として、接続端子21を有するチップ状の半導体素子20(部品)と、接続端子31を有する配線基板30(部品)と、導電フィルム10Aとを準備する。
ここで、半導体素子20は、周知の製造技術により形成され、例えばMIS(Metal Insulator Semiconductor)トランジスタが形成された素子形成面(主面)側がパッシベーション膜で覆われて、外部接続端子としての接続端子21がエリアアレイ状(例えば、ピッチが100μm以下)に配置された構造を有している。また、配線基板30は、その本体を構成する樹脂基板の内部に、例えば、ビルドアップ法を用いた多層構造が形成された最表面側がソルダレジスト層で覆われて、外部接続端子としての接続端子31がエリアアレイ状に配置された構造を有している。
次いで、導電フィルム10Aを介在させて電気的に接続され、かつ機械的に接合される半導体素子20と配線基板30の位置合わせを行う。このとき、接続端子31を覆うように、配線基板30上に有機絶縁層32として、未硬化の熱硬化型樹脂層(例えばエポキシ系樹脂層)を形成しておく。
本実施形態における導電フィルム10Aは、その大きさが10mm×10mm程度の平面内に、厚さ方向に平行に多数の線状導体3を密に配置しているものである。したがって、実装するための位置合わせのときに、どの線状導体3が接続端子21と接続端子31とが接続するか把握して介在させる必要はない。
次いで、陽極酸化層1上に接続端子21を有する半導体素子20を配置して加熱および加圧することによって、接続端子21に線状導体3を当接し、コーティング剤4で溶接すると共に、熱硬化型樹脂層(有機絶縁層5)を硬化する。また、陽極酸化層1上に接続端子31を有する配線基板30を配置して加熱および加圧することによって、接続端子31に線状導体3を当接し、コーティング剤4で溶接すると共に、熱硬化型樹脂層(有機絶縁層32)を硬化する。
例えば、半導体素子20、導電フィルム10A、配線基板30を重ね合わせ、一対のプレス熱盤の間に配置し、真空プレスなどにより上下両面から加熱および加圧することによって、図9に示すように、一体構造の半導体装置40を略完成することができる。
この加熱・加圧処理により、導電フィルム10Aの両面に配置された未硬化の熱硬化型樹脂層(有機樹脂層5、有機樹脂層32)が溶融し、その溶融した樹脂が、アンダーフィル樹脂層として半導体素子20と配線基板30との空隙を充填する。また、熱硬化型樹脂層(有機樹脂層5、有機樹脂層32)は、半導体素子20と導電フィルム10Aとの間、および配線基板30と導電フィルム10Aとの間には、線状導体3の突起部3a間を充填している。そして、この熱硬化型樹脂層(有機樹脂層5、有機樹脂層32)が熱硬化されることで、導電フィルム10Aと半導体素子20および配線基板30との機械的な接合が確保される。
また、その加熱・加圧処理の過程で、図10に示すように、導電フィルム10Aの多数の線状導体3のうちの、複数の線状導体3が束状となって突起部3aで、半導体素子20の接続端子21に当接し、電気的に接続される。同様に、導電フィルム10Aの多数の線状導体3のうちの、複数の線状導体3が束状となって突起部3aで、配線基板30の接続端子31に当接し、電気的に接続される。その際、熱硬化された熱硬化型樹脂層(有機樹脂層5、有機樹脂層32)の体積収縮性により、接続端子21、31と線状導体3との接触状態が熱硬化型樹脂層で固定化される。したがって、導電フィルム10Aと半導体素子20および配線基板30との電気的な接続が安定に維持される。
さらに、線状導体3の突起部3aにはプリソルダ処理によって錫または錫を含む低融点金属のコーティング剤4が付着しているので、加熱・加圧処理の過程で、図10に示すように、線状導体3の一端は、コーティング剤4が溶融し、半導体素子20の接続端子21と溶接される。同様に、線状導体3の他端は、コーティング剤4が溶融し、配線基板30の接続端子31と溶接される。したがって、導電フィルム10Aと半導体素子20および配線基板30との電気的な接続がより安定に維持される。
このように、本実施形態における導電フィルム10A(導電フィルム10)を含んだ構成とすることによって、接続信頼性が向上され、また製造歩留まりが向上された半導体装置40を提供することができる。
(実施形態2)
本実施形態における導電フィルムの製造技術について説明する。まず、前記実施形態1で説明した図4までの工程で形成した導電フィルム10を準備する。すなわち、大きさが10mm×10mm程度の平面内に、厚さ方向に平行に多数の線状導体3を密に配置された陽極酸化層1が形成された導電フィルム10を準備する。この線状導体3の長さは70μm〜180μm、線状導体3の径は30nm以上1000nm、線状導体3のピッチを40nm以上1200nm以下である。このように、導電フィルム10には、陽極酸化層1中に多数の線状導体3が、その径よりも小さな間隔で相互に平行に密に配置されている。
次いで、突起している複数の線状導体3間(間隙)を充填するように、無機絶縁層である陽極酸化層1の両面上にそれぞれ有機絶縁層5を形成する(図11参照)。このとき、線状導体3を覆うように、有機樹脂層5を形成する。
本実施形態では、有機絶縁層5は、未硬化の熱硬化型樹脂としている。例えば、狭ピッチの線状導体3間を充填するため、フィラー無しのエポキシ系樹脂(熱硬化型樹脂)を、陽極酸化層1の一方の表面に塗布することによって有機絶縁層5を形成することができる。
次いで、加熱することによって、未硬化の熱硬化型樹脂層(有機樹脂層5)を溶融し、熱硬化させる。その後、有機樹脂層5の表面側から厚さ方向に有機樹脂層5の一部を除去し、複数の線状導体3の表面を露出させる。これにより、厚さ方向に延在する複数の線状導体3が設けられた陽極酸化層1(無機絶縁層)と、陽極酸化層1の両面上のそれぞれに設けられた有機樹脂層5と、を有し、複数の線状導体3が、有機樹脂層5を貫通して表面が露出した導電フィルム10Bを形成することができる(図12参照)。
ここで、本実施形態では、導電フィルム10Bの有機絶縁層5の弾性率が、無機絶縁層である陽極酸化層1より低く、1Pa以上10MPa以下となるようにしている。なお、このような条件の有機絶縁層5として、有機絶縁層5として熱硬化型樹脂層(エポキシ系樹脂)を用いているが、シリコーンゴムを用いても良い。
このような導電フィルム10Bは、狭ピッチの接続端子を有する半導体素子20(半導体装置)の製造工程中における電気的特性テスト工程で、繰り返して用いられる接続部材として用いることができる。
半導体素子20は、周知の製造技術により形成され、例えばMIS(Metal Insulator Semiconductor)トランジスタが形成された素子形成面(主面)側がパッシベーション膜で覆われて、外部接続端子としての接続端子21がエリアアレイ状(例えば、ピッチが100μm以下)に配置された構造を有している。
半導体素子10の最終工程などでは、図12に示すように、配線基板30上に、導電フィルム10Bを介在させて、狭ピッチの接続端子21を有する半導体素子20の電気的特性テストを行う。ここで、本実施形態における導電フィルム10Bを用いることによって、例えば、ピッチが100μm以下の狭ピッチの接続端子21を有する半導体素子20であっても、電気的特性テストを行うことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、前記本実施形態1では、図3で示した工程で、陽極酸化層1の表面をエッチングしているが、その前の工程で、線状導体3が陽極酸化層1の表面から露出している場合には、その露出面で接続性を確保できるのであれば、エッチングをせずにそのままの状態で導電フィルムとして用いることもできる。
本発明は、電気的接続用フィルムとこれを用いた特に高密度接続構造を有する半導体装置の製造業に幅広く利用されるものである。
1 陽極酸化層(無機絶縁層)
2 貫通孔
3 線状導体
3a 突起部
4 コーティング剤
5 有機絶縁層(熱硬化型樹脂層)
10、10A、10B 導電フィルム
20 半導体素子
21 接続端子
30 配線基板(部品)
31 接続端子
32 有機絶縁層
40 半導体装置

Claims (12)

  1. 厚さ方向に延在する複数の孔が形成された陽極酸化層と、
    前記複数の孔のそれぞれに形成され、前記陽極酸化層から突起する突起部を有する複数の線状導体と、
    前記複数の線状導体の前記突起部間を充填して前記陽極酸化層上に形成された未硬化の熱硬化型樹脂層と、を有しており、
    前記突起部には、コーティング剤が付着していることを特徴とする導電フィルム。
  2. 請求項1記載の導電フィルムにおいて、
    前記コーティング剤は、プリソルダ処理によって付着された錫または錫を含む低融点金属であることを特徴とする導電フィルム。
  3. 請求項1または2記載の導電フィルムにおいて、
    前記熱硬化型樹脂層は、フィラー無しのエポキシ樹脂であることを特徴とする導電フィルム。
  4. 請求項1、2または3記載の導電フィルムにおいて、
    前記陽極酸化層は、ベーマイト状態であることを特徴とする導電フィルム。
  5. 厚さ方向に延在する複数の線状導体が設けられた無機絶縁層と、
    前記無機絶縁層の両面上のそれぞれに設けられた有機絶縁層と、を有しており、
    前記複数の線状導体が、前記有機絶縁層を貫通して表面が露出していることを特徴とする導電フィルム。
  6. 請求項5記載の導電フィルムにおいて、
    前記無機絶縁層は、金属が陽極酸化されて、厚さ方向に延在する複数の孔が形成された陽極酸化層であり、
    前記複数の孔のそれぞれに前記複数の線状導体が形成されていることを特徴とする導電フィルム。
  7. 請求項5または6記載の導電フィルムにおいて、
    前記有機絶縁層の弾性率は1Pa以上10MPa以下であることを特徴とする導電フィルム。
  8. 以下の工程を含むことを特徴とする導電フィルムの製造方法:
    (a)金属を陽極酸化することによって、厚さ方向に延在する複数の孔が形成された陽極酸化層を準備する工程;
    (b)前記複数の孔のそれぞれに導体を充填することによって、複数の線状導体を形成する工程;
    (c)前記陽極酸化層の表面側から厚さ方向に前記陽極酸化層の一部を除去し、前記複数の線状導体の端部を前記陽極酸化層から突起させる工程;
    (d)突起している前記複数の線状導体の突起部に、コーティング剤を付着する工程;
    (e)前記(d)工程後、前記複数の線状導体の前記突起部間を充填するように、前記陽極酸化層上に有機絶縁層を形成する工程。
  9. 第1接続端子を有する半導体素子と、
    第2接続端子を有する部品と、
    前記半導体素子と前記部品との間に介在し、前記半導体素子の第1接続端子と前記部品の第2接続端子とを電気的に接続する導電フィルムと、を有する半導体装置であって、
    前記導電フィルムは、厚さ方向に延在する複数の孔が形成された陽極酸化層と、前記複数の孔のそれぞれに形成され、前記陽極酸化層から突起する突起部を有する複数の線状導体と、を有しており、
    前記第1接続端子と前記第2接続端子は、前記線状導体の突起部が当接して、電気的に接続されていることを特徴とする半導体装置。
  10. 請求項9記載の半導体装置において、
    前記突起部には、プリソルダ処理によって錫または錫を含む低融点金属のコーティング剤が付着していることを特徴とする半導体装置。
  11. 請求項9または10記載の半導体装置において、
    前記半導体素子と前記導電フィルムとの間、および前記部品と前記導電フィルムとの間には、前記突起部間を充填する熱硬化型樹脂が形成されていることを特徴とする半導体装置。
  12. 以下の工程を含むことを特徴とする半導体装置の製造方法:
    (a)金属を陽極酸化することによって、厚さ方向に延在する複数の孔が形成された陽極酸化層を準備する工程;
    (b)前記複数の孔のそれぞれに導体を充填することによって、複数の線状導体を形成する工程;
    (c)前記陽極酸化層の表面側から厚さ方向に前記陽極酸化層の一部を除去し、前記複数の線状導体の端部を前記陽極酸化層から突起させる工程;
    (d)突起している前記複数の線状導体の突起部に、コーティング剤を付着する工程;
    (e)前記(d)工程後、前記複数の線状導体の前記突起間を充填するように、前記陽極酸化層上に未硬化の熱硬化型樹脂層を形成する工程;
    (f)前記(e)工程後、前記陽極酸化層上に接続端子を有する半導体素子を配置して加熱および加圧することによって、前記接続端子に前記線状導体を当接し、前記コーティング剤で溶接すると共に、前記熱硬化型樹脂層を硬化する工程。
JP2009243028A 2009-10-22 2009-10-22 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法 Pending JP2011090865A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2009243028A JP2011090865A (ja) 2009-10-22 2009-10-22 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
US12/909,096 US20110095419A1 (en) 2009-10-22 2010-10-21 Conductive film, method of manufacturing the same, semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009243028A JP2011090865A (ja) 2009-10-22 2009-10-22 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
JP2011090865A true JP2011090865A (ja) 2011-05-06
JP2011090865A5 JP2011090865A5 (ja) 2012-08-30

Family

ID=43897689

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009243028A Pending JP2011090865A (ja) 2009-10-22 2009-10-22 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US20110095419A1 (ja)
JP (1) JP2011090865A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017150058A1 (ja) * 2016-02-29 2017-09-08 富士フイルム株式会社 異方導電性接合部材、半導体デバイス、半導体パッケージおよび半導体デバイスの製造方法
WO2017203884A1 (ja) * 2016-05-27 2017-11-30 富士フイルム株式会社 異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法
JP2018037509A (ja) * 2016-08-31 2018-03-08 富士フイルム株式会社 多層配線基板の製造方法
JP2020107834A (ja) * 2018-12-28 2020-07-09 大日本印刷株式会社 電子ユニット
WO2022044585A1 (ja) * 2020-08-24 2022-03-03 富士フイルム株式会社 金属充填微細構造体の製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101739742B1 (ko) * 2010-11-11 2017-05-25 삼성전자 주식회사 반도체 패키지 및 이를 포함하는 반도체 시스템
US9226396B2 (en) * 2013-03-12 2015-12-29 Invensas Corporation Porous alumina templates for electronic packages
JP2014216552A (ja) * 2013-04-26 2014-11-17 富士通株式会社 積層構造体及びその製造方法
US11139262B2 (en) * 2019-02-07 2021-10-05 Micron Technology, Inc. Use of pre-channeled materials for anisotropic conductors
KR102608888B1 (ko) * 2019-06-04 2023-12-01 (주)포인트엔지니어링 전기접속용 양극산화막 및 광소자 디스플레이 및 광소자 디스플레이 제조 방법
KR20210098090A (ko) * 2020-01-31 2021-08-10 (주)포인트엔지니어링 프로브 헤드 및 이를 포함하는 프로브 카드

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04126307A (ja) * 1990-03-16 1992-04-27 Ricoh Co Ltd 異方性導電膜およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0284820A3 (en) * 1987-03-04 1989-03-08 Canon Kabushiki Kaisha Electrically connecting member, and electric circuit member and electric circuit device with the connecting member
US5379515A (en) * 1989-12-11 1995-01-10 Canon Kabushiki Kaisha Process for preparing electrical connecting member
JPH10308565A (ja) * 1997-05-02 1998-11-17 Shinko Electric Ind Co Ltd 配線基板
JP2003034894A (ja) * 2001-07-25 2003-02-07 Kobe Steel Ltd 耐腐食性に優れたAl合金部材
ATE419661T1 (de) * 2003-09-09 2009-01-15 Nitto Denko Corp Anisotrop-leitender film , herstellungs- und gebrauchsverfahren
TWI255466B (en) * 2004-10-08 2006-05-21 Ind Tech Res Inst Polymer-matrix conductive film and method for fabricating the same
JP5143045B2 (ja) * 2008-07-09 2013-02-13 富士フイルム株式会社 微細構造体およびその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04126307A (ja) * 1990-03-16 1992-04-27 Ricoh Co Ltd 異方性導電膜およびその製造方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017150058A1 (ja) * 2016-02-29 2017-09-08 富士フイルム株式会社 異方導電性接合部材、半導体デバイス、半導体パッケージおよび半導体デバイスの製造方法
KR20180105205A (ko) * 2016-02-29 2018-09-27 후지필름 가부시키가이샤 이방 도전성 접합 부재, 반도체 디바이스, 반도체 패키지 및 반도체 디바이스의 제조 방법
JPWO2017150058A1 (ja) * 2016-02-29 2018-11-08 富士フイルム株式会社 異方導電性接合部材、半導体デバイス、半導体パッケージおよび半導体デバイスの製造方法
US10559548B2 (en) 2016-02-29 2020-02-11 Fujifilm Corporation Anisotropic conductive bonding member, semiconductor device, semiconductor package and semiconductor device production method
KR102110258B1 (ko) * 2016-02-29 2020-05-13 후지필름 가부시키가이샤 이방 도전성 접합 부재, 반도체 디바이스, 반도체 패키지 및 반도체 디바이스의 제조 방법
WO2017203884A1 (ja) * 2016-05-27 2017-11-30 富士フイルム株式会社 異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法
KR20180134970A (ko) * 2016-05-27 2018-12-19 후지필름 가부시키가이샤 이방 도전재, 전자 소자, 반도체 소자를 포함하는 구조체 및 전자 소자의 제조 방법
JPWO2017203884A1 (ja) * 2016-05-27 2019-02-21 富士フイルム株式会社 異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法
KR102134135B1 (ko) * 2016-05-27 2020-07-15 후지필름 가부시키가이샤 전자 소자, 및 반도체 소자를 포함하는 구조체
JP2018037509A (ja) * 2016-08-31 2018-03-08 富士フイルム株式会社 多層配線基板の製造方法
JP2020107834A (ja) * 2018-12-28 2020-07-09 大日本印刷株式会社 電子ユニット
WO2022044585A1 (ja) * 2020-08-24 2022-03-03 富士フイルム株式会社 金属充填微細構造体の製造方法

Also Published As

Publication number Publication date
US20110095419A1 (en) 2011-04-28

Similar Documents

Publication Publication Date Title
JP2011090865A (ja) 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
JP2011091185A (ja) 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
JP2011501410A (ja) 頑健な多層配線要素および埋設された超小型電子素子とのアセンブリ
JP2011090865A5 (ja)
JP6412587B2 (ja) 多層配線基板
CN103906370A (zh) 芯片封装结构、具有内埋元件的电路板及其制作方法
CN103004294B (zh) 电子部件的表面安装方法以及安装有电子部件的基板
JP2014063981A (ja) 配線基板およびその製造方法
JP2016039302A (ja) プリント配線板とその製造方法および半導体パッケージ
JP4598140B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2007158069A (ja) 半導体パッケージの外部接続構造及びその製造方法
KR100952297B1 (ko) 반도체 소자 테스트용 콘택터 및 그 제조방법
JP5369875B2 (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
TWI376171B (en) A printed circuit board having an embedded electronic component and a method thereof
JPH08148782A (ja) 金属コア回路板
JP2005159074A (ja) 内層側に凸出部のあるビアホール接続用の電極
KR20100110152A (ko) 열전도성을 높이기 위한 금속성 인쇄회로기판의 구조 및 제조 방법
JP2009130095A (ja) 部品内蔵配線板、部品内蔵配線板の製造方法
JP2007165028A (ja) 異方導電性材料とこれを用いた実装方法
JP2016100352A (ja) プリント配線板およびその製造方法
JP4470465B2 (ja) 貫通孔のあるビアホール接続用の電極
JP2015032691A (ja) 樹脂多層基板およびその製造方法
JP5493020B2 (ja) 配線基板の製造方法及び半導体パッケージの製造方法
KR101162506B1 (ko) 반도체 패키지 제조용 인쇄회로기판 및 그 제조 방법
JP5222663B2 (ja) 配線基板及び半導体パッケージ

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120718

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120718

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131224

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140422