KR20180134970A - 이방 도전재, 전자 소자, 반도체 소자를 포함하는 구조체 및 전자 소자의 제조 방법 - Google Patents

이방 도전재, 전자 소자, 반도체 소자를 포함하는 구조체 및 전자 소자의 제조 방법 Download PDF

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KR20180134970A
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Abstract

반도체 칩과 반도체 웨이퍼 등의 접합에 적합한 이방 도전재, 이방 도전성 부재를 갖는 전자 소자, 이방 도전성 부재를 갖는, 반도체 소자를 포함하는 구조체 및, 이방 도전성 부재를 이용한 전자 소자의 제조 방법을 제공한다. 이방 도전재는 지지체와 이방 도전성 부재를 갖고, 이방 도전성 부재는 무기 재료로 이루어지는 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재이며, 상기 이방 도전성 부재는 지지체 위에 마련되고, 또한 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있다.

Description

이방 도전재, 전자 소자, 반도체 소자를 포함하는 구조체 및 전자 소자의 제조 방법
본 발명은, 지지체 위에 마련되고, 또한 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 이방 도전성 부재를 갖는 이방 도전재, 이방 도전성 부재를 갖는 전자 소자, 이방 도전성 부재를 갖는, 반도체 소자를 포함하는 구조체, 및 이방 도전성 부재를 이용한 전자 소자의 제조 방법에 관한 것으로, 특히, 칩 온 웨이퍼 및 웨이퍼 온 웨이퍼에 적합한 이방 도전재, 이방 도전성 부재를 갖는 전자 소자, 이방 도전성 부재를 갖는, 반도체 소자를 포함하는 구조체, 및 전자 소자의 제조 방법에 관한 것이다.
절연성 기재에 마련된 미세 구멍에 금속이 충전되어 이루어지는 금속 충전 미세 구조체는, 최근 나노테크놀로지에서도 주목받고 있는 분야 중 하나이고, 예를 들면 이방 도전성 부재로서의 용도가 기대되고 있다.
이 이방 도전성 부재는, 반도체 소자 등의 전자 부품과 회로 기판의 사이에 삽입하여, 가압하는 것만으로 전자 부품과 회로 기판의 사이의 전기적 접속이 얻어지기 때문에, 반도체 소자 등의 전자 부품 등의 전기적 접속 부재, 및 기능 검사를 행할 때의 검사용 커넥터 등으로서 널리 사용되고 있다.
특히, 반도체 소자 등의 전자 부품은, 다운사이징화가 현저하고, 종래의 와이어 본딩과 같은 배선 기판을 직접 접속하는 방식, 플립 칩 본딩, 및 서모 컴프레션 본딩 등에서는, 접속의 안정성을 충분히 보증할 수 없다. 이로 인하여, 전기적 접속 부재로서 이방 도전성 부재가 주목받고 있다.
예를 들면, 특허문헌 1에는, 무기 재료로 이루어지는 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 절연된 상태에서 마련된, 도전성 부재로 이루어지는 복수의 도통로와, 절연성 기재의 표면에 마련된 점착층을 구비하는 이방 도전성 부재가 기재되어 있다. 이 이방 도전성 부재는, 각 도통로가 절연성 기재의 표면으로부터 돌출된 돌출 부분을 갖고 있고, 각 도통로의 돌출 부분의 단부가 점착층의 표면으로부터 노출 또는 돌출되어 있다.
특허문헌 1: 국제 공개공보 제2016/006660호
예를 들면, 특허문헌 1의 이방 도전성 부재를, 칩 온 웨이퍼의 프로세스에 적용한 경우, 이방 도전성 부재는 불투명하기 때문에, 이하에 나타내는 바와 같이 얼라인먼트가 곤란하다. 이로 인하여, 칩 온 웨이퍼의 프로세스에 관하여, 새로운 접합 방법이 요망되고 있다.
여기에서, 도 69~도 73은 전자 소자의 종래의 제조 방법을 공정 순서로 나타내는 모식도이다.
전자 소자의 종래의 제조 방법은, 종래의 이방 도전성 부재를 칩 온 웨이퍼에 이용한 것이다.
이방 도전재(100)은, 지지체(102)의 전체면에 이방 도전성 부재(104)가 배치되어 있고, 지지체(102)와 이방 도전성 부재(104)의 사이에 박리층(106)이 있다.
전자 소자의 종래의 제조 방법에서는, 도 69에 나타내는 바와 같이, 이방 도전재(100)의 이방 도전성 부재(104)를 반도체 웨이퍼(110)을 향하게 하여, 이방 도전재(100)과 반도체 웨이퍼(110)을 배치한다.
다음으로, 도 70에 나타내는 바와 같이, 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 이방 도전재(100)의 이방 도전성 부재(104)를 반도체 웨이퍼(110)에 접합한다.
다음으로, 도 71에 나타내는 바와 같이, 이방 도전재(100)을 가열함으로써, 박리층(106)의 접착력을 약하게 하여 이방 도전재(100)으로부터 지지체(102)를 제거하고, 이방 도전성 부재(104)만을 반도체 웨이퍼(110)에 접합시킨다.
다음으로, 도 72에 나타내는 바와 같이, 반도체 웨이퍼(110)에 대하여, 소자 영역(도시하지 않음)마다 개편화하여, 복수의 반도체 칩(112)를 얻는다. 이 경우, 반도체 칩(112)는, 도 73에 나타내는 바와 같이 얼라인먼트 마크(114)가 이방 도전성 부재(104)로 덮인다. 이로 인하여, 얼라인먼트 마크(114)를 외부로부터 식별할 수 없고, 얼라인먼트 마크(114)의 위치 정보를 얻을 수 없다. 이 점에서, 반도체 칩(112)의 위치 맞춤을 할 수 없고, 칩 온 웨이퍼의 프로세스에 있어서, 반도체 칩(112)를 반도체 웨이퍼에 접합할 수 없다.
본 발명의 목적은, 상술한 종래 기술에 근거하는 문제점을 해소하고, 반도체 칩과 반도체 웨이퍼 등의 접합에 적합한 이방 도전재, 이방 도전성 부재를 갖는 전자 소자, 이방 도전성 부재를 갖는, 반도체 소자를 포함하는 구조체 및, 이방 도전성 부재를 이용한 전자 소자의 제조 방법을 제공하는 것에 있다.
상술한 목적을 달성하기 위하여, 본 발명은 지지체와, 이방 도전성 부재를 갖고, 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재이며, 이방 도전성 부재는, 지지체 위에 마련되고, 또한 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 이방 도전재를 제공하는 것이다.
이방 도전성 부재는, 이방 도전성 부재의 유무에 의하여, 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 것이 바람직하다.
이방 도전성 부재는, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된 도전재로 이루어지는 도통로의 유무에 의하여, 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 것이 바람직하다.
지지체와 이방 도전성 부재의 사이에 박리층이 마련되어 있는 것이 바람직하다.
또, 지지체 위에 있어서, 이방 도전성 부재가 마련된 이외의 영역에 투명 절연체가 마련되어 있는 것이 바람직하다.
지지체는, 웨이퍼 형상인 것이 바람직하다. 지지체는, 가요성을 갖고, 또한 투명한 것이 바람직하다.
본 발명은, 반도체 칩과, 이방 도전성 부재를 갖고, 반도체 칩은, 얼라인먼트 마크가 복수 마련된 소자 영역을 구비하는 것이며, 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재이고, 이방 도전성 부재는, 소자 영역 중 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 반도체 칩 위에 배치되어 있는 전자 소자를 제공하는 것이다.
이방 도전성 부재는, 소자 영역 중 적어도 2개의 얼라인먼트 마크에 상당하는 영역에, 배치되어 있지 않은 것이 바람직하다.
이방 도전성 부재는, 소자 영역의 전체 영역에 절연성 기재가 배치되어 있고, 소자 영역 중 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서, 절연성 기재 중에 있어서의 도통로가 존재하지 않는 것이 바람직하다.
반도체 칩 위에 있어서, 이방 도전성 부재가 마련된 이외의 영역에, 투명 절연체가 마련되어 있는 것이 바람직하다.
이방 도전성 부재는, 반도체 칩의 소자 영역 중 전극이 형성된 전극 영역에만 마련되어 있는 것이 바람직하다.
본 발명은, 제1 얼라인먼트 마크가 복수 마련된 제1 소자 영역을 구비하는, 복수의 반도체 칩과, 제2 얼라인먼트 마크가 복수 마련된 제2 소자 영역을 복수 구비하는 반도체 웨이퍼와, 복수의 이방 도전성 부재를 갖고, 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재이며, 반도체 칩의 제1 소자 영역과, 반도체 웨이퍼의 제2 소자 영역은 이방 도전성 부재를 통하여 접합되어 있고, 또한 이방 도전성 부재는 제1 소자 영역 및 제2 소자 영역 중 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 배치되어 있는 반도체 소자를 포함하는 구조체를 제공하는 것이다.
이방 도전성 부재에 있어서, 제1 소자 영역 및 제2 소자 영역 중 적어도 2개의 얼라인먼트 마크에 상당하는 영역에, 배치되어 있지 않은 것이 바람직하다.
이방 도전성 부재는, 제1 소자 영역 및 제2 소자 영역의 전체 영역에 절연성 기재가 배치되어 있고, 제1 소자 영역 및 제2 소자 영역 중 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서, 절연성 기재 중에 있어서의 도통로가 존재하지 않는 것이 바람직하다.
반도체 웨이퍼 위에 있어서, 이방 도전성 부재가 마련된 이외의 영역에 투명 절연체가 마련되어 있는 것이 바람직하다.
이방 도전성 부재는, 반도체 칩의 제1 소자 영역 중 전극이 형성된 전극 영역에만 마련되어 있는 것이 바람직하다.
본 발명은, 제1 얼라인먼트 마크가 복수 마련된 제1 소자 영역을 복수 구비하는 제1 반도체 웨이퍼와, 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 이방 도전성 부재가 지지체 위에 마련된 이방 도전재와, 제2 얼라인먼트 마크가 복수 마련된 제2 소자 영역을 구비하는 제2 반도체 웨이퍼에 대하여, 이방 도전재의 이방 도전성 부재를, 제1 소자 영역 중 적어도 2개의 제1 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록, 제1 반도체 웨이퍼의 제1 소자 영역에 접합하는 공정과,
이방 도전재의 지지체를 제거하는 공정과, 제1 반도체 웨이퍼에 대하여, 제1 소자 영역마다 개편화하여, 복수의 반도체 칩을 얻는 공정과, 반도체 칩의 제1 얼라인먼트 마크와, 제2 얼라인먼트 마크를 이용하여 반도체 칩과 제2 소자 영역의 위치 맞춤을 행하며, 이방 도전성 부재를 통하여 반도체 칩을 제2 소자 영역에 접합하는 공정을 갖는 전자 소자의 제조 방법을 제공하는 것이다.
또, 본 발명은 제1 얼라인먼트 마크가 복수 마련된 제1 소자 영역을 구비하는, 복수의 반도체 칩과, 복수의 제2 얼라인먼트 마크를 구비하고, 적어도 2개의 제2 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 제2 소자 영역을 복수 구비하는 제2 반도체 웨이퍼에 있어서, 반도체 칩의 제1 얼라인먼트 마크와, 제2 얼라인먼트 마크를 이용하여 반도체 칩과 제2 소자 영역의 위치 맞춤을 행하고, 이방 도전성 부재를 통하여 반도체 칩을 제2 소자 영역에 접합하는 공정을 갖는 전자 소자의 제조 방법을 제공하는 것이다.
반도체 칩이 접합된 제2 반도체 웨이퍼를, 제2 소자 영역마다 개편화하는 공정을 갖는 것이 바람직하다.
이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재인 것이 바람직하다.
반도체 칩을 제2 소자 영역에 접합하는 공정은, 반도체 칩을 모두, 제2 소자 영역에 가접착하는 공정과, 가접착한 반도체 칩을 모두 일괄하여, 제2 반도체 웨이퍼의 제2 소자 영역에 접합하는 공정을 포함하는 것이 바람직하다.
반도체 칩을 제2 소자 영역에 접합하는 공정은, 반도체 칩을, 제2 반도체 웨이퍼의 제2 소자 영역에 1개씩 접합하는 것이 바람직하다.
본 발명은, 반도체 웨이퍼 위에, 복수의 반도체 칩을 다층으로 접합하는 전자 소자의 제조 방법으로서, 반도체 웨이퍼는, 복수의 얼라인먼트 마크가 마련된 소자 영역을 복수 구비하고, 최상층의 반도체 칩은, 편면에 복수의 얼라인먼트 마크가 마련된 소자 영역을 구비하며, 또한 편면에는 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련되고, 반도체 웨이퍼와 최상층의 반도체 칩의 사이에 있는 중간의 반도체 칩은, 한쪽의 면에 복수의 얼라인먼트 마크와 전극이 마련된 소자 영역을 구비하며, 다른 쪽의 면에 복수의 얼라인먼트 마크와 전극을 구비하고, 한쪽의 면의 전극과 다른 쪽의 면의 전극은 전기적으로 도통되며, 한쪽의 면에는, 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련되어 있고, 반도체 웨이퍼의 얼라인먼트 마크와, 중간의 반도체 칩의 한쪽의 면의 얼라인먼트 마크를 이용하여 반도체 웨이퍼의 소자 영역과 중간의 반도체 칩의 위치 맞춤을 행하며, 이방 도전성 부재를 통하여 중간의 반도체 칩을 반도체 웨이퍼의 소자 영역에 접합하는 제1 공정과,
중간의 반도체 칩의 다른 쪽의 면의 얼라인먼트 마크와， 최상층의 반도체 칩의 얼라인먼트 마크를 이용하여 중간의 반도체 칩과 최상층의 반도체 칩의 위치 맞춤을 행하고, 이방 도전성 부재를 통하여 최상층의 반도체 칩을 중간의 반도체 칩에 접합하는 제2 공정을 갖는 전자 소자의 제조 방법을 제공하는 것이다.
제1 공정과 제2 공정의 사이에, 중간의 반도체 칩의 다른 쪽의 면의 얼라인먼트 마크와， 중간의 반도체 칩의 한쪽의 면의 얼라인먼트 마크를 이용하여 2개의 중간의 반도체 칩의 위치 맞춤을 행하고, 이방 도전성 부재를 통하여 중간의 반도체 칩끼리를 접합하는 접합 공정을 적어도 1개 갖는 것이 바람직하다.
복수의 얼라인먼트 마크와 전극을 구비하고, 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 복수의 소자 영역을 한쪽의 면에 구비하며, 복수의 얼라인먼트 마크와 전극을 다른 쪽의 면에 구비하고, 한쪽의 면의 전극과 다른 쪽의 면의 전극은 전기적으로 도통된 반도체 웨이퍼에 대하여, 소자 영역마다 개편화하여, 반도체 웨이퍼와 최상층의 반도체 칩의 사이에 있는 중간의 반도체 칩을 얻는 공정을 갖는 것이 바람직하다.
반도체 칩이 다층으로 접합된 반도체 웨이퍼를, 소자 영역마다 개편화하는 공정을 갖는 것이 바람직하다.
이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재인 것이 바람직하다.
제1 공정 및 제2 공정은, 중간의 반도체 칩 및 최상층의 반도체 칩을 모두, 가접착하는 공정과, 가접착한 중간의 반도체 칩 및 최상층의 반도체 칩을 모두 일괄하여 접합하는 공정을 포함하는 것이 바람직하다.
제1 공정 및 제2 공정은, 중간의 반도체 칩 및 최상층의 반도체 칩을 1개씩 접합하는 것이 바람직하다.
이방 도전성 부재가 마련된 이외의 영역에, 투명 절연체를 충전하는 공정을 갖는 것이 바람직하다.
반도체 칩의 소자 영역 중 전극이 형성된 전극 영역에만 이방 도전성 부재를 마련하는 것이 바람직하다.
본 발명은, 제1 얼라인먼트 마크가 복수 마련된 제1 소자 영역을 복수 구비하는 제1 반도체 웨이퍼와， 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 이방 도전성 부재가 지지체 위에 마련된 이방 도전재에 대하여, 지지체 위에 있어서, 이방 도전성 부재가 마련된 이외의 영역에, 투명 절연체를 충전하는 공정과, 이방 도전재의 이방 도전성 부재를, 제1 소자 영역 중 적어도 2개의 제1 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록, 제1 반도체 웨이퍼의 제1 소자 영역에 접합하는 공정과, 이방 도전재의 지지체를 제거하는 공정과, 제2 얼라인먼트 마크가 복수 마련된 제2 소자 영역을 구비하는 제2 반도체 웨이퍼에 대하여, 제1 반도체 웨이퍼의 제1 얼라인먼트 마크와, 제2 반도체 웨이퍼의 제2 얼라인먼트 마크를 이용하여 제1 반도체 웨이퍼와 제2 소자 영역의 위치 맞춤을 행하고, 이방 도전성 부재 및 투명 절연체를 통하여 제1 소자 영역을 제2 소자 영역에 접합하는 공정을 갖는 전자 소자의 제조 방법을 제공하는 것이다.
본 발명은, 복수의 반도체 웨이퍼를 다층으로 접합하는 전자 소자의 제조 방법으로서, 복수의 반도체 웨이퍼 중, 최하층의 반도체 웨이퍼는, 복수의 얼라인먼트 마크가 마련된 소자 영역을 복수 구비하고, 최상층의 반도체 웨이퍼는, 복수의 얼라인먼트 마크를 구비하며, 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 복수의 소자 영역을 한쪽의 면에 구비하고, 최하층의 반도체 웨이퍼와 최상층의 반도체 웨이퍼 이외의 중간의 반도체 웨이퍼는, 복수의 얼라인먼트 마크와 전극을 구비하며, 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 복수의 소자 영역을 한쪽의 면에 구비하고, 복수의 얼라인먼트 마크와 전극을 다른 쪽의 면에 구비하며, 한쪽의 면의 전극과 다른 쪽의 면의 전극은 전기적으로 도통되어 있고, 최하층의 반도체 웨이퍼의 얼라인먼트 마크와, 중간의 반도체 웨이퍼의 한쪽의 면의 얼라인먼트 마크를 이용하여 최하층의 반도체 웨이퍼의 소자 영역과 중간의 반도체 웨이퍼의 위치 맞춤을 행하며, 이방 도전성 부재를 통하여 최하층의 반도체 웨이퍼에 중간의 반도체 웨이퍼를 접합하는 제1 공정과, 중간의 반도체 웨이퍼의 다른 쪽의 면의 얼라인먼트 마크와, 최상층의 반도체 웨이퍼의 얼라인먼트 마크를 이용하여 중간의 반도체 웨이퍼와 최상층의 반도체 웨이퍼의 위치 맞춤을 행하고, 이방 도전성 부재를 통하여 중간의 반도체 웨이퍼에 최상층의 반도체 웨이퍼를 접합하는 제2 공정을 갖는 것을 특징으로 하는 전자 소자의 제조 방법을 제공하는 것이다.
제1 공정과 제2 공정의 사이에, 중간의 반도체 웨이퍼의 다른 쪽의 면의 얼라인먼트 마크와, 중간의 반도체 웨이퍼의 한쪽의 면의 얼라인먼트 마크를 이용하여 2개의 중간의 반도체 웨이퍼의 위치 맞춤을 행하고, 이방 도전성 부재를 통하여 중간의 반도체 웨이퍼끼리를 접합하는 접합 공정을 적어도 1개 갖는 것이 바람직하다.
반도체 웨이퍼의 소자 영역 중 전극이 형성된 전극 영역에만 이방 도전성 부재가 마련되는 것이 바람직하다.
복수의 반도체 웨이퍼가 접합된 상태에서, 소자 영역마다 개편화하는 공정을 갖는 것이 바람직하다.
이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재인 것이 바람직하다.
본 발명에 의하면, 반도체 칩과 반도체 웨이퍼 등의 접합에 적합하다.
도 1은 본 발명의 실시형태의 이방 도전재를 나타내는 모식도이다.
도 2는 본 발명의 실시형태의 이방 도전재의 주요부 확대도이다.
도 3은 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 구성을 나타내는 평면도이다.
도 4는 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 구성을 나타내는 모식적 단면도이다.
도 5는 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 패턴의 제1 예를 나타내는 모식도이다.
도 6은 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 패턴의 제2 예를 나타내는 모식도이다.
도 7은 소자 영역 및 얼라인먼트 마크의 일례를 나타내는 모식도이다.
도 8은 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 패턴의 제3 예를 나타내는 모식도이다.
도 9는 본 발명의 실시형태의 이방 도전재의 다른 예를 나타내는 모식도이다.
도 10은 본 발명의 실시형태의 이방 도전재의 형상을 나타내는 모식도이다.
도 11은 본 발명의 실시형태의 이방 도전재의 다른 예의 제조 방법의 일 공정을 나타내는 모식도이다.
도 12는 본 발명의 실시형태의 이방 도전재의 다른 예의 제조 방법의 일 공정을 나타내는 모식도이다.
도 13은 본 발명의 실시형태의 이방 도전재의 다른 예의 제조 방법의 일 공정을 나타내는 모식도이다.
도 14는 본 발명의 실시형태의 전자 소자의 제1 예를 나타내는 모식적 사시도이다.
도 15는 본 발명의 실시형태의 전자 소자의 제2 예를 나타내는 모식적 사시도이다.
도 16은 본 발명의 실시형태의 전자 소자의 제3 예를 나타내는 모식적 사시도이다.
도 17은 본 발명의 실시형태의 전자 소자의 제4 예를 나타내는 모식도이다.
도 18은 본 발명의 실시형태의 전자 소자의 제5 예를 나타내는 모식도이다.
도 19는 본 발명의 실시형태의 전자 소자의 제6 예를 나타내는 모식도이다.
도 20은 본 발명의 실시형태의 전자 소자의 제7 예를 나타내는 모식도이다.
도 21은 본 발명의 실시형태의 전자 소자의 소자 영역의 다른 예를 나타내는 모식도이다.
도 22는 본 발명의 실시형태의 전자 소자의 제8 예를 나타내는 모식도이다.
도 23은 본 발명의 실시형태의 전자 소자의 제9 예를 나타내는 모식도이다.
도 24는 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 25는 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 26은 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 27은 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 28은 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 29는 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 30은 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 31은 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 32는 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예의 일 공정을 나타내는 모식도이다.
도 33은 제1 반도체 웨이퍼를 나타내는 모식도이다.
도 34는 본 발명의 실시형태의 전자 소자의 제조 방법의 제2 예의 일 공정을 나타내는 모식도이다.
도 35는 본 발명의 실시형태의 전자 소자의 제조 방법의 제2 예의 일 공정을 나타내는 모식도이다.
도 36은 본 발명의 실시형태의 전자 소자의 제조 방법의 제2 예의 일 공정을 나타내는 모식도이다.
도 37은 본 발명의 실시형태의 전자 소자의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 38은 본 발명의 실시형태의 전자 소자의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 39는 본 발명의 실시형태의 전자 소자의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 40은 본 발명의 실시형태의 전자 소자의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 41은 본 발명의 실시형태의 전자 소자의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 42는 본 발명의 실시형태의 전자 소자의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 43은 본 발명의 실시형태의 전자 소자의 제조 방법의 제3 예의 일 공정을 나타내는 모식도이다.
도 44는 본 발명의 실시형태의 전자 소자의 제조 방법의 제4 예의 일 공정을 나타내는 모식도이다.
도 45는 본 발명의 실시형태의 전자 소자의 제조 방법의 제4 예의 일 공정을 나타내는 모식도이다.
도 46은 본 발명의 실시형태의 전자 소자의 제조 방법의 제4 예의 일 공정을 나타내는 모식도이다.
도 47은 본 발명의 실시형태의 전자 소자의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 48은 본 발명의 실시형태의 전자 소자의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 49는 본 발명의 실시형태의 전자 소자의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 50은 본 발명의 실시형태의 전자 소자의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 51은 본 발명의 실시형태의 전자 소자의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 52는 본 발명의 실시형태의 전자 소자의 제조 방법의 제5 예의 일 공정을 나타내는 모식도이다.
도 53은 본 발명의 실시형태의 전자 소자의 제조 방법의 제6 예의 일 공정을 나타내는 모식도이다.
도 54는 본 발명의 실시형태의 전자 소자의 제조 방법의 제6 예의 일 공정을 나타내는 모식도이다.
도 55는 본 발명의 실시형태의 전자 소자의 제조 방법의 제6 예의 일 공정을 나타내는 모식도이다.
도 56은 본 발명의 실시형태의 전자 소자의 제조 방법의 제6 예의 일 공정을 나타내는 모식도이다.
도 57은 본 발명의 실시형태의 전자 소자의 제조 방법의 제6 예의 일 공정을 나타내는 모식도이다.
도 58은 본 발명의 실시형태의 전자 소자의 제조 방법의 제6 예의 일 공정을 나타내는 모식도이다.
도 59는 본 발명의 실시형태의 전자 소자의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 60은 본 발명의 실시형태의 전자 소자의 제조 방법의 제7 예의 일 공정을 나타내는 모식도이다.
도 61은 본 발명의 실시형태의 전자 소자의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 62는 본 발명의 실시형태의 전자 소자의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 63은 본 발명의 실시형태의 전자 소자의 제조 방법의 제8 예의 일 공정을 나타내는 모식도이다.
도 64는 제3 반도체 웨이퍼를 나타내는 모식도이다.
도 65는 광학 센서의 제조 방법의 일 공정을 나타내는 모식도이다.
도 66은 광학 센서의 제조 방법의 일 공정을 나타내는 모식도이다.
도 67은 광학 센서의 제조 방법의 일 공정을 나타내는 모식도이다.
도 68은 광학 센서의 제조 방법의 일 공정을 나타내는 모식도이다.
도 69는 전자 소자의 종래의 제조 방법의 일 공정을 나타내는 모식도이다.
도 70은 전자 소자의 종래의 제조 방법의 일 공정을 나타내는 모식도이다.
도 71은 전자 소자의 종래의 제조 방법의 일 공정을 나타내는 모식도이다.
도 72는 전자 소자의 종래의 제조 방법의 일 공정을 나타내는 모식도이다.
도 73은 전자 소자의 종래의 제조 방법의 일 공정을 나타내는 모식도이다.
이하에, 첨부한 도면에 나타내는 적합 실시형태에 근거하여, 본 발명의 이방 도전재, 전자 소자, 반도체 소자를 포함하는 구조체 및 전자 소자의 제조 방법을 상세하게 설명한다.
또한, 이하에 있어서 수치 범위를 나타내는 "~"이란 양측에 기재된 수치를 포함한다. 예를 들면, ε이 수치 α~수치 β란, ε의 범위는 수치 α와 수치 β를 포함하는 범위이고, 수학 기호로 나타내면 α≤ε≤β이다. 또, 각도에 대해서는, 기술 분야에서 일반적으로 허용되는 오차 범위를 포함해도 된다.
본 발명의 이방 도전재, 전자 소자, 반도체 소자를 포함하는 구조체 및 전자 소자의 제조 방법 중, 이방 도전재에 대하여 설명한다.
[이방 도전재]
도 1은 본 발명의 실시형태의 이방 도전재를 나타내는 모식도이고, 도 2는 본 발명의 실시형태의 이방 도전재의 주요부 확대도이다. 도 3은 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 구성을 나타내는 평면도이고, 도 4는 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 구성을 나타내는 모식적 단면도이다. 또한, 도 4는 도 3의 절단면선 IB-IB 단면도이다.
도 1 및 도 2에 나타내는 이방 도전재(10)은, 지지체(12)와, 이방 도전성 부재(14)를 갖는다. 이방 도전성 부재(14)는 지지체(12) 위에 마련되고, 지지체(12)와 이방 도전성 부재(14)의 사이에 박리층(16)이 마련되어 있다. 지지체(12)와 이방 도전성 부재(14)는 박리층(16)에 의하여, 분리 가능하게 접착되어 있다.
지지체(12)는, 이방 도전성 부재(14)를 지지하는 것이고, 예를 들면 실리콘 기판으로 구성되어 있다. 지지체(12)로서는, 실리콘 기판 이외에, 예를 들면 SiC, SiN, GaN 및 알루미나(Al2O3) 등의 세라믹스 기판, 유리 기판, 섬유 강화 플라스틱 기판과, 금속 기판을 이용할 수 있다. 섬유 강화 플라스틱 기판에는, 프린트 배선 기판인 FR-4(Flame Retardant Type 4) 기판 등도 포함된다.
또, 지지체(12)로서는, 가요성을 갖고, 또한 투명한 것을 이용할 수 있다. 가요성을 갖고, 또한 투명한 지지체(12)로서는, 예를 들면 PET(폴리에틸렌테레프탈레이트), 폴리사이클로올레핀, 폴리카보네이트, 아크릴 수지, PEN(폴리에틸렌나프탈레이트), PE(폴리에틸렌), PP(폴리프로필렌), 폴리스타이렌, 폴리 염화 바이닐, 폴리 염화 바이닐리덴 및 TAC(트라이아세틸셀룰로스) 등의 플라스틱 필름을 들 수 있다.
여기에서, "투명"이란, 위치 맞춤에 사용하는 파장의 광이고 투과율이 80% 이상인 것을 말한다. 이로 인하여, 파장 400~800nm의 가시광 전체 영역에서 투과율이 낮아도 된다. 즉, 투명하지 않아도 된다. 투과율은, 분광 광도계에 의하여 측정된다.
박리층(16)은, 지지층(17)과 박리제(18)이 적층된 것이다. 박리제(18)이 이방 도전성 부재(14)에 접하고 있고, 박리층(16)을 기점으로 하여, 지지체(12)와 이방 도전성 부재(14)가 분리된다. 이방 도전재(10)에서는, 예를 들면 미리 정해진 온도로 가열함으로써, 박리제(18)의 접착력이 약해져, 이방 도전재(10)으로부터 지지체(12)가 제거된다.
박리제(18)에는, 예를 들면 닛토 덴코사제 리발파(등록 상표), 및 소마르 가부시키가이샤제 소마택(등록 상표) 등을 이용할 수 있다.
도 3 및 도 4에 나타내는 이방 도전성 부재(14)는, 무기 재료로 이루어지는 절연성 기재(20)과, 절연성 기재(20)의 두께 방향(Z)(도 4 참조)로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로(22)를 구비하는 부재이다. 또한, 절연성 기재(20)의 표면(20a 및 20b)에 마련된 수지층(24)를 구비하는 것이다.
여기에서, "서로 전기적으로 절연된 상태"란, 절연성 기재의 내부에 존재하고 있는 각 도통로가 절연성 기재의 내부에 있어서 서로 전기적으로 절연된 상태인 것을 의미한다.
이방 도전성 부재(14)는, 도통로(22)가 서로 전기적으로 절연되어 있고, 절연성 기재(20)의 두께 방향(Z)(도 4 참조)와 직교하는 방향(x)에는 도전성이 없으며, 두께 방향(Z)에 도전성을 갖는다. 이와 같이 이방 도전성 부재(14)는 이방 도전성을 나타내는 부재이다.
도통로(22)는, 도 3 및 도 4에 나타내는 바와 같이, 서로 전기적으로 절연된 상태에서 절연성 기재(20)을 두께 방향(Z)로 관통하여 마련되어 있다. 또한, 부호 Z1은 도 3의 이면으로부터 정면의 방향을 나타내고, 부호 Z2는 도 3의 정면으로부터 이면의 방향을 나타낸다.
또한, 도통로(22)는 도 4에 나타내는 바와 같이, 절연성 기재(20)의 표면(20a 및 20b)로부터 돌출된 돌출 부분(22a) 및 돌출 부분(22b)를 갖는다. 각 돌출 부분(22a) 및 돌출 부분(22b)의 단부가 수지층(24)에 매설되어 있다. 수지층(24)는 점착성을 구비하는 것이고, 가접착성을 부여하는 것이다. 돌출 부분(22a) 및 돌출 부분(22b)의 길이는, 20nm 이상인 것이 바람직하고, 보다 바람직하게는 100nm~500nm이다.
또, 도 4에 있어서는, 절연성 기재(20)의 표면(20a 및 20b)에 수지층(24)를 갖는 것을 나타내고 있지만, 이에 한정되지 않고, 절연성 기재(20) 중 적어도 한쪽의 표면에, 점착성을 구비하는 수지층(24)를 갖고 있으면 된다.
마찬가지로, 도 4의 도통로(22)는 양단에 돌출 부분(22a) 및 돌출 부분(22b)가 있지만, 이에 한정되지 않고, 절연성 기재(20)의 적어도 수지층(24)를 갖는 측의 표면에 돌출 부분을 가지면 된다.
이방 도전성 부재(14)의 두께(h)는, 예를 들면 30μm 이하이다. 또, 이방 도전성 부재(14)는, TTV(Total Thickness Variation)가 10μm 이하인 것이 바람직하다.
여기에서, 이방 도전성 부재(14)의 두께(h)는, 이방 도전성 부재(14)를, 전해 방출형 주사형 전자 현미경에 의하여 20만배의 배율로 관찰하여, 이방 도전성 부재(14)의 윤곽 형상을 취득하고, 두께(h)에 상당하는 영역에 대하여 10점 측정한 평균값이다.
또, 이방 도전성 부재(14)의 TTV(Total Thickness Variation)는, 이방 도전성 부재(14)를 다이싱으로 지지체(12)마다 절단하여, 이방 도전성 부재(14)의 단면 형상을 관찰하여 구한 값이다.
이방 도전성 부재(14)는, 지지체(12) 위에 마련되고, 또한 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있다.
도 5는 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 패턴의 제1 예를 나타내는 모식도이고, 도 6은 본 발명의 실시형태의 이방 도전재의 이방 도전성 부재의 패턴의 제2 예를 나타내는 모식도이다.
예를 들면, 도 5에 나타내는 바와 같이, 이방 도전성 부재(14)는, 이방 도전성을 나타내는 영역(15)가 이방 도전성 부재(14)의 유무에 의하여, 정해진 패턴 형상으로 형성되어 있다. 이방 도전성을 나타내는 영역(15)는 도통로(22)를 갖는다. 예를 들면, 다이싱 또는 레이저 스크라이빙에 의하여, 이방 도전성 부재(14)를 선택적으로 제거함으로써, 이방 도전성을 나타내는 영역(15)를 도 5에 나타내는 패턴으로 형성할 수 있다.
또, 이방 도전성 부재(14)에 있어서, 레지스트막을 영역(15)가 되는 영역에 선택적으로 형성한다. 그 후, 웨트 에칭 또는 드라이 에칭에 의하여, 레지스트막이 형성되어 있지 않은 영역에 있는 이방 도전성 부재(14)를 제거함으로써, 이방 도전성을 나타내는 영역(15)를 도 5에 나타내는 패턴으로 형성할 수 있다.
또, 절연성 기재(20)의 두께 방향(Z)로 관통하여, 서로 전기적으로 절연된 상태에서 마련된 도전재로 이루어지는 도통로(22)의 유무에 의하여, 이방 도전성을 나타내는 영역(15)가 정해진 패턴 형상으로 형성해도 된다. 즉, 도통로(22)를, 정해진 패턴 형상으로 배치함으로써, 패턴 형상으로 형성해도 된다.
이 경우, 도 6에 나타내는 바와 같이, 이방 도전성을 나타내는 영역(15)가 정해진 패턴 형상으로 형성되고, 이방 도전성을 나타내는 영역(15) 이외에는 도통로(22)가 없는 영역(15b)가 된다. 영역(15b)에서는 절연성 기재(20)만이 존재한다.
이방 도전성 부재(14)의 도통로(22)는, 예를 들면 상술한 영역(15b)에 있어서의 도전재를 선택적으로 제거함으로써, 이방 도전성을 나타내는 영역(15)를 도 6에 나타내는 패턴으로 형성할 수 있다.
도전재를 선택적으로 제거하는 경우, 이방 도전성 부재(14)에 있어서, 레지스트막을 영역(15)가 되는 영역에 선택적으로 형성한다. 그 후, 예를 들면 웨트 에칭에 의하여, 레지스트막이 형성되어 있지 않은 영역에 있는 도전재를 제거한다. 이로써, 이방 도전성을 나타내는 영역(15)를 도 6에 나타내는 패턴으로 형성할 수 있다. 웨트 에칭에는, 예를 들면 과산화 수소수 또는 아이오딘 에칭액 등이 이용된다.
이방 도전성 부재(14)는, 광투과성이 낮고 불투명하지만, 도전재를 제거한 경우, 광투과성이 높아져, 얼라인먼트 마크의 촬영 화을 얻을 수 있다.
이방 도전성을 나타내는 영역(15)는, 접속 대상이 되는 반도체 칩 또는 반도체 웨이퍼의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있는 패턴으로 형성된다.
반도체 칩 또는 반도체 웨이퍼에는, 예를 들면 도 7에 나타내는 바와 같이, 복수의 소자 영역(30)이 배치되어 있다. 소자 영역(30)은, 예를 들면 직사각형상이고, 각 모서리부에, 위치 맞춤을 위한 얼라인먼트 마크(32)가 형성되어 있다. 소자 영역(30)에서는, 합계 4개의 얼라인먼트 마크(32)가 형성되어 있다. 소자 영역(30)의 위치와 방향을 특정하기 위해서는, 얼라인먼트 마크(32)는 복수 존재하면 되고, 상술한 4개에 한정되지 않는다. 또, 얼라인먼트 마크(32)의 형상에 대해서도, 특별히 한정되지 않고, 공지의 것이 적절히 이용 가능하다.
도 7에 나타내는 소자 영역(30)에서는, 이방 도전성을 나타내는 상술한 영역(15)를 배치한 경우, 4개의 얼라인먼트 마크(32)에 대하여 광이 투과할 수 있도록 되어 있다. 또한, 위치 맞춤에는, 적어도 2개의 얼라인먼트 마크를 인식할 수 있으면 된다. 이로 인하여, 예를 들면 도 8에 나타내는 바와 같이, 소자 영역(30)에 대하여, 이방 도전성을 나타내는 영역(15)를, 4개 중, 2개의 얼라인먼트 마크(32)를 인식할 수 있는 형상으로 해도 된다.
여기에서, "광이 투과할 수 있다"란, 얼라인먼트 마크(32)의 촬영 화상 또는 반사상을 얻을 수 있고, 외부로부터 얼라인먼트 마크(32)를 식별할 수 있는 것을 말한다.
도 1 및 도 2에 나타내는 이방 도전재(10)은, 지지체(12)와, 이방 도전성 부재(14)를 갖고, 이방 도전성 부재(14)는 지지체(12) 위에 마련되며, 지지체(12)와 이방 도전성 부재(14)의 사이에 박리층(16)이 마련되어 있는 구성으로 했지만, 이에 한정되지 않는다. 예를 들면, 도 9에 나타내는 이방 도전재(10a)와 같이, 지지체(12) 위에 있어서, 이방 도전성 부재(14)가 마련된 이외의 영역에 투명 절연체(19)가 마련되어 있는 구성이어도 된다. 이 경우, 투명 절연체(19)는, 예를 들면 이방 도전성 부재(14)를 투명 절연체(19)에 매립함으로써 형성한다. 이 이외에, 예를 들면 페이스트 형상의 투명 절연체(19)가 되는 것을 도포하여 투명 절연체(19)를 형성해도 된다.
여기에서, 투명 절연체(19)의 "투명"이란, 상술한 투명한 지지체(12)에서 설명한 바와 같다. 얼라인먼트 마크(32) 상에 투명 절연체(19)가 있어도, 얼라인먼트 마크(32)의 촬영 화상 또는 반사상을 얻을 수 있고, 외부로부터 얼라인먼트 마크(32)를 식별할 수 있다.
투명 절연체(19)를 마련한 이방 도전재(10a)에서도 얼라인먼트 마크(32)를 식별할 수 있다. 또한, 투명 절연체(19)에 대해서는 이후에 상세하게 설명한다.
도 1에 나타내는 이방 도전재(10) 및 도 9에 나타내는 이방 도전재(10a)에 있어서, 지지체(12)의 형상은, 모두 특별히 한정되지 않고, 용도에 따라 적절히 결정되며, 예를 들면 웨이퍼 형상이다. "웨이퍼 형상"이란, 도 10에 나타내는 바와 같이, 지지체(12)의 외형이 원형인 것이다. 또한, 이방 도전재(10, 10a)를 첩부하는 대상이 반도체 웨이퍼이고, 또한 오리엔테이션 플랫이 있는 경우, 지지체(12)는, 웨이퍼 형상이며, 또한 대상과 동일하게, 오리엔테이션 플랫에 대응하는 직선부가 있어도 된다. 또, 지지체(12)는 외형이 사각형상이어도 된다.
또한, 도 10에 있어서, 도 1에 나타내는 이방 도전재(10) 및 도 9에 나타내는 이방 도전재(10a)와 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
도 9에 나타내는 이방 도전재(10a)에서는, 지지체(12)로서, 상술한 가요성을 갖고, 또한 투명한 것을 이용함으로써, 이방 도전재(10a)를, 가요성을 갖고, 또한 투명한 것으로 할 수 있다. 이로써, 종래의 입자형의 ACF(Anisotropic Conductive Film)와 동일하게 이용할 수 있고, 입자형의 ACF와 동일한 제조 장치를 이용할 수 있다.
또, 도 9에 나타내는 이방 도전재(10a)는, 도 11에 나타내는 바와 같이, 예를 들면 기재(92) 상에 박리층(93), 및 투명 절연체(94)의 순서로 형성한 필름(90)을 준비해 둔다. 기재(92)는, 예를 들면 상술한 지지체(12)와 동일한 구성이다. 박리층(93)은, 상술한 박리층(16)과 동일한 구성이다. 투명 절연체(94)는, 상술한 투명 절연체(19)와 동일한 구성이다.
도 11에 나타내는 바와 같이, 필름(90)을 이방 도전재(10)의 이방 도전성 부재(14)에 대향하여 배치한다.
다음으로, 도 12에 나타내는 바와 같이, 필름(90)을 이방 도전재(10)에, 이방 도전성 부재(14) 측으로부터 적층한다. 그 후, 기재(92)를 박리함으로써, 도 9에 나타내는 이방 도전재(10a)를 얻을 수 있다.
도 12에 있어서, 지지체(12)를 박리함으로써, 도 13에 나타내는 바와 같이 기재(92)가 지지체가 되는 이방 도전재(10a)를 얻을 수 있다.
이 이외에도, 도 1에 나타내는 이방 도전재(10)에 대하여, 이방 도전성 부재(14)가 마련되지 않은 영역에, 투명 절연체(19)가 되는 페이스트 형상인 것을 도포하여, 도 9에 나타내는 이방 도전재(10a)를 얻을 수 있다.
다음으로, 전자 소자에 대하여 설명한다.
[전자 소자]
도 14는 본 발명의 실시형태의 전자 소자의 제1 예를 나타내는 모식적 사시도이고, 도 15는 본 발명의 실시형태의 전자 소자의 제2 예를 나타내는 모식적 사시도이며, 도 16은 본 발명의 실시형태의 전자 소자의 제3 예를 나타내는 모식적 사시도이다.
또한, 도 14, 도 15 및 도 16에 있어서, 도 1 및 도 2에 나타내는 이방 도전재(10), 도 3~도 6에 나타내는 이방 도전성 부재(14)와 도 7 및 도 8에 나타내는 소자 영역(30)에 있어서 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
도 14에 나타내는 전자 소자(34)는, 반도체 칩(36)과, 이방 도전성 부재(14)를 갖는다.
반도체 칩(36)은, 도 7에 나타내는 바와 같이, 예를 들면 얼라인먼트 마크(32)가 4개 마련된 소자 영역(30)을 구비한다. 이방 도전성 부재(14)는, 소자 영역(30)의 4개의 얼라인먼트 마크(32)에 상당하는 영역에 있어서 광이 투과할 수 있도록 배치되어 있다. 상술과 같이, 이방 도전성 부재(14)는, 적어도 2개의 얼라인먼트 마크(32)에 상당하는 영역에 있어서 광이 투과할 수 있도록 배치되어 있으면 되고, 예를 들면 도 8에 나타내는, 이방 도전성을 나타내는 영역(15)와 동일한 형상이어도 된다.
또, 이방 도전성 부재(14)는, 소자 영역(30) 중 적어도 2개의 얼라인먼트 마크(32)에 상당하는 영역에, 배치되어 있지 않은 구성으로 해도 된다.
또, 도 15에 나타내는 전자 소자(34)와 같이, 이방 도전성 부재(14)는 소자 영역(30)의 전체 영역에 절연성 기재(20)이 배치되어 있고, 소자 영역(30) 중 적어도 2개의 얼라인먼트 마크(32)에 상당하는 영역에 있어서, 절연성 기재(20) 중에 있어서의 도통로(22)가 존재하지 않는 구성으로 해도 된다. 도 15의 이방 도전성 부재(14)는, 이방 도전성을 나타내는 영역(15)와, 절연성 기재(20)이 있지만 도통로(22)가 없는 영역(15b)로 해도 된다. 도 15에 나타내는 전자 소자(34)에서도 이방 도전성을 나타내는 영역(15)에 대해서는, 예를 들면 도 8에 나타내는, 이방 도전성을 나타내는 영역(15)와 동일한 형상으로 해도 된다.
또, 도 16에 나타내는 전자 소자(34)와 같이, 반도체 칩(36)과, 이방 도전성 부재(14)를 갖고, 반도체 칩(36) 위에 있어서, 이방 도전성 부재(14)가 마련된 이외의 영역에 투명 절연체(19)가 마련되어 있는 구성이어도 된다. 투명 절연체(19)는 얼라인먼트 마크(32) 위에도 마련되지만, 상술과 같이 얼라인먼트 마크(32)를 식별할 수 있다. 이로 인하여, 도 16에 나타내는 전자 소자(34)에서도 이방 도전성을 나타내는 영역(15)에 대해서는, 예를 들면 도 8에 나타내는, 이방 도전성을 나타내는 영역(15)와 동일한 형상으로 해도 된다.
상술한 어느 전자 소자(34)에 있어서도, 칩 온 웨이퍼로, 반도체 칩과 반도체 웨이퍼를 접합할 때에, 얼라인먼트 마크(32)의 촬영 화상 또는 반사상을 얻고, 광학적으로 얼라인먼트 마크를 검출할 수 있어, 얼라인먼트 마크(32)를 위치 맞춤에 이용할 수 있다. 이로써, 예를 들면 도 17에 나타내는 바와 같이, 반도체 칩(36)과 반도체 칩(37)을, 이방 도전성을 나타내는 이방 도전성 부재(14)를 통하여 접합하고, 반도체 칩(36)과 반도체 칩(37)을 전기적으로 접속한 전자 소자(35)를 얻을 수 있다. 전자 소자(35)에 있어서, 이방 도전성 부재(14)는 TSV(Through Silicon Via)의 기능을 한다.
이 이외에, 예를 들면 도 18에 나타내는 전자 소자(38)과 같이, 이방 도전성 부재(14)를 통하여 반도체 칩(36)과 반도체 칩(37)과 반도체 칩(39)를 입체적으로 적층하여 접합하고, 또한 전기적으로 접속한 구성으로 할 수 있다. 이와 같이, 이방 도전성 부재(14)를 이용함으로써 3차원 실장을 할 수 있다.
도 18에 나타내는 전자 소자(38)과 같이, 최하층의 반도체 칩(36)과 최상층의 반도체 칩(39)의 사이에 있는 중간의 반도체 칩(37)은, 한쪽의 면에 복수의 얼라인먼트 마크(도시하지 않음)와 전극(도시하지 않음)이 마련된 소자 영역(도시하지 않음)을 구비하고, 다른 쪽의 면에 복수의 얼라인먼트 마크(도시하지 않음)와 전극(도시하지 않음)이 구비되어 있다. 한쪽의 면의 전극과, 다른 쪽의 면의 전극은 전기적으로 도통되어 있다. 구체적으로는, 반도체 칩(37)은, 최하층의 반도체 칩(36)과 최상층의 반도체 칩(39)와 전기적으로 접속하기 위하여, 반도체 칩(36)과의 대향면에는 복수의 얼라인먼트 마크(도시하지 않음)와 전극(도시하지 않음)이 마련되고, 반도체 칩(39)의 대향면에는 전극이 마련되어 있다.
최상층의 반도체 칩(39)는, 편면에 복수의 얼라인먼트 마크(도시하지 않음)가 마련된 소자 영역(도시하지 않음)을 구비한다. 최하층의 반도체 칩(36)은, 편면에 복수의 얼라인먼트 마크(도시하지 않음)가 마련된 소자 영역(도시하지 않음)을 구비한다.
또, 도 16에 나타내는 전자 소자(34)에 관하여, 예를 들면 도 19에 나타내는 바와 같이, 반도체 칩(36)과 반도체 칩(37)을 이방 도전성 부재(14)를 통하여 접합하고, 또한 반도체 칩(36)과 반도체 칩(37)의 사이에 투명 절연체(19)를 배치하여, 반도체 칩(36)과 반도체 칩(37)을 전기적으로 접속한 전자 소자(35)로 할 수 있다. 이 경우, 투명 절연체(19)에 의하여, 반도체 칩(36)과 반도체 칩(37)의 접촉 면적이 증가하여, 반도체 칩(36)과 반도체 칩(37)은, 보다 안정적으로 적층된 상태를 유지할 수 있다.
나아가서는, 도 20에 나타내는 전자 소자(38)과 같이, 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 반도체 칩(36)과 반도체 칩(37)과 반도체 칩(39)를 입체적으로 적층하여 접합하고, 또한 전기적으로 접속한 구성으로 할 수 있다. 이 경우, 투명 절연체(19)에 의하여, 각 반도체 칩 간의 접촉 면적이 증가하여, 각 반도체 칩은, 보다 안정적으로 적층된 상태를 유지할 수 있다.
또, 이방 도전성 부재(14)는, 도 21에 나타내는 바와 같이, 반도체 칩의 소자 영역(30) 중 전극(도시하지 않음)이 형성된 전극 영역(31)에만 마련되어 있는 구성이어도 된다. 전극 영역(31)에만 이방 도전성 부재(14)를 마련함으로써, 반도체 칩의 소자 영역(30)의 배선 등에 대한 영향을 억제할 수 있다.
전극 영역(31)에만 이방 도전성 부재(14)를 마련하는 경우, 도 22에 나타내는 전자 소자(35)와 같이, 반도체 칩(36)과 반도체 칩(37)의 사이에 있어서, 이방 도전성 부재(14)가 치우쳐 배치된다. 이 경우, 투명 절연체(19)에 의하여, 반도체 칩(36)과 반도체 칩(37)의 접촉 면적이 증가하고, 이방 도전성 부재(14)가 치우쳐 배치되어도 반도체 칩(36)과 반도체 칩(37)은 안정적으로 적층된 상태를 유지할 수 있다.
도 23에 나타내는 전자 소자(38)과 같이 3개의 반도체 칩(36)과 반도체 칩(37)과 반도체 칩(39)를 이용한 경우에서도, 각 반도체 칩의 사이에 있어서, 이방 도전성 부재(14)가 치우쳐 배치되지만, 상술과 같이 투명 절연체(19)에 의하여, 각 반도체 칩 간의 접촉 면적이 증가하고, 이방 도전성 부재(14)가 치우쳐 배치되어도 각 반도체 칩은 안정적으로 적층된 상태를 유지할 수 있다.
이 경우에서도, 전극 영역(31)에만 이방 도전성 부재(14)를 마련함으로써, 반도체 칩의 소자 영역(30)의 배선 등에 대한 영향을 억제할 수 있다.
또한, 반도체 칩을 접합하는 수는, 특별히 한정되지 않고, 전자 소자의 기능, 및 전자 소자에 요구되는 성능에 따라 적절히 결정된다. 상술과 같이, 적어도 2개의 얼라인먼트 마크(32)에 상당하는 영역에 있어서 광이 투과할 수 있도록 배치한 이방 도전성 부재(14)를 이용함으로써, 위치 맞춤을 하여, 복수의 반도체 칩을 입체적으로 적층하여 접합하고, 이들을 전기적으로 접속할 수 있다. 이로써, 전자 소자의 크기를 작게 할 수 있고, 실장 면적을 작게 할 수 있다. 또, 이방 도전성 부재(14)의 두께를 얇게 함으로써, 반도체 칩 간의 배선 길이를 짧게 할 수 있고, 신호의 지연을 억제하여, 전자 소자의 처리 속도를 향상시킬 수 있다. 반도체 칩 간의 배선 길이를 짧게 함으로써, 소비 전력도 억제할 수 있다.
"소자 영역(30)"이란, 전자 소자로서 기능하기 위한 각종 소자 구성 회로 등이 형성된 영역이다. 소자 영역(30)에는, 예를 들면 플래시 메모리 등과 같은 메모리 회로, 마이크로 프로세서 및 FPGA(field-programmable gate array) 등과 같은 논리 회로가 형성된 영역, 무선 태그 등의 통신 모듈과 배선이 형성된 영역이다. 소자 영역(30)에는, 이 이외에 MEMS(Micro Electro Mechanical Systems)가 형성되어도 된다. "MEMS"란, 예를 들면 센서, 액추에이터 및 안테나 등이다. 센서에는, 예를 들면 가속도, 소리, 광 등의 각종 센서가 포함된다.
상술과 같이, 소자 영역(30)은 소자 구성 회로 등이 형성되어 있고, 반도체 칩을 외부와 전기적으로 접속하기 위하여 전극(도시하지 않음)이 마련되어 있다. 소자 영역(30)은 전극이 형성된 전극 영역(31)(도 21 참조)을 갖는다. 또한, 소자 영역(30)의 전극은, 예를 들면 Cu 포스트이다. "전극 영역(31)"이란, 기본적으로는, 형성된 모든 전극을 포함하는 영역이다. 그러나, 전극이 이산하여 마련되어 있으면, 각 전극이 마련되어 있는 영역도 전극 영역이라고 한다.
반도체 칩(36)은, 소자 영역(30)을 갖는 것이고, 반도체로 구성된다. 반도체 칩(36)은, 예를 들면 소자 영역(30)에 형성된 상술한 메모리 회로, 논리 회로, 통신 모듈 또는 MEMS(Micro Electro Mechanical Systems) 등을 갖는 것이다.
반도체 칩 및 반도체 웨이퍼는, 예를 들면 실리콘으로 구성되지만, 이에 한정되지 않고, 탄화 규소, 저마늄, 갈륨 비소 또는 질화 갈륨 등이어도 된다.
또한, 반도체 칩(36), 반도체 칩(37) 및 반도체 칩(39)는, 상술한 반도체 칩(36)으로 예시한 것으로 할 수 있다. 반도체 칩(36), 반도체 칩(37) 및 반도체 칩(39)의 구성에 대해서는, 전자 소자(35) 및 전자 소자(38)에 있어서 달성하는 기능에 따라 적절히 선택된다. 예를 들면, 도 17, 도 19 및 도 22의 전자 소자(35)에서는, 논리 회로를 갖는 반도체 칩(36)과, 메모리 회로를 갖는 반도체 칩(37)의 조합으로 할 수 있다. 또, 도 18, 도 20 및 도 23의 전자 소자(38)에서는, 반도체 칩(36), 반도체 칩(37) 및 반도체 칩(39)를, 모두 메모리 회로를 갖는 것으로 해도 되고, 또 모두 논리 회로를 갖는 것으로 해도 된다. 또, 전자 소자에 있어서의 반도체 칩의 조합으로서는, 센서, 액추에이터 및 안테나 등과, 메모리 회로와 논리 회로의 조합이어도 된다.
이하, 전자 소자의 제조 방법에 대하여 설명한다.
[전자 소자의 제조 방법]
전자 소자의 제조 방법의 제1 예에 대하여 설명한다.
도 24~도 32는 본 발명의 실시형태의 전자 소자의 제조 방법의 제1 예를 공정 순서로 나타내는 모식도이다. 또, 도 33은 제1 반도체 웨이퍼를 나타내는 모식도이다.
도 24~도 32에 나타내는 전자 소자의 제조 방법의 제1 예에 있어서, 도 1 및 도 2에 나타내는 이방 도전재(10), 도 3~도 6에 나타내는 이방 도전성 부재(14), 도 7 및 도 8에 나타내는 소자 영역(30)과 도 14 및 도 15에 나타내는 전자 소자(34)와 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
전자 소자의 제조 방법의 제1 예는, 칩 온 웨이퍼에 관한 것이다.
먼저, 도 24에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)과, 이방 도전성을 나타내는 영역(15)(도 5 및 도 6 참조)가 정해진 패턴 형상으로 형성되어 있는 이방 도전성 부재(14)가 지지체(12) 위에 마련된 이방 도전재(10)을 준비한다. 그리고, 제1 반도체 웨이퍼(40)의 제1 소자 영역(42)(도 33 참조)에, 이방 도전성 부재(14)를 향하게 하여 이방 도전재(10)을 배치한다.
제1 반도체 웨이퍼(40)은, 도 33에 나타내는 바와 같이, 복수의 제1 소자 영역(42)를 구비한다. 제1 소자 영역(42)는, 각각 복수의 제1 얼라인먼트 마크(44)가 마련되어 있다. 제1 소자 영역(42)는, 상술한 소자 영역(30)과 동일한 구성이다. 제1 얼라인먼트 마크(44)는, 상술한 얼라인먼트 마크(32)와 동일한 구성이다.
이방 도전재(10)에서는, 이방 도전성 부재(14)가, 제1 소자 영역(42)에 맞추어, 예를 들면 도 5 또는 도 6에 나타내는 패턴으로 형성되어 있다. 이방 도전성 부재(14)와 지지체(12)의 사이에 박리층(16)이 있다.
다음으로, 도 25에 나타내는 바와 같이, 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 이방 도전재(10)의 이방 도전성 부재(14)를, 제1 소자 영역(42) 중 적어도 2개의 제1 얼라인먼트 마크(44)에 상당하는 영역에 있어서 광이 투과할 수 있도록, 제1 반도체 웨이퍼(40)의 제1 소자 영역(42)에 접합한다.
다음으로, 도 26에 나타내는 바와 같이, 이방 도전재(10)의 지지체(12)를 제거하여, 이방 도전성 부재(14)만을 제1 반도체 웨이퍼(40)에 접합시킨다. 이 경우, 이방 도전재(10)에, 미리 정해진 온도로 가열하여, 박리층(16)의 박리제(18)의 접착력을 저하시키고, 이방 도전재(10)의 박리층(16)을 기점으로 하여 지지체(12)를 제거한다.
다음으로, 도 27에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)에 대하여, 제1 소자 영역(42)(도 33 참조)마다 개편화하여, 복수의 반도체 칩(46)을 얻는다. 이 경우, 반도체 칩(46)은, 제1 얼라인먼트 마크(44)에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성 부재(14)가 접합되어 있다. 예를 들면, 4개의 제1 얼라인먼트 마크(44)가 모두 노출된 상태에서 이방 도전성 부재(14)가 접합되어 있다. 이 경우, 반도체 칩(46)에서는, 제1 얼라인먼트 마크(44)에 대하여, 촬영 화상 또는 반사상을 얻을 수 있고, 반도체 칩(46)의 외부로부터 제1 얼라인먼트 마크(44)를 식별할 수 있다.
다음으로, 제2 얼라인먼트 마크(54)가 복수 마련된 제2 소자 영역(52)(도 28 참조)를 구비하는 제2 반도체 웨이퍼(50)(도 28 참조)을 준비한다.
그리고, 도 28에 나타내는 바와 같이, 이방 도전성 부재(14)를 제2 반도체 웨이퍼(50)을 향하게 하여 반도체 칩(46)을 배치한다. 다음으로, 반도체 칩(46)의 제1 얼라인먼트 마크(44)와, 제2 얼라인먼트 마크(54)를 이용하여 반도체 칩(46)과 제2 소자 영역(52)의 위치 맞춤을 행한다. 이 경우, 반도체 칩(46)의 이방 도전성 부재(14)와, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)의 사이에, 예를 들면 촬상 장치(60)을 배치시켜, 반도체 칩(46)의 제1 얼라인먼트 마크(44)와, 제2 얼라인먼트 마크(54)를 동시에 촬상한다. 그리고, 제1 얼라인먼트 마크(44)의 화상과, 제2 얼라인먼트 마크(54)의 화상을 바탕으로, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 구하여 위치 맞춤을 행한다.
촬상 장치(60)은, 제1 얼라인먼트 마크(44)와, 제2 얼라인먼트 마크(54)에 대하여 촬영 화상 또는 반사상을, 디지털 화상 데이터를 얻을 수 있으면, 그 구성은 특별히 한정되지 않고, 공지의 촬상 장치를 적절히 이용 가능하다.
반도체 칩(46)과 제2 소자 영역(52)를 위치 맞춤한 후, 도 29에 나타내는 바와 같이, 반도체 칩(46)을 제2 소자 영역(52)에 접촉시켜, 예를 들면 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 수지층(24)(도 2및 도 4 참조)에 의하여 가접착한다. 이것을 모든 반도체 칩(46)에 대하여 행하고, 도 30에 나타내는 바와 같이, 모든 반도체 칩(46)을 제2 소자 영역(52)에 가접착한다.
가접착에 이방 도전성 부재(14)의 수지층(24)를 사용하는 것은 1개의 수단이고, 이하에 나타내는 방법을 이용해도 된다. 예를 들면, 밀봉 수지 등을 디스펜서 등으로 제2 반도체 웨이퍼(50) 상에 공급하여, 반도체 칩(46)을 제2 소자 영역(52)에 가접착해도 되고, 제2 반도체 웨이퍼(50) 상에, 사전에 공급한 절연성 수지 필름(NCF(Non-conductive Film))을 사용하여 반도체 칩(46)을 제2 소자 영역(52)에 가접착해도 된다.
또한, "가접착"이란, 반도체 칩을 얼라인먼트한 상태에서 반도체 웨이퍼 상에 고정하는 것을 말한다.
가접착 시에, 반도체 칩과 반도체 웨이퍼를 검사하여 양품과 불량품을 미리 알 수 있도록 하여, 반도체 칩의 양품만을, 반도체 웨이퍼 내의 양품 부분에 접합함으로써, 제조 로스를 저감시킬 수 있다. 품질 보증된 양품의 반도체 칩을 KGD(Known Good Die)라고 한다.
또한, 가접착할 때에, 가접착 강도가 약하면, 반송 공정 등, 및 접합할 때까지의 공정에서 위치 어긋남이 발생한다.
또, 가접착 프로세스에 있어서의 온도 조건은 특별히 한정되지 않고, 0℃~300℃인 것이 바람직하며, 10℃~200℃인 것이 보다 바람직하고, 상온(23℃)~100℃인 것이 특히 바람직하다.
마찬가지로, 가접착 프로세스에 있어서의 가압 조건은 특별히 한정되지 않고, 10MPa 이하인 것이 바람직하며, 5MPa 이하인 것이 보다 바람직하고, 1MPa 이하인 것이 특히 바람직하다.
다음으로, 도 31에 나타내는 바와 같이, 반도체 칩(46)에 대하여, 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 복수의 반도체 칩(46)을 모두 일괄하여, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)(도 28 참조)에 접합한다. 이 접합을, 본접합이라고도 한다.
본접합에 있어서의 온도 조건은 특별히 한정되지 않고, 가접착의 온도보다 높은 온도인 것이 바람직하며, 구체적으로는, 150℃~350℃인 것이 보다 바람직하고, 200℃~300℃인 것이 특히 바람직하다.
또, 본접합에 있어서의 가압 조건은 특별히 한정되지 않고, 30MPa 이하인 것이 바람직하며, 0.1MPa~20MPa인 것이 보다 바람직하다.
또, 본접합의 시간은 특별히 한정되지 않고, 1초~60분인 것이 바람직하며, 5초~10분인 것이 보다 바람직하다.
상술한 조건에서 본접합을 행함으로써, 수지층이, 반도체 칩(46)의 전극 간에 유동하여, 접합부에 잔존하기 어려워진다.
또한, 본접합은, 상술과 같이 일괄하여 행함으로써, 택타임을 저감시킬 수 있어, 생산성을 높게 할 수 있다.
또한, 복수의 반도체 칩(46)과 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)가 이방 도전성 부재(14)를 통하여 접합된 상태인 것을, 반도체 소자를 포함하는 구조체(62)라고 한다.
반도체 소자를 포함하는 구조체(62)는, 복수의 제1 얼라인먼트 마크가 마련된 제1 소자 영역을 구비하는, 복수의 반도체 칩(46)과, 각각 복수의 제2 얼라인먼트 마크가 마련된, 복수의 제2 소자 영역(52)를 구비하는 제2 반도체 웨이퍼(50)과, 복수의 이방 도전성 부재(14)를 갖는다. 반도체 칩(46)의 제1 소자 영역과, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)는 이방 도전성 부재(14)를 통하여 접합되어 있고, 또한 이방 도전성 부재(14)는 소자 영역 상 중 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 배치되어 있다. 즉, 이방 도전성 부재(14)는, 제1 소자 영역(42) 상 중 적어도 2개의 제1 얼라인먼트 마크(44)에 상당하는 제1 영역 및 제2 소자 영역(52) 상 중 적어도 2개의 제2 얼라인먼트 마크에 상당하는 제2 영역 중, 적어도 한쪽의 영역에 있어서 광이 투과할 수 있도록 배치되어 있다.
다음으로, 도 32에 나타내는 바와 같이, 반도체 칩(46)이 접합된 제2 반도체 웨이퍼(50)을, 제2 소자 영역(52)(도 28 참조)마다, 예를 들면 다이싱에 의하여, 개편화한다. 이로써, 반도체 칩(46)과 반도체 칩(56)이 이방 도전성 부재(14)를 통하여 접합된 전자 소자(64)를 얻을 수 있다.
또한, 개편화에 대해서는, 다이싱에 한정되지 않고, 레이저 스크라이빙을 이용해도 된다.
또, 반도체 칩(46)을 제2 소자 영역(52)에 접합하는 공정에서는, 복수의 반도체 칩(46)을 가접착한 후, 모두 일괄하여 접합했지만, 이에 한정되지 않는다. 예를 들면, 복수의 반도체 칩(46)의 가접착을 생략해도 된다. 또, 복수의 반도체 칩(46)을, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)에 1개씩 접합해도 된다. 이 경우, 일괄로 접합하는 것보다 시간이 걸린다.
제1 반도체 웨이퍼(40), 반도체 칩(46) 및 제2 반도체 웨이퍼(50), 전자 소자(64)의 반송 및 피킹 등과, 가열 처리 및 가압 처리에 대해서는, 공지의 반도체 제조 장치를 이용함으로써 실현할 수 있다.
상술과 같이, 이방 도전성 부재(14)를, 제1 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 패턴 형상으로 형성함으로써, 제1 얼라인먼트 마크(44)와, 제2 얼라인먼트 마크(54)를 이용하여, 반도체 칩(46)과 제2 소자 영역(52)의 위치 맞춤을 행할 수 있다. 이와 같이, 칩 온 웨이퍼에 적합하다. 또한, 반도체 칩(46)을 제2 소자 영역(52) 위에 배치했을 때에, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 동일한 타이밍에서 얻을 수 있기 때문에, 반도체 칩(46)과 제2 소자 영역(52)의 위치 정밀도를 높게 할 수 있다. 나아가서는, 제1 얼라인먼트 마크(44)의 위치 정보와 제2 얼라인먼트 마크(54)의 위치 정보를 동일한 타이밍에서 얻을 수 있기 때문에, 반도체 칩(46)과 제2 소자 영역(52)의 접합을 빠르게 할 수 있고, 택타임이 단축되어, 전자 소자의 생산성을 높게 할 수 있다.
또한, 위치 맞춤 시, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 얻을 수 있으면 되고, 이방 도전성 부재(14)는 제1 얼라인먼트 마크(44)를 식별할 수 있도록 마련되어 있으면 된다. 이로 인하여, 반도체 칩(46)을 제2 소자 영역(52)에 접합한 후에는, 제2 소자 영역(52)의 제2 얼라인먼트 마크(54)에 상당하는 영역에 있어서 광이 투과할 수 없도록 이방 도전성 부재(14)가 배치되어도 된다.
전자 소자의 제조 방법의 제2 예에 대하여 설명한다.
도 34~도 36은 본 발명의 실시형태의 전자 소자의 제조 방법의 제2 예를 공정 순서로 나타내는 모식도이다.
도 34~도 36에 나타내는 전자 소자의 제조 방법의 제2 예에 있어서, 도 24~도 32 및 도 33과 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
전자 소자의 제조 방법의 제2 예는, 3층 구조의 전자 소자의 제조에 관한 것이다. 제2 예에서는, 다층 구조의 예로서, 3층 구조를 설명하고 있고, 3층 구조에 한정되지 않는다.
상술한 도 34에 나타내는 바와 같이, 복수의 반도체 칩(46)을 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)(도 28 참조)에 접합한 상태인 것을 이용한다. 이 경우, 반도체 칩(46)은, 상술한 반도체 칩(37)과 동일한 구성이고, 상술한 반도체 칩(46)의 구성에 더하여, 추가로 이면(46b)에 복수의 얼라인먼트 마크(도시하지 않음)와 전극(도시하지 않음)이 마련되어 있다. 예를 들면, 반도체 칩(46)에는, 이면(46b)의 전극(도시하지 않음)과 표면(46a)의 전극(도시하지 않음)을 연결하는, 도전재가 충전된 스루 홀(도시하지 않음)이 마련되어 있다. 이면(46b)의 전극과 표면(46a)의 전극은, 도전재가 충전된 스루 홀에서 전기적으로 도통된다. 반도체 칩(46)의 표면(46a)가 한쪽의 면이고, 이면(46b)가 다른 쪽의 면이다.
복수의 반도체 칩(46)을 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)(도 28 참조)에 접합하는 공정이 제1 공정에 상당한다.
도 34에 나타내는 구성은, 반도체 칩(46)의 이면(46b)에 복수의 얼라인먼트 마크(도시하지 않음)와 전극(도시하지 않음)이 마련되어 있는 점 이외에, 도 31에 나타내는 구성과 동일하다. 도 34에 나타내는 구성은, 도 31과 동일하게 하여 제작된다.
제2 예에서는, 도 34에 나타내는 바와 같이 제2 반도체 웨이퍼(50)에 접합된 각 반도체 칩(46)에 대하여, 추가로 반도체 칩(47)을 접합한다. 이 경우, 상술한 설명과 같이, 도 28에 나타내는 바와 같이 하여, 반도체 칩(46)의 얼라인먼트 마크의 위치 정보와 반도체 칩(47)의 얼라인먼트 마크의 위치 정보를 이용한 위치 맞춤을 행하고, 반도체 칩(47)을 반도체 칩(46)에 접합하여, 반도체 칩(46)의 이면(46b)의 전극과, 반도체 칩(47)의 이방 도전성 부재(14)를 전기적으로 접속한다. 그리고, 도 35에 나타내는 바와 같이, 모든 반도체 칩(46)에, 반도체 칩(47)을 접합한다. 반도체 칩(47)을 반도체 칩(46)에 접합하는 공정이 제2 공정에 상당한다.
반도체 칩(47)의 접합 방법은, 특별히 한정되지 않고, 복수의 반도체 칩(47)을 가접착한 후, 모두 일괄하여 접합해도 되고, 복수의 반도체 칩(46)을, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)에 1개씩 접합해도 된다.
또한, 반도체 칩(47)은, 도 27에 나타내는 반도체 칩(46)과 마찬가지로, 제1 반도체 웨이퍼(40)을 제1 소자 영역(42)마다 개편화하여 얻을 수 있다.
다음으로, 도 36에 나타내는 바와 같이, 2개의 반도체 칩(46 및 47)이 접합되어 적층된 제2 반도체 웨이퍼(50)을, 제2 소자 영역(52)(도 28 참조)마다, 예를 들면 다이싱에 의하여, 개편화한다. 이로써, 2개의 반도체 칩(46 및 47)과 반도체 칩(56)이 이방 도전성 부재(14)를 통하여 접합된, 3층 구조의 전자 소자(65)를 얻을 수 있다. 반도체 칩(46)이 중간의 반도체 칩에 상당하고, 반도체 칩(47)이 최상층의 반도체 칩에 상당한다.
반도체 칩(47) 위에, 다른 반도체 칩을, 반도체 칩(47)과 동일한 방법으로 접합하여, 4층 이상의 전자 소자로 해도 된다. 이 경우, 다른 반도체 칩이 최상층의 반도체 칩이 된다. 반도체 칩(47)이 중간의 반도체 칩이 되고, 최상층의 반도체 칩과 전기적으로 접속하기 위하여, 상술한 반도체 칩(37)과 동일한 구성으로 하여, 이면의 전극과 표면의 전극(도시하지 않음)과 전기적으로 도통되어 있는 구성으로 한다. 상술한 반도체 칩(46)과 반도체 칩(47)은, 중간의 반도체 칩에 상당한다.
또한, 반도체 칩(46)과 반도체 칩(47)과 다른 반도체 칩은 동일한 구성이어도 되고, 기능 등이 상이한 다른 구성인 것이어도 된다. 또, 반도체 칩(46)과 반도체 칩(47)에 관하여, 이방 도전성 부재(14)를, 상술과 같이 전극(도시하지 않음)이 형성된 전극 영역(31)(도 21 참조)에만 마련하도록 해도 된다.
반도체 칩(46)을 제2 반도체 웨이퍼(50)에 접합하는 공정과, 반도체 칩(46)에 반도체 칩(47)을 접합하는 공정의 사이에, 중간의 반도체 칩에 상당하는 반도체 칩(46)을 반복하여 접합하여 적층하는 공정을 마련함으로써, 4층 이상의 다층 구조의 전자 소자를 얻을 수 있다.
이 경우, 중간의 반도체 칩의 다른 쪽의 면의 얼라인먼트 마크와, 중간의 반도체 칩의 한쪽의 면의 얼라인먼트 마크를 이용하여 2개의 중간의 반도체 칩의 위치 맞춤을 행하고, 이방 도전성 부재를 통하여 중간의 반도체 칩끼리를 접합하는 접합 공정에 의하여, 상술한 반복의 접합이 이루어진다. 접합 공정을 적어도 1회 행함으로써, 4층 이상의 다층 구조의 전자 소자를 얻을 수 있다.
또, 복수의 얼라인먼트 마크와 전극을 구비하고, 적어도 2개의 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 복수의 소자 영역을 한쪽의 면에 구비하며, 다른 쪽의 면에 복수의 얼라인먼트 마크와 전극을 구비하고, 한쪽의 면의 전극과 다른 쪽의 면의 전극는 전기적으로 도통된 반도체 웨이퍼에 대하여, 소자 영역마다 개편화하여, 반도체 웨이퍼와 최상층의 반도체 칩의 사이에 있는 중간의 반도체 칩을 얻는 공정을 가져도 된다.
전자 소자의 제조 방법의 제3 예에 대하여 설명한다.
도 37~도 43은 본 발명의 실시형태의 전자 소자의 제조 방법의 제3 예를 공정 순서로 나타내는 모식도이다.
도 37~도 43에 나타내는 전자 소자의 제조 방법의 제3 예에 있어서, 도 24~도 32 및 도 33과 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
전자 소자의 제조 방법의 제3 예는, 칩 온 웨이퍼에 관한 것이다.
먼저, 도 37에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)과, 이방 도전성을 나타내는 영역(15)(도 5 및 도 6 참조)가 정해진 패턴 형상으로 형성되어 있는 이방 도전성 부재(14)가 지지체(12) 위에 마련된 이방 도전재(10a)를 준비한다.
이방 도전재(10a)는, 이방 도전성 부재(14)가 마련된 이외의 영역, 즉 이방 도전성 부재(14)의 사이에 투명 절연체(19)가 마련된 것 이외에는, 상술한 도 24에 나타내는 이방 도전재(10)과 동일한 구성이기 때문에 상세한 설명은 생략한다. 또한, 도시는 하지 않지만, 투명 절연체(19)를 이방 도전성 부재(14)가 마련된 이외의 영역에 충전하는 공정을 갖는다. 투명 절연체(19)는, 예를 들면 상술한 도 11 및 도 12에 나타내는 바와 같이 하여 이방 도전성 부재(14)가 마련된 이외의 영역에 충전된다.
다음으로, 도 38에 나타내는 바와 같이, 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 이방 도전재(10a)의 이방 도전성 부재(14)를, 제1 소자 영역(42)(도 33 참조) 중 적어도 2개의 제1 얼라인먼트 마크(44)(도 33 참조)에 상당하는 영역에 투명 절연체(19)가 배치되며, 제1 얼라인먼트 마크(44)를 인식할 수 있도록, 제1 반도체 웨이퍼(40)의 제1 소자 영역(42)에 접합한다.
다음으로, 도 39에 나타내는 바와 같이, 이방 도전재(10a)의 지지체(12)를 제거하여, 이방 도전성 부재(14)와 투명 절연체(19)를 제1 반도체 웨이퍼(40)에 접합시킨다. 이 경우, 이방 도전재(10a)를, 미리 정해진 온도로 가열하여, 박리층(16)의 박리제(18)의 접착력을 저하시키고, 이방 도전재(10a)의 박리층(16)을 기점으로 하여 지지체(12)를 제거한다.
다음으로, 제1 반도체 웨이퍼(40)에 대하여, 도 40에 나타내는 바와 같이, 제1 소자 영역(42)(도 33 참조)마다 개편화하여, 복수의 반도체 칩(46)을 얻는다. 반도체 칩(46)에서는, 제1 얼라인먼트 마크(44)에 상당하는 영역에, 상술과 같이 투명 절연체(19)가 마련되어 있다. 예를 들면, 4개의 제1 얼라인먼트 마크(44) 위에 투명 절연체(19)가 마련되어 있다. 이 경우, 반도체 칩(46)에서는, 제1 얼라인먼트 마크(44)에 대하여, 촬영 화상 또는 반사상을 얻을 수 있고, 반도체 칩(46)의 외부로부터 제1 얼라인먼트 마크(44)(도 33 참조)를 식별할 수 있다.
다음으로, 제2 얼라인먼트 마크(54)(도 28 참조)가 복수 마련된 제2 소자 영역(52)(도 28 참조)를 구비하는 제2 반도체 웨이퍼(50)(도 28 참조)을 준비한다.
그리고, 도 41에 나타내는 바와 같이, 이방 도전성 부재(14)를 제2 반도체 웨이퍼(50)을 향하게 하여 반도체 칩(46)을 배치한다. 이 경우, 상술한 설명과 같이, 도 28에 나타내는 바와 같이 하여, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 구하고, 반도체 칩(46)과 제2 소자 영역(52)의 위치 맞춤을 행한다.
반도체 칩(46)과 제2 소자 영역(52)(도 28 참조)를 위치 맞춤한 후, 상술과 같이, 반도체 칩(46)을 제2 소자 영역(52)에 접촉시켜, 예를 들면 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 수지층(24)(도 2 및 도 4 참조)에 의하여 가접착한다. 이것을 모든 반도체 칩(46)에 대하여 행하고, 상술과 같이, 모든 반도체 칩(46)을 제2 소자 영역(52)에 가접착한다.
다음으로, 반도체 칩(46)에 대하여, 상술과 같이, 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 도 42에 나타내는 바와 같이, 복수의 반도체 칩(46)을 모두 일괄하여, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)(도 28 참조)에 접합한다. 이 접합을, 본접합이라고도 한다. 본접합에 있어서의 온도 조건은, 상술과 같다. 본접합을, 상술과 같이 일괄하여 행함으로써, 택타임을 저감시킬 수 있어, 생산성을 높게 할 수 있다.
또한, 도 42에 나타내는 복수의 반도체 칩(46)과 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)가 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 접합된 상태인 것도, 반도체 소자를 포함하는 구조체(62)라고 한다.
반도체 소자를 포함하는 구조체(62)는, 복수의 제1 얼라인먼트 마크가 마련된 제1 소자 영역을 구비하는, 복수의 반도체 칩(46)과, 각각 복수의 제2 얼라인먼트 마크가 마련된, 복수의 제2 소자 영역(52)를 구비하는 제2 반도체 웨이퍼(50)과, 복수의 이방 도전성 부재(14)와, 복수의 이방 도전성 부재(14)의 사이에 마련된 투명 절연체(19)를 갖는다. 반도체 칩(46)의 제1 소자 영역과, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)는 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 접합되어 있고, 또한 투명 절연체(19)가 소자 영역 상 중 적어도 2개의 얼라인먼트 마크에 상당하는 영역 상에 배치되어 있다. 즉, 투명 절연체(19)가, 제1 소자 영역(42) 상 중 적어도 2개의 제1 얼라인먼트 마크(44)에 상당하는 제1 영역 및 제2 소자 영역(52) 상 중 적어도 2개의 제2 얼라인먼트 마크(54)에 상당하는 제2 영역 중, 적어도 한쪽의 영역에 있어서 광이 투과할 수 있도록 배치되어 있다.
다음으로, 도 43에 나타내는 바와 같이, 반도체 칩(46)이 접합된 제2 반도체 웨이퍼(50)을, 제2 소자 영역(52)(도 28 참조)마다, 예를 들면 다이싱에 의하여, 개편화한다. 이로써, 반도체 칩(46)과 반도체 칩(56)이 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 접합된 전자 소자(64)를 얻을 수 있다. 반도체 칩(56)에 관하여, 이방 도전성 부재(14)를, 상술과 같이 전극(도시하지 않음)이 형성된 전극 영역(31)(도 21 참조)에만 마련하도록 해도 된다.
또한, 개편화에 대해서는, 상술한 도 32를 이용하여 설명한 바와 같기 때문에, 상세한 설명은 생략한다.
또, 반도체 칩(46)을 제2 소자 영역(52)에 접합하는 공정에서는, 복수의 반도체 칩(46)을 가접착한 후, 모두 일괄하여 접합하는 것에 한정되지 않고, 예를 들면 복수의 반도체 칩(46)의 가접착을 생략해도 된다. 나아가서는, 복수의 반도체 칩(46)을, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)에 1개씩 접합해도 된다.
상술과 같이, 투명 절연체(19)를 마련함으로써, 제1 얼라인먼트 마크(44)와, 제2 얼라인먼트 마크(54)를 이용하여, 반도체 칩(46)과 제2 소자 영역(52)의 위치 맞춤을 행할 수 있어, 칩 온 웨이퍼에 적합하다. 또한, 반도체 칩(46)을 제2 소자 영역(52) 위에 배치했을 때에, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 동일한 타이밍에서 얻을 수 있기 때문에, 반도체 칩(46)과 제2 소자 영역(52)의 위치 정밀도를 높게 할 수 있다. 나아가서는, 제1 얼라인먼트 마크(44)의 위치 정보와 제2 얼라인먼트 마크(54)의 위치 정보를 동일한 타이밍에서 얻을 수 있기 때문에, 반도체 칩(46)과 제2 소자 영역(52)의 접합을 빠르게 할 수 있고, 택타임이 단축되어, 전자 소자의 생산성을 높게 할 수 있다.
또한, 위치 맞춤 시, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 얻을 수 있으면 되고, 투명 절연체(19)는 제1 얼라인먼트 마크(44)를 식별할 수 있도록 마련되어 있으면 된다.
전자 소자의 제조 방법의 제4 예에 대하여 설명한다.
도 44~도 46은 본 발명의 실시형태의 전자 소자의 제조 방법의 제4 예를 공정 순서로 나타내는 모식도이다.
도 44~도 46에 나타내는 전자 소자의 제조 방법의 제4 예에 있어서, 도 34~도 43과 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
전자 소자의 제조 방법의 제4 예는, 도 9에 나타내는 이방 도전재(10a)를 이용한 3층 구조의 전자 소자의 제조에 관한 것이다. 제4 예에서는, 다층 구조의 예로서 3층 구조를 설명하고 있고, 3층 구조에 한정되지 않는다.
상술한 도 42에 나타내는 바와 같이, 복수의 반도체 칩(46)을 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)(도 28 참조)에 접합한 상태인 것을 이용한다. 이 경우, 반도체 칩(46)은, 상술한 반도체 칩(37)과 동일한 구성이고, 구성은 상술한 설명과 같다.
도 44에 나타내는 구성은, 반도체 칩(46)의 이면(46b)에 복수의 얼라인먼트 마크(도시하지 않음)와 전극(도시하지 않음)이 마련되어 있는 점 이외에, 도 42에 나타내는 구성과 동일하다. 도 44에 나타내는 구성은, 도 42와 동일하게 하여 제작된다.
제4 예에서는, 도 44에 나타내는 바와 같이 제2 반도체 웨이퍼(50)에 접합된 각 반도체 칩(46)에 대하여, 추가로 반도체 칩(47)을 접합한다. 이 경우, 상술한 설명과 같이, 도 28에 나타내는 바와 같이 하여, 반도체 칩(46)의 얼라인먼트 마크의 위치 정보와 반도체 칩(47)의 얼라인먼트 마크의 위치 정보를 이용한 위치 맞춤을 행하고, 반도체 칩(46)과 반도체 칩(47)을 접합하여, 반도체 칩(46)의 이면(46b)의 전극과 반도체 칩(47)의 이방 도전성 부재(14)를 전기적으로 접속한다. 그리고, 도 45에 나타내는 바와 같이, 모든 반도체 칩(46)에, 반도체 칩(47)을 접합한다.
반도체 칩(47)의 접합 방법은, 특별히 한정되지 않고, 복수의 반도체 칩(47)을 가접착한 후, 모두 일괄하여 접합해도 되며, 복수의 반도체 칩(46)을, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)에 1개씩 접합해도 된다.
또한, 반도체 칩(47)은, 도 27에 나타내는 반도체 칩(46)과 동일하게, 제1 반도체 웨이퍼(40)을 제1 소자 영역(42)마다 개편화하여 얻을 수 있다.
다음으로, 도 46에 나타내는 바와 같이, 2개의 반도체 칩(46 및 47)이 접합되어 적층된 제2 반도체 웨이퍼(50)을, 제2 소자 영역(52)(도 28 참조)마다, 예를 들면 다이싱에 의하여, 개편화한다. 이로써, 2개의 반도체 칩(46 및 47)과 반도체 칩(56)이 이방 도전성 부재(14)를 통하여 접합된, 3층 구조의 전자 소자(65)를 얻을 수 있다.
반도체 칩(47) 위에, 다른 반도체 칩을, 반도체 칩(47)과 동일한 방법으로 접합하여, 4층 이상의 전자 소자로 해도 된다. 이 경우, 다른 반도체 칩은, 반도체 칩(47) 및 최상층의 반도체 칩과 전기적으로 접속하기 위하여, 상술한 반도체 칩(37)과 동일한 구성으로 하여, 이면의 전극과 표면의 전극(도시하지 않음)과 전기적으로 도통되어 있는 구성이다. 상술한 반도체 칩(46)과 반도체 칩(47)과 다른 반도체 칩은, 중간의 반도체 칩에 상당한다.
또한, 상술과 같이, 반도체 칩(46)과 반도체 칩(47)은 동일한 구성이어도 되고, 기능 등이 상이한 다른 구성인 것이어도 된다. 또, 반도체 칩(46)과 반도체 칩(47)에 관하여, 이방 도전성 부재(14)를, 상술과 같이 전극(도시하지 않음)이 형성된 전극 영역(31)(도 21 참조)에만 마련하도록 해도 된다.
제4 예에서도, 반도체 칩(46)을 제2 반도체 웨이퍼(50)에 접합하는 공정과, 반도체 칩(46)에 반도체 칩(47)을 접합하는 공정의 사이에, 중간의 반도체 칩에 상당하는 반도체 칩(46)을 반복하여 접합하여 적층하는 공정을 마련함으로써, 4층 이상의 다층 구조의 전자 소자를 얻을 수 있다.
이 경우, 중간의 반도체 칩의 다른 쪽의 면의 얼라인먼트 마크와, 중간의 반도체 칩의 한쪽의 면의 얼라인먼트 마크를 이용하여 2개의 중간의 반도체 칩의 위치 맞춤을 행하고, 이방 도전성 부재를 통하여 중간의 반도체 칩끼리를 접합하는 접합 공정에 의하여, 상술한 반복의 접합이 이루어진다. 접합 공정을 적어도 1회 행함으로써, 4층 이상의 다층 구조의 전자 소자를 얻을 수 있다.
전자 소자의 제조 방법의 제5 예에 대하여 설명한다.
도 47~도 52는 본 발명의 실시형태의 전자 소자의 제조 방법의 제5 예를 공정 순서로 나타내는 모식도이다.
도 47~도 52에 나타내는 전자 소자의 제조 방법의 제5 예에 있어서, 도 24~도 32 및 도 33과 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
전자 소자의 제조 방법의 제5 예는, 칩 온 웨이퍼에 관한 것이다.
전자 소자의 제조 방법의 제5 예는, 상술한 전자 소자의 제조 방법의 제1 예에 비교하여, 이방 도전성 부재(14)가 제2 반도체 웨이퍼(50)에 접합되어 있고, 이방 도전성 부재(14)가 접합된 제2 반도체 웨이퍼(50)과 반도체 칩(46)을 접합하는 점이 다르며, 그 이외의 공정은, 상술한 전자 소자의 제조 방법의 제1 예와 동일하다.
전자 소자의 제조 방법의 제5 예에서는, 먼저 복수의 제2 소자 영역(52)(도 28 참조)를 구비하는 제2 반도체 웨이퍼(50)을 준비한다. 제2 소자 영역(52)(도 28 참조)에는, 각 모서리에 제2 얼라인먼트 마크(54)(도 28 참조)가 마련되어 있고, 합계 4개의 제2 얼라인먼트 마크(54)가 마련되어 있다.
이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 이방 도전성 부재(14)가 지지체(12) 위에 마련된 이방 도전재(10)을 준비한다. 이 경우, 이방 도전재(10)에서는, 이방 도전성 부재(14)가, 제2 소자 영역(52)에 맞추어, 예를 들면 도 5 또는 도 6에 나타내는 패턴으로 형성되어 있다. 이방 도전성 부재(14)와 지지체(12)의 사이에 박리층(16)이 있다.
그리고, 도 47에 나타내는 바와 같이, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)에, 이방 도전성 부재(14)를 향하게 하여 이방 도전재(10)을 배치한다.
다음으로, 도 48에 나타내는 바와 같이, 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 이방 도전재(10)의 이방 도전성 부재(14)를, 제2 소자 영역(52) 중 적어도 2개의 제2 얼라인먼트 마크(54)에 상당하는 영역에 있어서 광이 투과할 수 있도록, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)에 접합한다.
다음으로, 도 49에 나타내는 바와 같이, 이방 도전재(10)의 지지체(12)를 제거하여, 이방 도전성 부재(14)만을 제2 반도체 웨이퍼(50)에 접합시킨다.
이방 도전성 부재(14)는 제2 소자 영역(52)에 제2 얼라인먼트 마크(54)에 상당하는 영역에 있어서 광이 투과할 수 있도록 접합되어 배치되어 있다. 이 경우, 제2 얼라인먼트 마크(54)에 대하여, 촬영 화상 또는 반사상을 얻을 수 있고, 제2 반도체 웨이퍼(50)의 외부로부터 제2 얼라인먼트 마크(54)를 식별할 수 있다. 또한, 지지체(12)를 제거하는 방법은, 상술한 전자 소자의 제조 방법의 제1 예와 동일하다.
다음으로, 복수의 제1 얼라인먼트 마크(44)가 마련된 제1 소자 영역(42)를 구비하는, 복수의 반도체 칩(46)을 준비한다.
다음으로, 도 50에 나타내는 바와 같이, 반도체 칩(46)을, 이방 도전성 부재(14)를 향하게 하여 배치한다. 다음으로, 반도체 칩(46)의 제1 얼라인먼트 마크(44)와, 제2 얼라인먼트 마크(54)를 이용하여 반도체 칩(46)과 제2 소자 영역(52)의 위치 맞춤을 행한다. 이 경우, 반도체 칩(46)과, 제2 반도체 웨이퍼(50)의 제2 소자 영역(52)의 이방 도전성 부재(14)의 사이에, 예를 들면 촬상 장치(60)(도 28 참조)을 배치시켜, 반도체 칩(46)의 제1 얼라인먼트 마크(44)와, 제2 얼라인먼트 마크(54)를 동시에 촬상한다. 그리고, 제1 얼라인먼트 마크(44)의 화상과, 제2 얼라인먼트 마크(54)의 화상을 바탕으로, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 구하여 위치 맞춤을 행한다.
다음으로, 위치 맞춤한 후, 도 51에 나타내는 바와 같이, 반도체 칩(46)을 제2 소자 영역(52)의 이방 도전성 부재(14)에, 예를 들면 접착제 등을 이용하여 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 가접착한다. 이것을 모든 반도체 칩(46)에 대하여 행하여, 도 52에 나타내는 바와 같이, 모든 반도체 칩(46)을 제2 소자 영역(52)에 가접착한다.
이 이후의 공정은, 상술한 전자 소자의 제조 방법의 제1 예와 동일하다. 이 경우, 도 31에 나타내는 바와 같이, 반도체 칩(46)에 대하여, 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 복수의 반도체 칩(46)을 모두 일괄하여 제2 소자 영역(52)(도 28 참조)에 접합한다. 이로써, 상술한 반도체 소자를 포함하는 구조체(62)를 얻을 수 있다.
다음으로, 도 32에 나타내는 바와 같이, 반도체 칩(46)이 접합된 제2 반도체 웨이퍼(50)을, 제2 소자 영역(52)(도 28 참조)마다, 예를 들면 다이싱 또는 레이저 스크라이빙에 의하여, 개편화한다. 이로써, 반도체 칩(46)과 반도체 칩(56)이 이방 도전성 부재(14)를 통하여 접합된 전자 소자(64)를 얻을 수 있다. 반도체 칩(56)은, 제2 소자 영역(52)(도 28 참조)를 구비하는 제2 반도체 웨이퍼(50)을 절단하여 얻어지는 것이고, 반도체 칩(56)은 제2 소자 영역(52)(도 28 참조)를 구비한다.
전자 소자의 제조 방법의 제5 예에서도, 전자 소자의 제조 방법의 제1 예와 마찬가지로, 반도체 칩(46)과 제2 소자 영역(52)의 위치 정밀도를 높게 할 수 있다. 나아가서는, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 동일한 타이밍에서 얻을 수 있기 때문에, 반도체 칩(46)과 제2 소자 영역(52)의 접합을 빠르게 할 수 있고, 택타임이 단축되어, 전자 소자(64)의 생산성을 높게 할 수 있다.
또한, 위치 맞춤 시, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 얻을 수 있으면 되고, 이방 도전성 부재(14)는 제2 얼라인먼트 마크(54)를 식별할 수 있도록 마련되어 있으면 된다. 이로 인하여, 반도체 칩(46)을 제2 소자 영역(52)에 접합한 후에는, 제1 소자 영역(42)의 제1 얼라인먼트 마크(44)에 상당하는 영역에 있어서 광이 투과할 수 없도록 이방 도전성 부재(14)가 배치되어도 된다.
상술한 제1 소자 영역(42) 및 제2 소자 영역(52)는, 상술한 소자 영역(30)과 동일한 구성이다. 반도체 칩(46) 및 반도체 칩(56)은, 상술한 반도체 칩(36)에서 예시한 것으로 할 수 있다. 반도체 칩(46) 및 반도체 칩(56)의 조합은, 특별히 한정되지 않고, 전자 소자(64)의 기능, 및 전자 소자(64)에 요구되는 성능에 따라 적절히 결정된다.
제5 예에 있어서도, 상술한 제2 예와 같이, 반도체 칩(46) 위에 반도체 칩(47)을 접합하여 적층한 3층 구조의 전자 소자로 해도 되고, 나아가서는, 반도체 칩(46)을 반복하여 접합하여 적층함으로써, 4층 이상의 다층 구조의 전자 소자로 해도 된다.
전자 소자의 제조 방법의 제6 예에 대하여 설명한다.
도 53~도 58은 본 발명의 실시형태의 전자 소자의 제조 방법의 제6 예를 공정 순서로 나타내는 모식도이다.
도 53~도 58에 나타내는 전자 소자의 제조 방법의 제6 예에 있어서, 도 24~도 32 및 도 33과 도 37~도 39와 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
전자 소자의 제조 방법의 제6 예에서는, 도 53~도 55에 나타내는 공정은, 상술한 도 37~도 39에 나타내는 공정과 동일하기 때문에, 그 상세한 설명은 생략하고, 도 56부터 설명한다.
도 56에는, 이방 도전재(10a)의 지지체(12)가 제거되고, 이방 도전성 부재(14)와 투명 절연체(19)가 접합된 제1 반도체 웨이퍼(40)을 나타낸다.
제6 예에서는, 제2 얼라인먼트 마크(54)(도 28 참조)가 복수 마련된 제2 소자 영역(52)(도 28 참조)를 구비하는 제2 반도체 웨이퍼(50)에 대하여, 제2 소자 영역(52)(도 28 참조)마다 절단하여, 반도체 칩(56)을 얻는다. 반도체 칩(56)은, 제2 얼라인먼트 마크(54)가 복수 마련된 제2 소자 영역(52)(도 28 참조)를 갖는다.
도 56에 나타내는 바와 같이, 이방 도전성 부재(14)를 제1 반도체 웨이퍼(40)을 향하게 하여 반도체 칩(56)을 배치한다. 이 경우, 상술한 설명과 같이, 도 28에 나타내는 바와 같이 하여, 제1 얼라인먼트 마크(44)의 위치 정보와, 제2 얼라인먼트 마크(54)의 위치 정보를 구하고, 반도체 칩(56)과 제1 소자 영역(42)의 위치 맞춤을 행한다.
반도체 칩(56)과 제1 소자 영역(42)를 위치 맞춤한 후, 상술과 같이, 반도체 칩(56)을 제1 소자 영역(42)에 접촉시켜, 예를 들면 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 수지층(24)(도 2 및 도 4 참조)에 의하여 가접착한다. 이것을 모든 반도체 칩(56)에 대하여 행하고, 상술과 같이, 모든 반도체 칩(56)을 제1 소자 영역(42)에 가접착한다.
다음으로, 반도체 칩(56)에 대하여, 상술과 같이, 미리 정해진 압력을 가하여, 미리 정해진 온도로 가열하고, 미리 정해진 시간 유지하여, 도 57에 나타내는 바와 같이, 복수의 반도체 칩(56)을 모두 일괄하여, 제1 반도체 웨이퍼(40)의 제1 소자 영역(42)(도 33 참조)에 접합한다. 이 접합을, 본접합이라고도 한다. 본접합에 있어서의 온도 조건은, 상술과 같다. 본접합을, 상술과 같이 일괄하여 행함으로써, 택타임을 저감시킬 수 있어, 생산성을 높게 할 수 있다.
다음으로, 도 58에 나타내는 바와 같이, 반도체 칩(56)이 접합된 제1 반도체 웨이퍼(40)을, 제1 소자 영역(42)(도 33 참조)마다, 예를 들면 다이싱에 의하여, 개편화한다. 이로써, 반도체 칩(46)과 반도체 칩(56)이 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 접합된 전자 소자(64)를 얻을 수 있다.
또한, 개편화에 대해서는, 상술한 도 32를 이용하여 설명한 바와 같기 때문에, 상세한 설명은 생략한다.
또, 반도체 칩(56)을 제1 소자 영역(42)에 접합하는 공정에서는, 복수의 반도체 칩(56)을 가접착한 후, 모두 일괄하여 접합하는 것에 한정되지 않고, 예를 들면 복수의 반도체 칩(56)의 가접착을 생략해도 된다. 또, 복수의 반도체 칩(56)을, 제1 반도체 웨이퍼(40)의 제1 소자 영역(42)에 1개씩 접합해도 된다.
전자 소자의 제조 방법의 제7 예에 대하여 설명한다.
도 59~도 60은 본 발명의 실시형태의 전자 소자의 제조 방법의 제7 예를 공정 순서로 나타내는 모식도이다.
도 59~도 60에 나타내는 전자 소자의 제조 방법의 제7 예에 있어서, 도 53~도 58과 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
전자 소자의 제조 방법의 제7 예는, 도 9에 나타내는 이방 도전재(10a)를 웨이퍼 온 웨이퍼에 적용한 예이다.
전자 소자의 제조 방법의 제7 예는, 제6 예와 동일하게, 이방 도전재(10a)의 지지체(12)가 제거되어, 이방 도전성 부재(14)와 투명 절연체(19)가 접합된 제1 반도체 웨이퍼(40)(도 56 참조)을 이용한다.
제2 얼라인먼트 마크(54)가 복수 마련된 제2 소자 영역(52)(도 28 참조)를 구비하는 제2 반도체 웨이퍼(50)(도 28 참조)을 준비한다.
도 59에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)에 대하여, 제2 반도체 웨이퍼(50)의 위치 맞춤을 행하고, 도 59에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)을 접합한다. 이 경우, 제1 소자 영역(42)(도 33 참조)와 제2 소자 영역(52)(도 28 참조)는 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 적층되어 있다.
제1 반도체 웨이퍼(40)은, 투명 절연체(19)가, 제1 얼라인먼트 마크(44) 위에 마련되어 있고, 이방 도전성 부재(14)가 있어도, 웨이퍼 상태에서 얼라인먼트 마크(32)를 인식할 수 있기 때문에, 웨이퍼 상태에서 위치 맞춤이 가능하다.
제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)의 접합은, 가접착한 후에 본접합해도 되며, 가접착을 생략하고, 본접합만이어도 된다.
다음으로, 도 60에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)이 접합된 상태에서, 제1 소자 영역(42)(도 33 참조)와 제2 소자 영역(52)(도 28 참조)마다, 예를 들면 다이싱에 의하여, 개편화한다. 이로써, 반도체 칩(46)과 반도체 칩(56)이 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 접합된 전자 소자(64)를 얻을 수 있다. 이와 같이, 웨이퍼 온 웨이퍼에도 적합하다.
또한, 개편화에 대해서는, 상술한 도 32를 이용하여 설명한 바와 같기 때문에, 상세한 설명은 생략한다.
또, 도 60에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)이 접합된 상태에서, 제1 반도체 웨이퍼(40) 및 제2 반도체 웨이퍼(50) 중, 얇게 할 필요가 있는 반도체 웨이퍼가 있으면, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 등에 의하여, 얇게 할 수 있다.
또, 제1 반도체 웨이퍼(40) 및 제2 반도체 웨이퍼(50)에 관하여, 이방 도전성 부재(14)를, 상술과 같이 전극(도시하지 않음)이 형성된 전극 영역(31)(도 21 참조)에만 마련하도록 해도 된다.
전자 소자의 제조 방법의 제8 예에 대하여 설명한다.
도 61~도 63은 본 발명의 실시형태의 전자 소자의 제조 방법의 제8 예를 공정 순서로 나타내는 모식도이다. 도 64는, 제3 반도체 웨이퍼를 나타내는 모식도이다.
도 61~도 63에 나타내는 전자 소자의 제조 방법의 제8 예에 있어서, 도 53~도 60과 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
전자 소자의 제조 방법의 제8 예는, 도 9에 나타내는 이방 도전재(10a)를 이용한 3층 구조의 전자 소자의 제조에 관한 것이다. 제8 예에서는, 다층 구조의 예로서 3층 구조를 설명하고 있고, 3층 구조에 한정되지 않는다.
또, 제3 반도체 웨이퍼(80)을 이용하지만, 제3 반도체 웨이퍼(80)은, 도 64에 나타내는 바와 같이, 복수의 제3 얼라인먼트 마크(84)가 마련된 제3 소자 영역(82)를 갖는 것이다. 제3 반도체 웨이퍼(80)은, 제1 반도체 웨이퍼(40) 및 제2 반도체 웨이퍼(50)과 동일한 구성이다. 제3 반도체 웨이퍼(80)에는, 이방 도전성 부재(14)와 투명 절연체(19)가 마련되어 있고, 제3 소자 영역(82)의 복수의 제3 얼라인먼트 마크(84) 중, 제3 얼라인먼트 마크(84) 중 적어도 2개 위에 투명 절연체(19)가 마련되어 있다.
제8 예에서는, 제1 반도체 웨이퍼(40)이 최하층의 반도체 웨이퍼에 상당하고, 제2 반도체 웨이퍼(50)이 중간의 반도체 웨이퍼에 상당하며, 제3 반도체 웨이퍼(80)이 최상층의 반도체 웨이퍼에 상당한다.
또, 제1 반도체 웨이퍼(40), 제2 반도체 웨이퍼(50) 및 제3 반도체 웨이퍼(80)에 관하여, 이방 도전성 부재(14)를, 상술과 같이 전극(도시하지 않음)이 형성된 전극 영역(31)(도 21 참조)에만 마련하도록 해도 된다.
전자 소자의 제조 방법의 제8 예에서는, 상술한 도 59에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)이 접합된 상태인 것을 이용한다. 이 경우, 제2 반도체 웨이퍼(50)은, 상술한 구성에 더하여, 추가로 이면(50b)에 복수의 얼라인먼트 마크(도시하지 않음)와 전극(도시하지 않음)이 마련되어 있다.
예를 들면, 제2 반도체 웨이퍼(50)에는, 제2 소자 영역(52)(도 28 참조)에 있어서 이면(50b)의 전극(도시하지 않음)과 표면(50a)의 전극(도시하지 않음)을 연결하는, 도전재가 충전된 스루 홀(도시하지 않음)이 마련되어 있다. 이면(50b)의 전극과 표면(50a)의 전극은, 도전재가 충전된 스루 홀에서 전기적으로 도통되어 있다. 제2 반도체 웨이퍼(50)의 표면(50a)가 한쪽의 면이고, 이면(50b)가 다른 쪽의 면이다.
또한, 제1 반도체 웨이퍼(40)에 제2 반도체 웨이퍼(50)을 접합하는 공정이 제1 공정에 상당한다.
도 61에 나타내는 바와 같이, 제2 반도체 웨이퍼(50)에 대하여, 추가로 제3 반도체 웨이퍼(80)을 접합한다. 이 경우, 상술한 설명과 같이, 도 28에 나타내는 바와 같이 하여, 제2 반도체 웨이퍼(50)의 얼라인먼트 마크(54)의 위치 정보와 제3 반도체 웨이퍼(80)의 제3 얼라인먼트 마크(84)(도 64 참조)의 위치 정보를 이용한 위치 맞춤을 행한다.
그리고, 도 62에 나타내는 바와 같이, 제2 반도체 웨이퍼(50)과 제3 반도체 웨이퍼(80)을 접합하고, 제2 반도체 웨이퍼(50)의 이면(50b)의 전극과, 제3 반도체 웨이퍼(80)의 이방 도전성 부재(14)를 전기적으로 접속한다. 이 경우, 제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)과 제3 반도체 웨이퍼(80)이 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 적층된다. 이로써, 제1 소자 영역(42)(도 33 참조)와 제2 소자 영역(52)(도 28 참조)와 제3 소자 영역(82)(도 64 참조)가 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 적층된다. 제2 반도체 웨이퍼(50)에 제3 반도체 웨이퍼(80)을 접합하는 공정이 제2 공정에 상당한다.
제2 반도체 웨이퍼(50)과 제3 반도체 웨이퍼(80)의 접합 방법은, 특별히 한정되지 않고, 상술한 제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)의 접합 방법을 이용할 수 있다.
다음으로, 제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)과 제3 반도체 웨이퍼(80)이 적층된 상태에서, 제1 소자 영역(42)(도 33 참조)와 제2 소자 영역(52)(도 28 참조)와 제3 소자 영역(82)(도 64 참조)마다, 예를 들면 다이싱에 의하여, 개편화한다. 이로써, 도 63에 나타내는 바와 같이, 반도체 칩(46)과 반도체 칩(56)과 반도체 칩(86)이, 각각 이방 도전성 부재(14)와 투명 절연체(19)를 통하여 접합된 전자 소자(64)를 얻을 수 있다.
또한, 개편화에 대해서는, 상술한 도 32를 이용하여 설명한 바와 같기 때문에, 상세한 설명은 생략한다. 반도체 칩(86)은, 제3 반도체 웨이퍼(80)(도 64 참조)을 제3 소자 영역(82)(도 64 참조)마다 절단하여 얻어진 것이다.
또, 도 62에 나타내는 바와 같이, 제1 반도체 웨이퍼(40)과 제2 반도체 웨이퍼(50)과 제3 반도체 웨이퍼(80)이 접합된 상태에서, 제1 반도체 웨이퍼(40) 및 제3 반도체 웨이퍼(80) 중, 얇게 할 필요가 있는 반도체 웨이퍼가 있으면, 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 등에 의하여, 얇게 할 수 있다.
제8 예에서도, 제1 반도체 웨이퍼(40)에 제2 반도체 웨이퍼(50)을 접합하는 공정과, 제2 반도체 웨이퍼(50)에 제3 반도체 웨이퍼(80)을 접합하는 공정의 사이에, 중간의 반도체 웨이퍼에 상당하는 제2 반도체 웨이퍼(50)을 반복하여 접합하여 적층하는 공정을 마련함으로써, 4층 이상의 다층 구조의 전자 소자를 얻을 수 있다.
이 경우, 중간의 반도체 웨이퍼의 다른 쪽의 면의 얼라인먼트 마크와, 중간의 반도체 웨이퍼의 한쪽의 면의 얼라인먼트 마크를 이용하여 2개의 중간의 반도체 웨이퍼의 위치 맞춤을 행하고, 이방 도전성 부재를 통하여 중간의 반도체 칩끼리를 접합하는 접합 공정에 의하여, 상술한 반복의 접합이 이루어진다. 접합 공정을 적어도 1회 행함으로써, 4층 이상의 다층 구조의 전자 소자를 얻을 수 있다.
또한, 전자 소자의 제조 방법에 대하여, 광학 센서를 예로 하여 설명한다.
[광학 센서의 제조 방법]
도 65~도 68은, 광학 센서의 제조 방법을 공정 순서로 나타내는 모식도이다.
도 65~도 68에 있어서, 도 1 및 도 2에 나타내는 이방 도전재(10)과 동일 구성물에는 동일 부호를 붙여, 그 상세한 설명은 생략한다.
도 65에 나타내는 바와 같이, 반도체 웨이퍼(70)에, 광을 검출하는 센서부(72)가 형성되어 있다.
반도체 웨이퍼(70)은, 복수의 회로(도시하지 않음)가 소자 영역(도시하지 않음)마다 형성되어 있다. 센서부(72)는, 반도체 웨이퍼(70)의 소자 영역마다, 광 센서(도시하지 않음)가 형성되어 있고, 복수의 광 센서를 갖는다.
이 상태에서, 반도체 웨이퍼(70)에 이방 도전성 부재(14)를 향하게 하여, 반도체 웨이퍼(70)과 이방 도전재(10)을 접합한다. 이 경우, 반도체 웨이퍼(70)의 이방 도전성 부재(14)와의 접합면에는, 반도체 웨이퍼(70)의 소자 영역에 대응하는 얼라인먼트 마크(도시하지 않음)가 형성되어 있다. 이방 도전성 부재(14)는, 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 배치되어 있다.
또한, 이방 도전재(10)은, 광학 센서의 형성 시에 지지 기판으로서 기능하는 것이다.
센서부(72)의 광 센서는, 광을 검출할 수 있으면, 구성은 특별히 한정되지 않고, 예를 들면 CCD(Charge Coupled Device) 이미지 센서 또는 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서이다.
도 66에 나타내는 바와 같이 센서부(72)에 렌즈(74)를 형성한다. 렌즈(74)는, 예를 들면 마이크로 렌즈라고 불리는 것이다. 렌즈(74)는, 광 센서마다 형성되어 있고, 공지의 방법에 의하여 형성된다.
다음으로, 도 67에 나타내는 바와 같이, 이방 도전재(10)의 지지체(12)를 제거하고, 이방 도전성 부재(14)만을 반도체 웨이퍼(70)에 남긴다. 지지체(12)를 제거하는 방법은, 상술한 도 26에 나타내는 방법과 동일하다.
다음으로, 반도체 웨이퍼(70)의 소자 영역마다, 다이싱 등에 의하여 개편화한다. 이로써, 도 68에 나타내는 이방 도전성 부재(14)가 접합된 광학 센서(76)이 얻어진다.
다음으로, 광학 센서(76)과, 예를 들면 로직 회로가 형성된 반도체 칩(77)을 이방 도전성 부재(14)를 통하여 접합하고, 전자 소자(78)을 얻는다. 이 경우도, 이방 도전성 부재(14)를, 상술과 같이 반도체 웨이퍼(70)의 얼라인먼트 마크(도시하지 않음)가 외부로부터 인식할 수 있도록 배치하고 있기 때문에, 광학 센서(76)과 반도체 칩(77)의 위치 맞춤을 높은 정밀도로 실현할 수 있고, 광학 센서(76)과 반도체 칩(77)을 높은 위치 정밀도로 접합할 수 있다.
이방 도전성 부재(14)는, 상술과 같이 TSV(Through Silicon Via)의 기능을 하는 것이다. 이로 인하여, 종래와 같이, 지지 기판에 TSV(Through Silicon Via)를 형성할 필요가 없다. 이로써, 제조 공정을 간소화할 수 있고, 택타임이 단축되어, 광학 센서(76)의 생산성을 향상시킬 수 있다.
이하, 도 1 및 도 9에 나타내는 이방 도전재에 대하여 보다 구체적으로 설명한다.
〔절연성 기재〕
절연성 기재는, 무기 재료로 이루어지고, 종래 공지의 이방 도전성 필름 등을 구성하는 절연성 기재와 동일한 정도의 전기 저항률(1014Ω·cm 정도)을 갖는 것이면 특별히 한정되지 않는다.
또한, "무기 재료로 이루어지고"란, 후술하는 수지층을 구성하는 고분자 재료와 구별하기 위한 규정이고, 무기 재료만으로 구성된 절연성 기재에 한정하는 규정은 아니며, 무기 재료를 주성분(50질량% 이상)으로 하는 규정이다.
절연성 기재로서는, 예를 들면 금속 산화물 기재, 금속 질화물 기재, 유리 기재, 실리콘 카바이드, 실리콘 나이트라이드 등의 세라믹스 기재, 다이아몬드 라이크 카본 등의 카본 기재, 폴리이미드 기재, 이들의 복합 재료 등을 들 수 있다. 절연성 기재로서는, 이 이외에, 예를 들면 관통 구멍을 갖는 유기 소재 상에, 세라믹스 재료 또는 카본 재료를 50질량% 이상 포함하는 무기 재료로 성막한 것이어도 된다.
절연성 기재로서는, 원하는 평균 개구 직경을 갖는 마이크로포어가 관통 구멍으로서 형성되어, 후술하는 도통로를 형성하기 쉽다는 이유에서, 금속 산화물 기재인 것이 바람직하고, 밸브 금속의 양극 산화막인 것이 보다 바람직하다.
여기에서, 밸브 금속으로서는, 구체적으로는, 예를 들면 알루미늄, 탄탈럼, 나이오븀, 타이타늄, 하프늄, 지르코늄, 아연, 텅스텐, 비스무트, 안티모니 등을 들 수 있다. 이들 중, 치수 안정성이 양호하고, 비교적 저가인 점에서 알루미늄의 양극 산화막(기재)인 것이 바람직하다.
절연성 기재에 있어서의 각 도통로의 간격은, 5nm~800nm인 것이 바람직하고, 10nm~200nm인 것이 보다 바람직하며, 20nm~60nm인 것이 더 바람직하다. 절연성 기재에 있어서의 각 도통로의 간격이 이 범위이면, 절연성 기재가 절연성의 격벽으로서 충분히 기능한다.
여기에서, 각 도통로의 간격이란, 인접하는 도통로 간의 폭(w)를 말하고, 이방 도전성 부재의 단면을 전해 방출형 주사형 전자 현미경에 의하여 20만배의 배율로 관찰하여, 인접하는 도통로 간의 폭을 10점으로 하여 측정한 평균값을 말한다.
〔도통로〕
복수의 도통로는, 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어진다.
도통로는, 절연성 기재의 표면으로부터 돌출된 돌출 부분을 갖고 있고, 또한 각 도통로의 돌출 부분의 단부가 후술하는 수지층에 매설되어 있다.
<도전재>
도통로를 구성하는 도전재는, 바람직하게는 전기 저항률이 103Ω·cm 이하의 재료이면 특별히 한정되지 않고, 그 구체예로서는, 금(Au), 은(Ag), 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 니켈(Ni), 인듐이 도프된 주석 산화물(ITO) 등이 적합하게 예시된다.
그 중에서도, 전기 전도성의 관점에서, 구리, 금, 알루미늄, 및 니켈이 바람직하고, 구리 및 금이 보다 바람직하다.
<돌출 부분>
도통로의 돌출 부분은, 도통로가 절연성 기재의 표면으로부터 돌출된 부분 이고, 또 돌출 부분의 단부는, 수지층에 매설되어 있다.
이방 도전성 부재와 전극을 압착 등의 수법에 의하여 전기적 접속, 또는 물리적으로 접합할 때에, 돌출 부분이 찌그러진 경우의 면방향의 절연성을 충분히 확보할 수 있는 이유에서, 도통로의 돌출 부분의 애스펙트비(돌출 부분의 높이/돌출 부분의 직경)가 0.5 이상 50 미만인 것이 바람직하고, 0.8~20인 것이 보다 바람직하며, 1~10인 것이 더 바람직하다.
또, 접속 대상의 반도체 칩 또는 반도체 웨이퍼의 표면 형상에 추종하는 관점에서, 도통로의 돌출 부분의 높이는, 상술과 같이 20nm 이상인 것이 바람직하고, 보다 바람직하게는 100nm~500nm이다.
도통로의 돌출 부분의 높이는, 이방 도전성 부재의 단면을 전해 방출형 주사형 전자 현미경에 의하여 2만배의 배율로 관찰하여, 도통로의 돌출 부분의 높이를 10점으로 하여 측정한 평균값을 말한다.
도통로의 돌출 부분의 직경은, 이방 도전성 부재의 단면을 전해 방출형 주사형 전자 현미경에 의하여 관찰하고, 도통로의 돌출 부분의 직경을 10점으로 하여 측정한 평균값을 말한다.
<다른 형상>
도통로는 기둥 형상이고, 그 직경(d)는, 돌출 부분의 직경과 마찬가지로, 5nm 초과 10μm 이하인 것이 바람직하며, 20nm~1000nm인 것이 보다 바람직하다.
또, 도통로는 절연성 기재에 의하여 서로 전기적으로 절연된 상태로 존재하는 것이지만, 그 밀도는, 2만개/mm2 이상인 것이 바람직하고, 200만개/mm2 이상인 것이 보다 바람직하며, 1000만개/mm2 이상인 것이 더 바람직하고, 5000만개/mm2 이상인 것이 특히 바람직하며, 1억개/mm2 이상인 것이 가장 바람직하다.
또한, 인접하는 각 도통로의 중심 간 거리(p)는, 20nm~500nm인 것이 바람직하고, 40nm~200nm인 것이 보다 바람직하며, 50nm~140nm인 것이 더 바람직하다.
〔수지층〕
수지층은, 절연성 기재의 표면에 마련되어, 상술한 도통로를 매설하는 것이다. 즉, 수지층은, 절연성 기재의 표면 및 절연성 기재로부터 돌출된 도통로의 단부를 피복하는 것이다.
수지층은, 접속 대상에 대하여 가접착성을 부여하는 것이다. 수지층은, 예를 들면 50℃~200℃의 온도 범위에서 유동성을 나타내고, 200℃ 이상에서 경화하는 것인 것이 바람직하다.
이하, 수지제의 조성에 대하여 설명한다. 수지층은, 산화 방지 재료 및 고분자 재료를 함유하는 것이다.
<산화 방지 재료>
수지층에 포함되는 산화 방지 재료로서는, 구체적으로는, 예를 들면 1,2,3,4-테트라졸, 5-아미노-1,2,3,4-테트라졸, 5-메틸-1,2,3,4-테트라졸, 1H-테트라졸-5-아세트산, 1H-테트라졸-5-석신산, 1,2,3-트라이아졸, 4-아미노-1,2,3-트라이아졸, 4,5-다이아미노-1,2,3-트라이아졸, 4-카복시-1H-1,2,3-트라이아졸, 4,5-다이카복시-1H-1,2,3-트라이아졸, 1H-1,2,3-트라이아졸-4-아세트산, 4-카복시-5-카복시메틸-1H-1,2,3-트라이아졸, 1,2,4-트라이아졸, 3-아미노-1,2,4-트라이아졸, 3,5-다이아미노-1,2,4-트라이아졸, 3-카복시-1,2,4-트라이아졸, 3,5-다이카복시-1,2,4-트라이아졸, 1,2,4-트라이아졸-3-아세트산, 1H-벤조트라이아졸, 1H-벤조트라이아졸-5-카복실산, 벤조퓨록산, 2,1,3-벤조싸이아졸, o-페닐렌다이아민, m-페닐렌다이아민, 카테콜, o-아미노페놀, 2-머캅토벤조싸이아졸, 2-머캅토벤조이미다졸, 2-머캅토벤즈옥사졸, 멜라민, 및 이들의 유도체를 들 수 있다.
이들 중, 벤조트라이아졸 및 그 유도체가 바람직하다.
벤조트라이아졸 유도체로서는, 벤조트라이아졸의 벤젠환에, 하이드록실기, 알콕시기(예를 들면, 메톡시기, 에톡시기 등), 아미노기, 나이트로기, 알킬기(예를 들면, 메틸기, 에틸기, 뷰틸기 등), 할로젠 원자(예를 들면, 불소 원자, 염소 원자, 브로민 원자, 아이오딘 원자 등) 등을 갖는 치환 벤조트라이아졸을 들 수 있다. 또, 나프탈렌트라이아졸, 나프탈렌비스트라이아졸과 동일하게 치환된 치환 나프탈렌트라이아졸, 치환 나프탈렌비스트라이아졸 등도 들 수 있다.
또, 수지층에 포함되는 산화 방지 재료의 다른 예로서는, 일반적인 산화 방지제인, 고급 지방산, 고급 지방산 구리, 페놀 화합물, 알칸올아민, 하이드로퀴논류, 구리 킬레이트제, 유기 아민, 유기 암모늄염 등을 들 수 있다.
수지층에 포함되는 산화 방지 재료의 함유량은 특별히 한정되지 않고, 방식 효과의 관점에서, 수지층의 전체 질량에 대하여 0.0001질량% 이상이 바람직하며, 0.001질량% 이상이 보다 바람직하다. 또, 본접합 프로세스에 있어서 적절한 전기 저항을 얻는 이유에서, 5.0질량% 이하가 바람직하고, 2.5질량% 이하가 보다 바람직하다.
<고분자 재료>
수지층에 포함되는 고분자 재료로서는 특별히 한정되지 않고, 반도체 칩 또는 반도체 웨이퍼와 이방 도전성 부재의 간극을 효율적으로 메울 수 있고, 반도체 칩 또는 반도체 웨이퍼와의 밀착성이 보다 높아지는 이유에서, 열경화성 수지인 것이 바람직하다.
열경화성 수지로서는, 구체적으로는, 예를 들면 에폭시 수지, 페놀 수지, 폴리이미드 수지, 폴리에스터 수지, 폴리유레테인 수지, 비스말레이미드 수지, 멜라민 수지, 아이소사이아네이트계 수지 등을 들 수 있다.
그 중에서도, 절연 신뢰성이 보다 향상되고, 내약품성이 우수한 이유에서, 폴리이미드 수지 및/또는 에폭시 수지를 이용하는 것이 바람직하다.
<마이그레이션 방지 재료>
수지층은, 수지층에 함유할 수 있는 금속 이온, 할로젠 이온과, 반도체 칩 및 반도체 웨이퍼에서 유래하는 금속 이온을 트랩함으로써 절연 신뢰성이 보다 향상되는 이유에서, 마이그레이션 방지 재료를 함유하고 있는 것이 바람직하다.
마이그레이션 방지 재료로서는, 예를 들면 이온 교환체, 구체적으로는, 양이온 교환체와 음이온 교환체의 혼합물, 또는 양이온 교환체만을 사용할 수 있다.
여기에서, 양이온 교환체 및 음이온 교환체는, 각각, 예를 들면 후술하는 무기 이온 교환체 및 유기 이온 교환체 중에서 적절히 선택할 수 있다.
(무기 이온 교환체)
무기 이온 교환체로서는, 예를 들면 함수산화 지르코늄으로 대표되는 금속의 함수산화물을 들 수 있다.
금속의 종류로서는, 예를 들면 지르코늄 외에, 철, 알루미늄, 주석, 타이타늄, 안티모니, 마그네슘, 베릴륨, 인듐, 크로뮴, 비스무트 등이 알려져 있다.
이들 중에서 지르코늄계인 것은, 양이온의 Cu2+, Al3+에 대하여 교환능을 갖고 있다. 또, 철계인 것에 대해서도, Ag+, Cu2+에 대하여 교환능을 갖고 있다.
마찬가지로, 주석계, 타이타늄계, 안티몬계인 것은, 양이온 교환체이다.
한편, 비스무트계인 것은, 음이온의 Cl-에 대하여 교환능을 갖고 있다.
또, 지르코늄계인 것은 조건에 따라서는 음이온의 교환능을 나타낸다. 알루미늄계, 주석계인 것도 동일하다.
이들 이외의 무기 이온 교환체로서는, 인산 지르코늄으로 대표되는 다가 금속의 산성염, 몰리브도 인산 암모늄으로 대표되는 헤테로폴리산염, 불용성 페로사이안화물 등의 합성물이 알려져 있다.
이들 무기 이온 교환체의 일부는 이미 시판되고 있고, 예를 들면 도아 고세이 가부시키가이샤의 상품명 이그제 "IXE"에 있어서의 각종 그레이드가 알려져 있다.
또한, 합성품 외에, 천연물의 제올라이트, 또는 몬모릴론석과 같은 무기 이온 교환체의 분말도 사용 가능하다.
(유기 이온 교환체)
유기 이온 교환체에는, 양이온 교환체로서 설폰산기를 갖는 가교 폴리스타이렌을 들 수 있고, 그 외에 카복실산기, 포스폰산기 또는 포스핀산기를 갖는 것도 들 수 있다.
또, 음이온 교환체로서 4급 암모늄기, 4급 포스포늄기 또는 3급 설포늄기를 갖는 가교 폴리스타이렌을 들 수 있다.
이들의 무기 이온 교환체 및 유기 이온 교환체는, 포착하고자 하는 양이온, 음이온의 종류, 그 이온에 대한 교환 용량을 고려하여 적절히 선택하면 된다. 물론, 무기 이온 교환체와 유기 이온 교환체를 혼합하여 사용해도 된다.
전자 소자의 제조 공정에서는 가열하는 프로세스를 포함하기 때문에, 무기 이온 교환체가 바람직하다.
또, 이온 교환체와 상술한 고분자 재료의 혼합비는, 예를 들면 기계적 강도의 관점에서, 이온 교환체를 10질량% 이하로 하는 것이 바람직하고, 이온 교환체를 5질량% 이하로 하는 것이 보다 바람직하며, 또한 이온 교환체를 2.5질량% 이하로 하는 것이 더 바람직하다. 또, 반도체 칩 또는 반도체 웨이퍼와 이방 도전성 부재를 접합했을 때의 마이그레이션를 억제하는 관점에서, 이온 교환체를 0.01질량% 이상으로 하는 것이 바람직하다.
<무기 충전제>
수지층은, 무기 충전제를 함유하고 있는 것이 바람직하다.
무기 충전제로서는 특별히 제한은 없고, 공지의 것 중에서 적절히 선택할 수 있으며, 예를 들면, 카올린, 황산 바륨, 타이타늄산 바륨, 산화 규소 분말, 미분 형상 산화 규소, 기상법 실리카, 무정형 실리카, 결정성 실리카, 용융 실리카, 구 형상 실리카, 탤크, 클레이, 탄산 마그네슘, 탄산 칼슘, 산화 알루미늄, 수산화 알루미늄, 마이카, 질화 알루미늄, 산화 지르코늄, 산화 이트륨, 탄화 규소, 질화 규소 등을 들 수 있다.
도통로 간에 무기 충전제가 들어가는 것을 방지하고, 도통 신뢰성이 보다 향상되는 이유에서, 무기 충전제의 평균 입자 직경이, 각 도통로의 간격보다 큰 것이 바람직하다.
무기 충전제의 평균 입자 직경은, 30nm~10μm인 것이 바람직하고, 80nm~1μm인 것이 보다 바람직하다.
여기에서, 평균 입자 직경은, 레이저 회절 산란식 입자 직경 측정 장치(닛키소(주)제 마이크로트랙 MT3300)로 측정되는, 1차 입자경을 평균 입자 직경으로 한다.
<경화제>
수지층은, 경화제를 함유하고 있어도 된다.
경화제를 함유하는 경우, 접속 대상의 반도체 칩 또는 반도체 웨이퍼의 표면 형상과의 접합 불량을 억제하는 관점에서, 상온에서 고체의 경화제를 이용하지 않고, 상온에서 액체의 경화제를 함유하고 있는 것이 보다 바람직하다.
여기에서, "상온에서 고체"란, 25℃에서 고체인 것을 말하고, 예를 들면 융점이 25℃보다 높은 온도인 물질을 말한다.
경화제로서는, 구체적으로는, 예를 들면 다이아미노다이페닐메테인, 다이아미노다이페닐설폰과 같은 방향족 아민, 지방족 아민, 4-메틸이미다졸 등의 이미다졸 유도체, 다이사이안다이아마이드, 테트라메틸구아니딘, 싸이오 요소 부가 아민, 메틸헥사하이드로프탈산 무수물 등의 카복실산 무수물, 카복실산 하이드라자이드, 카복실산 아마이드, 폴리페놀 화합물, 노볼락 수지, 폴리머캅탄 등을 들 수 있고, 이들 경화제로부터, 25℃에서 액체인 것을 적절히 선택하여 이용할 수 있다. 또한, 경화제는 1종 단독으로 이용해도 되고, 2종 이상을 병용해도 된다.
수지층에는, 그 특성을 저해하지 않는 범위 내에서, 넓고 일반적으로 반도체 패키지의 수지 절연막에 첨가되어 있는 분산제, 완충제, 점도 조정제 등의 다양한 첨가제를 함유시켜도 된다.
<형상>
이방 도전성 부재의 도통로를 보호하는 이유에서, 수지층의 두께는, 도통로의 돌출 부분의 높이보다 크고, 1μm~5μm인 것이 바람직하다.
[투명 절연체]
투명 절연체는, 상술한 〔수지층〕에 들고 있는 재료로 구성되는 것 중, 가시광 투과율이 80% 이상인 것으로 구성된다. 이로 인하여, 각 재료에 관하여, 상세한 설명은 생략한다.
투명 절연체에 있어서, 주성분(고분자 재료)이 상술한 〔수지층〕과 동일한 경우, 투명 절연체와 수지층의 사이의 밀착성이 양호해지기 때문에 바람직하다.
투명 절연체는, 전극 등이 없는 부분에 형성하기 위하여, 상술한 〔수지층〕의 <산화 방지 재료> 및 상술한 〔수지층〕의 <마이그레이션 방지 재료>를 포함하지 않는 것이 바람직하다.
투명 절연체는 CTE(선팽창 계수)가 실리콘 등의 지지체에 가까운 편이, 이방 도전재의 휨이 감소하기 때문에, 상술한 〔수지층〕의 <무기 충전제>를 포함하는 것이 바람직하다.
투명 절연체에 있어서, 고분자 재료와 경화제가, 상술한 〔수지층〕과 동일한 경우, 온도 및 시간 등의 경화 조건이 동일해지기 때문에 바람직하다.
또한, "가시광 투과율이 80% 이상"이란, 광투과율이 파장 400~800nm의 가시광 파장역에 있어서, 80% 이상을 말한다. 광투과율은, JIS K 7375: 2008에 규정되는 "플라스틱--전체 광선 투과율 및 전체 광선 반사율의 산출 방법"을 이용하여 측정되는 것이다.
[이방 도전성 부재의 제조 방법]
이방 도전성 부재의 제조 방법은 특별히 한정되지 않고, 예를 들면 절연성 기재에 마련된 관통 구멍에 도전성 재료를 존재시켜 도통로를 형성하는 도통로 형성 공정과, 도통로 형성 공정 후에 절연성 기재의 표면만을 일부 제거하여, 도통로를 돌출시키는 트리밍 공정과, 트리밍 공정 후에 절연성 기재의 표면 및 도통로의 돌출 부분에 수지층을 형성하는 수지층 형성 공정을 갖는 제조 방법 등을 들 수 있다.
〔절연성 기재의 제작〕
절연성 기재는, 예를 들면 관통 구멍을 갖는 유리 기판(Through Glass Via: TGV)을 그대로 이용할 수 있지만, 도통로의 개구 직경, 및 돌출 부분의 애스펙트비를 상술한 범위로 하는 관점에서, 밸브 금속에 대하여 양극 산화 처리를 실시하여 형성한 기판이 바람직하다.
양극 산화 처리로서는, 예를 들면 절연성 기재가 알루미늄의 양극 산화 피막인 경우는, 알루미늄 기판을 양극 산화하는 양극 산화 처리, 및 양극 산화 처리 후에, 양극 산화에 의하여 발생한 마이크로포어에 의한 구멍을 관통화하는 관통화 처리를 이 순서로 실시함으로써 제작할 수 있다.
절연성 기재의 제작에 이용되는 알루미늄 기판 및 알루미늄 기판에 실시하는 각 처리 공정에 대해서는, 일본 공개특허공보 2008-270158호의 <0041>~<0121> 단락에 기재된 것과 동일한 것을 채용할 수 있다.
〔도통로 형성 공정〕
도통로 형성 공정은, 절연성 기재에 마련된 관통 구멍에 도전성 재료를 존재시키는 공정이다.
여기에서, 관통 구멍에 금속을 존재시키는 방법으로서는, 예를 들면 일본 공개특허공보 2008-270158호의 <0123>~<0126> 단락 및 [도 4]에 기재된 각 방법(전해 도금법 또는 무전해 도금법)과 동일한 방법을 들 수 있다.
또, 전해 도금법 또는 무전해 도금법에 있어서는, 금, 니켈, 구리 등에 의한 전극층을 미리 마련하는 것이 바람직하다. 이 전극층의 형성 방법으로서는, 예를 들면 스퍼터링 등의 기상 처리, 무전해 도금 등의 액층 처리, 및 이들을 조합한 처리 등을 들 수 있다.
금속 충전 공정에 의하여, 도통로의 돌출 부분이 형성되기 전의 이방 도전성 부재가 얻어진다.
한편, 도통로 형성 공정은, 일본 공개특허공보 2008-270158호에 기재된 방법 대신에, 예를 들면 알루미늄 기판의 편측의 표면(이하, "편면"이라고도 함)에 양극 산화 처리를 실시하고, 알루미늄 기판의 편면에, 두께 방향으로 존재하는 마이크로포어와 마이크로포어의 바닥부에 존재하는 배리어층을 갖는 양극 산화막을 형성하는 양극 산화 처리 공정과, 양극 산화 처리 공정 후에 양극 산화막의 배리어층을 제거하는 배리어층 제거 공정과, 배리어층 제거 공정 후에 전해 도금 처리를 실시하여 마이크로포어의 내부에 금속을 충전하는 금속 충전 공정과, 금속 충전 공정 후에 알루미늄 기판을 제거하여, 금속 충전 미세 구조체를 얻는 기판 제거 공정을 갖는 공정을 갖는 방법이어도 된다.
<양극 산화 처리 공정>
양극 산화 공정은, 알루미늄 기판의 편면에 양극 산화 처리를 실시함으로써, 알루미늄 기판의 편면에, 두께 방향으로 존재하는 마이크로포어와 마이크로포어의 바닥부에 존재하는 배리어층을 갖는 양극 산화막을 형성하는 공정이다.
양극 산화 처리는, 종래 공지의 방법을 이용할 수 있고, 마이크로포어 배열의 규칙성을 높게 하여, 이방 도전성을 담보하는 관점에서, 자기 규칙화법 또는 정전압 처리를 이용하는 것이 바람직하다.
여기에서, 양극 산화 처리의 자기 규칙화법 또는 정전압 처리에 대해서는, 일본 공개특허공보 2008-270158호의 <0056>~<0108> 단락 및 [도 3]에 기재된 각 처리와 동일한 처리를 실시할 수 있다.
<배리어층 제거 공정>
배리어층 제거 공정은, 양극 산화 처리 공정 후에, 양극 산화막의 배리어층을 제거하는 공정이다. 배리어층을 제거함으로써, 마이크로포어를 통하여 알루미늄 기판의 일부가 노출되게 된다.
배리어층을 제거하는 방법은 특별히 한정되지 않고, 예를 들면 양극 산화 처리 공정의 양극 산화 처리에 있어서의 전위보다 낮은 전위로 배리어층을 전기 화학적으로 용해하는 방법(이하, "전해 제거 처리"라고도 함); 에칭에 의하여 배리어층을 제거하는 방법(이하, "에칭 제거 처리"라고도 함); 이들을 조합한 방법(특히, 전해 제거 처리를 실시한 후에, 잔존하는 배리어층을 에칭 제거 처리로 제거하는 방법); 등을 들 수 있다.
<전해 제거 처리>
전해 제거 처리는, 양극 산화 처리 공정의 양극 산화 처리에 있어서의 전위(전해 전위)보다 낮은 전위에서 실시하는 전해 처리이면 특별히 한정되지 않는다.
전해 용해 처리는, 예를 들면 양극 산화 처리 공정의 종료 시에 전해 전위를 강하시킴으로써, 양극 산화 처리와 연속하여 실시할 수 있다.
전해 제거 처리는, 전해 전위 이외의 조건에 대해서는, 상술한 종래 공지의 양극 산화 처리와 동일한 전해액 및 처리 조건을 채용할 수 있다.
특히, 상술한 바와 같이 전해 제거 처리와 양극 산화 처리를 연속하여 실시하는 경우는, 동일한 전해액을 이용하여 처리하는 것이 바람직하다.
(전해 전위)
전해 제거 처리에 있어서의 전해 전위는, 양극 산화 처리에 있어서의 전해 전위보다 낮은 전위에, 연속적 또는 단계적(스텝 형상)으로 강하시키는 것이 바람직하다.
여기에서, 전해 전위를 단계적으로 강하시킬 때의 하락폭(스텝폭)은, 배리어층의 내전압의 관점에서, 10V 이하인 것이 바람직하고, 5V 이하인 것이 보다 바람직하며, 2V 이하인 것이 더 바람직하다.
또, 전해 전위를 연속적 또는 단계적으로 강하시킬 때의 전압 강하 속도는, 생산성 등의 관점에서, 모두 1V/초 이하가 바람직하고, 0.5V/초 이하가 보다 바람직하며, 0.2V/초 이하가 더 바람직하다.
<에칭 제거 처리>
에칭 제거 처리는 특별히 한정되지 않고, 산 수용액 또는 알칼리 수용액을 이용하여 용해하는 화학적 에칭 처리여도 되며, 드라이 에칭 처리여도 된다.
(화학 에칭 처리)
화학 에칭 처리에 의한 배리어층의 제거는, 예를 들면 양극 산화 처리 공정 후의 구조물을 산 수용액 또는 알칼리 수용액에 침지시켜, 마이크로포어의 내부에 산 수용액 또는 알칼리 수용액을 충전시킨 후에, 양극 산화막의 마이크로포어의 개구부 측의 표면에 pH 완충액을 접촉시키는 방법 등에 의하여, 배리어층만을 선택적으로 용해시킬 수 있다.
여기에서, 산 수용액을 이용하는 경우는, 황산, 인산, 질산, 염산 등의 무기산 또는 이들 혼합물의 수용액을 이용하는 것이 바람직하다. 또, 산 수용액의 농도는 1질량%~10질량%인 것이 바람직하다. 산 수용액의 온도는, 15℃~80℃가 바람직하고, 20℃~60℃가 보다 바람직하며, 30℃~50℃가 더 바람직하다.
한편, 알칼리 수용액을 이용하는 경우는, 수산화 나트륨, 수산화 칼륨 및 수산화 리튬으로 이루어지는 군으로부터 선택되는 적어도 하나의 알칼리의 수용액을 이용하는 것이 바람직하다. 또, 알칼리 수용액의 농도는 0.1질량%~5질량%인 것이 바람직하다. 알칼리 수용액의 온도는, 10℃~60℃가 바람직하고, 15℃~45℃가 보다 바람직하며, 20℃~35℃인 것이 더 바람직하다. 또한, 알칼리 수용액에는, 아연 및 다른 금속을 함유하고 있어도 된다.
구체적으로는, 예를 들면 50g/L, 40℃의 인산 수용액, 0.5g/L, 30℃의 수산화 나트륨 수용액, 0.5g/L, 30℃의 수산화 칼륨 수용액 등이 적합하게 이용된다.
또한, pH 완충액으로서는, 상술한 산 수용액 또는 알칼리 수용액에 대응한 완충액을 적절히 사용할 수 있다.
또, 산 수용액 또는 알칼리 수용액에 대한 침지 시간은, 8분~120분인 것이 바람직하고, 10분~90분인 것이 보다 바람직하며, 15분~60분인 것이 더 바람직하다.
(드라이 에칭 처리)
드라이 에칭 처리는, 예를 들면 Cl2/Ar 혼합 가스 등의 가스종을 이용하는 것이 바람직하다.
<금속 충전 공정>
금속 충전 공정은, 배리어층 제거 공정 후에, 전해 도금 처리를 실시하여 양극 산화막에 있어서의 마이크로포어의 내부에 금속을 충전하는 공정이고, 예를 들면 일본 공개특허공보 2008-270158호의 <0123>~<0126> 단락 및 [도 4]에 기재된 각 방법과 동일한 방법(전해 도금법 또는 무전해 도금법)을 들 수 있다.
또한, 전해 도금법 또는 무전해 도금법에 있어서는, 상술한 배리어층 제거 공정 후에 마이크로포어를 통하여 노출되는 알루미늄 기판을 전극으로서 이용할 수 있다.
<기판 제거 공정>
기판 제거 공정은, 금속 충전 공정 후에 알루미늄 기판을 제거하여, 금속 충전 미세 구조체를 얻는 공정이다.
알루미늄 기판을 제거하는 방법으로서는, 예를 들면 처리액을 이용하여, 금속 충전 공정에 있어서 마이크로포어의 내부에 충전한 금속 및 절연성 기재로서의 양극 산화막을 용해하지 않고, 알루미늄 기판만을 용해시키는 방법 등을 들 수 있다.
처리액으로서는, 예를 들면 염화 수은, 브로민/메탄올 혼합물, 브로민/에탄올 혼합물, 왕수, 염산/염화 구리 혼합물 등의 수용액 등을 들 수 있고, 그 중에서도, 염산/염화 구리 혼합물인 것이 바람직하다.
또, 처리액의 농도로서는, 0.01mol/L~10mol/L가 바람직하고, 0.05mol/L~5mol/L가 보다 바람직하다.
또, 처리 온도로서는, -10℃~80℃가 바람직하고, 0℃~60℃가 보다 바람직하다.
〔트리밍 공정〕
트리밍 공정은, 도통로 형성 공정 후의 이방 도전성 부재 표면의 절연성 기재만을 일부 제거하여, 도통로를 돌출시키는 공정이다.
여기에서, 트리밍 처리는, 도통로를 구성하는 금속을 용해하지 않는 조건이면 특별히 한정되지 않고, 예를 들면 산 수용액을 이용하는 경우는, 황산, 인산, 질산, 염산 등의 무기산 또는 이들 혼합물의 수용액을 이용하는 것이 바람직하다. 그 중에서도, 크로뮴산을 함유하지 않는 수용액이 안전성이 우수한 점에서 바람직하다. 산 수용액의 농도는 1질량%~10질량%인 것이 바람직하다. 산 수용액의 온도는, 25℃~60℃인 것이 바람직하다.
한편, 알칼리 수용액을 이용하는 경우는, 수산화 나트륨, 수산화 칼륨 및 수산화 리튬으로 이루어지는 군으로부터 선택되는 적어도 하나의 알칼리의 수용액을 이용하는 것이 바람직하다. 알칼리 수용액의 농도는 0.1질량%~5질량%인 것이 바람직하다. 알칼리 수용액의 온도는, 20℃~50℃인 것이 바람직하다.
구체적으로는, 예를 들면 50g/L, 40℃의 인산 수용액, 0.5g/L, 30℃의 수산화 나트륨 수용액 또는 0.5g/L, 30℃의 수산화 칼륨 수용액이 적합하게 이용된다.
산 수용액 또는 알칼리 수용액에 대한 침지 시간은, 8분~120분인 것이 바람직하고, 10분~90분인 것이 보다 바람직하며, 15분~60분인 것이 더 바람직하다. 여기에서, "침지 시간"은, 단시간의 침지 처리(트리밍 처리)를 반복한 경우에는, 각 침지 시간의 합계를 말한다. 또한, 각 침지 처리 동안에는, 세정 처리를 실시해도 된다.
트리밍 공정에 있어서 도통로의 돌출 부분의 높이를 엄밀하게 제어하는 경우는, 도통로 형성 공정 후에 절연성 기재와 도통로의 단부를 동일 평면 형상이 되도록 가공한 후, 절연성 기재를 선택적으로 제거(트리밍)하는 것이 바람직하다.
여기에서, 동일 평면 형상에 가공하는 방법으로서는, 예를 들면 물리적 연마(예를 들면, 유리 연마용 입자 연마, 백 그라인드, 서피스 플레이너 등), 전기 화학적 연마, 이들을 조합한 연마 등을 들 수 있다.
또, 상술한 도통로 형성 공정 또는 트리밍 공정 후에, 금속의 충전에 따라 발생한 도통로 내의 왜곡을 경감할 목적으로, 가열 처리를 실시할 수 있다.
가열 처리는, 금속의 산화를 억제하는 관점에서 환원성 분위기에서 실시하는 것이 바람직하고, 구체적으로는, 산소 농도가 20Pa 이하에서 행하는 것이 바람직하며, 진공하에서 행하는 것이 보다 바람직하다. 여기에서, "진공"이란, 대기보다 기체 밀도 또는 기압이 낮은 공간 상태를 말한다.
또, 가열 처리는, 교정의 목적으로, 재료를 가압하면서 행하는 것이 바람직하다.
〔수지층 형성 공정〕
수지층 형성 공정은, 트리밍 공정 후에 절연성 기재의 표면 및 도통로의 돌출 부분에 수지층을 형성하는 공정이다.
여기에서, 수지층을 형성하는 방법으로서는, 예를 들면 상술한 산화 방지 재료, 고분자 재료, 용매(예를 들면, 메틸에틸케톤 등) 등을 함유하는 수지 조성물을 절연성 기재의 표면 및 도통로의 돌출 부분에 도포하여, 건조시키고, 필요에 따라 소성하는 방법 등을 들 수 있다.
수지 조성물의 도포 방법은 특별히 한정되지 않고, 예를 들면 그라비어 코트법, 리버스 코트법, 다이 코트법, 블레이드 코터, 롤 코터, 에어 나이프 코터, 스크린 코터, 바 코터, 커튼 코터 등, 종래 공지의 코팅 방법을 사용할 수 있다.
또, 도포 후의 건조 방법은 특별히 한정되지 않고, 예를 들면 대기하에 있어서 0℃~100℃의 온도에서, 수초~수십 분간, 가열하는 처리, 감압하에 있어서 0℃~80℃의 온도에서, 수십 분~수시간, 가열하는 처리 등을 들 수 있다.
또, 건조 후의 소성방법은, 사용하는 고분자 재료에 따라 다르기 때문에 특별히 한정되지 않고, 폴리이미드 수지를 이용하는 경우에는, 예를 들면 160℃~240℃의 온도에서 2분간~60분간 가열하는 처리 등을 들 수 있으며, 에폭시 수지를 이용하는 경우에는, 예를 들면 30℃~80℃의 온도에서 2분간~60분간 가열하는 처리 등을 들 수 있다.
제조 방법에 있어서는, 상술한 각 공정은, 각 공정을 매엽으로 행하는 것도 가능하고, 알루미늄의 코일을 원단으로 하여 웨브에서 연속 처리할 수도 있다. 또, 연속 처리하는 경우에는 각 공정 간에 적절한 세정 공정, 건조 공정을 설치하는 것이 바람직하다.
본 발명은, 기본적으로 이상과 같이 구성되는 것이다. 이상, 본 발명의 이방 도전재, 전자 소자, 반도체 소자를 포함하는 구조체 및 전자 소자의 제조 방법에 대하여 상세하게 설명했지만, 본 발명은 상술한 실시형태에 한정되지 않고, 본 발명의 주지를 일탈하지 않는 범위에 있어서, 다양한 개량 또는 변경을 해도 된다.
10, 10a, 100 이방 도전재
12, 102 지지체
14, 104 이방 도전성 부재
15 이방 도전성을 나타내는 영역
15b 도통로가 없는 영역
16, 93, 106 박리층
17 지지층
18 박리제
19, 94 투명 절연체
20 절연성 기재
20a, 20b, 46a 표면
22 도통로
22a, 22b 돌출 부분
24 수지층
30 소자 영역
31 전극 영역
32, 114 얼라인먼트 마크
34, 35, 38, 64, 78 전자 소자
36, 37, 39, 46, 47, 56, 77, 86, 112 반도체 칩
40 제1 반도체 웨이퍼
42 제1 소자 영역
44 제1 얼라인먼트 마크
46b 이면
50 제2 반도체 웨이퍼
52 제2 소자 영역
54 제2 얼라인먼트 마크
60 촬상 장치
62 반도체 소자를 포함하는 구조체
70 반도체 웨이퍼
72 센서부
74 렌즈
76 광학 센서
80 제3 반도체 웨이퍼
82 제3 소자 영역
84 제3 얼라인먼트 마크
90 필름
92 기재
110 반도체 웨이퍼
Z 두께 방향
h 두께
p 중심 간 거리
w 폭
d 직경

Claims (38)

  1. 지지체와, 이방 도전성 부재를 갖고,
    상기 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재이며,
    상기 이방 도전성 부재는, 상기 지지체 위에 마련되고, 또한 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 것을 특징으로 하는 이방 도전재.
  2. 청구항 1에 있어서,
    상기 이방 도전성 부재는, 상기 이방 도전성 부재의 유무에 의하여, 이방 도전성을 나타내는 영역이 정해진 상기 패턴 형상으로 형성되어 있는 이방 도전재.
  3. 청구항 1에 있어서,
    상기 이방 도전성 부재는, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된 상기 도전재로 이루어지는 상기 도통로의 유무에 의하여, 이방 도전성을 나타내는 영역이 정해진 상기 패턴 형상으로 형성되어 있는 이방 도전재.
  4. 청구항 1 내지 청구항 3 중 어느 한 항에 있어서,
    상기 지지체와 상기 이방 도전성 부재의 사이에 박리층이 마련되어 있는 이방 도전재.
  5. 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
    상기 지지체 위에 있어서, 상기 이방 도전성 부재가 마련된 이외의 영역에 투명 절연체가 마련되어 있는 이방 도전재.
  6. 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
    상기 지지체는, 웨이퍼 형상인 이방 도전재.
  7. 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
    상기 지지체는, 가요성을 갖고, 또한 투명한 이방 도전재.
  8. 반도체 칩과, 이방 도전성 부재를 갖고,
    상기 반도체 칩은, 얼라인먼트 마크가 복수 마련된 소자 영역을 구비하는 것 이며,
    상기 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재이고,
    상기 이방 도전성 부재는, 상기 소자 영역 중 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 상기 반도체 칩 위에 배치되어 있는 것을 특징으로 하는 전자 소자.
  9. 청구항 8에 있어서,
    상기 이방 도전성 부재는, 상기 소자 영역 중 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에, 배치되어 있지 않은 전자 소자.
  10. 청구항 8에 있어서,
    상기 이방 도전성 부재는, 상기 소자 영역의 전체 영역에 상기 절연성 기재가 배치되어 있고, 상기 소자 영역 중 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서, 상기 절연성 기재 중에 있어서의 상기 도통로가 존재하지 않는 전자 소자.
  11. 청구항 8 내지 청구항 10 중 어느 한 항에 있어서,
    상기 반도체 칩 위에 있어서, 상기 이방 도전성 부재가 마련된 이외의 영역에, 투명 절연체가 마련되어 있는 전자 소자.
  12. 청구항 8 내지 청구항 11 중 어느 한 항에 있어서,
    상기 이방 도전성 부재는, 상기 반도체 칩의 상기 소자 영역 중 전극이 형성된 전극 영역에만 마련되어 있는 전자 소자.
  13. 제1 얼라인먼트 마크가 복수 마련된 제1 소자 영역을 구비하는, 복수의 반도체 칩과,
    제2 얼라인먼트 마크가 복수 마련된 제2 소자 영역을 복수 구비하는 반도체 웨이퍼와,
    복수의 이방 도전성 부재를 갖고,
    상기 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재이며,
    상기 반도체 칩의 상기 제1 소자 영역과, 상기 반도체 웨이퍼의 상기 제2 소자 영역은 상기 이방 도전성 부재를 통하여 접합되어 있고, 또한 상기 이방 도전성 부재는 상기 제1 소자 영역 및 상기 제2 소자 영역 중 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 배치되어 있는 것을 특징으로 하는 반도체 소자를 포함하는 구조체.
  14. 청구항 13에 있어서,
    상기 이방 도전성 부재는, 상기 제1 소자 영역 및 상기 제2 소자 영역 중 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에, 배치되어 있지 않은, 반도체 소자를 포함하는 구조체.
  15. 청구항 13에 있어서,
    상기 이방 도전성 부재는, 상기 제1 소자 영역 및 상기 제2 소자 영역의 전체 영역에 상기 절연성 기재가 배치되어 있고, 상기 제1 소자 영역 및 상기 제2 소자 영역 중 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서, 상기 절연성 기재 중에 있어서의 상기 도통로가 존재하지 않는, 반도체 소자를 포함하는 구조체.
  16. 청구항 13 내지 청구항 15 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼 위에 있어서, 상기 이방 도전성 부재가 마련된 이외의 영역에 투명 절연체가 마련되어 있는, 반도체 소자를 포함하는 구조체.
  17. 청구항 13 내지 청구항 16 중 어느 한 항에 있어서,
    상기 이방 도전성 부재는, 상기 반도체 칩의 상기 제1 소자 영역 중 전극이 형성된 전극 영역에만 마련되어 있는, 반도체 소자를 포함하는 구조체.
  18. 제1 얼라인먼트 마크가 복수 마련된 제1 소자 영역을 복수 구비하는 제1 반도체 웨이퍼와, 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 이방 도전성 부재가 지지체 위에 마련된 이방 도전재와, 제2 얼라인먼트 마크가 복수 마련된 제2 소자 영역을 구비하는 제2 반도체 웨이퍼에 대하여,
    상기 이방 도전재의 상기 이방 도전성 부재를, 상기 제1 소자 영역 중 적어도 2개의 상기 제1 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록, 상기 제1 반도체 웨이퍼의 상기 제1 소자 영역에 접합하는 공정과,
    상기 이방 도전재의 상기 지지체를 제거하는 공정과,
    상기 제1 반도체 웨이퍼에 대하여, 상기 제1 소자 영역마다 개편화하여, 복수의 반도체 칩을 얻는 공정과,
    상기 반도체 칩의 상기 제1 얼라인먼트 마크와, 상기 제2 얼라인먼트 마크를 이용하여 상기 반도체 칩과 상기 제2 소자 영역의 위치 맞춤을 행하고, 상기 이방 도전성 부재를 통하여 상기 반도체 칩을 상기 제2 소자 영역에 접합하는 공정을 갖는 것을 특징으로 하는 전자 소자의 제조 방법.
  19. 제1 얼라인먼트 마크가 복수 마련된 제1 소자 영역을 구비하는, 복수의 반도체 칩과, 복수의 제2 얼라인먼트 마크를 구비하고, 적어도 2개의 상기 제2 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 제2 소자 영역을 복수 구비하는 제2 반도체 웨이퍼에 있어서,
    상기 반도체 칩의 상기 제1 얼라인먼트 마크와, 상기 제2 얼라인먼트 마크를 이용하여 상기 반도체 칩과 상기 제2 소자 영역의 위치 맞춤을 행하며, 상기 이방 도전성 부재를 통하여 상기 반도체 칩을 상기 제2 소자 영역에 접합하는 공정을 갖는 것을 특징으로 하는 전자 소자의 제조 방법.
  20. 청구항 18 또는 청구항 19에 있어서,
    상기 반도체 칩이 접합된 상기 제2 반도체 웨이퍼를, 상기 제2 소자 영역마다 개편화하는 공정을 갖는, 전자 소자의 제조 방법.
  21. 청구항 18 내지 청구항 20 중 어느 한 항에 있어서,
    상기 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재인, 전자 소자의 제조 방법.
  22. 청구항 18 내지 청구항 21 중 어느 한 항에 있어서,
    상기 반도체 칩을 상기 제2 소자 영역에 접합하는 공정은, 상기 반도체 칩을 모두, 상기 제2 소자 영역에 가접착하는 공정과, 가접착한 상기 반도체 칩을 모두 일괄하여, 상기 제2 반도체 웨이퍼의 상기 제2 소자 영역에 접합하는 공정을 포함하는, 전자 소자의 제조 방법.
  23. 청구항 18 내지 청구항 21 중 어느 한 항에 있어서,
    상기 반도체 칩을 상기 제2 소자 영역에 접합하는 공정은, 상기 반도체 칩을, 상기 제2 반도체 웨이퍼의 상기 제2 소자 영역에 1개씩 접합하는, 전자 소자의 제조 방법.
  24. 반도체 웨이퍼 위에, 복수의 반도체 칩을 다층으로 접합하는 전자 소자의 제조 방법으로서,
    상기 반도체 웨이퍼는, 복수의 얼라인먼트 마크가 마련된 소자 영역을 복수 구비하고,
    최상층의 반도체 칩은, 편면에 복수의 얼라인먼트 마크가 마련된 소자 영역을 구비하며, 또한 상기 편면에는 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련되고,
    상기 반도체 웨이퍼와 상기 최상층의 반도체 칩의 사이에 있는 중간의 반도체 칩은, 한쪽의 면에 복수의 얼라인먼트 마크와 전극이 마련된 소자 영역을 구비하며, 다른 쪽의 면에 복수의 얼라인먼트 마크와 전극을 구비하고, 상기 한쪽의 면의 상기 전극과 상기 다른 쪽의 면의 상기 전극은 전기적으로 도통되며, 상기 한쪽의 면에는, 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련되어 있고,
    상기 반도체 웨이퍼의 상기 얼라인먼트 마크와, 상기 중간의 반도체 칩의 상기 한쪽의 면의 얼라인먼트 마크를 이용하여 상기 반도체 웨이퍼의 상기 소자 영역과 상기 중간의 반도체 칩의 위치 맞춤을 행하며, 상기 이방 도전성 부재를 통하여 상기 중간의 반도체 칩을 상기 반도체 웨이퍼의 상기 소자 영역에 접합하는 제1 공정과,
    상기 중간의 반도체 칩의 상기 다른 쪽의 면의 얼라인먼트 마크와, 상기 최상층의 반도체 칩의 상기 얼라인먼트 마크를 이용하여 상기 중간의 반도체 칩과 상기 최상층의 반도체 칩의 위치 맞춤을 행하고, 상기 이방 도전성 부재를 통하여 상기 최상층의 반도체 칩을 상기 중간의 반도체 칩에 접합하는 제2 공정을 갖는 것을 특징으로 하는 전자 소자의 제조 방법.
  25. 청구항 24에 있어서,
    상기 제1 공정과 상기 제2 공정의 사이에, 상기 중간의 반도체 칩의 상기 다른 쪽의 면의 얼라인먼트 마크와, 상기 중간의 반도체 칩의 상기 한쪽의 면의 얼라인먼트 마크를 이용하여 2개의 상기 중간의 반도체 칩의 위치 맞춤을 행하고, 상기 이방 도전성 부재를 통하여 상기 중간의 반도체 칩끼리를 접합하는 접합 공정을 적어도 1개 갖는, 전자 소자의 제조 방법.
  26. 청구항 24 또는 청구항 25에 있어서,
    복수의 얼라인먼트 마크와 전극을 구비하고, 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 복수의 소자 영역을 한쪽의 면에 구비하며, 복수의 얼라인먼트 마크와 전극을 다른 쪽의 면에 구비하고, 상기 한쪽의 면의 상기 전극과 상기 다른 쪽의 면의 상기 전극은 전기적으로 도통된 반도체 웨이퍼에 대하여, 상기 소자 영역마다 개편화하여, 상기 반도체 웨이퍼와 상기 최상층의 반도체 칩의 사이에 있는 상기 중간의 반도체 칩을 얻는 공정을 갖는, 전자 소자의 제조 방법.
  27. 청구항 24 내지 청구항 26 중 어느 한 항에 있어서,
    상기 반도체 칩이 다층으로 접합된 상기 반도체 웨이퍼를, 상기 소자 영역마다 개편화하는 공정을 갖는, 전자 소자의 제조 방법.
  28. 청구항 24 내지 청구항 27 중 어느 한 항에 있어서,
    상기 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재인, 전자 소자의 제조 방법.
  29. 청구항 24 내지 청구항 28 중 어느 한 항에 있어서,
    상기 제1 공정 및 상기 제2 공정은, 상기 중간의 반도체 칩 및 상기 최상층의 반도체 칩을 모두, 가접착하는 공정과, 가접착한 상기 중간의 반도체 칩 및 상기 최상층의 반도체 칩을 모두 일괄하여 접합하는 공정을 포함하는, 전자 소자의 제조 방법.
  30. 청구항 24 내지 청구항 28 중 어느 한 항에 있어서,
    상기 제1 공정 및 상기 제2 공정은, 상기 중간의 반도체 칩 및 상기 최상층의 반도체 칩을 1개씩 접합하는, 전자 소자의 제조 방법.
  31. 청구항 18 내지 청구항 30 중 어느 한 항에 있어서,
    상기 이방 도전성 부재가 마련된 이외의 영역에, 투명 절연체를 충전하는 공정을 갖는, 전자 소자의 제조 방법.
  32. 청구항 18 내지 청구항 31 중 어느 한 항에 있어서,
    상기 반도체 칩의 소자 영역 중 전극이 형성된 전극 영역에만 상기 이방 도전성 부재를 마련하는, 전자 소자의 제조 방법.
  33. 제1 얼라인먼트 마크가 복수 마련된 제1 소자 영역을 복수 구비하는 제1 반도체 웨이퍼와, 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성되어 있는 이방 도전성 부재가 지지체 위에 마련된 이방 도전재에 대하여,
    상기 지지체 위에 있어서, 상기 이방 도전성 부재가 마련된 이외의 영역에, 투명 절연체를 충전하는 공정과,
    상기 이방 도전재의 상기 이방 도전성 부재를, 상기 제1 소자 영역 중 적어도 2개의 상기 제1 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록, 상기 제1 반도체 웨이퍼의 상기 제1 소자 영역에 접합하는 공정과,
    상기 이방 도전재의 상기 지지체를 제거하는 공정과,
    제2 얼라인먼트 마크가 복수 마련된 제2 소자 영역을 구비하는 제2 반도체 웨이퍼에 대하여, 상기 제1 반도체 웨이퍼의 상기 제1 얼라인먼트 마크와, 상기 제2 반도체 웨이퍼의 상기 제2 얼라인먼트 마크를 이용하여 상기 제1 반도체 웨이퍼와 상기 제2 소자 영역의 위치 맞춤을 행하고, 상기 이방 도전성 부재 및 상기 투명 절연체를 통하여 상기 제1 소자 영역을 상기 제2 소자 영역에 접합하는 공정을 갖는 것을 특징으로 하는 전자 소자의 제조 방법.
  34. 복수의 반도체 웨이퍼를 다층으로 접합하는 전자 소자의 제조 방법으로서,
    복수의 상기 반도체 웨이퍼 중, 최하층의 반도체 웨이퍼는, 복수의 얼라인먼트 마크가 마련된 소자 영역을 복수 구비하고, 최상층의 반도체 웨이퍼는, 복수의 얼라인먼트 마크를 구비하며, 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 복수의 소자 영역을 한쪽의 면에 구비하고,
    상기 최하층의 반도체 웨이퍼와 상기 최상층의 반도체 웨이퍼 이외의 중간의 반도체 웨이퍼는, 복수의 얼라인먼트 마크와 전극을 구비하며, 적어도 2개의 상기 얼라인먼트 마크에 상당하는 영역에 있어서 광이 투과할 수 있도록 이방 도전성을 나타내는 영역이 정해진 패턴 형상으로 형성된 이방 도전성 부재가 마련된 복수의 소자 영역을 한쪽의 면에 구비하고, 복수의 얼라인먼트 마크와 전극을 다른 쪽의 면에 구비하며, 상기 한쪽의 면의 상기 전극과 상기 다른 쪽의 면의 상기 전극은 전기적으로 도통되어 있고,
    상기 최하층의 반도체 웨이퍼의 상기 얼라인먼트 마크와, 상기 중간의 반도체 웨이퍼의 상기 한쪽의 면의 얼라인먼트 마크를 이용하여 상기 최하층의 반도체 웨이퍼의 상기 소자 영역과 상기 중간의 반도체 웨이퍼의 위치 맞춤을 행하며, 상기 이방 도전성 부재를 통하여 상기 최하층의 반도체 웨이퍼에 상기 중간의 반도체 웨이퍼를 접합하는 제1 공정과,
    상기 중간의 반도체 웨이퍼의 상기 다른 쪽의 면의 얼라인먼트 마크와, 상기 최상층의 반도체 웨이퍼의 상기 얼라인먼트 마크를 이용하여 상기 중간의 반도체 웨이퍼와 상기 최상층의 반도체 웨이퍼의 위치 맞춤을 행하고, 상기 이방 도전성 부재를 통하여 상기 중간의 반도체 웨이퍼에 상기 최상층의 반도체 웨이퍼를 접합하는 제2 공정을 갖는 것을 특징으로 하는 전자 소자의 제조 방법.
  35. 청구항 34에 있어서,
    상기 제1 공정과 상기 제2 공정의 사이에, 상기 중간의 반도체 웨이퍼의 상기 다른 쪽의 면의 얼라인먼트 마크와, 상기 중간의 반도체 웨이퍼의 상기 한쪽의 면의 얼라인먼트 마크를 이용하여 2개의 상기 중간의 반도체 웨이퍼의 위치 맞춤을 행하고, 상기 이방 도전성 부재를 통하여 상기 중간의 반도체 웨이퍼끼리를 접합하는 접합 공정을 적어도 1개 갖는, 전자 소자의 제조 방법.
  36. 청구항 33 내지 청구항 35 중 어느 한 항에 있어서,
    상기 반도체 웨이퍼의 소자 영역 중 전극이 형성된 전극 영역에만 상기 이방 도전성 부재가 마련되는, 전자 소자의 제조 방법.
  37. 청구항 33 내지 청구항 36 중 어느 한 항에 있어서,
    복수의 상기 반도체 웨이퍼가 접합된 상태에서, 소자 영역마다 개편화하는 공정을 갖는, 전자 소자의 제조 방법.
  38. 청구항 33 내지 청구항 37 중 어느 한 항에 있어서,
    상기 이방 도전성 부재는, 무기 재료로 이루어지는 절연성 기재와, 상기 절연성 기재의 두께 방향으로 관통하여, 서로 전기적으로 절연된 상태에서 마련된, 도전재로 이루어지는 복수의 도통로를 구비하는 부재인, 전자 소자의 제조 방법.
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