CN109155259B - 电子元件、包含半导体元件的结构体及电子元件的制造方法 - Google Patents

电子元件、包含半导体元件的结构体及电子元件的制造方法 Download PDF

Info

Publication number
CN109155259B
CN109155259B CN201780030573.0A CN201780030573A CN109155259B CN 109155259 B CN109155259 B CN 109155259B CN 201780030573 A CN201780030573 A CN 201780030573A CN 109155259 B CN109155259 B CN 109155259B
Authority
CN
China
Prior art keywords
anisotropic conductive
semiconductor wafer
element region
conductive member
semiconductor chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780030573.0A
Other languages
English (en)
Other versions
CN109155259A (zh
Inventor
堀田吉则
山下广祐
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Corp
Original Assignee
Fujifilm Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Corp filed Critical Fujifilm Corp
Publication of CN109155259A publication Critical patent/CN109155259A/zh
Application granted granted Critical
Publication of CN109155259B publication Critical patent/CN109155259B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01R—ELECTRICALLY-CONDUCTIVE CONNECTIONS; STRUCTURAL ASSOCIATIONS OF A PLURALITY OF MUTUALLY-INSULATED ELECTRICAL CONNECTING ELEMENTS; COUPLING DEVICES; CURRENT COLLECTORS
    • H01R11/00—Individual connecting elements providing two or more spaced connecting locations for conductive members which are, or may be, thereby interconnected, e.g. end pieces for wires or cables supported by the wire or cable and having means for facilitating electrical connection to some other wire, terminal, or conductive member, blocks of binding posts
    • H01R11/01—Individual connecting elements providing two or more spaced connecting locations for conductive members which are, or may be, thereby interconnected, e.g. end pieces for wires or cables supported by the wire or cable and having means for facilitating electrical connection to some other wire, terminal, or conductive member, blocks of binding posts characterised by the form or arrangement of the conductive interconnection between the connecting locations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Non-Insulated Conductors (AREA)
  • Laminated Bodies (AREA)

Abstract

本发明提供一种适用于半导体芯片和半导体晶片等的接合的各向异性导电材料、具有各向异性导电性部件的电子元件、具有各向异性导电性部件的包含半导体元件的结构体及使用各向异性导电性部件的电子元件的制造方法。各向异性导电材料具有支撑体及各向异性导电性部件，所述各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，上述各向异性导电性部件设置在支撑体上，且使表征各向异性导电性的区域形成为规定的图案状。

Description

电子元件、包含半导体元件的结构体及电子元件的制造方法
技术领域
本发明涉及一种设置在支撑体上且具有使表征各向异性导电性的区域形成为规定的图案状的各向异性导电性部件的各向异性导电材料、具有各向异性导电性部件的电子元件、具有各向异性导电性部件的包含半导体元件的结构体及使用各向异性导电性部件的电子元件的制造方法，尤其涉及一种在芯片上晶片方式及晶片上晶片方式上优选的各向异性导电材料、具有各向异性导电性部件的电子元件、具有各向异性导电性部件的包含半导体元件的结构体及电子元件的制造方法。
背景技术
在设置于绝缘性基材的微细孔中填充金属而成的金属填充微细结构体也是近年来在纳米技术上引起关注的领域之一，例如，期待将其用作各向异性导电性部件。
该各向异性导电性部件插入于半导体元件等电子组件与电路基板之间，并仅通过加压便可获得电子组件与电路基板之间的电连接，因此作为半导体元件等电子组件等的电连接部件及进行功能检查时的检查用连接器等被广泛地使用。
尤其，半导体元件等电子组件的小型化显著，如以往的引线接合等直接连接配线基板的方式、倒装芯片接合及热压接合等中，无法充分保证连接的稳定性。因此，作为电连接部件，各向异性导电性部件受到关注。
例如，专利文献1中记载有一种各向异性导电性部件，其具备：绝缘性基材，由无机材料构成；包含导电性部件的多个导通路，其向绝缘性基材的厚度方向贯通，并以相互绝缘的状态设置；及粘合层，设置在绝缘性基材的表面。该各向异性导电性部件具有各导通路从绝缘性基材的表面突出的突出部分，各导通路的突出部分的端部从粘合层的表面露出或突出。
以往技术文献
专利文献
专利文献1：国际公开第2016/006660号公报
例如，将专利文献1的各向异性导电性部件应用于芯片上晶片方式的工序的情况下，各向异性导电性部件并不透明，因此如下所示很难进行对准。因此，关于芯片上晶片方式的工序，期待新的接合方法。
发明内容
发明要解决的技术课题
其中，图69～图73为按照工序顺序表示电子元件的以往的制造方法的示意图。
电子元件的以往的制造方法将以往的各向异性导电性部件使用于芯片上晶片方式。
各向异性导电材料100在支撑体102的整个面上配置有各向异性导电性部件104，并在支撑体102与各向异性导电性部件104之间有剥离层106。
如图69所示，电子元件的以往的制造方法中，将各向异性导电材料100 的各向异性导电性部件104朝向半导体晶片110而配置各向异性导电材料100 和半导体晶片110。
接着，如图70所示，施加预定的压力，加热成预定的温度，且保持预定的时间，从而将各向异性导电材料100的各向异性导电性部件104接合于半导体晶片110。
接着，如图71所示，加热各向异性导电材料100，由此减弱剥离层106的粘接力而从各向异性导电材料100移除支撑体102，仅将各向异性导电性部件 104接合于半导体晶片110。
接着，如图72所示，关于半导体晶片110，按每个元件区域(未图示)进行单片化，获得多个半导体芯片112。该情况下，如图73所示，半导体芯片 112中，对准标记114被各向异性导电性部件104覆盖。因此，从外部无法识别对准标记114，从而无法获得对准标记114的位置信息。由此，无法进行半导体芯片112的位置对准，从而在芯片上晶片方式的工序中无法将半导体芯片 112接合于半导体晶片。
本发明的目的在于提供一种消除基于所述以往技术的问题，并在半导体芯片和半导体晶片等的接合上优选的各向异性导电材料、具有各向异性导电性部件的电子元件、具有各向异性导电性部件的包含半导体元件的结构体及使用各向异性导电性部件的电子元件的制造方法。
用于解决技术课题的手段
为了实现上述目的，本发明提供一种各向异性导电材料，其具有支撑体及各向异性导电性部件，各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，各向异性导电性部件设置在支撑体上，且使表征各向异性导电性的区域形成为规定的图案状。
优选通过各向异性导电性部件的有无，各向异性导电性部件使表征各向异性导电性的区域形成为规定的图案状。
优选通过通过由导电材料构成的导通路的有无，各向异性导电性部件使表征各向异性导电性的区域形成为规定的图案状，该导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置。
优选在支撑体与各向异性导电性部件之间设置有剥离层。
并且，优选在支撑体上，在除了设置有各向异性导电性部件的区域以外的区域设置有透明绝缘体。
优选支撑体为晶片形状。优选支撑体具有挠性且透明。
本发明提供一种电子元件，其具有半导体芯片及各向异性导电性部件，半导体芯片具备设置有多个对准标记的元件区域，各向异性导电性部件为如下部件，其具备绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，各向异性导电性部件以光能够在元件区域的相当于至少两个对准标记的区域中透射的方式配置在半导体芯片上。
优选各向异性导电性部件未配置于元件区域的相当于至少两个对准标记的区域中。
优选各向异性导电性部件在元件区域的整个区域中配置有绝缘性基材，在元件区域的相当于至少两个对准标记的区域中，不存在绝缘性基材中的导通路。
优选在半导体芯片上在除了设置有各向异性导电性部件的区域以外的区域设置透明绝缘体。
各向异性导电性部件仅设置于半导体芯片的元件区域中的形成有电极的电极区域中。
本发明提供一种包含半导体元件的结构体，其具有：多个半导体芯片，具备设置有多个第一对准标记的第一元件区域；半导体晶片，具备多个设置有多个第二对准标记的第二元件区域；及多个各向异性导电性部件，各向异性导电性部件为如下部件，其具备：绝缘性基材，其由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，半导体芯片的第一元件区域与半导体晶片的第二元件区域经由各向异性导电性部件接合，且各向异性导电性部件以光能够在第一元件区域及第二元件区域的相当于至少两个对准标记的区域中透射的方式配置。
优选各向异性导电性部件未配置于第一元件区域及第二元件区域的相当于至少两个对准标记的区域。
优选各向异性导电性部件在第一元件区域及第二元件区域的整个区域配置有绝缘性基材，在第一元件区域及第二元件区域的相当于至少两个对准标记的区域中，不存在绝缘性基材中的导通路。
优选在半导体晶片上在除了设置有各向异性导电性部件的区域以外的区域设置透明绝缘体。
优选各向异性导电性部件仅设置于半导体晶片的第一元件区域中的形成有电极的电极区域。
本发明提供一种电子元件的制造方法，其中，针对具备多个设置有多个第一对准标记的第一元件区域的第一半导体晶片、将使表征各向异性导电性的区域形成为规定的图案状的各向异性导电性部件设置在支撑体上的各向异性导电材料、及具备设置有多个第二对准标记的第二元件区域的第二半导体晶片，具有如下工序：将各向异性导电材料的各向异性导电性部件接合于第一半导体晶片的第一元件区域，以使光能够在第一元件区域的相当于至少两个第一对准标记的区域中透射的工序；
移除各向异性导电材料的支撑体的工序；关于第一半导体晶片，按每个第一元件区域进行单片化而获得多个半导体芯片的工序；以及使用半导体芯片的第一对准标记及第二对准标记进行半导体芯片与第二元件区域的位置对准，并经由各向异性导电性部件将半导体芯片接合于第二元件区域的工序。
并且，本发明提供一种电子元件的制造方法，其中，在具备设置有多个第一对准标记的第一元件区域的、多个半导体芯片及具备多个第二元件区域的第二半导体晶片中，具有如下工序：使用半导体芯片的第一对准标记及第二对准标记进行半导体芯片与第二元件区域的位置对准，并经由各向异性导电性部件将半导体芯片接合于第二元件区域的工序，该第二元件区域具备多个第二对准标记，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在相当于至少两个第二对准标记的区域中透射的各向异性导电性部件。
优选具有将接合有半导体芯片的第二半导体晶片按每个第二元件区域进行单片化的工序。
优选各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置。
优选将半导体芯片接合于第二元件区域的工序包含：将所有半导体芯片临时粘接于第二元件区域的工序；及将已进行临时粘接的半导体芯片全部汇总一次性接合于第二半导体晶片的第二元件区域的工序。
优选在将半导体芯片接合于第二元件区域的工序中，将半导体芯片一个一个地接合于第二半导体晶片的第二元件区域。
本发明提供一种电子元件的制造方法，将多个半导体芯片以多层接合于半导体晶片之上，半导体晶片具备多个设置有多个对准标记的元件区域，最上层半导体芯片在单面具备设置有多个对准标记的元件区域，并且，在单面设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在相当于至少两个对准标记的区域中透射的各向异性导电性部件，在位于半导体晶片与最上层半导体芯片之间的中间半导体芯片中，在一面具备设置有多个对准标记及电极的元件区域，在另一面具备多个对准标记及电极，一面的电极与另一面的电极电导通，在一面设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在相当于至少两个对准标记的区域中透射的各向异性导电性部件，该制造方法具有：第一工序，使用半导体晶片的对准标记及中间半导体芯片的一面的对准标记进行半导体晶片的元件区域与中间半导体芯片的位置对准，并经由各向异性导电性部件将中间半导体芯片接合于半导体晶片的元件区域；及
第二工序，使用中间半导体芯片的另一面的对准标记及最上层半导体芯片的对准标记进行中间半导体芯片与最上层半导体芯片的位置对准，并经由各向异性导电性部件将最上层半导体芯片接合于中间半导体芯片。
优选在第一工序与第二工序之间具有至少一个接合工序，在该接合工序中，使用中间半导体芯片的另一面的对准标记及中间半导体芯片的一面的对准标记进行两个中间半导体芯片的位置对准，并经由各向异性导电性部件将中间半导体芯片彼此接合。
优选具有对如下半导体晶片按每个元件区域进行单片化而获得位于半导体晶片与最上层半导体芯片之间的中间半导体芯片的工序，在该半导体晶片中，在一面具备多个元件区域，该多个元件区域具备多个对准标记及电极，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在相当于至少两个对准标记的区域中透射的各向异性导电性部件，在另一面具备多个对准标记及电极，一面的电极与另一面的电极电导通。
优选具有将接合有多层半导体芯片的半导体晶片按每个元件区域进行单片化的工序。
优选各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置。
优选第一工序及第二工序包含：将所有中间半导体芯片及最上层半导体芯片临时粘接的工序；及将已临时粘接的中间半导体芯片及最上层半导体芯片全部汇总一次性接合的工序。
优选在第一工序及第二工序中，将中间半导体芯片及最上层半导体芯片一个一个地接合。
优选具有在除了设置有各向异性导电性部件的区域以外的区域填充透明绝缘体的工序。
优选仅在半导体芯片的元件区域中的形成有电极的电极区域设置各向异性导电性部件。
本发明提供一种电子元件的制造方法，其中，针对具备多个设置有多个第一对准标记的第一元件区域的第一半导体晶片、将使表征各向异性导电性的区域形成为规定的图案状的各向异性导电性部件设置在支撑体上的各向异性导电材料，具有如下工序：在支撑体上，在除了设置有各向异性导电性部件的区域以外的区域填充透明绝缘体的工序；将各向异性导电材料的各向异性导电性部件接合于第一半导体晶片的第一元件区域，以使光能够在第一元件区域的相当于至少两个第一对准标记的区域中透射的工序；移除各向异性导电材料的支撑体的工序；对具备设置有多个第二对准标记的第二元件区域的第二半导体晶片，使用第一半导体晶片的第一对准标记及第二半导体晶片的第二对准标记进行第一半导体晶片与第二元件区域的位置对准，并经由各向异性电性部件及透明绝缘体将第一元件区域接合于第二元件区域的工序。
本发明提供一种电子元件的制造方法，其将多个半导体芯片以多层接合，所述电子元件的制造方法的特征在于，多个半导体芯片中最下层半导体晶片具备多个设置有多个对准标记的元件区域，最上层半导体晶片在一面具备多个元件区域，该多个元件区域具备多个对准标记，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在相当于至少两个对准标记的区域中透射的各向异性导电性部件，在除了最下层半导体晶片与最上层半导体晶片以外的中间半导体晶片中，在一面具备多个元件区域，该多个元件区域具备多个对准标记及电极，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在相当于至少两个对准标记的区域中透射的各向异性导电性部件，在另一面具备多个对准标记及电极，一面的电极与另一面的电极电导，该制造方法具有：第一工序，使用最下层半导体晶片的对准标记及中间半导体晶片的一面的对准标记进行最下层半导体晶片的元件区域与中间半导体晶片的位置对准，并经由各向异性导电性部件将中间半导体晶片接合于最下层半导体晶片；及第二工序，使用中间半导体晶片的另一面的对准标记及最上层半导体晶片的对准标记进行中间半导体晶片与最上层半导体晶片的位置对准，并经由各向异性导电性部件将最上层半导体晶片接合于中间半导体晶片。
优选在第一工序与第二工序之间具有至少一个接合工序，在该接合工序中，使用中间半导体晶片的另一面的对准标记及中间半导体晶片的一面的对准标记进行两个中间半导体晶片的位置对准，并经由各向异性导电性部件将中间半导体晶片彼此接合。
优选仅在半导体晶片的元件区域中的形成有电极的电极区域设置各向异性导电性部件。
优选具有在接合有多个半导体晶片的状态下按每个元件区域进行单片化的工序。
各向异性导电性部件优选如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置。
发明效果
根据本发明，适合于半导体芯片和半导体晶片等的接合。
附图说明
图1是表示本发明的实施方式的各向异性导电材料的示意图。
图2是本发明的实施方式的各向异性导电材料的主要部分放大图。
图3是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的结构的俯视图。
图4是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的结构的模式剖视图。
图5是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的图案的第一例的示意图。
图6是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的图案的第二例的示意图。
图7是表示元件区域及对准标记的一例的示意图。
图8是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的图案的第三例的示意图。
图9是表示本发明的实施方式的各向异性导电材料的其他例子的示意图。
图10是表示本发明的实施方式的各向异性导电材料的形状的示意图。
图11是表示本发明的实施方式的各向异性导电材料的其他例子的制造方法的一工序的示意图。
图12是表示本发明的实施方式的各向异性导电材料的其他例子的制造方法的一工序的示意图。
图13是表示本发明的实施方式的各向异性导电材料的其他例子的制造方法的一工序的示意图。
图14是表示本发明的实施方式的电子元件的第一例的模式立体图。
图15是表示本发明的实施方式的电子元件的第二例的模式立体图。
图16是表示本发明的实施方式的电子元件的第三例的模式立体图。
图17是表示本发明的实施方式的电子元件的第四例的示意图。
图18是表示本发明的实施方式的电子元件的第五例的示意图。
图19是表示本发明的实施方式的电子元件的第六例的示意图。
图20是表示本发明的实施方式的电子元件的第七例的示意图。
图21是表示本发明的实施方式的电子元件的元件区域的其他例子的示意图。
图22是表示本发明的实施方式的电子元件的第八例的示意图。
图23是表示本发明的实施方式的电子元件的第九例的示意图。
图24是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图25是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图26是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图27是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图28是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图29是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图30是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图31是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图32是表示本发明的实施方式的电子元件的制造方法的第一例的一工序的示意图。
图33是表示第一半导体晶片的示意图。
图34是表示本发明的实施方式的电子元件的制造方法的第二例的一工序的示意图。
图35是表示本发明的实施方式的电子元件的制造方法的第二例的一工序的示意图。
图36是表示本发明的实施方式的电子元件的制造方法的第二例的一工序的示意图。
图37是表示本发明的实施方式的电子元件的制造方法的第三例的一工序的示意图。
图38是表示本发明的实施方式的电子元件的制造方法的第三例的一工序的示意图。
图39是表示本发明的实施方式的电子元件的制造方法的第三例的一工序的示意图。
图40是表示本发明的实施方式的电子元件的制造方法的第三例的一工序的示意图。
图41是表示本发明的实施方式的电子元件的制造方法的第三例的一工序的示意图。
图42是表示本发明的实施方式的电子元件的制造方法的第三例的一工序的示意图。
图43是表示本发明的实施方式的电子元件的制造方法的第三例的一工序的示意图。
图44是表示本发明的实施方式的电子元件的制造方法的第四例的一工序的示意图。
图45是表示本发明的实施方式的电子元件的制造方法的第四例的一工序的示意图。
图46是表示本发明的实施方式的电子元件的制造方法的第四例的一工序的示意图。
图47是表示本发明的实施方式的电子元件的制造方法的第五例的一工序的示意图。
图48是表示本发明的实施方式的电子元件的制造方法的第五例的一工序的示意图。
图49是表示本发明的实施方式的电子元件的制造方法的第五例的一工序的示意图。
图50是表示本发明的实施方式的电子元件的制造方法的第五例的一工序的示意图。
图51是表示本发明的实施方式的电子元件的制造方法的第五例的一工序的示意图。
图52是表示本发明的实施方式的电子元件的制造方法的第五例的一工序的示意图。
图53是表示本发明的实施方式的电子元件的制造方法的第六例的一工序的示意图。
图54是表示本发明的实施方式的电子元件的制造方法的第六例的一工序的示意图。
图55是表示本发明的实施方式的电子元件的制造方法的第六例的一工序的示意图。
图56是表示本发明的实施方式的电子元件的制造方法的第六例的一工序的示意图。
图57是表示本发明的实施方式的电子元件的制造方法的第六例的一工序的示意图。
图58是表示本发明的实施方式的电子元件的制造方法的第六例的一工序的示意图。
图59是表示本发明的实施方式的电子元件的制造方法的第七例的一工序的示意图。
图60是表示本发明的实施方式的电子元件的制造方法的第七例的一工序的示意图。
图61是表示本发明的实施方式的电子元件的制造方法的第八例的一工序的示意图。
图62是表示本发明的实施方式的电子元件的制造方法的第八例的一工序的示意图。
图63是表示本发明的实施方式的电子元件的制造方法的第八例的一工序的示意图。
图64是表示第三半导体晶片的示意图。
图65是表示光学传感器的制造方法的一工序的示意图。
图66是表示光学传感器的制造方法的一工序的示意图。
图67是表示光学传感器的制造方法的一工序的示意图。
图68是表示光学传感器的制造方法的一工序的示意图。
图69是表示电子元件的以往的制造方法的一工序的示意图。
图70是表示电子元件的以往的制造方法的一工序的示意图。
图71是表示电子元件的以往的制造方法的一工序的示意图。
图72是表示电子元件的以往的制造方法的一工序的示意图。
图73是表示电子元件的以往的制造方法的一工序的示意图。
具体实施方式
以下，根据附图中所示的优选实施方式，对本发明的各向异性导电材料、电子元件、包含半导体元件的结构体及电子元件的制造方法进行详细说明。
另外，在以下表示数值范围的“～”包含记载在两侧的数值。例如，ε为数值α～数值β是指，ε的范围为包含数值α和数值β的范围，由数学符号表示，则为α≤ε≤β。并且，关于角度，可以包含在技术领域中一般容许的误差范围。
对本发明的各向异性导电材料、电子元件、包含半导体元件的结构体及电子元件的制造方法中的各向异性导电材料进行说明。
[各向异性导电材料]
图1是表示本发明的实施方式的各向异性导电材料的示意图，图2是本发明的实施方式的各向异性导电材料的主要部分放大图。图3是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的结构的俯视图，图4是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的结构的模式剖视图。另外，图4是图3的切断面线IB-IB剖视图。
图1及图2所示的各向异性导电材料10具有支撑体12及各向异性导电性部件14。各向异性导电性部件14设置在支撑体12上，在支撑体12与各向异性导电性部件14之间设置有剥离层16。支撑体12与各向异性导电性部件14 通过剥离层16可分离地粘接。
支撑体12支撑各向异性导电性部件14，例如由硅基板构成。作为支撑体 12，除了硅基板以外，例如能够使用SiC、SiN、GaN及氧化铝(Al2O3)等陶瓷基板、玻璃基板、纤维强化塑料基板以及金属基板。纤维强化塑料基板中还包含作为印刷配线基板的FR-4(FlameRetardant Type 4(阻燃型4))基板等。
并且，作为支撑体12，能够使用具有挠性且透明者。作为具有挠性且透明的支撑体12，可举出例如PET(聚对苯二甲酸乙二酯)、聚环烯烃、聚碳酸酯、丙烯酸树脂、PEN(聚萘二甲酸乙二酯)、PE(聚乙烯)、PP(聚丙烯)、聚苯乙烯、聚氯乙烯、聚偏二氯乙烯及TAC(三醋酸纤维素)等塑料薄膜。
其中，“透明”是指，以在位置对准中使用的波长的光为基准透射率为 80％以上。因此，在波长400～800nm的整个可见光区域中透射率低也可。即，也可以不透明。透射率通过分光光度计进行测定。
剥离层16由支撑层17及剥离剂18层叠而成。剥离剂18与各向异性导电性部件14相接，支撑体12与各向异性导电性部件14以剥离层16为起点分离。各向异性导电材料10中，例如，加热成预定的温度，由此剥离剂18的粘接力减弱，从而从各向异性导电材料10移除支撑体12。
剥离剂18中例如能够使用NITTO DENKO CORPORATION.制REVALPHA(注册商标)及SOMAR Corporation.制SOMATAC(注册商标)等。
图3及图4所示的各向异性导电性部件14为如下部件，其具备：绝缘性基材20，其由无机材料构成；及由导电材料构成的多个导通路22，向绝缘性基材20的厚度方向Z(参考图4)贯通，并以相互电绝缘的状态设置。另外，其具备设置在绝缘性基材20的表面20a及20b上的树脂层24。
其中，“相互电绝缘的状态”是指，存在于绝缘性基材的内部的各导通路在绝缘性基材的内部处于相互电绝缘的状态。
各向异性导电性部件14中，导通路22相互电绝缘，在与绝缘性基材20 的厚度方向Z(参考图4)正交的方向x上没有导电性，而在厚度方向Z上具有导电性。如上，各向异性导电性部件14为表征各向异性导电性的部件。
如图3及图4所示，导通路22中，在相互电绝缘的状态下将绝缘性基材 20向厚度方向Z贯通设置。另外，符号Z1表示从图3的背面至正面的方向，符号Z2表示从图3的正面至背面的方向。
另外，如图4所示，导通路22具有从绝缘性基材20的表面20a及20b突出的突出部分22a及突出部分22b。各突出部分22a及突出部分22b的端部埋设于树脂层24。树脂层24具备粘合性，且赋予临时粘接性。突出部分22a及突出部分22b的长度优选为20nm以上，更优选100nm～500nm。
并且，图4中，示出在绝缘性基材20的表面20a及20b上具有树脂层24 者，但并不限定于此，在绝缘性基材20的至少一表面具有具备粘合性的树脂层24即可。
同样，图4的导通路22在两端具有突出部分22a及突出部分22b，但并不限定于此，在绝缘性基材20的至少具有树脂层24的一侧的表面具有突出部分即可。
各向异性导电性部件14的厚度h例如为30μm以下。并且，各向异性导电性部件14中，优选TTV(Total Thickness Variation(总厚度变化值)) 为10μm以下。
其中，各向异性导电性部件14的厚度h为，利用电场发射型扫瞄电子显微镜以20万倍的倍率观察各向异性导电性部件14，获取各向异性导电性部件 14的轮廓形状，并对相当于厚度h的区域测定10点的平均值。
并且，各向异性导电性部件14的TTV(Total Thickness Variation) 为，用切割按每个支撑体12切割各向异性导电性部件14，并观察各向异性导电性部件14的截面形状而求出的值。
各向异性导电性部件14设置在支撑体12上，且使表征各向异性导电性的区域形成为规定的图案状。
图5是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的图案的第一例的示意图，图6是表示本发明的实施方式的各向异性导电材料的各向异性导电性部件的图案的第二例的示意图。
如图5所示，例如，关于各向异性导电性部件14，通过各向异性导电性部件14的有无，将表征各向异性导电性的区域15形成为规定的图案状。表征各向异性导电性的区域15具有导通路22。例如，利用切割或激光划线，选择性地去除各向异性导电性部件14，由此能够将表征各向异性导电性的区域15形成为图5所示的图案。
并且，在各向异性导电性部件14中，将光阻膜选择性地形成于成为区域 15的区域。之后，利用湿式蚀刻或干式蚀刻，去除位于未形成有光阻膜的区域的各向异性导电性部件14，由此能够将表征各向异性导电性的区域15形成为图5所示的图案。
并且，通过向绝缘性基材20的厚度方向Z贯通并以相互电绝缘的状态设置的由导电材料构成的导通路22的有无，表征各向异性导电性的区域15可以形成为规定的图案状。即，通过将导通路22配置成规定的图案状，可以形成为图案状。
该情况下，如图6所示，将表征各向异性导电性的区域15形成为规定的图案状，除了表征各向异性导电性的区域15以外成为没有导通路22的区域 15b。区域15b中仅存在绝缘性基材20。
各向异性导电性部件14的导通路22中，例如，选择性地去除上述区域 15b中的导电材料，由此能够将表征各向异性导电性的区域15形成为图6所示的图案。
选择性地去除导电材料的情况下，在各向异性导电性部件14中，将光阻膜选择性地形成于成为区域15的区域。之后，例如，利用湿式蚀刻，去除位于未形成有光阻膜的区域的导电材料。由此，能够将表征各向异性导电性的区域15形成为图6所示的图案。湿式蚀刻例如使用双氧水或碘蚀刻液等。
各向异性导电性部件14的光透射性较低且不透明，但去除导电材料的情况下，光透射性变高，从而能够获得对准标记的摄影图像。
表征各向异性导电性的区域15在相当于成为连接对象的半导体芯片或半导体晶片的对准标记的区域中形成为光能够透射的图案。
如图7所示，在半导体芯片或半导体晶片上，例如配置有多个元件区域 30。元件区域30例如为矩形形状，在各角部形成有用于位置对准的对准标记 32。元件区域30中，形成有总计四个对准标记32。确定元件区域30的位置和朝向时，对准标记32具有多个也可，并不限定于上述四个。并且，关于对准标记32的形状，也并无特别限定，能够适当利用公知的形状。
图7所示的元件区域30中，在配置表征各向异性导电性的上述区域15的情况下，变成光能够对四个对准标记32透射。另外，关于位置对准，只要能够识别至少两个对准标记即可。因此，如图8所示，例如，相对于元件区域 30，可以将表征各向异性导电性的区域15形成为能够识别四个中两个对准标记32的形状。
其中，“光能够透射”是指，能够获得对准标记32的摄影图像或反射像，从而能够从外部识别对准标记32。
图1及图2所示的各向异性导电材料10构成为，具有支撑体12及各向异性导电性部件14，各向异性导电性部件14设置于支撑体12上，在支撑体12 与各向异性导电性部件14之间设置有剥离层16，但并不限定于此。例如，如图9所示的各向异性导电材料10a可以构成为，在支撑体12上，在除了设置有各向异性导电性部件14的区域以外的区域设置透明绝缘体19。该情况下，透明绝缘体19例如通过将各向异性导电性部件14埋入于透明绝缘体19而形成。除此以外，例如，也可以涂布成为膏状透明绝缘体19来形成透明绝缘体 19。
其中，透明绝缘体19的“透明”如利用上述透明的支撑体12进行的说明。即使在对准标记32上有透明绝缘体19，也能够获得对准标记32的摄影图像或反射像，从而能够从外部识别对准标记32。
用设置有透明绝缘体19的各向异性导电材料10a也能够识别对准标记 32。另外，对透明绝缘体19在后面进行详细说明。
在图1所示的各向异性导电材料10及图9所示的各向异性导电材料10a 中，支撑体12的形状均无特别限定，根据用途适当决定，例如为晶片形状。“晶片形状”如图10所示，支撑体12的外形为圆形。另外，贴付各向异性导电材料10、10a的对象为半导体晶片，且有定向平面的情况下，支撑体12为晶片形状，且与对象相同，可以存在与定向平面对应的直线部。并且，支撑体 12的外形可以为四角形状。
另外，在图10中，对与图1所示的各向异性导电材料10及图9所示的各向异性导电材料10a相同的结构物附加相同符号，并省略其详细的说明。
图9所示的各向异性导电材料10a中，作为支撑体12，使用具有上述挠性且透明的物体，由此能够将各向异性导电材料10a设为具有挠性且透明的物体。由此，能够与以往的粒子型ACF(Anisotropic Conductive Film(各向异性导电薄膜))相同地利用，并能够与粒子型ACF使用相同的制造装置。
并且，如图11所示，图9所示的各向异性导电材料10a中，准备例如在基材92上依次形成剥离层93及透明绝缘体94的薄膜90。基材92的结构例如与上述支撑体12的结构相同。剥离层93的结构与上述剥离层16的结构相同。透明绝缘体94的结构与上述透明绝缘体19的结构相同。
如图11所示，将薄膜90与各向异性导电材料10的各向异性导电性部件 14对置配置。
接着，如图12所示，从各向异性导电性部件14侧向各向异性导电材料10 层叠薄膜90。之后，剥离基材92，由此能够获得图9所示的各向异性导电材料10a。
在图12中，剥离支撑体12，由此，如图13所示，能够获得基材92成为支撑体的各向异性导电材料10a。
除此以外，对图1所示的各向异性导电材料10，在未设置有各向异性导电性部件14的区域涂布成为透明绝缘体19的膏状的物体，从而能够获得图9所示的各向异性导电材料10a。
接着，对电子元件进行说明。
[电子元件]
图14是表示本发明的实施方式的电子元件的第一例的模式立体图，图15 是表示本发明的实施方式的电子元件的第二例的模式立体图，图16是表示本发明的实施方式的电子元件的第三例的模式立体图。
另外，在图14、图15及图16中，在图1及图2所示的各向异性导电材料 10、图3～图6所示的各向异性导电性部件14以及图7及图8所示的元件区域 30中，对相同的结构物附加相同符号，并省略其详细的说明。
图14所示的电子元件34具有半导体芯片36及各向异性导电性部件14。
如图7所示，半导体芯片36例如具备设置有四个对准标记32的元件区域 30。各向异性导电性部件14以光能够在元件区域30的相当于四个对准标记32 的区域中透射的方式配置。如上述，各向异性导电性部件14以光能够在相当于至少两个对准标记32的区域中透射的方式配置即可，也可以构成为例如与图8所示的表征各向异性导电性的区域15相同的形状。
并且，各向异性导电性部件14可以构成为未配置在元件区域30的相当于至少两个对准标记32的区域。
并且，如图15所示的电子元件34，各向异性导电性部件14在元件区域 30的整个区域配置有绝缘性基材20，在元件区域30的相当于至少两个对准标记32的区域中，可以设为绝缘性基材20中的导通路22不存在的结构。图15 的各向异性导电性部件14可以设为表征各向异性导电性的区域15及有绝缘性基材20但没有导通路22的区域15b。图15所示的电子元件34中，关于表征各向异性导电性的区域15，例如也可以设为与图8所示的表征各向异性导电性的区域15相同的形状。
并且，如图16所示的电子元件34，可以构成为，具有半导体芯片36及各向异性导电性部件14，在半导体芯片36上，在除了设置有各向异性导电性部件14的区域以外的区域设置透明绝缘体19的结构。透明绝缘体19还设置在对准标记32上，但如上述，能够识别对准标记32。因此，图16所示的电子元件34中，关于表征各向异性导电性的区域15，例如也可以设为与图8所示的表征各向异性导电性的区域15相同的形状。
在上述的任一电子元件34中，用芯片上晶片方式，接合半导体芯片和半导体晶片时，也获得对准标记32的摄影图像或反射像，从而能够光学检测对准标记，并能够在位置对准中利用对准标记32。由此，如图17所示，例如经由表征各向异性导电性的各向异性导电性部件14接合半导体芯片36与半导体芯片37，从而能够获得电连接半导体芯片36与半导体芯片37的电子元件 35。在电子元件35中，各向异性导电性部件14发挥TSV(Through SiliconVia(硅通孔))功能。
除此以外，例如，如图18所示的电子元件38，能够设为经由各向异性导电性部件14立体地层叠接合半导体芯片36、半导体芯片37及半导体芯片39 且电连接的结构。如上，通过使用各向异性导电性部件14能够实现三维安装。
如图18所示的电子元件38，位于最下层半导体芯片36与最上层半导体芯片39之间的中间半导体芯片37中，在一面具备设置有多个对准标记(未图示)和电极(未图示)的元件区域(未图示)，在另一面具备多个对准标记 (未图示)和电极(未图示)。一面的电极与另一面的电极电导通。具体而言，半导体芯片37为了与最下层半导体芯片36及最上层半导体芯片39电连接，在与半导体芯片36的对置面设置有多个对准标记(未图示)和电极(未图示)，在半导体芯片39的对置面设置有电极。
最上层半导体芯片39中，在单面具备设置有多个对准标记(未图示)的元件区域(未图示)。最下层半导体芯片36中，在单面具备设置有多个对准标记(未图示)的元件区域(未图示)。
并且，关于图16所示的电子元件34，例如，如图19所示，能够设为如下电子元件35，其中，经由各向异性导电性部件14接合半导体芯片36和半导体芯片37，且在半导体芯片36与半导体芯片37之间配置透明绝缘体19，并电连接半导体芯片36及半导体芯片37。该情况下，通过透明绝缘体19，半导体芯片36与半导体芯片37的接触面积增加，半导体芯片36与半导体芯片37能够维持更稳定地层叠的状态。
另外，如图20所示的电子元件38，能够设为经由各向异性导电性部件14 和透明绝缘体19立体地层叠接合半导体芯片36、半导体芯片37及半导体芯片 39且电连接的结构。该情况下，通过透明绝缘体19，各半导体芯片之间的接触面积增加，各半导体芯片能够维持更稳定地层叠的状态。
并且，如图21所示，各向异性导电性部件14可以为仅设置在半导体芯片的元件区域30中形成有电极(未图示)的电极区域31的结构。仅在电极区域 31设置各向异性导电性部件14，由此能够抑制对半导体芯片的元件区域30的配线等的影响。
仅在电极区域31设置各向异性导电性部件14的情况下，如图22所示的电子元件35，在半导体芯片36与半导体芯片37之间，各向异性导电性部件 14偏于一方配置。该情况下，通过透明绝缘体19，半导体芯片36与半导体芯片37的接触面积增加，即使各向异性导电性部件14偏于一方设置，半导体芯片36与半导体芯片37能够维持稳定地层叠的状态。
如图23所示的电子元件38，即使使用三个半导体芯片36、半导体芯片37 及半导体芯片39的情况下，在各半导体芯片之间，各向异性导电性部件14也偏于一方配置，如上述，通过透明绝缘体19，各半导体芯片之间的接触面积增加，且即使各向异性导电性部件14偏于一方配置，各半导体芯片也能够维持稳定地层叠的状态。
该情况下，也仅在电极区域31设置各向异性导电性部件14，由此能够抑制对半导体芯片的元件区域30的配线等的影响。
另外，接合半导体芯片的数量并无特别限定，根据电子元件的功能及对电子元件所要求的性能适当决定。如上述，使用以光能够在相当于至少两个对准标记32的区域中透射的方式配置的各向异性导电性部件14，由此进行位置对准，并立体地层叠接合多个半导体芯片，从而能够将这些电连接。由此，能够缩小电子元件的大小，且能够缩减安装面积。并且，减薄各向异性导电性部件 14的厚度，由此能够缩短半导体芯片之间的配线长度，并抑制信号的延迟，从而能够提高电子元件的处理速度。缩短半导体芯片之间的配线长度，由此还能够抑制功耗。
“元件区域30”是指，形成有用于作为电子元件发挥功能的各种元件构成电路等的区域。元件区域30例如为形成有如闪存等存储电路、如微处理机及 FPGA(field-programmable gate array(现场可编程门阵列))等逻辑电路的区域、形成有无线标签等通信模块以及配线的区域。在元件区域30中，除了这些以外，还可以形成有MEMS(MicroElectro Mechanical Systems(微机电系统))。“MEMS”是指，例如传感器、致动器及天线等。传感器中包含例如加速度、声音、光等各种传感器。
如上述，元件区域30中形成有元件构成电路等，为了将半导体芯片与外部电连接而设置有电极(未图示)。元件区域30具有形成有电极的电极区域 31(参考图21)。另外，元件区域30的电极例如为铜柱。“电极区域31”是指，基本上包含所形成的所有电极。然而，若分离设置电极，则设置有各电极的区域也称为电极区域。
半导体芯片36具有元件区域30，由半导体构成。半导体芯片36例如具有形成于元件区域30的上述存储电路、逻辑电路、通信模块或MEMS(Micro Electro MechanicalSystems，微电子机械系统)等。
半导体芯片及半导体晶片例如由硅构成，但并不限定于此，可以为碳化硅、锗、砷化镓或氮化镓等。
另外，对半导体芯片36、半导体芯片37及半导体芯片39能够设为由上述半导体芯片36例示的芯片。关于半导体芯片36、半导体芯片37及半导体芯片 39的结构，根据在电子元件35及电子元件38中实现的功能适当选择。例如，图17、图19及图22的电子元件35中，能够设为具有逻辑电路的半导体芯片 36与具有存储电路的半导体芯片37的组合。并且，图18、图20及图23的电子元件38中，可以将半导体芯片36、半导体芯片37及半导体芯片39设为均具有存储电路的芯片，并且，也可以设为均具有逻辑电路的芯片。并且，作为电子元件中的半导体芯片的组合，可以为传感器、致动器和天线等和存储电路及逻辑电路的组合。
以下，对电子元件的制造方法进行说明。
[电子元件的制造方法]
对电子元件的制造方法的第一例进行说明。
图24～图32是按工序顺序表示本发明的实施方式的电子元件的制造方法的第一例的示意图。并且，图33是表示第一半导体晶片的示意图。
在图24～图32所示的电子元件的制造方法的第一例中，对与图1及图2 所示的各向异性导电材料10、图3～图6所示的各向异性导电性部件14、图7 及图8所示的元件区域30以及图14及图15所示的电子元件34相同的结构物附加相同符号，并省略其详细的说明。
电子元件的制造方法的第一例涉及芯片上晶片方式。
首先，如图24所示，准备第一半导体晶片40及将使表征各向异性导电性的区域15(参考图5及图6)形成为规定的图案状的各向异性导电性部件14 设置在支撑体12上的各向异性导电材料10。并且，将各向异性导电性部件14 朝向第一半导体晶片40的第一元件区域42(参考图33)而配置各向异性导电材料10。
如图33所示，第一半导体晶片40具备多个第一元件区域42。第一元件区域42中，分别设置有多个第一对准标记44。第一元件区域42的结构与上述元件区域30的结构相同。第一对准标记44的结构与上述对准标记32的结构相同。
各向异性导电材料10中，各向异性导电性部件14与第一元件区域42配合，例如形成为图5或图6所示的图案。在各向异性导电性部件14与支撑体 12之间有剥离层16。
接着，如图25所示，施加预定的压力，加热成预定的温度，且保持预定的时间，而将各向异性导电材料10的各向异性导电性部件14接合于第一半导体晶片40的第一元件区域42，以使光能够在第一元件区域42的相当于至少两个第一对准标记44的区域中透射。
接着，如图26所示，移除各向异性导电材料10的支撑体12，仅使各向异性导电性部件14接合于第一半导体晶片40。该情况下，对各向异性导电材料 10进行预定的温度的加热，降低剥离层16的剥离剂18的粘接力，并以各向异性导电材料10的剥离层16为起点移除支撑体12。
接着，如图27所示，关于第一半导体晶片40，按照每个第一元件区域42 (参考图33)进行单片化，获得多个半导体芯片46。该情况下，半导体芯片 46中，以光能够在相当于第一对准标记44的区域中透射的方式接合有各向异性导电性部件14。例如，在四个第一对准标记44均露出的状态下接合各向异性导电性部件14。该情况下，半导体芯片46中，关于第一对准标记44，能够获得摄影图像或反射像，从而能够从半导体芯片46的外部识别第一对准标记 44。
接着，准备第二半导体晶片50(参考图28)，其具备设置有多个第二对准标记54的第二元件区域52(参考图28)。
并且，如图28所示，将各向异性导电性部件14朝向第二半导体晶片50 配置半导体芯片46。接着，使用半导体芯片46的第一对准标记44和第二对准标记54进行半导体芯片46与第二元件区域52的位置对准。该情况下，在半导体芯片46的各向异性导电性部件14与第二半导体晶片50的第二元件区域 52之间，例如配置摄像装置60，同时对半导体芯片46的第一对准标记44和第二对准标记54进行拍摄。并且，基于第一对准标记44的图像和第二对准标记54的图像，求出第一对准标记44的位置信息及第二对准标记54的位置信息并进行位置对准。
关于摄像装置60，若对第一对准标记44和第二对准标记54能够以数字图像数据获得摄影图像或反射像，则其结构并无特别限定，能够适当利用公知的摄像装置。
对半导体芯片46和第二元件区域52进行位置对准之后，如图29所示，使半导体芯片46与第二元件区域52接触，例如，施加预定的压力，加热成预定的温度，且保持预定的时间，并通过树脂层24(参考图2及图4)进行临时粘接。对所有半导体芯片46进行如上动作，如图30所示，将所有半导体芯片 46临时粘接于第二元件区域52。
临时粘接中使用各向异性导电性部件14的树脂层24为手段之一，可以利用以下所示的方法。例如，可以利用滴注等向第二半导体晶片50上供给封装树脂等，而将半导体芯片46临时粘接于第二元件区域52，也可以在第二半导体晶片50上，使用事先供给的绝缘性树脂薄膜(NCF(Non-conductive Film (不导电薄膜)))将半导体芯片46临时粘接于第二元件区域52。
另外，“临时粘接”是指，在将半导体芯片对准的状态下固定于半导体晶片上。
进行临时粘接时，检查半导体芯片和半导体晶片而预先得知优良品和不良品，从而仅将半导体芯片的优良品接合于半导体晶片内的优良品部分，由此能够降低制造损耗。将品质得以保证的优良品的半导体芯片称作KGD(Known Good Die(已知合格晶片))。
另外，进行临时粘接时，若临时粘接强度减弱，则在传送工序等及直至接合为止的工序中产生位置偏离。
并且，临时粘接工序中的温度条件并无特别限定，优选为0℃～300℃，更优选为10℃～200℃，尤其优选为常温(23℃)～100℃。
同样，临时粘接工序中的加压条件并无特别限定，优选为10MPa以下，更优选为5MPa以下，尤其优选为1MPa以下。
接着，如图31所示，对半导体芯片46施加预定的压力，加热成预定的温度，且保持预定的时间，而将多个半导体芯片46全部汇总一次性接合于第二半导体晶片50的第二元件区域52(参考图28)。将该接合还称作正式接合。
正式接合中的温度条件并无特别限定，优选高于临时粘接的温度的温度，具体而言，更优选为150℃～350℃，尤其优选为200℃～300℃。
并且，正式接合中的加压条件并无特别限定，优选为30MPa以下，更优选为0.1MPa～20MPa。
并且，正式接合的时间并无特别限定，优选为1秒～60分钟，更优选为5 秒～10分钟。
在上述条件下进行正式接合，由此树脂层在半导体芯片46的电极之间流动，从而不易在接合部残留。
另外，正式接合如上述汇总一次性进行，由此能够缩短工作时间，从而提高生产率。
另外，将经由各向异性导电性部件14接合多个半导体芯片46与第二半导体晶片50的第二元件区域52的状态，称作包含半导体元件的结构体62。
包含半导体元件的结构体62具有：多个半导体芯片46，其具备设置有多个第一对准标记的第一元件区域；第二半导体晶片50，其具备分别设置有多个第二对准标记的多个第二元件区域52；及多个各向异性导电性部件14。半导体芯片46的第一元件区域及第二半导体晶片50的第二元件区域52经由各向异性导电性部件14接合，且各向异性导电性部件14以光能够在元件区域上的相当于至少两个对准标记的区域中透射的方式配置。即，各向异性导电性部件 14以光能够在第一元件区域42上相当于至少两个第一对准标记44的第一区域及第二元件区域52上的相当于至少两个第二对准标记的第二区域中的至少一个区域中透射的方式配置。
接着，如图32所示，将接合有半导体芯片46的第二半导体晶片50按每个第二元件区域52(参考图28)，例如通过切割进行单片化。由此，能够获得半导体芯片46和半导体芯片56经由各向异性导电性部件14接合的电子元件64。
另外，关于单片化，并不限定于切割，也可以使用激光划线。
并且，在将半导体芯片46接合于第二元件区域52的工序中，将多个半导体芯片46临时粘接之后，全部汇总一次性接合，但并不限定于此。例如，可以省略多个半导体芯片46的临时粘接。另外，可以将多个半导体芯片46一个一个地接合于第二半导体晶片50的第二元件区域52。该情况下，比汇总一次性接合耗费时间。
关于第一半导体晶片40、半导体芯片46及第二半导体晶片50、电子元件 64的传送及拣选等以及加热处理及加压处理，能够通过使用公知的半导体制造装置实现。
如上述，将各向异性导电性部件14以光能够在相当于第一对准标记的区域中透射的方式形成为图案状，由此能够使用第一对准标记44和第二对准标记54，进行半导体芯片46与第二元件区域52的位置对准。如上，适合于芯片上晶片方式。并且，将半导体芯片46配置于第二元件区域52上时，能够在相同时间获得第一对准标记44的位置信息和第二对准标记54的位置信息，因此能够提高半导体芯片46与第二元件区域52的位置精度。另外，能够在相同时间获得第一对准标记44的位置信息和第二对准标记54的位置信息，因此能够快速接合半导体芯片46与第二元件区域52，缩短工作时间，从而能够提高电子元件的生产率。
另外，进行位置对准时，只要能够获得第一对准标记44的位置信息和第二对准标记54的位置信息即可，各向异性导电性部件14只要以能够识别第一对准标记44的方式设置即可。因此，将半导体芯片46接合于第二元件区域52 之后，可以以光能够在第二元件区域52的相当于第二对准标记54的区域中透射的方式配置各向异性导电性部件14。
对电子元件的制造方法的第二例进行说明。
图34～图36是按工序顺序表示本发明的实施方式的电子元件的制造方法的第二例的示意图。
在图34～图36所示的电子元件的制造方法的第二例中，对与图24～图32 及图33相同的结构物附加相同符号，并省略其详细的说明。
电子元件的制造方法的第二例涉及三层结构的电子元件的制造。第二例中，作为多层结构的例子，说明了三层结构，但并不限定于三层结构。
如上述图34所示，使用将多个半导体芯片46接合于第二半导体晶片50 的第二元件区域52(参考图28)的状态的结构。该情况下，半导体芯片46为与上述半导体芯片37相同的结构，除了上述半导体芯片46的结构之外，在背面46b还设置有多个对准标记(未图示)和电极(未图示)。例如，在半导体芯片46设置有将背面46b的电极(未图示)与表面46a的电极(未图示)相连的填充有导电材料的通孔(未图示)。背面46b的电极与表面46a的电极利用填充有导电材料的通孔电导通。半导体芯片46的表面46a为一面，背面46b 为另一面。
将多个半导体芯片46接合于第二半导体晶片50的第二元件区域52(参考图28)的工序相当于第一工序。
关于图34所示的结构，在半导体芯片46的背面46b设置有多个对准标记 (未图示)和电极(未图示)的一点之外，与图31所示的结构相同。图34所示的结构与图31相同地制作。
第二例中，如图34所示，对接合于第二半导体晶片50的各半导体芯片 46，再接合半导体芯片47。该情况下，如上述说明，设为如图28所示，从而进行使用了半导体芯片46的对准标记的位置信息和半导体芯片47的对准标记的位置信息的位置对准，将半导体芯片47接合于半导体芯片46，并电连接半导体芯片46的背面46b的电极与半导体芯片47的各向异性导电性部件14。并且，如图35所示，在所有半导体芯片46上接合半导体芯片47。将半导体芯片 47接合于半导体芯片46的工序相当于第二工序。
半导体芯片47的接合方法并无特别限定，可以将多个半导体芯片47临时粘接之后，全部汇总一次性接合，也可以将多个半导体芯片46一个一个地接合于第二半导体晶片50的第二元件区域52。
另外，关于半导体芯片47，能够与图27所示的半导体芯片46相同地，将第一半导体晶片40按每个第一元件区域42进行单片化而获得。
接着，如图36所示，将接合层叠有两个半导体芯片46及47的第二半导体晶片50按每个第二元件区域52(参考图28)，例如通过切割进行单片化。由此，能够获得两个半导体芯片46、47与半导体芯片56经由各向异性导电性部件14接合的三层结构的电子元件65。半导体芯片46相当于中间半导体芯片，且半导体芯片47相当于最上层半导体芯片。
可以在半导体芯片47上，利用与半导体芯片47相同的方法接合其他半导体芯片，从而设为四层以上的电子元件。该情况下，其他半导体芯片成为最上层半导体芯片。半导体芯片47成为中间半导体芯片，为了与最上层半导体芯片电连接，设为与上述半导体芯片37相同的结构，从而设为与背面的电极和表面的电极(未图示)电导通的结构。上述半导体芯片46及半导体芯片47相当于中间半导体芯片。
另外，半导体芯片46、半导体芯片47及其他半导体芯片可以为相同结构，也可以为功能等不同的结构。并且，关于半导体芯片46和半导体芯片 47，可以将各向异性导电性部件14仅设置在如上述形成有电极(未图示)的电极区域31(参考图21)。
在将半导体芯片46接合于第二半导体晶片50的工序与将半导体芯片47 接合于半导体芯片46的工序之间，设置重复接合层叠相当于中间半导体芯片的半导体芯片46的工序，由此能够获得四层以上的多层结构的电子元件。
该情况下，由此使用中间半导体芯片的另一面的对准标记和中间半导体芯片的一面的对准标记进行两个中间半导体芯片的位置对准，并经由各向异性导电性部件接合中间半导体芯片彼此的接合工序，实现上述重复接合。通过进行至少一次接合工序，能够获得四层以上的多层结构的电子元件。
并且，可以具有对如下半导体晶片，按每个元件区域进行单片化，从而获得位于半导体晶片与最上层半导体芯片之间的中间半导体芯片的工序，该半导体晶片中，在一面具备多个元件区域，其具备多个对准标记及电极，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在相当于至少两个对准标记的区域中透射的各向异性导电性部件，在另一面具备多个对准标记及电极，一面的电极与另一面的电极电导通。
对电子元件的制造方法的第三例进行说明。
图37～图43是按工序顺序表示本发明的实施方式的电子元件的制造方法的第三例的示意图。
在图37～图43所示的电子元件的制造方法的第三例中，对与图24～图32 及图33相同的结构物附加相同符号，并省略其详细的说明。
电子元件的制造方法的第三例涉及芯片上晶片方式。
首先，如图37所示，准备第一半导体晶片40及将使表征各向异性导电性的区域15(参考图5及图6)形成为规定的图案状的各向异性导电性部件14 设置在支撑体12上的各向异性导电材料10a。
关于各向异性导电材料10a，在除了设置有各向异性导电性部件14的区域以外的区域，即除了在各向异性导电性部件14之间设置有透明绝缘体19以外，与上述图24所示的各向异性导电材料10为相同的结构，因此省略详细的说明。另外，虽然未图示，但具有将透明绝缘体19填充于除了设置有各向异性导电性部件14的区域以外的区域的工序。例如，如上述图11及图12所示，透明绝缘体19填充于除了设置有各向异性导电性部件14的区域以外的区域。
接着，如图38所示，施加预定的压力，加热成预定的温度，且保持预定的时间，而将各向异性导电材料10a的各向异性导电性部件14以如下方式接合于第一半导体晶片40的第一元件区域42，即在第一元件区域42(参考图 33)的相当于至少两个第一对准标记44(参考图33)的区域配置透明绝缘体 19，从而能够识别第一对准标记44。
接着，如图39所示，移除各向异性导电材料10a的支撑体12，并使各向异性导电性部件14和透明绝缘体19接合于第一半导体晶片40。该情况下，将各向异性导电材料10a加热成预定的温度，降低剥离层16的剥离剂18的粘接力，并以各向异性导电材料10a的剥离层16为起点移除支撑体12。
接着，如图40所示，对第一半导体晶片40，按每个第一元件区域42(参考图33)进行单片化，获得多个半导体芯片46。半导体芯片46中，在相当于第一对准标记44的区域，如上设置有透明绝缘体19。例如，于四个第一对准标记44之上设置有透明绝缘体19。该情况下，半导体芯片46中，关于第一对准标记44，能够获得摄影图像或反射像，从而能够从半导体芯片46的外部识别第一对准标记44(参考图33)。
接着，准备第二半导体晶片50(参考图28)，其具备设置有多个第二对准标记54(参考图28)的第二元件区域52(参考图28)。
并且，如图41所示，将各向异性导电性部件14朝向第二半导体晶片50 而配置半导体芯片46。该情况下，如上述说明，设为如图28所示，求出第一对准标记44的位置信息及第二对准标记54的位置信息，进行半导体芯片46 与第二元件区域52的位置对准。
对半导体芯片46与第二元件区域52(参考图28)进行位置对准之后，如上述，使半导体芯片46与第二元件区域52接触，例如，施加预定的压力，加热成预定的温度，且保持预定的时间，并通过树脂层24(参考图2及图4)进行临时粘接。对所有半导体芯片46进行如上动作，如上述，将所有半导体芯片46临时粘接于第二元件区域52。
接着，对半导体芯片46，如上述，施加预定的压力，加热成预定的温度，且保持预定的时间，如图42所示，将多个半导体芯片46全部汇总一次性接合于第二半导体晶片50的第二元件区域52(参考图28)。将该接合还称作正式接合。正式接合中的温度条件如上述。如上述汇总一次性进行正式接合，由此能够降低工作时间，从而提高生产率。
另外，图42所示的多个半导体芯片46与第二半导体晶片50的第二元件区域52经由各向异性导电性部件14和透明绝缘体19接合的状态的结构也称作包含半导体元件的结构体62。
包含半导体元件的结构体62具有：多个半导体芯片46，其具备设置有多个第一对准标记的第一元件区域；第二半导体晶片50，其具备分别设置有多个第二对准标记的多个第二元件区域；多个各向异性导电性部件14；及透明绝缘体19，其设置于多个各向异性导电性部件14之间。半导体芯片46的第一元件区域及第二半导体晶片50的第二元件区域52经由各向异性导电性部件14及透明绝缘体19接合，且透明绝缘体19配置于元件区域上的相当于至少两个对准标记的区域上。即，透明绝缘体19以光能够在第一元件区域42上的相当于至少两个第一对准标记44的第一区域及第二元件区域52上的相当于至少两个第二对准标记54的第二区域中的至少一方的区域中透射的方式配置。
接着，如图43所示，将接合有半导体芯片46的第二半导体晶片50按每个第二元件区域52(参考图28)，例如通过切割进行单片化。由此，能够获得半导体芯片46和半导体芯片56经由各向异性导电性部件14和透明绝缘体 19而接合的电子元件64。关于半导体芯片56，可以将各向异性导电性部件14 仅设置在如上述形成有电极(未图示)的电极区域31(参考图21)。
另外，关于单片化，如使用上述图32进行的说明，因此省略详细的说明。
并且，将半导体芯片46接合于第二元件区域52的工序中，并不限定于将多个半导体芯片46临时粘接之后，全部汇总一次性接合，例如，可以省略多个半导体芯片46的临时粘接。另外，可以将多个半导体芯片46一个一个地接合于第二半导体晶片50的第二元件区域52。
如上述，设置透明绝缘体19，由此能够使用第一对准标记44和第二对准标记54，进行半导体芯片46与第二元件区域52的位置对准，适合于芯片上晶片方式。并且，将半导体芯片46配置于第二元件区域52上时，能够在相同时间获得第一对准标记44的位置信息和第二对准标记54的位置信息，因此能够提高半导体芯片46与第二元件区域52的位置精度。另外，能够在相同时间获得第一对准标记44的位置信息和第二对准标记54的位置信息，因此能够快速接合半导体芯片46与第二元件区域52，缩短工作时间，从而能够提高电子元件的生产率。
另外，进行位置对准时，只要能够获得第一对准标记44的位置信息和第二对准标记54的位置信息即可，透明绝缘体19只要设置成能够识别第一对准标记44即可。
对电子元件的制造方法的第四例进行说明。
图44～图46是按工序顺序表示本发明的实施方式的电子元件的制造方法的第四例的示意图。
在图44～图46所示的电子元件的制造方法的第四例中，对与图34～图43 相同的结构物附加相同符号，并省略其详细的说明。
电子元件的制造方法的第四例涉及使用图9所示的各向异性导电材料10a 的三层结构的电子元件的制造。第四例中，作为多层结构的例子，说明了三层结构，但并不限定于三层结构。
如上述图42所示，使用将多个半导体芯片46接合于第二半导体晶片50 的第二元件区域52(参考图28)的状态的结构。该情况下，半导体芯片46为与上述半导体芯片37相同的结构，结构如上述说明。
关于图44所示的结构，除了在半导体芯片46的背面46b设置有多个对准标记(未图示)和电极(未图示)的一点之外，与图42所示的结构相同。图 44所示的结构与图42相同地制作。
第四例中，如图44所示，对接合于第二半导体晶片50的各半导体芯片 46，再接合半导体芯片47。该情况下，如上述说明，设为如图28所示，从而进行使用了半导体芯片46的对准标记的位置信息和半导体芯片47的对准标记的位置信息的位置对准，接合半导体芯片46与半导体芯片47，并电连接半导体芯片46的背面46b的电极与半导体芯片47的各向异性导电性部件14。并且，如图45所示，在所有半导体芯片46上，接合半导体芯片47。
半导体芯片47的接合方法并无特别限定，可以将多个半导体芯片47临时粘接之后，全部汇总一次性接合，也可以将多个半导体芯片46一个一个地接合于第二半导体晶片50的第二元件区域52。
另外，关于半导体芯片47，能够与图27所示的半导体芯片46相同地，将第一半导体晶片40按每个第一元件区域42进行单片化而获得。
接着，如图46所示，将接合层叠有两个半导体芯片46及47的第二半导体晶片50按每个第二元件区域52(参考图28)，例如通过切割进行单片化。由此，获得两个半导体芯片46、47与半导体芯片56经由各向异性导电性部件 14接合的三层结构的电子元件65。
可以在半导体芯片47上，利用与半导体芯片47相同的方法接合其他半导体芯片，从而设为四层以上的电子元件。该情况下，为了电连接半导体芯片47 及最上层半导体芯片，其他半导体芯片设为与上述半导体芯片37相同的结构，且为与背面的电极和表面的电极(未图示)电导通的结构。上述半导体芯片46、半导体芯片47及其他半导体芯片相当于中间半导体芯片。
另外，如上述，半导体芯片46及半导体芯片47可以为相同的结构，也可以为功能等不同的结构。并且，关于半导体芯片46和半导体芯片47，可以将各向异性导电性部件14仅设置在如上述形成有电极(未图示)的电极区域31 (参考图21)。
在第四例中，也在将半导体芯片46接合于第二半导体晶片50的工序与将半导体芯片47接合于半导体芯片46的工序之间，设置重复接合层叠相当于中间半导体芯片的半导体芯片46的工序，由此能够获得四层以上的多层结构的电子元件。
该情况下，通过使用中间半导体芯片的另一面的对准标记和中间半导体芯片的一面的对准标记进行两个中间半导体芯片的位置对准，并经由各向异性导电性部件接合中间半导体芯片彼此的接合工序，实现上述重复接合。通过进行至少一次接合工序，能够获得四层以上的多层结构的电子元件。
对电子元件的制造方法的第五例进行说明。
图47～图52是按工序顺序表示本发明的实施方式的电子元件的制造方法的第五例的示意图。
在图47～图52所示的电子元件的制造方法的第五例中，对与图24～图32 及图33相同的结构物附加相同符号，并省略其详细的说明。
电子元件的制造方法的第五例涉及芯片上晶片方式。
电子元件的制造方法的第五例相比上述电子元件的制造方法的第一例，在各向异性导电性部件14接合于第二半导体晶片50，并对接合有各向异性导电性部件14的第二半导体晶片50及半导体芯片46进行接合的一点上不同，除此以外的工序与上述电子元件的制造方法的第一例相同。
电子元件的制造方法的第五例中，首先，准备具备多个第二元件区域52 (参考图28)的第二半导体晶片50。在第二元件区域52(参考图28)上，在各个角设置有第二对准标记54(参考图28)，设置有总计四个第二对准标记 54。
准备将使表征各向异性导电性的区域形成为规定的图案状的各向异性导电性部件14设置于支撑体12上的各向异性导电材料10。该情况下，各向异性导电材料10中，各向异性导电性部件14与第二元件区域52配合，例如形成为图5或图6所示的图案。在各向异性导电性部件14与支撑体12之间有剥离层 16。
并且，如图47所示，将各向异性导电材料10朝向各向异性导电性部件14 配置于第二半导体晶片50的第二元件区域52。
接着，如图48所示，施加预定的压力，加热成预定的温度，且保持预定的时间，而将各向异性导电材料10的各向异性导电性部件14接合于第二半导体晶片50的第二元件区域52，以使光能够在第二元件区域52的相当于至少两个第二对准标记54的区域中透射。
接着，如图49所示，移除各向异性导电材料10的支撑体12，仅使各向异性导电性部件14接合于第二半导体晶片50。
各向异性导电性部件14以光能够在相当于第二对准标记54的区域中透射的方式接合配置于第二元件区域52。该情况下，关于第二对准标记54，能够获得摄影图像或反射像，从而能够从第二半导体晶片50的外部识别第二对准标记54。另外，移除支撑体12的方法与上述电子元件的制造方法的第一例相同。
接着，准备多个半导体芯片46，其具备设置有多个第一对准标记44的第一元件区域42。
接着，如图50所示，将半导体芯片46朝向各向异性导电性部件14配置。接着，使用半导体芯片46的第一对准标记44和第二对准标记54进行半导体芯片46与第二元件区域52的位置对准。该情况下，在半导体芯片46与第二半导体晶片50的第二元件区域52的各向异性导电性部件14之间，例如配置摄像装置60(参考图28)，同时对半导体芯片46的第一对准标记44和第二对准标记54进行拍摄。并且，基于第一对准标记44的图像和第二对准标记54的图像，求出第一对准标记44的位置信息及第二对准标记54的位置信息并进行位置对准。
接着，进行位置对准之后，如图51所示，例如使用粘接剂等，施加预定的压力，加热成预定的温度，且保持预定的时间，从而将半导体芯片46临时粘接于第二元件区域52的各向异性导电性部件14。对所有半导体芯片46进行上述动作，如图52所示，将所有半导体芯片46临时粘接于第二元件区域52。
其以后的工序与上述电子元件的制造方法的第一例相同。该情况下，如图 31所示，对半导体芯片46，施加预定的压力，加热成预定的温度，且保持预定的时间，将多个半导体芯片46全部汇总一次性接合于第二元件区域52(参考图28)。由此，能够获得包含上述半导体元件的结构体62。
接着，如图32所示，将接合有半导体芯片46的第二半导体晶片50按每个第二元件区域52(参考图28)，例如通过切割或激光划线进行单片化。由此，能够获得半导体芯片46与半导体芯片56经由各向异性导电性部件14接合的电子元件64。半导体芯片56通过切割具备第二元件区域52(参考图28) 的第二半导体晶片50而获得，半导体芯片56具备第二元件区域52(参考图 28)。
电子元件的制造方法的第五例也能够与电子元件的制造方法的第一例相同地提高半导体芯片46及第二元件区域52的位置精度。另外，能够在相同时间获得第一对准标记44的位置信息和第二对准标记54的位置信息，因此能够快速接合半导体芯片46与第二元件区域52，缩短工作时间，从而能够提高电子元件64的生产率。
另外，进行位置对准时，只要能够获得第一对准标记44的位置信息和第二对准标记54的位置信息即可，各向异性导电性部件14只要以能够识别第二对准标记54的方式设置即可。因此，将半导体芯片46接合于第二元件区域52 之后，可以以光能够在第一元件区域42的相当于第一对准标记44的区域中透射的方式配置各向异性导电性部件14。
上述第一元件区域42及第二元件区域52的结果与上述元件区域30的结构相同。对半导体芯片46及半导体芯片56能够由上述半导体芯片36例示。关于半导体芯片46及半导体芯片56的组合，并无特别限定，根据电子元件64 的功能及对电子元件64所要求的性能适当决定。
在第五例中，也如上述第二例，可以设为在半导体芯片46上接合层叠半导体芯片47的三层结构的电子元件，另外，也可以重复接合层叠半导体芯片 46，由此设为四层以上的多层结构的电子元件。
对电子元件的制造方法的第六例进行说明。
图53～图58是按工序顺序表示本发明的实施方式的电子元件的制造方法的第六例的示意图。
在图53～图58所示的电子元件的制造方法的第六例中，对与图24～图32 及图33以及图37～图39相同的结构物附加相同符号，并省略其详细的说明。
电子元件的制造方法的第六例中，图53～图55所示的工序与上述图37～图39所示的工序相同，因此省略其详细的说明，从图56开始进行说明。
在图56中示出移除各向异性导电材料10a的支撑体12，且接合有各向异性导电性部件14和透明绝缘体19的第一半导体晶片40。
第六例中，对具备设置有多个第二对准标记54(参考图28)的第二元件区域52(参考图28)的第二半导体晶片50，按每个第二元件区域52(参考图 28)进行切割，获得半导体芯片56。半导体芯片56具有设置有多个第二对准标记54的第二元件区域52(参考图28)。
如图56所示，将各向异性导电性部件14朝向第一半导体晶片40而配置半导体芯片56。该情况下，如上述说明，设为如图28所示，求出第一对准标记44的位置信息与第二对准标记54的位置信息，进行半导体芯片56与第一元件区域42的位置对准。
对半导体芯片56与第一元件区域42进行位置对准之后，如上述，使半导体芯片56与第一元件区域42接触，例如，施加预定的压力，加热成预定的温度，且保持预定的时间，并通过树脂层24(参考图2及图4)进行临时粘接。对所有半导体芯片56进行如上动作，如上述，将所有半导体芯片56临时粘接于第一元件区域42。
接着，如上述对半导体芯片56施加预定的压力，加热成预定的温度，且保持预定的时间，如图57所示，将多个半导体芯片56全部汇总一次性接合于第一半导体晶片40的第一元件区域42(参考图33)。将该接合还称作正式接合。正式接合中的温度条件如上述。如上述汇总一次性进行正式接合，由此能够降低工作时间，从而能够提高生产率。
接着，如图58所示，将接合有半导体芯片56的第一半导体晶片40按每个第一元件区域42(参考图33)，例如通过切割进行单片化。由此，能够获得半导体芯片46和半导体芯片56经由各向异性导电性部件14和透明绝缘体 19接合的电子元件64。
另外，关于单片化，如使用上述图32进行的说明，因此省略详细的说明。
并且，将半导体芯片56接合于第一元件区域42的工序中，并不限定于将多个半导体芯片56临时粘接之后，全部汇总一次性接合，例如，可以省略多个半导体芯片56的临时粘接。另外，可以将多个半导体芯片56一个一个地接合于第一半导体晶片40的第一元件区域42。
对电子元件的制造方法的第七例进行说明。
图59～图60是按工序顺序表示本发明的实施方式的电子元件的制造方法的第七例的示意图。
在图59～图60所示的电子元件的制造方法的第七例中，对与图53～图58 相同的结构物附加相同符号，并省略其详细的说明。
电子元件的制造方法的第七例是将图9所示的各向异性导电材料10a应用于晶片上晶片方式的例子。
电子元件的制造方法的第七例与第六例相同地使用移除各向异性导电材料10a的支撑体12，并接合有各向异性导电性部件14和透明绝缘体19的第一半导体晶片40(参考图56)。
准备第二半导体晶片50(参考图28)，其具备设置有多个第二对准标记 54的第二元件区域52(参考图28)。
如图59所示，对第一半导体晶片40，进行第二半导体晶片50的位置对准，如图59所示，接合第一半导体晶片40与第二半导体晶片50。该情况下，第一元件区域42(参考图33)及第二元件区域52(参考图28)经由各向异性导电性部件14和透明绝缘体19层叠。
第一半导体晶片40中，在第一对准标记44上设置有透明绝缘体19，即使有各向异性导电性部件14，也能够在晶片的状态下识别对准标记32，因此能够在晶片的状态下进行位置对准。
关于第一半导体晶片40与第二半导体晶片50的接合，可以在临时粘接之后进行正式接合，也可以省略临时粘接而仅进行正式接合。
接着，如图60所示，在接合第一半导体晶片40与第二半导体晶片50的状态下，按每个第一元件区域42(参考图33)和第二元件区域52(参考图 28)，例如通过切割进行单片化。由此，能够获得半导体芯片46与半导体芯片56经由各向异性导电性部件14和透明绝缘体19接合的电子元件64。如上，也适合于晶片上晶片方式。
另外，关于单片化，如使用上述图32进行的说明，因此省略详细的说明。
并且，如图60所示，在接合第一半导体晶片40与第二半导体晶片50的状态下，若第一半导体晶片40及第二半导体晶片50中存在需要减薄的半导体晶片，则能够通过化学机械研磨(CMP：Chemical Mechanical Polishing)等减薄。
并且，关于第一半导体晶片40及第二半导体晶片50，可以将各向异性导电性部件14仅设置在如上述形成有电极(未图示)的电极区域31(参考图 21)。
对电子元件的制造方法的第八例进行说明。
图61～图63是按工序顺序表示本发明的实施方式的电子元件的制造方法的第八例的示意图。图64是表示第三半导体晶片的示意图。
在图61～图63所示的电子元件的制造方法的第八例中，对与图53～图60 相同的结构物附加相同符号，并省略其详细的说明。
电子元件的制造方法的第八例涉及使用图9所示的各向异性导电材料10a 的三层结构的电子元件的制造。第八例中，作为多层结构的例子，说明三层结构，但并不限定于三层结构。
并且，使用第三半导体晶片80，但是，如图64所示，第三半导体晶片80 具有设置有多个第三对准标记84的第三元件区域82。第三半导体晶片80的结构与第一半导体晶片40及第二半导体晶片50的结构相同。在第三半导体晶片 80上，设置有各向异性导电性部件14和透明绝缘体19，在第三元件区域82 的多个第三对准标记84中，在第三对准标记84的至少两个上设置有透明绝缘体19。
第八例中，第一半导体晶片40相当于最下层半导体晶片，第二半导体晶片50相当于中间半导体晶片，第三半导体晶片80相当于最上层半导体晶片。
并且，关于第一半导体晶片40、第二半导体晶片50及第三半导体晶片 80，可以将各向异性导电性部件14仅设置在如上形成有电极(未图示)的电极区域31(参考图21)。
电子元件的制造方法的第八例中，如上述图59所示，使用接合第一半导体晶片40和第二半导体晶片50的状态的结构。该情况下，关于第二半导体晶片50，除了上述结构，在背面50b还设置有多个对准标记(未图示)和电极 (未图示)。
例如，第二半导体晶片50中设置有在第二元件区域52(参考图28)中将背面50b的电极(未图示)与表面50a的电极(未图示)相连的填充有导电材料的通孔(未图示)。背面50b的电极与表面50a的电极利用填充有导电材料的通孔电导通。第二半导体晶片50的表面50a为一面，背面50b为另一面。
另外，将第二半导体晶片50接合于第一半导体晶片40的工序相当于第一工序。
如图61所示，对第二半导体晶片50再接合第三半导体晶片80。该情况下，如上述说明，设为如图28所示，进行使用第二半导体晶片50的对准标记 54的位置信息与第三半导体晶片80的第三对准标记84(参考图64)的位置信息的位置对准。
并且，如图62所示，接合第二半导体晶片50与第三半导体晶片80，并电连接第二半导体晶片50的背面50b的电极与第三半导体晶片80的各向异性导电性部件14。该情况下，第一半导体晶片40、第二半导体晶片50及第三半导体晶片80经由各向异性导电性部件14和透明绝缘体19层叠。由此，第一元件区域42(参考图33)、第二元件区域52(参考图28)及第三元件区域82 (参考图64)经由各向异性导电性部件14和透明绝缘体19层叠。将第三半导体晶片80接合于第二半导体晶片50的工序相当于第二工序。
关于第二半导体晶片50与第三半导体晶片80的接合方法，并无特别限定，能够利用上述第一半导体晶片40与第二半导体晶片50的接合方法。
接着，在层叠第一半导体晶片40、第二半导体晶片50及第三半导体晶片 80的状态下，按每个第一元件区域42(参考图33)、第二元件区域52(参考图28)及第三元件区域82(参考图64)，例如通过切割进行单片化。由此，如图63所示，能够获得半导体芯片46、半导体芯片56及半导体晶片86分别经由各向异性导电性部件14和透明绝缘体19接合的电子元件64。
另外，关于单片化，如使用上述图32进行的说明，因此省略详细的说明。通过将第三半导体晶片80(参考图64)按每个第三元件区域82(参考图 64)切割而获得半导体晶片86。
并且，如图62所示，在接合第一半导体晶片40、第二半导体晶片50及第三半导体晶片80的状态下，若在第一半导体晶片40及第三半导体晶片80中存在需要减薄的半导体晶片，则能够通过化学机械研磨(CMP：Chemical Mechanical Polishing)等减薄。
第八例中，也在将第二半导体晶片50接合于第一半导体晶片40的工序与将第三半导体晶片80接合于第二半导体晶片50的工序之间，设置重复接合层叠相当于中间半导体晶片的第二半导体晶片50，由此能够获得四层以上的多层结构的电子元件。
该情况下，通过使用中间半导体晶片的另一面的对准标记与中间半导体晶片的一面的对准标记进行两个中间半导体晶片的位置对准，并经由各向异性导电性部件接合中间半导体芯片彼此的接合工序，实现上述重复接合。通过进行至少一次接合工序，能够获得四层以上的多层结构的电子元件。
另外，以光学传感器为例，对电子元件的制造方法进行说明。
[光学传感器的制造方法]
图65～图68是按工序顺序表示光学传感器的制造方法的示意图。
在图65～图68中，对与图1及图2所示的各向异性导电材料10相同的结构物附加相同符号，并省略其详细的说明。
如图65所示，在半导体晶片70上形成有检测光的传感器部72。
半导体晶片70中，按每个元件区域(未图示)形成有多个电路(未图示)。传感器部72按半导体晶片70的每个元件区域形成有光传感器(未图示)，从而具有多个光传感器。
该状态下，将各向异性导电性部件14朝向半导体晶片70，接合半导体晶片70与各向异性导电材料10。该情况下，在与半导体晶片70的各向异性导电性部件14之间的接合面，形成有与半导体晶片70的元件区域对应的对准标记 (未图示)。各向异性导电性部件14以光能够在相当于对准标记的区域中透射的方式配置。
另外，形成光学传感器时各向异性导电材料10作为支撑基板发挥功能。
关于传感器部72的光传感器，只要能够检测光，对结构并无特别限定，例如为CCD(Charge Coupled Device(电荷耦合器件))影像传感器或CMOS (Complementary MetalOxide Semiconductor(互补金属氧化物半导体)) 影像传感器。
如图66所示，在传感器部72形成透镜74。透镜74例如称作微透镜。透镜74形成于每个光传感器，并通过公知的方法形成。
接着，如图67所示，移除各向异性导电材料10的支撑体12，仅将各向异性导电性部件14残留在半导体晶片70上。移除支撑体12的方法与上述图26 所示的方法相同。
接着，按半导体晶片70的每个元件区域通过切割等进行单片化。由此，获得接合有图68所示的各向异性导电性部件14的光学传感器76。
接着，将光学传感器76及例如形成有逻辑电路的半导体芯片77经由各向异性导电性部件14接合，获得电子元件78。该情况下，也将各向异性导电性部件14以如上述能够从外部识别半导体晶片70的对准标记(未图示)的方式配置，因此能够在高精度下实现光学传感器76与半导体芯片77的位置对准，从而能够以较高的位置精度接合光学传感器76与半导体芯片77。
各向异性导电性部件14如上述实现TSV(Through Silicon Via)功能。因此，无需如以往在支撑基板形成TSV(Through Silicon Via)。由此，能够简化制造工序，缩短工作时间，从而能够提高光学传感器76的生产率。
以下，对图1及图9所示的各向异性导电材料进行更具体的说明。
〔绝缘性基材〕
绝缘性基材由无机材料构成，只要具有与构成以往公知的各向异性导电性薄膜等的绝缘性基材相同程度的电阻率(1014Ω·cm左右)，则并无特别限定。
另外，“由无机材料构成”是指，用于与构成后述的树脂层的高分子材料进行区别的规定，而并不是限定为仅由无机材料构成的绝缘性基材的规定，是将无机材料设为主成分(50质量％以上)的规定。
作为绝缘性基材，可举出例如金属氧化物基材、金属氮化物基材、玻璃基材、碳化硅、氮化硅等陶瓷基材、类钻碳等碳基材、聚酰亚胺基材及这些的复合材料等。作为绝缘性基材，除此以外，也可以例如在具有贯通孔的有机原料上，由包含50质量％以上陶瓷材料或碳材料的无机材料进行成膜。
作为绝缘性基材，从作为贯通孔形成具有所需平均孔径的微孔，从而容易形成后述的导通路的理由而言，优选为金属氧化物基材，更优选为阀金属的阳极氧化膜。
其中，作为阀金属，具体而言，可举出例如铝、钽、铌、钛、铪、锆、锌、钨、铋、锑等。这些中，从尺寸稳定性良好，比较廉价来看，优选为铝的阳极氧化膜(基材)。
绝缘性基材中的各导通路的间隔优选为5nm～800nm，更优选为10nm～ 200nm，进一步优选为20nm～60nm。若绝缘性基材中的各导通路的间隔在该范围内，则绝缘性基材作为绝缘性分隔壁充分发挥作用。
其中，各导通路的间隔是指，相邻的导通路之间的宽度w，其利用电解发射型扫瞄电子显微镜以20万倍的倍率观察各向异性导电性部件的截面，并对相邻的导通路之间的宽度测定10点的平均值。
〔导通路〕
多个导通路向绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，且由导电材料构成。
导通路具有从绝缘性基材的表面突出的突出部分，且各导通路的突出部分的端部埋设于后述的树脂层。
<导电材料>
构成导通路的导电材料，只要优选电阻率为103Ω·cm以下的材料，则并无特别限定，作为其具体例，优选例示金(Au)、银(Ag)、铜(Cu)、铝(Al)、镁(Mg)、镍(Ni)、铟掺杂锡氧化物(ITO)等。
其中，从导电性的观点而言，优选铜、金、铝及镍，更优选铜及金。
<突出部分>
导通路的突出部分是导通路从绝缘性基材的表面突出的部分，并且，突出部分的端部埋设于树脂层。
通过压接等方法电连接或物理接合各向异性导电性部件与电极时，从能够充分确保突出部分在倒塌的情况下的面方向的绝缘性的理由而言，导通路的突出部分的纵横比(突出部分的高度/突出部分的直径)优选为0.5以上且小于 50，更优选为0.8～20，进一步优选为1～10。
并且，从追随作为连接对象的半导体芯片或半导体晶片的表面形状的观点而言，导通路的突出部分的高度如上述，优选为20nm以上，更优选为100nm～ 500nm。
导通路的突出部分的高度是指，利用电解发射型扫瞄电子显微镜以2万倍的倍率观察各向异性导电性部件的截面，并对导通路的突出部分的高度测定10 点的平均值。
导通路的突出部分的直径是指，利用电解发射型扫瞄电子显微镜观察各向异性导电性部件的截面，并对导通路的突出部分的直径测定10点的平均值。
<其他形状>
导通路为柱状，其直径d与突出部分的直径相同，优选为超过5nm且 10μm以下，更优选为20nm～1000nm。
并且，导通路在通过绝缘性基材相互电绝缘的状态下存在，但其密度优选为2万个/mm2以上，更优选为200万个/mm2以上，进一步优选为1000万个/mm2以上，尤其优选为5000万个/mm2以上，最优选为1亿个/mm2以上。
另外，相邻的各导通路的中心之间的距离p优选为20nm～500nm，更优选为40nm～200nm，进一步优选为50nm～140nm。
〔树脂层〕
树脂层设置在绝缘性基材的表面且埋设上述导通路。即，树脂层覆盖从绝缘性基材的表面及从绝缘性基材突出的导通路的端部。
树脂层对连接对象赋予临时粘接性。关于树脂层优选，例如在50℃～ 200℃的温度范围内显示流动性，在200℃以上固化。
以下，对树脂剂的组成进行说明。树脂层含有抗氧化材料及高分子材料。
<抗氧化材料>
作为树脂层所含的抗氧化材料，具体而言，可举出例如1，2，3，4-四唑、5- 氨基-1，2，3，4-四唑、5-甲基-1，2，3，4-四唑、1H-四唑-5-乙酸、1H-四唑-5-琥珀酸、1，2，3-三唑、4-氨基-1，2，3-三唑、4，5-二氨基-1，2，3-三唑、4-羧基- 1H-1，2，3-三唑、4，5-二羧基-1H-1，2，3-三唑、1H-1，2，3-三唑-4-乙酸、4-羧基-5-羧甲基-1H-1，2，3-三唑、1，2，4-三唑、3-氨基-1，2，4-三唑、3，5-二氨基 -1，2，4-三唑、3-羧基-1，2，4-三唑、3，5-二羧基-1，2，4-三唑、1，2，4-三唑-3- 乙酸、1H-苯并三唑、1H-苯并三唑-5-羧酸、苯并呋喃、2，1，3-苯并噻唑、邻苯二胺、间苯二胺、邻苯二酚、邻氨基苯酚、2-巯基苯并噻唑、2-巯基苯并咪唑、2-巯基苯并恶唑、三聚氰胺及这些的衍生物。
这些中，优选苯并三唑及其衍生物。
作为苯并三唑衍生物，可举出在苯并三唑的苯环具有羟基、烷氧基(例如，甲氧基、乙氧基等)、氨基、硝基、烷基(例如，甲基、乙基、丁基等)、卤原子(例如，氟原子、氯原子、溴原子、碘原子等)等的取代苯并三唑。并且，还能够举出萘三唑、萘双三唑和相同地取代的取代萘三唑、取代萘双三唑等。
并且，作为树脂层所包含的抗氧化材料的其他例子，可举出作为一般的抗氧化剂的、高级脂肪酸、高级脂肪酸铜、酚化合物、烷醇胺、对苯二酚类、铜螯合剂、有机胺、有机铵盐等。
关于树脂层所包含的抗氧化材料的含有量，并无特别限定，从防腐效果的观点来看，相对于树脂层的总质量优选0.0001质量％以上，更优选0.001质量％以上。并且，从在正式接合工序中获得适当的电阻的理由而言，优选5.0 质量％以下，更优选2.5质量％以下。
<高分子材料>
作为树脂层所包含的高分子材料，并无特别限定，从能够有效填补半导体芯片或半导体晶片与各向异性导电性部件之间的间隙，且与半导体芯片或半导体晶片的密合性变得更高的理由而言，优选为热固化性树脂。
作为热固化性树脂，具体而言，可举出例如环氧树脂、酚醛树脂、聚酰亚胺树脂、聚酯树脂、聚氨基甲酸酯树脂、双马来酰亚胺树脂、三聚氰胺树脂、异氰酸酯系树脂等。
其中，从更提高绝缘可靠性，耐化学性优异的理由而言，优选使用聚酰亚胺树脂及/或环氧树脂。
<迁移防止材料>
树脂层中，从通过捕集可包含在树脂层中的金属离子、卤离子以及源自半导体芯片及半导体晶片的金属离子，更提高绝缘可靠性的理由而言，优选含有迁移防止材料。
作为迁移防止材料，例如，能够使用离子交换体，具体而言，能够使用阳离子交换体和阴离子交换体的混合物或仅使用阳离子交换体。
其中，阳离子交换体及阴离子交换体能够分别从例如后述的无机离子交换体及有机离子交换体中适当选择。
(无机离子交换体)
作为无机离子交换体，可举出例如以含水氧化锆为代表的金属的含水氧化物。
作为金属的种类，例如除了锆之外，已知有铁、铝、锡、钛、锑、镁、铍、铟、铬、铋等。
其中，锆系对阳离子的Cu2+、Al3+具有交换能力。并且，铁系也对Ag+、Cu2+具有交换能力。
同样，锡系、钛系、锑系为阳离子交换体。
另一方面，铋系对阴离子的Cl-具有交换能力。
并且，锆系根据条件显示阴离子的交换能力。铝系、锡系也相同。
作为除此以外的无机离子交换体，已知有以磷酸锆为代表的多价金属的酸性盐、以磷钼酸铵为代表的杂多酸盐、不溶性亚铁氰化物等合成物。
这些中的一部分无机离子交换体已市售，例如已知有TOAGOSEI CO.，LTD. 的商品名“IXE”中的各种等级。
另外，除了合成品之外，还能够使用如天然物的沸石或蒙脱石等无机离子交换体的粉末。
(有机离子交换体)
有机离子交换体中，作为阳离子交换体，可举出具有磺酸基的交联聚苯乙烯，除此以外，还可举出具有羧酸基、膦酸基或次膦酸基。
并且，作为阴离子交换体，可举出具有季铵基、季鏻基或叔锍基的交联聚苯乙烯。
关于这些的无机离子交换体及有机离子交换体，考虑欲捕捉的阳离子、阴离子的种类、对该离子的交换容量而适当选择即可。当然，可以混合使用无机离子交换体与有机离子交换体。
电子元件的制造工序中包含加热的工序，因此优选无机离子交换体。
并且，关于离子交换体与上述的高分子材料的混合比，例如从机械强度的观点来看，优选将离子交换体设为10质量％以下，更优选将离子交换体设为5 质量％以下，另外，进一步优选将离子交换体设为2.5质量％以下。并且，从抑制对半导体芯片或半导体晶片与各向异性导电性部件进行接合时的迁移的观点而言，优选将离子交换体设为0.01质量％以上。
<无机填充剂>
树脂层优选含有无机填充剂。
作为无机填充剂，并无特别限定，能够从公知的无机填充剂中适当选择，可举出例如高岭土、硫酸钡、钛酸钡、氧化硅粉末、微粉状氧化硅、气相二氧化硅、无定形二氧化硅、结晶性二氧化硅、熔融二氧化硅、球状二氧化硅、滑石、粘土、碳酸镁、碳酸钙、氧化铝、氢氧化铝、云母、氮化铝、氧化锆、氧化钇、碳化硅、氮化硅等。
从防止无机填充剂进入导通路之间，且更加提高导通可靠性的理由而言，优选无机填充剂的平均粒径比各导通路的间隔更大。
无机填充剂的平均粒径优选为30nm～10μm，更优选为80nm～1μm。
其中，关于平均粒径，将利用激光衍射散射型粒径测定装置(NIKKISO CO.，LTD.制Microtrac MT3300)测定的一次粒径设为平均粒径。
<固化剂>
树脂层可以含有固化剂。
含有固化剂的情况下，从抑制与作为连接对象的半导体芯片或半导体晶片的表面形状之间的接合不良的观点而言，优选不使用在常温下为固体的固化剂，而进而含有在常温下为液体的固化剂。
其中，“在常温下为固体”是指，在25℃下为固体，例如，熔融点高于 25℃的温度的物质。
作为固化剂，具体而言，可举出例如二氨基二苯甲烷、二氨基二苯砜等芳香族胺、脂肪族胺、4-甲基咪唑等咪唑衍生物、二氰二胺、四甲基胍、硫脲加成胺、甲基六氢邻苯二甲酸酐等羧酸酐、羧酸酰肼、羧酸酰胺、多酚化合物、酚醛清漆树脂、聚硫醇等，从这些固化剂，能够适当选择利用在25℃下为液体的固化剂。另外，关于固化剂，可以单独使用一种，也可以同时使用两种以上。
树脂层中，在不会损害其特性的范围内，可以含有广泛地通常添加于半导体封装体的树脂绝缘膜中的分散剂、缓冲剂、粘度调节剂等各种添加剂。
<形状>
从保护各向异性导电性部件的导通路的理由而言，树脂层的厚度大于导通路的突出部分的高度，优选为1μm～5μm。
[透明绝缘体]
透明绝缘体通过由上述〔树脂层〕中举出的材料构成的物体中，可见光透射率为80％以上者构成。因此，关于各材料，省略详细的说明。
透明绝缘体中，主成分(高分子材料)与上述〔树脂层〕相同的情况下，透明绝缘体与树脂层之间的密合性变得良好，因此优选。
透明绝缘体形成于无电极等的部分，因此优选不含上述〔树脂层〕的<抗氧化材料>及上述〔树脂层〕的<迁移防止材料>。
透明绝缘体中，CTE(线膨张系数)与硅等支撑体相近的一方的各向异性导电材料的翘曲减少，因此优选包含上述〔树脂层〕的<无机填充剂>。
透明绝缘体中，高分子材料和固化剂与上述〔树脂层〕相同的情况下，温度及时间等固化条件变得相同，因此优选。
另外，“可见光透射率为80％以上”是指，光透射率在波长400～800nm的可见光波长域中为80％以上。光透射率利用JIS K 7375：2008中规定的“塑料 --总光线透射率及总光线反射率的计算方法”来测定。
[各向异性导电性部件的制造方法]
关于各向异性导电性部件的制造方法，并无特别限定，例如可举出具有如下工序的制造方法等，即，使导电性材料在设置于绝缘性基材的贯通孔中存在而形成导通路的导通路形成工序、在导通路形成工序之后，仅去除绝缘性基材的表面的一部分，而使导通路突出的修整工序及在修整工序之后，在绝缘性基材的表面及导通路的突出部分形成树脂层的树脂层形成工序。
〔绝缘性基材的制作〕
关于绝缘性基材，例如能够直接使用具有贯通孔的玻璃基板(Through GlassVia：TGV(玻璃导通孔))，但是从将导通路的孔径及突出部分的纵横比设为上述范围的观点而言，优选对阀金属实施阳极氧化处理而形成的基板。
作为阳极氧化处理，例如，绝缘性基材为铝的阳极氧化覆膜的情况下，能够通过依次实施如下工序而制作，即，对铝基板进行阳极氧化的阳极氧化处理及在阳极氧化处理之后，进行贯通因由阳极氧化产生的微孔而产生的孔的贯通化处理。
关于绝缘性基材的制作中使用的铝基板以及对铝基板实施的各处理工序，能够采用与日本特开2008-270158号公报的<0041>～<0121>段中所记载的内容相同的内容。
〔导通路形成工序〕
导通路形成工序是在设置于绝缘性基材的贯通孔中具有导电性材料的工序。
其中，作为在贯通孔中具有金属的方法，可举出例如与日本特开2008- 270158号公报的<0123>～<0126>段及[图4]所记载的各方法(电解电镀法或非电解电镀法)相同的方法。
并且，电解电镀法或非电解电镀法中，优选预先设置由金、镍、铜等形成的电极层。作为该电极层的形成方法，可举出例如溅射等气相处理、无电解电镀等液体层处理及将这些组合的处理等。
通过金属填充工序，获得形成导通路的突出部分之前的各向异性导电性部件。
另一方面，导通路形成工序可以是代替日本特开2008-270158号公报所记载的方法而具有如下工序的方法，该工序例如具有：在铝基板的单侧的表面 (以下，还称作“单面”。)实施阳极氧化处理，在铝基板的单面，形成具有在厚度方向存在的微孔和在微孔的底部存在的阻挡层的阳极氧化膜的阳极氧化处理工序；在阳极氧化处理工序之后，去除阳极氧化膜的阻挡层的阻挡层去除工序；在阻挡层去除工序之后实施电解电镀处理并在微孔的内部填充金属的金属填充工序；及在金属填充工序之后去除铝基板，获得金属填充微细结构体的基板去除工序。
<阳极氧化处理工序>
阳极氧化工序是，在铝基板的单面实施阳极氧化处理，由此在铝基板的单面形成具有在厚度方向存在的微孔和在微孔的底部存在的阻挡层的阳极氧化膜的工序。
关于阳极氧化处理，能够利用以往公知的方法，从提高微孔排列的规则性，且确保各向异性导电性的观点而言，优选利用自我有序化法或恒定电压处理。
其中，关于阳极氧化处理的自我有序化法或恒定电压处理，能够实施与日本特开2008-270158号公报的<0056>～<0108>段及[图3]中所记载的各处理相同的处理。
<阻挡层去除工序>
阻挡层去除工序是，在阳极氧化处理工序之后，去除阳极氧化膜的阻挡层的工序。通过去除阻挡层，一部分铝基板经由微孔而露出。
关于去除阻挡层的方法，并无特别限定，可举出例如利用比阳极氧化处理工序的阳极氧化处理中的电位更低的电位对阻挡层进行电化学性溶解的方法 (以下，还称作“电解去除处理”。)；通过蚀刻去除阻挡层的方法(以下，还称作“蚀刻去除处理”。)；及将这些组合的方法(尤其，在实施电解去除处理之后，利用蚀刻去除处理来去除残留的阻挡层)等。
<电解去除处理>
关于电解去除处理，只要利用比阳极氧化处理工序的阳极氧化处理中的电位(电解电位)更低的电位实施电解处理，则并无特别限定。
关于电解溶解处理，例如在阳极氧化处理工序结束时降低电解电位，由此能够与阳极氧化处理连续实施。
电解去除处理中，关于除了电解电位以外的条件，能够采用与上述的以往公知的阳极氧化处理相同的电解液及处理条件。
尤其，如上述，连续实施电解去除处理和阳极氧化处理的情况下，优选使用相同的电解液进行处理。
(电解电位)
对电解去除处理中的电解电位，优选以连续或阶段性(步进状)地降低为比阳极氧化处理中的电解电位更低的电位。
其中，关于阶段性地降低电解电位时的降低幅度(步进幅度)，从阻挡层的耐电压观点而言，优选为10V以下，更优选我5V以下，进一步优选为2V以下。
并且，关于连续或阶段性地降低电解电位时的电压降低速度，从生产率等观点而言，均为优选1V/秒以下，更优选0.5V/秒以下，进一步优选0.2V/秒以下。
<蚀刻去除处理>
关于蚀刻去除处理，并无特别限定，可以是使用酸水溶液或碱水溶液进行溶解的化学蚀刻处理，也可以是干蚀刻处理。
(化学蚀刻处理)
关于通过化学蚀刻处理的阻挡层的去除，例如使阳极氧化处理工序后的结构物浸渍在酸水溶液或碱水溶液中，并使酸水溶液或碱水溶液填充于微孔的内部之后，使pH缓冲液与阳极氧化膜的微孔的开口部侧的表面接触的方法等，由此能够仅使阻挡层选择性地溶解。
其中，使用酸水溶液的情况下，优选使用硫酸、磷酸、硝酸、盐酸等无机酸或这些的混合物的水溶液。并且，酸水溶液的浓度优选为1质量％～10质量％。酸水溶液的温度优选为15℃～80℃，更优选为20℃～60℃，进一步优选为30℃～50℃。
另一方面，使用碱水溶液的情况下，优选使用选自包含氢氧化钠、氢氧化钾及氢氧化锂的组中的至少一种碱水溶液。并且，碱水溶液的浓度优选为0.1 质量％～5质量％。碱水溶液的温度优选为10℃～60℃，更优选为15℃～45℃，进一步优选为20℃～35℃。另外，碱水溶液中可以含有锌及其他金属。
具体而言，例如，优选使用50g/L、40℃的磷酸水溶液、0.5g/L、30℃的氢氧化钠水溶液、0.5g/L、30℃的氢氧化钾水溶液等。
另外，作为pH缓冲液，能够适当使用与上述的酸水溶液或碱水溶液相应的缓冲液。
并且，向酸水溶液或碱水溶液的浸渍时间优选为8分钟～120分钟，更优选为10分钟～90分钟，进一步优选为15分钟～60分钟。
(干蚀刻处理)
关于干蚀刻处理，例如优选使用Cl2/Ar混合气体等气体种类。
<金属填充工序>
金属填充工序是，在阻挡层去除工序之后，实施电解电镀处理并在阳极氧化膜中的微孔的内部填充金属的工序，可举出例如与日本特开2008-270158号公报的<0123>～<0126>段及[图4]中所记载的各方法相同的方法(电解电镀法或非电解电镀法)。
另外，在电解电镀法或非电解电镀法中，作为电极能够利用在上述的阻挡层去除工序之后经由微孔露出的铝基板。
<基板去除工序>
基板去除工序是，在金属填充工序之后去除铝基板而获得金属填充微细结构体的工序。
作为去除铝基板的方法，可举出例如使用处理液，在金属填充工序中不溶解填充于微孔的内部的金属及作为绝缘性基材的阳极氧化膜，仅使铝基板溶解的方法。
作为处理液，可举出例如氯化汞、溴/甲醇混合物、溴/乙醇混合物、王水、盐酸/氯化铜混合物等水溶液等，其中优选盐酸/氯化铜混合物。
并且，作为处理液的浓度，优选0.01mol/L～10mol/L，更优选 0.05mol/L～5mol/L。
并且，作为处理温度，优选-10℃～80℃，更优选0℃～60℃。
〔修整工序〕
修整工序是，仅去除导通路形成工序之后的各向异性导电性部件表面的一部分绝缘性基材从而使导通路突出的工序。
其中，关于修整处理，只要是不会溶解构成导通路的金属的条件，则并无特别限定，例如，使用酸水溶液的情况下，优选使用硫酸、磷酸、硝酸、盐酸等无机酸或这些的混合物的水溶液。其中，从安全性优异的观点而言，优选不含有铬酸的水溶液。酸水溶液的浓度优选为1质量％～J0质量％。酸水溶液的温度优选为25℃～60℃。
另一方面，使用碱水溶液的情况下，优选使用选自包含氢氧化钠、氢氧化钾及氢氧化锂的组中的至少一种碱水溶液。碱水溶液的浓度优选为0.1质量％～5质量％。碱水溶液的温度优选为20℃～50℃。
具体而言，例如，优选使用50g/L、40℃的磷酸水溶液、0.5g/L、30℃的氢氧化钠水溶液或0.5g/L、30℃的氢氧化钾水溶液。
向酸水溶液或碱水溶液的浸渍时间优选为8分钟～120分钟，更优选为10 分钟～90分钟，进一步优选为15分钟～60分钟。其中，关于“浸渍时间”，在重复短时间的浸渍处理(修整处理)的情况下，是指各浸渍时间的总计。另外，可以在各浸渍处理之间实施清洗处理。
在修整工序中，严格控制导通路的突出部分的高度的情况下，优选在导通路形成工序之后，以使绝缘性基材与导通路的端部呈相同平面状的方式加工之后，选择性地去除(修整)绝缘性基材。
其中，作为加工成相同平面状的方法，可举出例如物理研磨(例如，自由磨粒研磨、背面研磨、表面磨平等)、电化学研磨、组合这些的研磨等。
并且，在上述的导通路形成工序或修整工序之后，能够以减少伴随金属的填充发生的导通路内的变形为目的，实施加热处理。
关于加热处理，从抑制金属的氧化的观点而言，优选在还原性环境下实施，具体而言，优选在20Pa以下氧浓度下进行，更优选在真空下进行。其中，“真空”是指，气体密度或气压比大气更低的空间的状态。
并且，关于加热处理，以矫正为目的，优选一边加压材料，一边进行处理。
〔树脂层形成工序〕
树脂层形成工序是，在修整工序之后在绝缘性基材的表面及导通路的突出部分形成树脂层的工序。
其中，作为形成树脂层的方法，可举出例如将含有上述的抗氧化材料、高分子材料、溶剂(例如，甲基乙基酮等)等的树脂组合物涂布于绝缘性基材的表面及导通路的突出部分，使其干燥，并且根据需要烧结的方法等。
关于树脂组合物的涂布方法，并无特别限定，能够使用例如凹版涂布法、反向涂布法、铸模涂布、刮刀涂布、辊涂、气刀涂布、网版涂布、棒式涂布及帘式涂布等以往公知的涂布方法。
并且，关于涂布后的干燥方法，并无特别限定，可举出例如大气下在 0℃～100℃的温度下加热几秒钟～几十分钟的处理及减压下在0℃～80℃温度下加热十几分钟～几小时的处理等。
并且，关于干燥后的烧结方法，根据使用的高分子材料有所不同，因此并无特别限定，在使用聚酰亚胺树脂的情况下，可举出例如在160℃～240℃温度下加热2分钟～60分钟的处理等，在使用环氧树脂的情况下，可举出例如在 30℃～80℃的温度下加热2分钟～60分钟的处理等。
制造方法中，关于上述的各工序，能够单独进行各工序，也能够将铝线圈作为原料并以卷状进行连续处理。并且，进行连续处理的情况下，优选在各工序之间设置适当的清洗工序、干燥工序。
本发明基本上如上构成。以上，对本发明的各向异性导电材料、电子元件、包含半导体元件的结构体及电子元件的制造方法进行了详细说明，但本发明并不限定于此，在不脱离本发明的主旨的范围内，也可进行各种改良或变更。
符号说明
10、10a、100-各向异性导电材料，12、102-支撑体，14、104-各向异性导电性部件，15-表征各向异性导电性的区域，15b-无导通路的区域，16、 93、106-剥离层，17-支撑层，18-剥离剂，19、94-透明绝缘体，20-绝缘性基材，20a、20b、46a-表面，22-导通路，22a、22b-突出部分，24-树脂层，30- 元件区域，31-电极区域，32、114-对准标记，34、35、38、64、78-电子元件，36、37、39、46、47、56、77、86、112-半导体芯片，40-第一半导体晶片，42-第一元件区域，44-第一对准标记，46b-背面，50-第二半导体晶片， 52-第二元件区域，54-第二对准标记，60-摄像装置，62-包含半导体元件的结构体。70-半导体晶片，72-传感器部，74-透镜，76-光学传感器，80-第三半导体晶片，82-第三元件区域，84-第三对准标记，90-薄膜，92-基材，110-半导体晶片，Z-厚度方向，h-厚度，p-中心之间距离，w-宽度，d-直径。

Claims (19)

1.一种电子元件，其特征在于，
具有半导体芯片及各向异性导电性部件，
所述半导体芯片具备设置有多个对准标记的元件区域，
所述各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向所述绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，
所述各向异性导电性部件以光能够在所述元件区域的至少两个所述对准标记的区域中透射的方式配置在所述半导体芯片上，
所述各向异性导电性部件在所述元件区域的整个区域中配置有所述绝缘性基材，在所述元件区域的至少两个所述对准标记的区域中，不存在所述绝缘性基材中的所述导通路。
2.一种包含半导体元件的结构体，其特征在于，具有：
多个半导体芯片，具备设置有多个第一对准标记的第一元件区域；
半导体晶片，具备多个设置有多个第二对准标记的第二元件区域；及
多个各向异性导电性部件，
所述各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向所述绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，
所述半导体芯片的所述第一元件区域与所述半导体晶片的所述第二元件区域经由所述各向异性导电性部件接合，且所述各向异性导电性部件以光能够在所述第一元件区域及所述第二元件区域的至少两个所述对准标记的区域中透射的方式配置，
所述各向异性导电性部件在所述第一元件区域及所述第二元件区域的整个区域配置有所述绝缘性基材，在所述第一元件区域及所述第二元件区域的至少两个所述对准标记的区域中，不存在所述绝缘性基材中的所述导通路。
3.一种电子元件的制造方法，其特征在于，
针对具备多个设置有多个第一对准标记的第一元件区域的第一半导体晶片、将使表征各向异性导电性的区域形成为规定的图案状的各向异性导电性部件设置在支撑体上的各向异性导电材料、及具备设置有多个第二对准标记的第二元件区域的第二半导体晶片，具有如下工序：
将所述各向异性导电材料的所述各向异性导电性部件接合于所述第一半导体晶片的所述第一元件区域，以使光能够在所述第一元件区域的至少两个所述第一对准标记的区域中透射的工序；
移除所述各向异性导电材料的所述支撑体的工序；
关于所述第一半导体晶片，按每个所述第一元件区域进行单片化，获得多个半导体芯片的工序；以及
使用所述半导体芯片的所述第一对准标记及所述第二对准标记进行所述半导体芯片与所述第二元件区域的位置对准，并经由所述各向异性导电性部件将所述半导体芯片接合于所述第二元件区域的工序；以及
所述各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向所述绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，
所述各向异性导电性部件在所述第一元件区域以及所述第二元件区域的整个区域配置有所述绝缘性基材，在所述第一元件区域以及所述第二元件区域的至少两个所述对准标记的区域中，不存在所述绝缘性基材中的所述导通路。
4.一种电子元件的制造方法，其特征在于，
在具备设置有多个第一对准标记的第一元件区域的、多个半导体芯片及具备多个第二元件区域的第二半导体晶片中，具有如下工序：
使用所述半导体芯片的所述第一对准标记及第二对准标记进行所述半导体芯片与所述第二元件区域的位置对准，并经由各向异性导电性部件将所述半导体芯片接合于所述第二元件区域的工序；以及
所述第二元件区域具备多个所述第二对准标记，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在至少两个所述第二对准标记的区域中透射的所述各向异性导电性部件，
所述各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向所述绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，
所述各向异性导电性部件在所述第一元件区域以及所述第二元件区域的整个区域配置有所述绝缘性基材，在所述第一元件区域以及所述第二元件区域的至少两个所述对准标记的区域中，不存在所述绝缘性基材中的所述导通路。
5.根据权利要求3或4所述的电子元件的制造方法，其中，
该电子元件的制造方法具有将接合有所述半导体芯片的所述第二半导体晶片按每个所述第二元件区域进行单片化的工序。
6.根据权利要求3或4所述的电子元件的制造方法，其中，
将所述半导体芯片接合于所述第二元件区域的工序包含：将所有所述半导体芯片临时粘接于所述第二元件区域的工序；及将已进行临时粘接的所述半导体芯片全部汇总一次性接合于所述第二半导体晶片的所述第二元件区域的工序。
7.根据权利要求3或4所述的电子元件的制造方法，其中，
在将所述半导体芯片接合于所述第二元件区域的工序中，将所述半导体芯片一个一个地接合于所述第二半导体晶片的所述第二元件区域。
8.一种电子元件的制造方法，将多个半导体芯片以多层接合于半导体晶片之上，所述电子元件的制造方法的特征在于，
所述半导体晶片具备多个设置有多个对准标记的元件区域，
最上层半导体芯片在单面具备设置有多个对准标记的元件区域，并且，在所述单面设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在至少两个所述对准标记的区域中透射的各向异性导电性部件，
在位于所述半导体晶片与所述最上层半导体芯片之间的中间半导体芯片中，在一面具备设置有多个对准标记及电极的元件区域，在另一面具备多个对准标记及电极，所述一面的所述电极与所述另一面的所述电极电导通，在所述一面设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在至少两个所述对准标记的区域中透射的各向异性导电性部件，
所述电子元件的制造方法具有：
第一工序，使用所述半导体晶片的所述对准标记及所述中间半导体芯片的所述一面的对准标记进行所述半导体晶片的所述元件区域与所述中间半导体芯片的位置对准，并经由所述各向异性导电性部件将所述中间半导体芯片接合于所述半导体晶片的所述元件区域；
第二工序，使用所述中间半导体芯片的所述另一面的对准标记及所述最上层半导体芯片的所述对准标记进行所述中间半导体芯片与所述最上层半导体芯片的位置对准，并经由所述各向异性导电性部件将所述最上层半导体芯片接合于所述中间半导体芯片；及
所述各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向所述绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，
所述各向异性导电性部件在所述元件区域的整个区域配置有所述绝缘性基材，在所述元件区域的至少两个所述对准标记的区域中，不存在所述绝缘性基材中的所述导通路。
9.根据权利要求8所述的电子元件的制造方法，其中，
在所述第一工序与所述第二工序之间具有至少一个接合工序，在所述接合工序中，使用所述中间半导体芯片的所述另一面的对准标记及所述中间半导体芯片的所述一面的对准标记进行两个所述中间半导体芯片的位置对准，并经由所述各向异性导电性部件将所述中间半导体芯片彼此接合。
10.根据权利要求8或9所述的电子元件的制造方法，其中，
该电子元件的制造方法具有对如下半导体晶片，按下述多个元件区域的每个元件区域进行单片化，从而获得位于所述半导体晶片与所述最上层半导体芯片之间的所述中间半导体芯片的工序，在该半导体晶片中，在一面具备所述多个元件区域，该多个元件区域具备多个对准标记及电极，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在至少两个所述对准标记的区域中透射的各向异性导电性部件，在另一面具备多个对准标记及电极，所述一面的所述电极与所述另一面的所述电极电导通。
11.根据权利要求8或9所述的电子元件的制造方法，其中，
该电子元件的制造方法具有将接合有多层所述半导体芯片的所述半导体晶片按每个所述元件区域进行单片化的工序。
12.根据权利要求8或9所述的电子元件的制造方法，其中，
所述第一工序及所述第二工序包含：将所有所述中间半导体芯片及所述最上层半导体芯片临时粘接的工序；及将已临时粘接的所述中间半导体芯片及所述最上层半导体芯片全部汇总一次性接合的工序。
13.根据权利要求8或9所述的电子元件的制造方法，其中，
在所述第一工序及所述第二工序中，将所述中间半导体芯片及所述最上层半导体芯片一个一个地接合。
14.根据权利要求3、4和8中任一项所述的电子元件的制造方法，其中，
仅在所述半导体芯片的元件区域中的形成有电极的电极区域设置所述各向异性导电性部件。
15.一种电子元件的制造方法，其特征在于，
针对具备多个设置有多个第一对准标记的第一元件区域的第一半导体晶片及将使表征各向异性导电性的区域形成为规定的图案状的各向异性导电性部件设置在支撑体上的各向异性导电材料，具有如下工序：
在所述支撑体上，在除了设置有所述各向异性导电性部件的区域以外的区域填充透明绝缘体的工序；
将所述各向异性导电材料的所述各向异性导电性部件接合于所述第一半导体晶片的所述第一元件区域，以使光能够在所述第一元件区域的至少两个所述第一对准标记的区域中透射的工序；
移除所述各向异性导电材料的所述支撑体的工序；
对具备设置有多个第二对准标记的第二元件区域的第二半导体晶片，使用所述第一半导体晶片的所述第一对准标记及所述第二半导体晶片的所述第二对准标记进行所述第一半导体晶片与所述第二元件区域的位置对准，并经由所述各向异性导电性部件及所述透明绝缘体将所述第一元件区域接合于所述第二元件区域的工序，
所述各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向所述绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，
所述各向异性导电性部件在所述第一元件区域及所述第二元件区域的整个区域配置有所述绝缘性基材，在所述第一元件区域及所述第二元件区域的至少两个所述对准标记的区域中，不存在所述绝缘性基材中的所述导通路。
16.一种电子元件的制造方法，将多个半导体晶片以多层接合，所述电子元件的制造方法的特征在于，
多个所述半导体晶片中最下层半导体晶片具备多个设置有多个对准标记的元件区域，最上层半导体晶片在一面具备多个元件区域，该多个元件区域具备多个对准标记，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在至少两个所述对准标记的区域中透射的各向异性导电性部件，
在除了所述最下层半导体晶片和所述最上层半导体晶片以外的中间半导体晶片中，在一面具备多个元件区域，该多个元件区域具备多个对准标记及电极，且设置有使表征各向异性导电性的区域形成为规定的图案状以使光能够在至少两个所述对准标记的区域中透射的各向异性导电性部件，在另一面具备多个对准标记及电极，所述一面的所述电极与所述另一面的所述电极电导通，
所述电子元件的制造方法具有：
第一工序，使用所述最下层半导体晶片的所述对准标记及所述中间半导体晶片的所述一面的对准标记进行所述最下层半导体晶片的所述元件区域与所述中间半导体晶片的位置对准，并经由所述各向异性导电性部件将所述中间半导体晶片接合于所述最下层半导体晶片；
第二工序，使用所述中间半导体晶片的所述另一面的对准标记及所述最上层半导体晶片的所述对准标记进行所述中间半导体晶片与所述最上层半导体晶片的位置对准，并经由所述各向异性导电性部件将所述最上层半导体晶片接合于所述中间半导体晶片；及
所述各向异性导电性部件为如下部件，其具备：绝缘性基材，由无机材料构成；及由导电材料构成的多个导通路，该多个导通路向所述绝缘性基材的厚度方向贯通，并以相互电绝缘的状态设置，
所述各向异性导电性部件在所述元件区域的整个区域配置有所述绝缘性基材，在所述元件区域的至少两个所述对准标记的区域中，不存在所述绝缘性基材中的所述导通路。
17.根据权利要求16所述的电子元件的制造方法，其中，
在所述第一工序与所述第二工序之间具有至少一个接合工序，在所述接合工序中，使用所述中间半导体晶片的所述另一面的对准标记及所述中间半导体晶片的所述一面的对准标记进行两个所述中间半导体晶片的位置对准，并经由所述各向异性导电性部件将所述中间半导体晶片彼此接合。
18.根据权利要求15至17中任一项所述的电子元件的制造方法，其中，
仅在所述半导体晶片的元件区域中的形成有电极的电极区域设置所述各向异性导电性部件。
19.根据权利要求15至17中任一项所述的电子元件的制造方法，其中，
该电子元件的制造方法具有在接合有多个所述半导体晶片的状态下按每个元件区域进行单片化的工序。
CN201780030573.0A 2016-05-27 2017-04-14 电子元件、包含半导体元件的结构体及电子元件的制造方法 Active CN109155259B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2016106384 2016-05-27
JP2016-106384 2016-05-27
JP2016156297 2016-08-09
JP2016-156297 2016-08-09
PCT/JP2017/015232 WO2017203884A1 (ja) 2016-05-27 2017-04-14 異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法

Publications (2)

Publication Number Publication Date
CN109155259A CN109155259A (zh) 2019-01-04
CN109155259B true CN109155259B (zh) 2023-02-28

Family

ID=60411231

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780030573.0A Active CN109155259B (zh) 2016-05-27 2017-04-14 电子元件、包含半导体元件的结构体及电子元件的制造方法

Country Status (5)

Country Link
JP (1) JP6663487B2 (zh)
KR (1) KR102134135B1 (zh)
CN (1) CN109155259B (zh)
TW (1) TW201817087A (zh)
WO (1) WO2017203884A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI677271B (zh) * 2018-08-31 2019-11-11 欣興電子股份有限公司 線路基板及其製作方法
JP7357142B2 (ja) * 2020-03-06 2023-10-05 富士フイルム株式会社 充填微細構造体および搬送方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094222A (ja) * 2000-09-19 2002-03-29 Matsushita Electric Ind Co Ltd 電子部品接合用シート、電子部品実装方法、及び電子部品実装装置
CN101276661A (zh) * 2007-03-27 2008-10-01 富士胶片株式会社 各向异性导电性部件及其制造方法
JP2012204285A (ja) * 2011-03-28 2012-10-22 Shin Etsu Polymer Co Ltd 異方導電性シート、および異方導電性シートの製造方法
CN103988289A (zh) * 2011-12-16 2014-08-13 旭化成电子材料株式会社 带各向异性导电薄膜的半导体芯片、带各向异性导电薄膜的半导体晶片、以及半导体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008124029A (ja) * 2007-11-26 2008-05-29 Hitachi Chem Co Ltd 接続部材
JP5145110B2 (ja) * 2007-12-10 2013-02-13 富士フイルム株式会社 異方導電性接合パッケージの製造方法
JP2011090865A (ja) * 2009-10-22 2011-05-06 Shinko Electric Ind Co Ltd 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
JPWO2016006660A1 (ja) 2014-07-11 2017-04-27 富士フイルム株式会社 異方導電性部材および多層配線基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002094222A (ja) * 2000-09-19 2002-03-29 Matsushita Electric Ind Co Ltd 電子部品接合用シート、電子部品実装方法、及び電子部品実装装置
CN101276661A (zh) * 2007-03-27 2008-10-01 富士胶片株式会社 各向异性导电性部件及其制造方法
JP2012204285A (ja) * 2011-03-28 2012-10-22 Shin Etsu Polymer Co Ltd 異方導電性シート、および異方導電性シートの製造方法
CN103988289A (zh) * 2011-12-16 2014-08-13 旭化成电子材料株式会社 带各向异性导电薄膜的半导体芯片、带各向异性导电薄膜的半导体晶片、以及半导体装置

Also Published As

Publication number Publication date
TW201817087A (zh) 2018-05-01
JP6663487B2 (ja) 2020-03-11
CN109155259A (zh) 2019-01-04
WO2017203884A1 (ja) 2017-11-30
KR20180134970A (ko) 2018-12-19
JPWO2017203884A1 (ja) 2019-02-21
KR102134135B1 (ko) 2020-07-15

Similar Documents

Publication Publication Date Title
TWI745567B (zh) 積層裝置、積層體及積層裝置的製造方法
TWI829851B (zh) 陽極氧化處理方法及各向異性導電性構件的製造方法
CN109155259B (zh) 电子元件、包含半导体元件的结构体及电子元件的制造方法
TWI729267B (zh) 半導體器件、積層體及半導體器件的製造方法以及積層體的製造方法
CN113423872B (zh) 阳极氧化处理方法及各向异性导电性部件的制造方法
KR102281480B1 (ko) 피처리 부재의 제조 방법 및 적층체
TWI774841B (zh) 半導體元件的製造方法及接合構件
JP6580642B2 (ja) 金属充填微細構造体の製造方法
TW201915222A (zh) 金屬填充微細結構體的製造方法及絕緣性基材
JP7369797B2 (ja) 金属充填微細構造体の製造方法
JP7493039B2 (ja) 構造体、構造体の製造方法、接合体の製造方法及びデバイスの製造方法
CN115210411A (zh) 填充微细结构体及输送方法
WO2019163575A1 (ja) 接合体の製造方法、仮固定部材、および積層体
CN116830391A (zh) 结构体、各向异性导电性部件的制造方法及保护层形成用组合物
CN115621804A (zh) 结构体的制造方法
CN114207793A (zh) 结构体的制造方法
CN115210410A (zh) 金属填充微细结构体的制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant