WO2017203884A1 - 異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法 - Google Patents

異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法 Download PDF

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anisotropic conductive
region
conductive member
semiconductor chip
semiconductor wafer
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堀田　吉則
広祐 山下
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富士フイルム株式会社
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Definitions

  • the present invention includes an anisotropic conductive material having an anisotropic conductive member provided on a support and having an anisotropic conductive member formed in a pattern in which an anisotropic conductivity region is defined, and an anisotropic conductive member.
  • the present invention relates to an electronic element, a structure including a semiconductor element having an anisotropic conductive member, and a method for manufacturing an electronic element using the anisotropic conductive member.
  • the present invention relates to an electronic element having an anisotropic conductive member, a structure including a semiconductor element having an anisotropic conductive member, and a method for manufacturing the electronic element.
  • Metal-filled microstructures in which fine holes provided in an insulating substrate are filled with metal, are one of the fields that have recently attracted attention in nanotechnology. For example, they are expected to be used as anisotropic conductive members.
  • This anisotropic conductive member is inserted between an electronic component such as a semiconductor element and a circuit board, and electrical connection between the electronic component and the circuit board can be obtained simply by applying pressure.
  • It is widely used as an electrical connection member such as a component and a connector for inspection when performing a function inspection.
  • downsizing is remarkable for electronic components such as semiconductor elements, and the stability of connection in a method of directly connecting a wiring board such as conventional wire bonding, flip chip bonding, and thermo compression bonding Can not be fully guaranteed. Therefore, an anisotropic conductive member has attracted attention as an electrical connection member.
  • Patent Document 1 includes an insulating base material made of an inorganic material, and a plurality of conductive paths made of conductive members that are provided in a state of being insulated from each other in the thickness direction of the insulating base material.
  • An anisotropic conductive member comprising an adhesive layer provided on the surface of an insulating substrate is described. This anisotropic conductive member has a protruding portion in which each conduction path protrudes from the surface of the insulating substrate, and an end portion of the protruding portion of each conduction path is exposed or protrudes from the surface of the adhesive layer.
  • FIGS. 69 to 73 are schematic views showing a conventional method of manufacturing an electronic device in the order of steps.
  • a conventional manufacturing method of an electronic element uses a conventional anisotropic conductive member for a chip-on-wafer.
  • an anisotropic conductive member 104 is disposed on the entire surface of the support 102, and a release layer 106 is provided between the support 102 and the anisotropic conductive member 104.
  • the anisotropic conductive material 100 and the semiconductor wafer 110 are arranged with the anisotropic conductive member 104 of the anisotropic conductive material 100 facing the semiconductor wafer 110.
  • a predetermined pressure is applied, heated to a predetermined temperature, and held for a predetermined time, and the anisotropic conductive member 104 of the anisotropic conductive material 100 is made into a semiconductor. Bonded to the wafer 110.
  • FIG. 71 by heating the anisotropic conductive material 100, the adhesive strength of the release layer 106 is weakened to remove the support 102 from the anisotropic conductive material 100, and only the anisotropic conductive member 104 is removed. Bonded to the semiconductor wafer 110.
  • the semiconductor wafer 110 is divided into pieces for each element region (not shown) to obtain a plurality of semiconductor chips 112.
  • the alignment mark 114 is covered with the anisotropic conductive member 104 as shown in FIG. For this reason, the alignment mark 114 cannot be identified from the outside, and the position information of the alignment mark 114 cannot be obtained. Therefore, the alignment of the semiconductor chip 112 cannot be performed, and the semiconductor chip 112 cannot be bonded to the semiconductor wafer in the chip-on-wafer process.
  • An object of the present invention is to solve the problems based on the prior art described above and to apply an anisotropic conductive material, an electronic element having an anisotropic conductive member, and an anisotropic conductive member suitable for joining a semiconductor chip and a semiconductor wafer. It is providing the manufacturing method of the electronic device using the structure containing a semiconductor element which has these, and an anisotropic conductive member.
  • the present invention includes a support and an anisotropic conductive member, and the anisotropic conductive member includes an insulating base material made of an inorganic material, and an insulating base material.
  • the anisotropic conductive member is preferably formed in a pattern in which a region showing anisotropic conductivity is defined depending on the presence or absence of the anisotropic conductive member.
  • An anisotropic conductive member has a region showing anisotropic conductivity depending on the presence or absence of a conductive path made of a conductive material that penetrates in the thickness direction of the insulating base material and is electrically insulated from each other. It is preferably formed in a pattern. It is preferable that a release layer is provided between the support and the anisotropic conductive member.
  • a transparent insulator is provided on the support in a region other than the region where the anisotropic conductive member is provided.
  • the support is preferably wafer-shaped.
  • the support is preferably flexible and transparent.
  • the present invention includes a semiconductor chip and an anisotropic conductive member, and the semiconductor chip includes an element region provided with a plurality of alignment marks.
  • the anisotropic conductive member is an insulating material made of an inorganic material. It is a member comprising a base material and a plurality of conductive paths made of a conductive material provided in a state of being electrically insulated from each other in the thickness direction of the insulating base material,
  • the present invention provides an electronic device disposed on a semiconductor chip so that light can pass through a region corresponding to at least two alignment marks in the device region.
  • the anisotropic conductive member is preferably not disposed in a region corresponding to at least two alignment marks in the element region.
  • an insulating base material is disposed in the entire element region, and there is no conduction path in the insulating base material in a region corresponding to at least two alignment marks in the element region.
  • a transparent insulator is provided in a region other than where the anisotropic conductive member is provided on the semiconductor chip.
  • the anisotropic conductive member is preferably provided only in the electrode region where the electrode is formed in the element region of the semiconductor chip.
  • the present invention includes a plurality of semiconductor chips including a first element region provided with a plurality of first alignment marks, a semiconductor wafer including a plurality of second element regions provided with a plurality of second alignment marks, A plurality of anisotropically conductive members, wherein the anisotropically conductive member penetrates in the thickness direction of the insulating base material made of an inorganic material and is electrically insulated from each other.
  • a plurality of anisotropically conductive members Provided with a plurality of conductive paths made of a conductive material, wherein the first element region of the semiconductor chip and the second element region of the semiconductor wafer are bonded via an anisotropic conductive member.
  • the anisotropic conductive member has a structure including a semiconductor element arranged so that light can pass through a region corresponding to at least two alignment marks of the first element region and the second element region. Also provide It is.
  • the anisotropic conductive member is not disposed in a region corresponding to at least two alignment marks of the first element region and the second element region.
  • the anisotropic conductive member has an insulating base material disposed over the entire first element region and second element region, and corresponds to at least two alignment marks in the first element region and the second element region. It is preferable that no conduction path exists in the insulating base material in the region to be used. It is preferable that a transparent insulator is provided on the semiconductor wafer in a region other than where the anisotropic conductive member is provided.
  • the anisotropic conductive member is preferably provided only in the electrode region where the electrode is formed in the first element region of the semiconductor chip.
  • the present invention relates to a first semiconductor wafer provided with a plurality of first element regions provided with a plurality of first alignment marks, and anisotropic conductivity formed in a pattern in which regions exhibiting anisotropic conductivity are defined.
  • An anisotropic conductive material having an anisotropic conductive material provided on a support and a second semiconductor wafer including a second element region provided with a plurality of second alignment marks.
  • a method is provided.
  • the present invention also includes a plurality of semiconductor chips including a first element region provided with a plurality of first alignment marks and a plurality of second alignment marks, and corresponds to at least two second alignment marks.
  • a second semiconductor wafer including a plurality of second element regions each provided with an anisotropic conductive member formed in a pattern in which an anisotropic conductivity region is defined so that light can be transmitted through the region to be transmitted.
  • the semiconductor chip is aligned with the second element region using the first alignment mark and the second alignment mark of the semiconductor chip, and the semiconductor chip is moved to the second element region via the anisotropic conductive member.
  • the manufacturing method of the electronic device which has the process joined to this.
  • the anisotropic conductive member includes an insulating base made of an inorganic material, and a plurality of conductive paths made of a conductive material provided in a state of being electrically insulated from each other, penetrating in the thickness direction of the insulating base. It is preferable that it is a member provided with these.
  • the step of bonding the semiconductor chip to the second element region includes the step of temporarily bonding all the semiconductor chips to the second element region, and the step of bonding all the temporarily bonded semiconductor chips together to the second of the second semiconductor wafer. And a step of bonding to the element region. In the step of bonding the semiconductor chip to the second element region, it is preferable to bond the semiconductor chips one by one to the second element region of the second semiconductor wafer.
  • the present invention relates to a method for manufacturing an electronic device in which a plurality of semiconductor chips are joined in a multilayer on a semiconductor wafer, and the semiconductor wafer includes a plurality of device regions provided with a plurality of alignment marks,
  • the chip has an element region provided with a plurality of alignment marks on one side, and a region showing anisotropic conductivity is defined on one side so that light can pass through a region corresponding to at least two alignment marks.
  • the semiconductor wafer element region is aligned with the intermediate semiconductor chip using an alignment mark on one surface of the intermediate semiconductor chip, and the intermediate semiconductor chip is aligned with the element region of the semiconductor wafer via an anisotropic conductive member.
  • An anisotropic conductive member provided with a plurality of alignment marks and electrodes and formed in a pattern in which a region showing anisotropic conductivity is defined so that light can pass through a region corresponding to at least two alignment marks.
  • a plurality of element regions on one surface, a plurality of alignment marks and electrodes on the other surface, and the electrodes on one surface and the electrodes on the other surface are electrically connected to a semiconductor wafer.
  • the anisotropic conductive member includes an insulating base made of an inorganic material, and a plurality of conductive paths made of a conductive material provided in a state of being electrically insulated from each other, penetrating in the thickness direction of the insulating base. It is preferable that it is a member provided with these.
  • the intermediate semiconductor chip and the uppermost semiconductor chip are all temporarily bonded together, and the temporarily bonded intermediate semiconductor chip and the uppermost semiconductor chip are all bonded together. It is preferable to include a process. In the first step and the second step, it is preferable to join the intermediate semiconductor chip and the uppermost semiconductor chip one by one. It is preferable to have a step of filling a transparent insulator in a region other than where the anisotropic conductive member is provided. It is preferable that the anisotropic conductive member is provided only in the electrode region where the electrode is formed in the element region of the semiconductor chip.
  • the present invention relates to a first semiconductor wafer provided with a plurality of first element regions provided with a plurality of first alignment marks, and anisotropic conductivity formed in a pattern in which regions exhibiting anisotropic conductivity are defined.
  • the first alignment of the first semiconductor wafer with respect to the second semiconductor wafer including the step of removing the support of the anisotropic conductive material and the second element region provided with a plurality of second alignment marks. Mark and second The first semiconductor wafer and the second element region are aligned using the second alignment mark of the semiconductor wafer, and the first element region is moved to the second element via the anisotropic conductive member and the transparent insulator.
  • the present invention provides a method for manufacturing an electronic device having a step of bonding to a device region.
  • the present invention is a method of manufacturing an electronic device for joining a plurality of semiconductor wafers in a multilayer, wherein the lowermost semiconductor wafer of the plurality of semiconductor wafers includes a plurality of device regions provided with a plurality of alignment marks, The uppermost semiconductor wafer is provided with a plurality of alignment marks and is formed in a pattern in which a region showing anisotropic conductivity is defined so that light can pass through a region corresponding to at least two alignment marks.
  • a plurality of element regions provided with a conductive member are provided on one surface, and an intermediate semiconductor wafer other than the lowermost semiconductor wafer and the uppermost semiconductor wafer are provided with a plurality of alignment marks and electrodes, and at least two alignments An anisotropy region is formed in a defined pattern so that light can pass through the region corresponding to the mark.
  • a plurality of element regions provided with conductive members are provided on one surface, a plurality of alignment marks and electrodes are provided on the other surface, and the electrodes on one surface and the electrodes on the other surface are electrically connected.
  • the element region of the lowermost semiconductor wafer is aligned with the intermediate semiconductor wafer to provide anisotropic conductivity.
  • a first step of bonding an intermediate semiconductor wafer to a lowermost semiconductor wafer through a member, an alignment mark on the other surface of the intermediate semiconductor wafer, and an intermediate semiconductor using the alignment mark of the uppermost semiconductor wafer And a second step of aligning the wafer and the uppermost semiconductor wafer and bonding the uppermost semiconductor wafer to the intermediate semiconductor wafer via an anisotropic conductive member.
  • the position of the two intermediate semiconductor wafers using the alignment mark on the other side of the intermediate semiconductor wafer and the alignment mark on the one side of the intermediate semiconductor wafer It is preferable to have at least one bonding step of bonding and bonding the intermediate semiconductor wafers via the anisotropic conductive member. It is preferable that the anisotropic conductive member is provided only in the electrode region where the electrode is formed in the element region of the semiconductor wafer. It is preferable to have a step of separating each element region in a state where a plurality of semiconductor wafers are bonded.
  • the anisotropic conductive member includes an insulating base made of an inorganic material, and a plurality of conductive paths made of a conductive material provided in a state of being electrically insulated from each other, penetrating in the thickness direction of the insulating base. It is preferable that it is a member provided with these.
  • the present invention is suitable for joining a semiconductor chip and a semiconductor wafer.
  • an anisotropic conductive material an electronic element, a structure including a semiconductor element of the present invention, and a method for manufacturing the electronic element will be described in detail.
  • “to” indicating a numerical range includes numerical values written on both sides.
  • the range of ⁇ is a range including the numerical value ⁇ and the numerical value ⁇ , and expressed by mathematical symbols, ⁇ ⁇ ⁇ ⁇ ⁇ .
  • the angle may include an error range generally allowed in the technical field.
  • FIG. 1 is a schematic view showing an anisotropic conductive material according to an embodiment of the present invention
  • FIG. 2 is an enlarged view of a main part of the anisotropic conductive material according to the embodiment of the present invention
  • FIG. 3 is a plan view showing the configuration of the anisotropic conductive member of the anisotropic conductive material according to the embodiment of the present invention
  • FIG. 4 shows the configuration of the anisotropic conductive member of the anisotropic conductive material according to the embodiment of the present invention. It is a typical sectional view shown. 4 is a cross-sectional view taken along line IB-IB in FIG.
  • An anisotropic conductive material 10 shown in FIGS. 1 and 2 includes a support 12 and an anisotropic conductive member 14.
  • the anisotropic conductive member 14 is provided on the support 12, and a release layer 16 is provided between the support 12 and the anisotropic conductive member 14.
  • the support 12 and the anisotropic conductive member 14 are detachably bonded by a release layer 16.
  • the support 12 supports the anisotropic conductive member 14 and is made of, for example, a silicon substrate.
  • a ceramic substrate such as SiC, SiN, GaN, and alumina (Al 2 O 3 )
  • a glass substrate, a fiber reinforced plastic substrate, and a metal substrate can be used as the support 12.
  • the fiber reinforced plastic substrate includes an FR-4 (Flame Retardant Type 4) substrate which is a printed circuit board.
  • the support body 12 what has flexibility and is transparent can be used.
  • the flexible and transparent support 12 include PET (polyethylene terephthalate), polycycloolefin, polycarbonate, acrylic resin, PEN (polyethylene naphthalate), PE (polyethylene), PP (polypropylene), Examples thereof include plastic films such as polystyrene, polyvinyl chloride, polyvinylidene chloride, and TAC (triacetyl cellulose).
  • transparent means that the transmittance is 80% or more with light having a wavelength used for alignment. Therefore, the transmittance may be low over the entire visible light having a wavelength of 400 to 800 nm. That is, it does not have to be transparent. The transmittance is measured with a spectrophotometer.
  • the release layer 16 is obtained by laminating a support layer 17 and a release agent 18.
  • the release agent 18 is in contact with the anisotropic conductive member 14, and the support 12 and the anisotropic conductive member 14 are separated from the release layer 16.
  • the anisotropic conductive material 10 for example, by heating to a predetermined temperature, the adhesive force of the release agent 18 is weakened, and the support 12 is removed from the anisotropic conductive material 10.
  • Riva Alpha registered trademark
  • Somatack registered trademark
  • the anisotropic conductive member 14 shown in FIG. 3 and FIG. 4 penetrates in the thickness direction Z of the insulating base material 20 and the insulating base material 20 (see FIG. 4) and is electrically insulated from each other. It is a member provided with the some conduction path 22 which was provided in the state and which consists of electrically conductive materials. Furthermore, the resin layer 24 provided on the surfaces 20a and 20b of the insulating substrate 20 is provided.
  • “the state of being electrically insulated from each other” means that the respective conduction paths existing inside the insulating base material are electrically insulated from each other inside the insulating base material. means.
  • the anisotropic conductive member 14 is a member that exhibits anisotropic conductivity.
  • the conduction path 22 is provided through the insulating base material 20 in the thickness direction Z in a state of being electrically insulated from each other.
  • symbol Z1 shows the direction of the front from the back surface of FIG. 3
  • symbol Z2 shows the direction of the back surface from the front surface of FIG.
  • the conduction path 22 has a protruding portion 22 a and a protruding portion 22 b that protrude from the surfaces 20 a and 20 b of the insulating base material 20. End portions of the protruding portions 22 a and the protruding portions 22 b are embedded in the resin layer 24.
  • the resin layer 24 has adhesiveness and imparts temporary adhesiveness.
  • the length of the protruding portion 22a and the protruding portion 22b is preferably 20 nm or more, and more preferably 100 nm to 500 nm.
  • FIG. 4 shows the surface 20a and 20b of the insulating base material 20 having the resin layer 24.
  • the present invention is not limited to this, and at least one surface of the insulating base material 20 has adhesiveness. What is necessary is just to have the resin layer 24 provided with.
  • the conductive path 22 of FIG. 4 has a protruding portion 22a and a protruding portion 22b at both ends, but is not limited thereto, and has a protruding portion on at least the surface of the insulating substrate 20 having the resin layer 24. That's fine.
  • a thickness h of the anisotropic conductive member 14 is, for example, 30 ⁇ m or less.
  • the anisotropic conductive member 14 preferably has a total thickness variation (TTV) of 10 ⁇ m or less.
  • TTV total thickness variation
  • the thickness h of the anisotropic conductive member 14 is determined by observing the anisotropic conductive member 14 at a magnification of 200,000 times with an electrolytic emission scanning electron microscope, and obtaining the contour shape of the anisotropic conductive member 14. And it is the average value which measured 10 points
  • the TTV (Total Thickness Variation) of the anisotropic conductive member 14 is a value obtained by cutting the anisotropic conductive member 14 together with the support 12 by dicing and observing the cross-sectional shape of the anisotropic conductive member 14. is there.
  • the anisotropic conductive member 14 is provided on the support 12 and is formed in a pattern in which a region showing anisotropic conductivity is defined.
  • FIG. 5 is a schematic view showing a first example of the anisotropic conductive member pattern of the anisotropic conductive material according to the embodiment of the present invention
  • FIG. 6 shows the anisotropic conductivity of the anisotropic conductive material according to the embodiment of the present invention.
  • It is a schematic diagram which shows the 2nd example of the pattern of a property member.
  • the anisotropic conductive member 14 has an anisotropic conductive region 15 formed in a predetermined pattern depending on the presence or absence of the anisotropic conductive member 14.
  • the region 15 exhibiting anisotropic conductivity has a conduction path 22.
  • the region 15 exhibiting anisotropic conductivity can be formed in the pattern shown in FIG.
  • a resist film is selectively formed in a region to be the region 15.
  • the anisotropic conductive member 14 in the region where the resist film is not formed is removed by wet etching or dry etching, thereby forming the region 15 showing anisotropic conductivity in the pattern shown in FIG. it can.
  • a region 15 showing anisotropic conductivity is defined by the presence or absence of a conduction path 22 made of a conductive material that penetrates in the thickness direction Z of the insulating base material 20 and is electrically insulated from each other. It may be formed in a pattern. That is, the conductive path 22 may be formed in a pattern by arranging it in a predetermined pattern. In this case, as shown in FIG. 6, the region 15 showing anisotropic conductivity is formed in a predetermined pattern, and the region 15 b other than the region 15 showing anisotropic conductivity has no conduction path 22. Only the insulating substrate 20 exists in the region 15b. For example, the conductive path 22 of the anisotropic conductive member 14 can be formed in the pattern shown in FIG.
  • the conductive material in the above-described region 15b. is selectively removed by selectively removing the conductive material in the above-described region 15b.
  • a resist film is selectively formed in a region to be the region 15 in the anisotropic conductive member 14.
  • the conductive material in the region where the resist film is not formed is removed by wet etching, for example.
  • the region 15 showing anisotropic conductivity can be formed in the pattern shown in FIG.
  • a hydrogen peroxide solution or an iodine etching solution is used for the wet etching.
  • the anisotropic conductive member 14 has low light transmission and is opaque, but when the conductive material is removed, the light transmission increases and a captured image of the alignment mark can be obtained.
  • the region 15 exhibiting anisotropic conductivity is formed in a pattern that allows light to pass through a region corresponding to an alignment mark of a semiconductor chip or semiconductor wafer to be connected.
  • a plurality of element regions 30 are arranged on the semiconductor chip or semiconductor wafer.
  • the element region 30 has, for example, a rectangular shape, and an alignment mark 32 for alignment is formed at each corner.
  • a total of four alignment marks 32 are formed in the element region 30, a total of four alignment marks 32 are formed.
  • a plurality of alignment marks 32 may be used, and the number is not limited to the above four.
  • the shape of the alignment mark 32 is not particularly limited, and a known one can be used as appropriate.
  • the region 15 exhibiting anisotropic conductivity with respect to the element region 30 may have a shape that can recognize two alignment marks 32 out of the four.
  • “light can be transmitted” means that a captured image or a reflected image of the alignment mark 32 can be obtained and the alignment mark 32 can be identified from the outside.
  • An anisotropic conductive material 10 shown in FIGS. 1 and 2 includes a support 12 and an anisotropic conductive member 14, and the anisotropic conductive member 14 is provided on the support 12.
  • the peeling layer 16 is provided between the anisotropic conductive member 14 and the structure, the invention is not limited to this.
  • the transparent insulator 19 may be provided on the support 12 in a region other than where the anisotropic conductive member 14 is provided. In this case, the transparent insulator 19 is formed, for example, by embedding the anisotropic conductive member 14 in the transparent insulator 19.
  • a transparent insulator 19 may be formed by applying a paste-like transparent insulator 19.
  • transparent of the transparent insulator 19 is as described in the transparent support 12 described above. Even if the transparent insulator 19 is present on the alignment mark 32, a captured image or a reflected image of the alignment mark 32 can be obtained, and the alignment mark 32 can be identified from the outside.
  • the alignment mark 32 can also be identified by the anisotropic conductive material 10 a provided with the transparent insulator 19.
  • the transparent insulator 19 will be described later in detail.
  • the shape of the support 12 is not particularly limited and is appropriately determined according to the application, for example, a wafer shape.
  • “Wafer shape” means that the outer shape of the support 12 is circular as shown in FIG.
  • the support 12 has a wafer shape and, similarly to the object, there is a straight portion corresponding to the orientation flat. May be.
  • the support 12 may have a quadrangular outer shape. 10, the same components as those of the anisotropic conductive material 10 shown in FIG. 1 and the anisotropic conductive material 10a shown in FIG. 9 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • the anisotropic conductive material 10a shown in FIG. 9 has flexibility by using the support body 12 having the above-described flexibility and transparency. It can be transparent. Accordingly, it can be used in the same manner as a conventional particle type ACF (Anisotropic Conductive Film), and the same manufacturing apparatus as the particle type ACF can be used.
  • ACF Anaisotropic Conductive Film
  • the anisotropic conductive material 10 a shown in FIG. 9 is prepared with a film 90 formed on a base material 92 in the order of a release layer 93 and a transparent insulator 94.
  • the base material 92 has, for example, the same configuration as that of the support 12 described above.
  • the release layer 93 has the same configuration as the release layer 16 described above.
  • the transparent insulator 94 has the same configuration as the transparent insulator 19 described above.
  • the film 90 is disposed to face the anisotropic conductive member 14 of the anisotropic conductive material 10.
  • the film 90 is laminated on the anisotropic conductive material 10 from the anisotropic conductive member 14 side.
  • the anisotropic conductive material 10a shown in FIG. 9 can be obtained by peeling off the base material 92.
  • FIG. 12 by separating the support 12, the anisotropic conductive material 10 a in which the base 92 serves as a support can be obtained as shown in FIG.
  • a paste-like material serving as the transparent insulator 19 is applied to the region where the anisotropic conductive member 14 is not provided with respect to the anisotropic conductive material 10 shown in FIG.
  • the anisotropic conductive material 10a shown can be obtained.
  • FIG. 14 is a schematic perspective view showing a first example of an electronic device according to an embodiment of the present invention.
  • FIG. 15 is a schematic perspective view showing a second example of the electronic device according to the embodiment of the present invention.
  • FIG. 16 is a schematic perspective view showing a third example of the electronic device of the embodiment of the present invention. 14, 15, and 16, the anisotropic conductive material 10 shown in FIGS. 1 and 2, the anisotropic conductive member 14 shown in FIGS. 3 to 6, and the element region 30 shown in FIGS. 7 and 8.
  • the same components are denoted by the same reference numerals, and detailed description thereof is omitted.
  • An electronic element 34 shown in FIG. 14 includes a semiconductor chip 36 and an anisotropic conductive member 14.
  • the semiconductor chip 36 includes, for example, an element region 30 provided with four alignment marks 32.
  • the anisotropic conductive member 14 is arranged so that light can be transmitted in a region corresponding to the four alignment marks 32 in the element region 30.
  • the anisotropic conductive member 14 only needs to be arranged so that light can pass through a region corresponding to at least two alignment marks 32.
  • the anisotropic conductive member 14 exhibits anisotropic conductivity as shown in FIG. It may be the same shape as the region 15. Further, the anisotropic conductive member 14 may be configured not to be disposed in a region corresponding to at least two alignment marks 32 in the element region 30.
  • the anisotropic conductive member 14 has the insulating base material 20 disposed over the entire element region 30, and corresponds to at least two alignment marks 32 in the element region 30. It is good also as a structure in which the conduction path 22 in the insulating base material 20 does not exist in an area
  • the anisotropic conductive member 14 of FIG. 15 may be a region 15 that exhibits anisotropic conductivity and a region 15b that has the insulating base material 20 but does not have a conduction path 22.
  • the region 15 showing anisotropic conductivity may have the same shape as the region 15 showing anisotropic conductivity shown in FIG. 8, for example.
  • the semiconductor chip 36 and the anisotropic conductive member 14 are provided, and on the semiconductor chip 36 in a region other than the region where the anisotropic conductive member 14 is provided.
  • the structure in which the transparent insulator 19 is provided may be sufficient.
  • the transparent insulator 19 is also provided on the alignment mark 32, the alignment mark 32 can be identified as described above. Therefore, in the electronic element 34 shown in FIG. 16, the region 15 showing anisotropic conductivity may have the same shape as the region 15 showing anisotropic conductivity shown in FIG.
  • any of the above-described electronic elements 34 when a semiconductor chip and a semiconductor wafer are bonded on a chip-on-wafer, a photographed image or a reflected image of the alignment mark 32 can be obtained and the alignment mark can be detected optically.
  • the alignment mark 32 can be used for alignment.
  • the semiconductor chip 36 and the semiconductor chip 37 are joined via the anisotropic conductive member 14 showing anisotropic conductivity, and the semiconductor chip 36 and the semiconductor chip 37 are joined.
  • An electrically connected electronic element 35 can be obtained.
  • the anisotropic conductive member 14 functions as a TSV (Through Silicon Via).
  • the semiconductor chip 36, the semiconductor chip 37, and the semiconductor chip 39 are three-dimensionally stacked and joined via the anisotropic conductive member 14, and Connected configuration.
  • three-dimensional mounting can be performed by using the anisotropic conductive member 14.
  • an intermediate semiconductor chip 37 between the lowermost semiconductor chip 36 and the uppermost semiconductor chip 39 has a plurality of alignment marks (not shown) and electrodes on one surface.
  • An element region (not shown) provided with (not shown) is provided, and a plurality of alignment marks (not shown) and electrodes (not shown) are provided on the other surface.
  • the electrode on one side and the electrode on the other side are electrically connected.
  • the semiconductor chip 37 is electrically connected to the lowermost semiconductor chip 36 and the uppermost semiconductor chip 39, a plurality of alignment marks (not shown) are provided on the surface facing the semiconductor chip 36.
  • electrodes (not shown), and electrodes are provided on the opposing surface of the semiconductor chip 39.
  • the uppermost semiconductor chip 39 includes an element region (not shown) provided with a plurality of alignment marks (not shown) on one side.
  • the lowermost semiconductor chip 36 includes an element region (not shown) provided with a plurality of alignment marks (not shown) on one side.
  • the semiconductor chip 36 and the semiconductor chip 37 are joined via the anisotropic conductive member 14, and the semiconductor chip 36 and the semiconductor chip 37 are connected.
  • the transparent insulator 19 By disposing the transparent insulator 19 therebetween, the electronic element 35 in which the semiconductor chip 36 and the semiconductor chip 37 are electrically connected can be obtained.
  • the contact area between the semiconductor chip 36 and the semiconductor chip 37 is increased by the transparent insulator 19, and the semiconductor chip 36 and the semiconductor chip 37 can be maintained in a more stable stacked state.
  • the semiconductor chip 36, the semiconductor chip 37, and the semiconductor chip 39 are three-dimensionally stacked and bonded via the anisotropic conductive member 14 and the transparent insulator 19, And it can be set as the structure connected electrically. In this case, the contact area between the semiconductor chips is increased by the transparent insulator 19, and the semiconductor chips can be maintained in a more stable stacked state.
  • the anisotropic conductive member 14 may be provided only in the electrode region 31 in which an electrode (not shown) is formed in the element region 30 of the semiconductor chip.
  • an electrode not shown
  • the anisotropic conductive member 14 is biased between the semiconductor chip 36 and the semiconductor chip 37 as in the electronic element 35 shown in FIG.
  • the contact area between the semiconductor chip 36 and the semiconductor chip 37 is increased by the transparent insulator 19, and the semiconductor chip 36 and the semiconductor chip 37 are stably stacked even when the anisotropic conductive member 14 is arranged in an offset manner. Can be maintained. Even when the three semiconductor chips 36, the semiconductor chip 37, and the semiconductor chip 39 are used as in the electronic element 38 shown in FIG. 23, the anisotropic conductive member 14 is arranged in an uneven manner between the semiconductor chips. As described above, the transparent insulator 19 increases the contact area between the semiconductor chips, and the semiconductor chips can be stably stacked even if the anisotropic conductive member 14 is arranged in a biased manner. . Even in this case, by providing the anisotropic conductive member 14 only in the electrode region 31, it is possible to suppress the influence on the wiring and the like of the element region 30 of the semiconductor chip.
  • the number of semiconductor chips to be joined is not particularly limited, and is appropriately determined according to the function of the electronic element and the performance required for the electronic element.
  • the anisotropic conductive member 14 disposed so that light can be transmitted in a region corresponding to at least two alignment marks 32, alignment is performed and a plurality of semiconductor chips are three-dimensionally stacked. Can be joined together to electrically connect them. Thereby, the size of the electronic element can be reduced, and the mounting area can be reduced.
  • the wiring length between the semiconductor chips can be shortened, signal delay can be suppressed, and the processing speed of the electronic element can be improved. By shortening the wiring length between the semiconductor chips, power consumption can be suppressed.
  • the “element region 30” is an area where various element configuration circuits and the like for functioning as an electronic element are formed.
  • a memory circuit such as a flash memory
  • MEMS micro electro mechanical systems
  • “MEMS” is, for example, a sensor, an actuator, an antenna, or the like. Examples of the sensor include various sensors such as acceleration, sound, and light.
  • the element region 30 is formed with an element configuration circuit and the like, and an electrode (not shown) is provided to electrically connect the semiconductor chip to the outside.
  • the element region 30 has an electrode region 31 (see FIG. 21) where electrodes are formed.
  • the electrode of the element region 30 is, for example, a Cu post.
  • the “electrode region 31” is basically a region including all formed electrodes. However, if the electrodes are provided discretely, a region where each electrode is provided is also referred to as an electrode region.
  • the semiconductor chip 36 has an element region 30 and is made of a semiconductor.
  • the semiconductor chip 36 includes, for example, the above-described memory circuit, logic circuit, communication module, or MEMS (Micro Electro Mechanical Systems) formed in the element region 30.
  • the semiconductor chip and the semiconductor wafer are made of, for example, silicon, but are not limited thereto, and may be silicon carbide, germanium, gallium arsenide, gallium nitride, or the like.
  • the semiconductor chip 36, the semiconductor chip 37, and the semiconductor chip 39 may be those exemplified in the above-described semiconductor chip 36.
  • the configurations of the semiconductor chip 36, the semiconductor chip 37, and the semiconductor chip 39 are appropriately selected according to the functions achieved in the electronic element 35 and the electronic element 38.
  • the electronic element 35 shown in FIGS. 17, 19 and 22 can be a combination of a semiconductor chip 36 having a logic circuit and a semiconductor chip 37 having a memory circuit.
  • the semiconductor chip 36, the semiconductor chip 37, and the semiconductor chip 39 may all have a memory circuit, or may all have a logic circuit.
  • the combination of the semiconductor chips in the electronic element may be a combination of a sensor, an actuator, an antenna, and the like, and a memory circuit and a logic circuit.
  • FIGS. 24 to 32 are schematic views showing a first example of a method for manufacturing an electronic device according to an embodiment of the present invention in the order of steps.
  • FIG. 33 is a schematic view showing a first semiconductor wafer.
  • the anisotropic conductive material 10 shown in FIGS. 1 and 2 the anisotropic conductive member 14 shown in FIGS. 3 to 6, FIG.
  • the same components as those of the element region 30 shown in FIG. 8 and the electronic element 34 shown in FIGS. 14 and 15 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a first example of an electronic device manufacturing method relates to a chip-on-wafer.
  • the anisotropic conductive member 14 is formed in a pattern in which the first semiconductor wafer 40 and the region 15 (see FIGS. 5 and 6) showing anisotropic conductivity are defined. Is prepared with the anisotropic conductive material 10 provided on the support 12. Then, the anisotropic conductive member 10 is arranged with the anisotropic conductive member 14 facing the first element region 42 (see FIG. 33) of the first semiconductor wafer 40.
  • the first semiconductor wafer 40 includes a plurality of first element regions 42. Each first element region 42 is provided with a plurality of first alignment marks 44.
  • the first element region 42 has the same configuration as the element region 30 described above.
  • the first alignment mark 44 has the same configuration as the alignment mark 32 described above.
  • the anisotropic conductive member 14 is formed in a pattern shown in FIG. 5 or 6, for example, in accordance with the first element region 42. There is a release layer 16 between the anisotropic conductive member 14 and the support 12.
  • the anisotropic conductive member 14 of the anisotropic conductive material 10 is applied by applying a predetermined pressure, heating to a predetermined temperature, holding for a predetermined time, The first element region 42 is bonded to the first element region 42 so that light can pass through the region corresponding to the at least two first alignment marks 44 in the first element region 42.
  • the support 12 of the anisotropic conductive material 10 is removed, and only the anisotropic conductive member 14 is bonded to the first semiconductor wafer 40. In this case, the anisotropic conductive material 10 is heated to a predetermined temperature, the adhesive strength of the release agent 18 of the release layer 16 is reduced, and the support 12 is started from the release layer 16 of the anisotropic conductive material 10. Remove.
  • the first semiconductor wafer 40 is divided into pieces for each first element region 42 (see FIG. 33) to obtain a plurality of semiconductor chips 46.
  • the anisotropic conductive member 14 is bonded to the semiconductor chip 46 so that light can pass through a region corresponding to the first alignment mark 44.
  • the anisotropic conductive member 14 is joined with all the four first alignment marks 44 exposed.
  • a captured image or a reflected image can be obtained for the first alignment mark 44, and the first alignment mark 44 can be identified from the outside of the semiconductor chip 46.
  • a second semiconductor wafer 50 including a second element region 52 (see FIG. 28) provided with a plurality of second alignment marks 54 is prepared.
  • the semiconductor chip 46 is arranged with the anisotropic conductive member 14 facing the second semiconductor wafer 50.
  • the semiconductor chip 46 and the second element region 52 are aligned using the first alignment mark 44 and the second alignment mark 54 of the semiconductor chip 46.
  • the imaging device 60 is disposed between the anisotropic conductive member 14 of the semiconductor chip 46 and the second element region 52 of the second semiconductor wafer 50, and the first alignment of the semiconductor chip 46 is performed.
  • the mark 44 and the second alignment mark 54 are imaged simultaneously.
  • the configuration of the imaging device 60 is not particularly limited as long as a digital image data can be obtained with respect to the first alignment mark 44 and the second alignment mark 54, and a captured image or reflection image can be obtained. Is available.
  • the semiconductor chip 46 After the alignment of the semiconductor chip 46 and the second element region 52, as shown in FIG. 29, the semiconductor chip 46 is brought into contact with the second element region 52, and a predetermined pressure is applied, for example.
  • the resin layer 24 (see FIG. 2 and FIG. 4) is temporarily bonded by heating to a predetermined temperature and holding for a predetermined time. This is performed for all the semiconductor chips 46, and all the semiconductor chips 46 are temporarily bonded to the second element region 52 as shown in FIG.
  • the use of the resin layer 24 of the anisotropic conductive member 14 for temporary bonding is one means, and the following method may be used.
  • a sealing resin or the like may be supplied onto the second semiconductor wafer 50 with a dispenser or the like, and the semiconductor chip 46 may be temporarily bonded to the second element region 52, or on the second semiconductor wafer 50, The semiconductor chip 46 may be temporarily bonded to the second element region 52 using an insulating resin film (NCF (Non-conductive Film)) supplied in advance.
  • NCF Non-conductive Film
  • the semiconductor chip and the semiconductor wafer are inspected so that the non-defective product and the defective product can be known beforehand, and only the non-defective product of the semiconductor chip is bonded to the non-defective part in the semiconductor wafer, thereby reducing the manufacturing loss. it can.
  • a non-defective semiconductor chip whose quality is guaranteed is called KGD (Known Good Die).
  • KGD known Good Die
  • the temporary bonding strength is weak at the time of temporary bonding, a positional shift occurs in the conveying process and the process until bonding.
  • the temperature condition in the temporary bonding process is not particularly limited, is preferably 0 ° C. to 300 ° C., more preferably 10 ° C.
  • the pressure condition in the temporary bonding process is not particularly limited, is preferably 10 MPa or less, more preferably 5 MPa or less, and particularly preferably 1 MPa or less.
  • a predetermined pressure is applied to the semiconductor chip 46, heated to a predetermined temperature, and held for a predetermined time, so that the plurality of semiconductor chips 46 are all At the same time, it is bonded to the second element region 52 (see FIG. 28) of the second semiconductor wafer 50.
  • This joining is also called main joining.
  • the temperature condition in this bonding is not particularly limited, and is preferably higher than the temperature for temporary bonding, specifically, more preferably 150 ° C. to 350 ° C., and 200 ° C. to 300 ° C. Is particularly preferred.
  • the pressurizing condition in the main joining is not particularly limited, and is preferably 30 MPa or less, more preferably 0.1 MPa to 20 MPa.
  • the time for the main bonding is not particularly limited, and is preferably 1 second to 60 minutes, and more preferably 5 seconds to 10 minutes.
  • a structure in which a plurality of semiconductor chips 46 and the second element region 52 of the second semiconductor wafer 50 are bonded via the anisotropic conductive member 14 is referred to as a structure 62 including semiconductor elements.
  • the structure 62 including a semiconductor element includes a plurality of semiconductor chips 46 including a first element region provided with a plurality of first alignment marks, and a plurality of second alignment marks provided respectively. It has the 2nd semiconductor wafer 50 provided with the 2nd element area
  • the anisotropic conductive member 14 includes at least two second alignments on the first region and the second element region 52 corresponding to at least two first alignment marks 44 on the first element region 42.
  • the second region corresponding to the mark is arranged so that light can pass through at least one region.
  • the second semiconductor wafer 50 to which the semiconductor chip 46 is bonded is separated into pieces for each second element region 52 (see FIG. 28), for example, by dicing.
  • the electronic element 64 in which the semiconductor chip 46 and the semiconductor chip 56 are bonded via the anisotropic conductive member 14 can be obtained.
  • the singulation is not limited to dicing, and laser scribing may be used.
  • the plurality of semiconductor chips 46 are temporarily bonded and then bonded together, but the present invention is not limited to this. For example, temporary bonding of the plurality of semiconductor chips 46 may be omitted.
  • a plurality of semiconductor chips 46 may be bonded to the second element region 52 of the second semiconductor wafer 50 one by one. In this case, it takes more time than joining together.
  • the first semiconductor wafer 40, the semiconductor chip 46 and the second semiconductor wafer 50, the transfer and picking of the electronic element 64, and the heat treatment and pressure treatment can be realized by using a known semiconductor manufacturing apparatus.
  • the anisotropic conductive member 14 is formed in a pattern so that light can pass through a region corresponding to the first alignment mark, whereby the first alignment mark 44 and the second alignment mark are formed.
  • 54 can be used to align the semiconductor chip 46 and the second element region 52.
  • the semiconductor chip 46 is disposed on the second element region 52, the position information of the first alignment mark 44 and the position information of the second alignment mark 54 can be obtained at the same timing. The positional accuracy between the semiconductor chip 46 and the second element region 52 can be increased.
  • the position information of the first alignment mark 44 and the position information of the second alignment mark 54 can be obtained at the same timing, the bonding between the semiconductor chip 46 and the second element region 52 can be speeded up, and the tact time can be increased. Is shortened, and the productivity of the electronic device can be increased.
  • the position information of the first alignment mark 44 and the position information of the second alignment mark 54 need only be obtained at the time of alignment, and the anisotropic conductive member 14 can identify the first alignment mark 44. As long as it is provided. Therefore, after the semiconductor chip 46 is bonded to the second element region 52, the anisotropic conductive member 14 is arranged so that light cannot pass through the region corresponding to the second alignment mark 54 in the second element region 52. It may be arranged.
  • a second example of the electronic device manufacturing method will be described.
  • 34 to 36 are schematic views showing a second example of the method of manufacturing an electronic device according to the embodiment of the present invention in the order of steps.
  • a second example of the method for manufacturing an electronic device relates to the manufacture of an electronic device having a three-layer structure.
  • a three-layer structure is described as an example of a multilayer structure, and the present invention is not limited to a three-layer structure.
  • a semiconductor chip having a plurality of semiconductor chips 46 bonded to the second element region 52 (see FIG. 28) of the second semiconductor wafer 50 is used.
  • the semiconductor chip 46 has the same configuration as the above-described semiconductor chip 37.
  • a plurality of alignment marks (not shown) and electrodes (not shown) are further provided on the back surface 46b. Is provided.
  • the semiconductor chip 46 is provided with a through hole (not shown) filled with a conductive material that connects an electrode (not shown) on the back surface 46b and an electrode (not shown) on the front surface 46a.
  • the electrode on the back surface 46b and the electrode on the front surface 46a are electrically connected through a through hole filled with a conductive material.
  • the front surface 46a of the semiconductor chip 46 is one surface, and the back surface 46b is the other surface.
  • the step of bonding the plurality of semiconductor chips 46 to the second element region 52 (see FIG. 28) of the second semiconductor wafer 50 corresponds to the first step.
  • the configuration shown in FIG. 34 is the same as the configuration shown in FIG. 31 except that a plurality of alignment marks (not shown) and electrodes (not shown) are provided on the back surface 46 b of the semiconductor chip 46.
  • the configuration shown in FIG. 34 is manufactured in the same manner as in FIG. In the second example, semiconductor chips 47 are further bonded to the respective semiconductor chips 46 bonded to the second semiconductor wafer 50 as shown in FIG. In this case, as described above, as shown in FIG. 28, alignment is performed using the position information of the alignment mark of the semiconductor chip 46 and the position information of the alignment mark of the semiconductor chip 47. Bonded to the chip 46, the electrode on the back surface 46 b of the semiconductor chip 46 and the anisotropic conductive member 14 of the semiconductor chip 47 are electrically connected.
  • the semiconductor chip 47 is bonded to all the semiconductor chips 46.
  • the step of bonding the semiconductor chip 47 to the semiconductor chip 46 corresponds to the second step.
  • the bonding method of the semiconductor chips 47 is not particularly limited, and after the plurality of semiconductor chips 47 are temporarily bonded, all of them may be bonded together, and the plurality of semiconductor chips 46 may be bonded to the second of the second semiconductor wafer 50.
  • One element region 52 may be bonded at a time.
  • the semiconductor chip 47 can be obtained by dividing the first semiconductor wafer 40 into pieces for each first element region 42, similarly to the semiconductor chip 46 shown in FIG.
  • the second semiconductor wafer 50 in which the two semiconductor chips 46 and 47 are bonded and stacked is formed for each second element region 52 (see FIG. 28) by, for example, dicing. Divide into pieces.
  • an electronic element 65 having a three-layer structure in which the two semiconductor chips 46 and 47 and the semiconductor chip 56 are joined via the anisotropic conductive member 14 can be obtained.
  • the semiconductor chip 46 corresponds to an intermediate semiconductor chip
  • the semiconductor chip 47 corresponds to the uppermost semiconductor chip.
  • Another semiconductor chip may be bonded onto the semiconductor chip 47 by the same method as the semiconductor chip 47 to form an electronic element having four or more layers.
  • another semiconductor chip is the uppermost semiconductor chip. Since the semiconductor chip 47 is an intermediate semiconductor chip and is electrically connected to the uppermost semiconductor chip, the semiconductor chip 47 has the same configuration as the above-described semiconductor chip 37 and is electrically connected to the back surface electrode and the front surface electrode (not shown). It is set as the structure connected.
  • the semiconductor chip 46 and the semiconductor chip 47 described above correspond to intermediate semiconductor chips.
  • the semiconductor chip 46, the semiconductor chip 47, and another semiconductor chip may have the same configuration, or may have different configurations with different functions. Further, regarding the semiconductor chip 46 and the semiconductor chip 47, the anisotropic conductive member 14 may be provided only in the electrode region 31 (see FIG. 21) where the electrodes (not shown) are formed as described above.
  • the step of repeatedly bonding and stacking the semiconductor chips 46 corresponding to the intermediate semiconductor chips By providing, an electronic device having a multilayer structure of four or more layers can be obtained.
  • two intermediate semiconductor chips are aligned using the alignment mark on the other surface of the intermediate semiconductor chip and the alignment mark on one surface of the intermediate semiconductor chip, and the anisotropic conductive member is interposed.
  • the above-described repeated bonding is performed by a bonding process of bonding intermediate semiconductor chips. By performing the bonding step at least once, an electronic device having a multilayer structure of four or more layers can be obtained.
  • An anisotropic conductive member comprising a plurality of alignment marks and electrodes, and having an anisotropic conductive region formed in a pattern in which light is transmitted in a region corresponding to at least two alignment marks.
  • a semiconductor wafer having a plurality of element regions provided on one surface, a plurality of alignment marks and electrodes on the other surface, and the electrodes on one surface and the electrodes on the other surface being electrically connected
  • the method may include a step of solidifying each element region to obtain an intermediate semiconductor chip between the semiconductor wafer and the uppermost semiconductor chip.
  • FIGS. 37 to 43 are schematic views showing a third example of the method of manufacturing an electronic device according to the embodiment of the present invention in the order of steps.
  • the same components as those in FIGS. 24 to 32 and 33 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a third example of the method for manufacturing an electronic device relates to a chip-on-wafer.
  • the anisotropic conductive material 10 a is different from the region shown in FIG. 24 described above except that the transparent insulator 19 is provided between the regions other than the region where the anisotropic conductive member 14 is provided, that is, the anisotropic conductive member 14. Since it is the same structure as the direction conductive material 10, detailed description is abbreviate
  • the transparent insulator 19 has a step of filling a region other than the region where the anisotropic conductive member 14 is provided.
  • the transparent insulator 19 is filled in a region other than the region where the anisotropic conductive member 14 is provided as shown in FIGS. 11 and 12 described above.
  • the anisotropic conductive member 14 of the anisotropic conductive material 10a by applying a predetermined pressure, heating to a predetermined temperature, holding for a predetermined time, the anisotropic conductive member 14 of the anisotropic conductive material 10a,
  • the transparent insulator 19 is disposed in a region corresponding to at least two first alignment marks 44 (see FIG. 33) in the first element region 42 (see FIG. 33) so that the first alignment mark 44 can be recognized. Then, it is bonded to the first element region 42 of the first semiconductor wafer 40.
  • the support 12 of the anisotropic conductive material 10 a is removed, and the anisotropic conductive member 14 and the transparent insulator 19 are bonded to the first semiconductor wafer 40.
  • the anisotropic conductive material 10a is heated to a predetermined temperature to reduce the adhesive force of the release agent 18 of the release layer 16, and the support 12 starts from the release layer 16 of the anisotropic conductive material 10a. Remove.
  • the first semiconductor wafer 40 is divided into pieces for each first element region 42 (see FIG. 33), and a plurality of semiconductor chips 46 are obtained.
  • the transparent insulator 19 is provided in the region corresponding to the first alignment mark 44 as described above.
  • the transparent insulator 19 is provided on the four first alignment marks 44.
  • a captured image or a reflected image can be obtained for the first alignment mark 44, and the first alignment mark 44 (see FIG. 33) can be identified from the outside of the semiconductor chip 46. .
  • a second semiconductor wafer 50 including a second element region 52 (see FIG. 28) provided with a plurality of second alignment marks 54 (see FIG. 28) is prepared.
  • the semiconductor chip 46 is arranged with the anisotropic conductive member 14 facing the second semiconductor wafer 50.
  • the position information of the first alignment mark 44 and the position information of the second alignment mark 54 are obtained, and the semiconductor chip 46 and the second element are obtained.
  • the region 52 is aligned.
  • the semiconductor chip 46 After aligning the semiconductor chip 46 and the second element region 52 (see FIG. 28), as described above, the semiconductor chip 46 is brought into contact with the second element region 52 and, for example, a predetermined pressure is applied, It heats to predetermined temperature, hold
  • a predetermined pressure is applied to the semiconductor chip 46, heated to a predetermined temperature, held for a predetermined time, and as shown in FIG. All the semiconductor chips 46 are collectively bonded to the second element region 52 (see FIG. 28) of the second semiconductor wafer 50. This joining is also called main joining.
  • the temperature conditions in the main bonding are as described above. By performing this bonding collectively as described above, the tact time can be reduced and the productivity can be increased.
  • a structure 62 including The structure 62 including a semiconductor element includes a plurality of semiconductor chips 46 including a first element region provided with a plurality of first alignment marks, and a plurality of second alignment marks provided respectively. It has the 2nd semiconductor wafer 50 provided with the 2nd element area
  • the first element region of the semiconductor chip 46 and the second element region 52 of the second semiconductor wafer 50 are joined via the anisotropic conductive member 14 and the transparent insulator 19, and the transparent insulator 19 is arranged on a region corresponding to at least two alignment marks on the element region. That is, the transparent insulator 19 includes at least two second alignment marks 54 on the first region corresponding to the at least two first alignment marks 44 on the first element region 42 and the second element region 52. Is arranged so that light can pass through at least one of the second regions.
  • the second semiconductor wafer 50 to which the semiconductor chip 46 is bonded is separated into pieces for each second element region 52 (see FIG. 28), for example, by dicing.
  • the electronic element 64 in which the semiconductor chip 46 and the semiconductor chip 56 are joined via the anisotropic conductive member 14 and the transparent insulator 19 can be obtained.
  • the anisotropic conductive member 14 may be provided only in the electrode region 31 (see FIG. 21) where the electrodes (not shown) are formed as described above. Note that the singulation is the same as described with reference to FIG. 32 described above, and a detailed description thereof will be omitted.
  • the step of bonding the semiconductor chip 46 to the second element region 52 is not limited to bonding the plurality of semiconductor chips 46 temporarily and then bonding them all together. Adhesion may be omitted. Furthermore, a plurality of semiconductor chips 46 may be bonded to the second element region 52 of the second semiconductor wafer 50 one by one.
  • the semiconductor chip 46 and the second element region 52 can be aligned using the first alignment mark 44 and the second alignment mark 54. Suitable for chip-on-wafer. Moreover, when the semiconductor chip 46 is disposed on the second element region 52, the position information of the first alignment mark 44 and the position information of the second alignment mark 54 can be obtained at the same timing. The positional accuracy between the semiconductor chip 46 and the second element region 52 can be increased. Further, since the position information of the first alignment mark 44 and the position information of the second alignment mark 54 can be obtained at the same timing, the bonding between the semiconductor chip 46 and the second element region 52 can be speeded up, and the tact time can be increased. Is shortened, and the productivity of the electronic device can be increased. It is only necessary to obtain the position information of the first alignment mark 44 and the position information of the second alignment mark 54 at the time of alignment, so that the transparent insulator 19 can identify the first alignment mark 44. What is necessary is just to be provided.
  • a fourth example of the electronic device manufacturing method will be described. 44 to 46 are schematic views showing a fourth example of the electronic device manufacturing method according to the embodiment of the present invention in the order of steps.
  • the same components as those in FIGS. 34 to 43 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the fourth example of the method for manufacturing an electronic device relates to the manufacture of an electronic device having a three-layer structure using the anisotropic conductive material 10a shown in FIG.
  • a three-layer structure is described as an example of a multilayer structure, and the present invention is not limited to a three-layer structure. As shown in FIG.
  • the semiconductor chip 46 has the same configuration as the above-described semiconductor chip 37, and the configuration is as described above.
  • the configuration shown in FIG. 44 is the same as the configuration shown in FIG. 42 except that a plurality of alignment marks (not shown) and electrodes (not shown) are provided on the back surface 46 b of the semiconductor chip 46.
  • the configuration shown in FIG. 44 is manufactured in the same manner as in FIG.
  • a semiconductor chip 47 is further bonded to each semiconductor chip 46 bonded to the second semiconductor wafer 50 as shown in FIG. In this case, as described above, as shown in FIG.
  • the semiconductor chip 47 is joined, and the electrode on the back surface 46 b of the semiconductor chip 46 and the anisotropic conductive member 14 of the semiconductor chip 47 are electrically connected. Then, as shown in FIG. 45, the semiconductor chip 47 is bonded to all the semiconductor chips 46.
  • the bonding method of the semiconductor chips 47 is not particularly limited, and after the plurality of semiconductor chips 47 are temporarily bonded, all of them may be bonded together, and the plurality of semiconductor chips 46 may be bonded to the second of the second semiconductor wafer 50. One element region 52 may be bonded at a time.
  • the semiconductor chip 47 can be obtained by dividing the first semiconductor wafer 40 into pieces for each first element region 42, similarly to the semiconductor chip 46 shown in FIG.
  • the second semiconductor wafer 50 in which the two semiconductor chips 46 and 47 are bonded and stacked is formed for each second element region 52 (see FIG. 28) by, for example, dicing. Divide into pieces.
  • an electronic element 65 having a three-layer structure in which the two semiconductor chips 46 and 47 and the semiconductor chip 56 are joined via the anisotropic conductive member 14 can be obtained.
  • Another semiconductor chip may be bonded onto the semiconductor chip 47 by the same method as the semiconductor chip 47 to form an electronic element having four or more layers.
  • another semiconductor chip has the same configuration as the above-described semiconductor chip 37 in order to be electrically connected to the semiconductor chip 47 and the uppermost semiconductor chip, and has a back electrode and a front electrode (not shown).
  • the semiconductor chip 46, the semiconductor chip 47, and another semiconductor chip described above correspond to an intermediate semiconductor chip.
  • the semiconductor chip 46 and the semiconductor chip 47 may have the same configuration, or may have different configurations with different functions.
  • the anisotropic conductive member 14 may be provided only in the electrode region 31 (see FIG. 21) where the electrodes (not shown) are formed as described above.
  • the semiconductor chip 46 corresponding to the intermediate semiconductor chip is repeated.
  • the step of bonding and stacking an electronic element having a multilayer structure of four or more layers can be obtained.
  • two intermediate semiconductor chips are aligned using the alignment mark on the other surface of the intermediate semiconductor chip and the alignment mark on one surface of the intermediate semiconductor chip, and the anisotropic conductive member is interposed.
  • the above-described repeated bonding is performed by a bonding process of bonding intermediate semiconductor chips. By performing the bonding step at least once, an electronic device having a multilayer structure of four or more layers can be obtained.
  • FIGS. 47 to 52 are schematic views showing a fifth example of the electronic device manufacturing method according to the embodiment of the present invention in the order of steps.
  • the same components as those in FIGS. 24 to 32 and 33 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a fifth example of the method for manufacturing an electronic device relates to a chip-on-wafer.
  • the anisotropic conductive member 14 is bonded to the second semiconductor wafer 50 as compared with the first example of the electronic device manufacturing method described above.
  • the second semiconductor wafer 50 to which the conductive member 14 is bonded and the semiconductor chip 46 are bonded, and other steps are the same as those in the first example of the electronic device manufacturing method described above.
  • a second semiconductor wafer 50 including a plurality of second element regions 52 is prepared.
  • a second alignment mark 54 see FIG.
  • An anisotropic conductive material 10 in which an anisotropic conductive member 14 formed in a pattern having a region showing anisotropic conductivity is provided on a support 12 is prepared.
  • the anisotropic conductive material 10 in the anisotropic conductive material 10, the anisotropic conductive member 14 is formed in the pattern shown in FIG. 5 or 6, for example, in accordance with the second element region 52.
  • a predetermined pressure is applied, heated to a predetermined temperature, held for a predetermined time, and the anisotropic conductive member 14 of the anisotropic conductive material 10 is It joins to the 2nd element region 52 of the 2nd semiconductor wafer 50 so that light can permeate
  • FIG. 49 the support 12 of the anisotropic conductive material 10 is removed, and only the anisotropic conductive member 14 is bonded to the second semiconductor wafer 50.
  • the anisotropic conductive member 14 is disposed so as to be bonded to the second element region 52 so that light can be transmitted in a region corresponding to the second alignment mark 54.
  • a captured image or a reflected image can be obtained for the second alignment mark 54, and the second alignment mark 54 can be identified from the outside of the second semiconductor wafer 50.
  • the method for removing the support 12 is the same as the first example of the electronic device manufacturing method described above.
  • a plurality of semiconductor chips 46 including a first element region 42 provided with a plurality of first alignment marks 44 are prepared.
  • the semiconductor chip 46 is disposed toward the anisotropic conductive member 14.
  • the semiconductor chip 46 and the second element region 52 are aligned using the first alignment mark 44 and the second alignment mark 54 of the semiconductor chip 46.
  • an imaging device 60 (see FIG. 28) is disposed between the semiconductor chip 46 and the anisotropic conductive member 14 in the second element region 52 of the second semiconductor wafer 50, and the semiconductor chip 46.
  • the first alignment mark 44 and the second alignment mark 54 are imaged simultaneously.
  • the position information of the first alignment mark 44 and the position information of the second alignment mark 54 are obtained and aligned. Do.
  • the semiconductor chip 46 is applied to the anisotropic conductive member 14 in the second element region 52 by using a predetermined pressure, for example, using an adhesive, Heat to a predetermined temperature, hold for a predetermined time, and temporarily bond. This is performed for all the semiconductor chips 46, and all the semiconductor chips 46 are temporarily bonded to the second element region 52 as shown in FIG.
  • the subsequent steps are the same as in the first example of the method for manufacturing an electronic element described above.
  • a predetermined pressure is applied to the semiconductor chip 46, heated to a predetermined temperature, held for a predetermined time, and all of the plurality of semiconductor chips 46 are batched.
  • the second element region 52 see FIG.
  • the structure body 62 including the above-described semiconductor element can be obtained.
  • the second semiconductor wafer 50 to which the semiconductor chip 46 is bonded is separated into pieces for each second element region 52 (see FIG. 28), for example, by dicing or laser scribing. To do.
  • the electronic element 64 in which the semiconductor chip 46 and the semiconductor chip 56 are bonded via the anisotropic conductive member 14 can be obtained.
  • the semiconductor chip 56 is obtained by cutting the second semiconductor wafer 50 including the second element region 52 (see FIG. 28), and the semiconductor chip 56 has the second element region 52 (see FIG. 28). Prepare.
  • the positional accuracy between the semiconductor chip 46 and the second device region 52 can be increased. Furthermore, since the position information of the first alignment mark 44 and the position information of the second alignment mark 54 can be obtained at the same timing, the bonding between the semiconductor chip 46 and the second element region 52 can be made faster, and the tact time can be increased. Time is shortened and the productivity of the electronic element 64 can be increased. It is only necessary to obtain the position information of the first alignment mark 44 and the position information of the second alignment mark 54 at the time of alignment, and the anisotropic conductive member 14 can identify the second alignment mark 54. As long as it is provided. Therefore, after the semiconductor chip 46 is bonded to the second element region 52, the anisotropic conductive member 14 is disposed so that light cannot pass through the region corresponding to the first alignment mark 44 in the first element region 42. It may be arranged.
  • the first element region 42 and the second element region 52 described above have the same configuration as the element region 30 described above.
  • the semiconductor chip 46 and the semiconductor chip 56 may be those exemplified for the semiconductor chip 36 described above.
  • the combination of the semiconductor chip 46 and the semiconductor chip 56 is not particularly limited, and is appropriately determined according to the function of the electronic element 64 and the performance required for the electronic element 64.
  • an electronic element having a three-layer structure in which the semiconductor chip 47 is bonded and stacked on the semiconductor chip 46 may be used. Further, the semiconductor chip 46 is repeatedly bonded. Thus, an electronic element having a multilayer structure of four or more layers may be formed.
  • 53 to 58 are schematic views showing a sixth example of the electronic device manufacturing method according to the embodiment of the present invention in the order of steps.
  • the same components as those in FIGS. 24 to 32, 33, and 37 to 39 are denoted by the same reference numerals, and detailed description thereof will be given. Is omitted.
  • FIG. 56 shows a first semiconductor wafer 40 in which the support 12 of the anisotropic conductive material 10a is removed and the anisotropic conductive member 14 and the transparent insulator 19 are joined.
  • the second element region is compared with the second semiconductor wafer 50 including the second element region 52 (see FIG. 28) provided with a plurality of second alignment marks 54 (see FIG. 28).
  • the semiconductor chip 56 is obtained by cutting every 52 (see FIG. 28).
  • the semiconductor chip 56 has a second element region 52 (see FIG.
  • the semiconductor chip 56 is arranged with the anisotropic conductive member 14 facing the first semiconductor wafer 40.
  • the position information of the first alignment mark 44 and the position information of the second alignment mark 54 are obtained, and the semiconductor chip 56 and the first element are obtained.
  • the region 42 is aligned.
  • the semiconductor chip 56 After aligning the semiconductor chip 56 and the first element region 42, as described above, the semiconductor chip 56 is brought into contact with the first element region 42 and, for example, a predetermined pressure is applied and a predetermined temperature is applied.
  • the resin layer 24 (see FIG. 2 and FIG. 4) is temporarily bonded by holding for a predetermined time. This is performed for all the semiconductor chips 56 and all the semiconductor chips 56 are temporarily bonded to the first element region 42 as described above.
  • a predetermined pressure is applied to the semiconductor chip 56, heated to a predetermined temperature, held for a predetermined time, and as shown in FIG. All the semiconductor chips 56 are collectively bonded to the first element region 42 (see FIG. 33) of the first semiconductor wafer 40.
  • This joining is also called main joining.
  • the temperature conditions in the main bonding are as described above. By performing this bonding collectively as described above, the tact time can be reduced and the productivity can be increased.
  • the first semiconductor wafer 40 to which the semiconductor chip 56 is bonded is separated into pieces for each first element region 42 (see FIG. 33), for example, by dicing.
  • the electronic element 64 in which the semiconductor chip 46 and the semiconductor chip 56 are joined via the anisotropic conductive member 14 and the transparent insulator 19 can be obtained.
  • the singulation is the same as described with reference to FIG. 32 described above, and a detailed description thereof will be omitted.
  • the step of bonding the semiconductor chip 56 to the first element region 42 is not limited to bonding the plurality of semiconductor chips 56 together after temporary bonding.
  • the temporary bonding of the plurality of semiconductor chips 56 is performed. Adhesion may be omitted.
  • a plurality of semiconductor chips 56 may be bonded to the first element region 42 of the first semiconductor wafer 40 one by one.
  • a seventh example of the method for manufacturing an electronic element will be described.
  • 59 to 60 are schematic views showing a seventh example of the electronic device manufacturing method according to the embodiment of the present invention in the order of steps.
  • the same components as those in FIGS. 53 to 58 are denoted by the same reference numerals, and detailed description thereof is omitted.
  • a seventh example of the method for manufacturing an electronic element is an example in which the anisotropic conductive material 10a shown in FIG. 9 is applied to a wafer-on-wafer.
  • the seventh example of the method for manufacturing an electronic device is a first example in which the support 12 of the anisotropic conductive material 10a is removed, and the anisotropic conductive member 14 and the transparent insulator 19 are joined.
  • a semiconductor wafer 40 (see FIG. 56) is used.
  • a second semiconductor wafer 50 (see FIG. 28) including a second element region 52 (see FIG. 28) provided with a plurality of second alignment marks 54 is prepared. 59, the second semiconductor wafer 50 is aligned with respect to the first semiconductor wafer 40. As shown in FIG. 59, the first semiconductor wafer 40 and the second semiconductor wafer 50 are bonded to each other. Join. In this case, the first element region 42 (see FIG. 33) and the second element region 52 (see FIG.
  • the transparent insulator 19 is provided on the first alignment mark 44, and the alignment mark 32 is recognized in the state of the wafer even if the anisotropic conductive member 14 is present. Therefore, alignment is possible in the wafer state.
  • the first semiconductor wafer 40 and the second semiconductor wafer 50 may be bonded together after being temporarily bonded, or may be bonded only after the temporary bonding is omitted.
  • the first element region 42 (see FIG. 33) and the second element region 52 (see FIG. 33) in a state where the first semiconductor wafer 40 and the second semiconductor wafer 50 are bonded. 28)), for example, by dicing.
  • the electronic element 64 in which the semiconductor chip 46 and the semiconductor chip 56 are joined via the anisotropic conductive member 14 and the transparent insulator 19 can be obtained.
  • it is also suitable for wafer-on-wafer.
  • the singulation is the same as described with reference to FIG. 32 described above, and a detailed description thereof will be omitted. Further, as shown in FIG.
  • the anisotropic conductive member 14 is provided only in the electrode region 31 (see FIG. 21) where the electrodes (not shown) are formed as described above. You may do it.
  • FIGS. 61 to 63 are schematic views showing the eighth example of the electronic device manufacturing method according to the embodiment of the present invention in the order of steps.
  • FIG. 64 is a schematic diagram showing a third semiconductor wafer.
  • the same components as those in FIGS. 53 to 60 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • the eighth example of the electronic device manufacturing method relates to the manufacture of an electronic device having a three-layer structure using the anisotropic conductive material 10a shown in FIG.
  • a three-layer structure is described as an example of a multilayer structure, and is not limited to a three-layer structure.
  • the third semiconductor wafer 80 is used, and the third semiconductor wafer 80 has a third element region 82 provided with a plurality of third alignment marks 84 as shown in FIG. .
  • the third semiconductor wafer 80 has the same configuration as the first semiconductor wafer 40 and the second semiconductor wafer 50.
  • the third semiconductor wafer 80 is provided with the anisotropic conductive member 14 and the transparent insulator 19, and the third alignment mark 84 among the plurality of third alignment marks 84 in the third element region 82.
  • a transparent insulator 19 is provided on at least two of the two.
  • the first semiconductor wafer 40 corresponds to the lowermost semiconductor wafer
  • the second semiconductor wafer 50 corresponds to the intermediate semiconductor wafer
  • the third semiconductor wafer 80 corresponds to the uppermost semiconductor wafer. Equivalent to. Further, regarding the first semiconductor wafer 40, the second semiconductor wafer 50, and the third semiconductor wafer 80, the anisotropic conductive member 14 is applied to the electrode region 31 (in which an electrode (not shown) is formed as described above). It may be provided only in FIG.
  • the second semiconductor wafer 50 is further provided with a plurality of alignment marks (not shown) and electrodes (not shown) on the back surface 50b.
  • the second semiconductor wafer 50 is filled with a conductive material that connects the electrode (not shown) on the back surface 50b and the electrode (not shown) on the front surface 50a in the second element region 52 (see FIG. 28).
  • a through hole (not shown) is provided.
  • the electrode on the back surface 50b and the electrode on the front surface 50a are electrically connected through a through hole filled with a conductive material.
  • the front surface 50a of the second semiconductor wafer 50 is one surface, and the back surface 50b is the other surface. Note that the process of bonding the second semiconductor wafer 50 to the first semiconductor wafer 40 corresponds to the first process.
  • a third semiconductor wafer 80 is further bonded to the second semiconductor wafer 50.
  • the position information of the alignment mark 54 of the second semiconductor wafer 50 and the third alignment mark 84 of the third semiconductor wafer 80 is performed using the position information.
  • the second semiconductor wafer 50 and the third semiconductor wafer 80 are bonded together, the electrode on the back surface 50b of the second semiconductor wafer 50, and the anisotropic conductivity of the third semiconductor wafer 80.
  • the member 14 is electrically connected.
  • the first semiconductor wafer 40, the second semiconductor wafer 50, and the third semiconductor wafer 80 are stacked via the anisotropic conductive member 14 and the transparent insulator 19.
  • the first element region 42 (see FIG. 33), the second element region 52 (see FIG. 28), and the third element region 82 are separated from the anisotropic conductive member 14 and the transparent insulator 19. It is laminated through.
  • the step of bonding the third semiconductor wafer 80 to the second semiconductor wafer 50 corresponds to the second step.
  • the bonding method of the second semiconductor wafer 50 and the third semiconductor wafer 80 is not particularly limited, and the above-described bonding method of the first semiconductor wafer 40 and the second semiconductor wafer 50 can be used.
  • the first element region 42 (see FIG. 33) and the second element region 52 (see FIG. 28) and the third element region 82 (see FIG. 64), for example, are separated into pieces by dicing.
  • an electronic element 64 in which the semiconductor chip 46, the semiconductor chip 56, and the semiconductor chip 86 are joined via the anisotropic conductive member 14 and the transparent insulator 19 can be obtained. Note that the singulation is the same as described with reference to FIG. 32 described above, and a detailed description thereof will be omitted.
  • the semiconductor chip 86 is obtained by cutting the third semiconductor wafer 80 (see FIG. 64) for each third element region 82 (see FIG. 64).
  • the first semiconductor wafer 40, the second semiconductor wafer 50, and the third semiconductor wafer 80 are bonded to each other.
  • CMP chemical mechanical polishing
  • an intermediate semiconductor is provided between the step of bonding the second semiconductor wafer 50 to the first semiconductor wafer 40 and the step of bonding the third semiconductor wafer 80 to the second semiconductor wafer 50.
  • an electronic element having a multilayer structure of four or more layers can be obtained.
  • the alignment mark on the other surface of the intermediate semiconductor wafer and the alignment mark on the one surface of the intermediate semiconductor wafer are used to align the two intermediate semiconductor wafers, and through the anisotropic conductive member.
  • the above-described repeated bonding is performed by a bonding process of bonding intermediate semiconductor chips. By performing the bonding step at least once, an electronic device having a multilayer structure of four or more layers can be obtained.
  • FIGS. 1 and 2 are schematic views showing the method of manufacturing the optical sensor in the order of steps.
  • a sensor portion 72 for detecting light is formed on a semiconductor wafer 70.
  • the sensor unit 72 includes a plurality of photosensors in which a photosensor (not shown) is formed for each element region of the semiconductor wafer 70.
  • the anisotropic conductive member 14 is directed to the semiconductor wafer 70 to join the semiconductor wafer 70 and the anisotropic conductive material 10.
  • an alignment mark (not shown) corresponding to the element region of the semiconductor wafer 70 is formed on the bonding surface of the semiconductor wafer 70 with the anisotropic conductive member 14.
  • the anisotropic conductive member 14 is disposed so that light can pass through a region corresponding to the alignment mark.
  • the anisotropic conductive material 10 functions as a support substrate when forming the optical sensor.
  • the configuration of the optical sensor of the sensor unit 72 is not particularly limited as long as it can detect light, and is, for example, a CCD (Charge Coupled Device) image sensor or a CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • a lens 74 is formed in the sensor portion 72.
  • the lens 74 is, for example, a so-called microlens.
  • the lens 74 is formed for each optical sensor and is formed by a known method.
  • FIG. 67 the support 12 of the anisotropic conductive material 10 is removed, and only the anisotropic conductive member 14 is left on the semiconductor wafer 70.
  • the method of removing the support 12 is the same as the method shown in FIG.
  • each element region of the semiconductor wafer 70 is separated into pieces by dicing or the like. Thereby, the optical sensor 76 to which the anisotropic conductive member 14 shown in FIG. 68 is joined is obtained.
  • the optical sensor 76 and, for example, a semiconductor chip 77 on which a logic circuit is formed are joined via the anisotropic conductive member 14 to obtain the electronic element 78.
  • the anisotropic conductive member 14 is arranged so that the alignment mark (not shown) of the semiconductor wafer 70 can be recognized from the outside as described above, the alignment of the optical sensor 76 and the semiconductor chip 77 is performed. Can be realized with high accuracy, and the optical sensor 76 and the semiconductor chip 77 can be bonded with high positional accuracy.
  • the anisotropic conductive member 14 functions as a TSV (Through Silicon Via) as described above. For this reason, it is not necessary to form a TSV (Through Silicon Via) on the support substrate as in the prior art. Thereby, the manufacturing process can be simplified, the tact time can be shortened, and the productivity of the optical sensor 76 can be improved.
  • the insulating base material is made of an inorganic material and is particularly limited as long as it has an electrical resistivity (about 10 14 ⁇ ⁇ cm) comparable to that of an insulating base material that constitutes a conventionally known anisotropic conductive film or the like.
  • electrical resistivity about 10 14 ⁇ ⁇ cm
  • “consisting of an inorganic material” is a rule for distinguishing from a polymer material constituting a resin layer described later, and is not a rule limited to an insulating base material composed only of an inorganic material, but an inorganic material. Is the main component (50% by mass or more).
  • the insulating substrate examples include metal oxide substrates, metal nitride substrates, glass substrates, ceramic substrates such as silicon carbide, silicon nitride, carbon substrates such as diamond-like carbon, polyimide substrates, These composite materials are exemplified.
  • the insulating base material may be a film formed of an inorganic material containing 50% by mass or more of a ceramic material or a carbon material on an organic material having a through hole.
  • the insulating base material is preferably a metal oxide base material because micropores having a desired average opening diameter are formed as through-holes, and it is easy to form a conduction path described later.
  • An oxide film is more preferable.
  • Specific examples of the valve metal include aluminum, tantalum, niobium, titanium, hafnium, zirconium, zinc, tungsten, bismuth, and antimony. Of these, an anodic oxide film (base material) of aluminum is preferable because it has good dimensional stability and is relatively inexpensive.
  • the interval between the conductive paths in the insulating base material is preferably 5 nm to 800 nm, more preferably 10 nm to 200 nm, and still more preferably 20 nm to 60 nm.
  • the insulating base functions sufficiently as an insulating partition.
  • the interval between the conductive paths refers to the width w between the adjacent conductive paths.
  • the cross section of the anisotropic conductive member is observed at a magnification of 200,000 times with a field emission scanning electron microscope. An average value obtained by measuring the width between passages at 10 points.
  • the plurality of conduction paths are made of a conductive material that penetrates in the thickness direction of the insulating base material and is electrically insulated from each other.
  • the conduction path has a protruding portion protruding from the surface of the insulating base material, and the end of the protruding portion of each conduction path is embedded in a resin layer described later.
  • the conductive material constituting the conduction path is not particularly limited as long as it is preferably a material having an electric resistivity of 10 3 ⁇ ⁇ cm or less. Specific examples thereof include gold (Au), silver (Ag), copper (Cu ), Aluminum (Al), magnesium (Mg), nickel (Ni), tin oxide doped with indium (ITO), and the like. Among these, from the viewpoint of electrical conductivity, copper, gold, aluminum, and nickel are preferable, and copper and gold are more preferable.
  • the protruding portion of the conductive path is a portion where the conductive path protrudes from the surface of the insulating substrate, and the end of the protruding portion is embedded in the resin layer.
  • the aspect ratio of the protruding portion is preferably 0.5 or more and less than 50, more preferably 0.8 to 20, and further preferably 1 to 10. preferable.
  • the height of the protruding portion of the conduction path is preferably 20 nm or more as described above, and more preferably 100 nm to 500 nm.
  • the height of the protruding portion of the conduction path is an average obtained by observing the cross section of the anisotropic conductive member with a field emission scanning electron microscope at a magnification of 20,000 times and measuring the height of the protruding portion of the conduction path at 10 points. Value.
  • the diameter of the protruding portion of the conduction path refers to an average value obtained by observing the cross section of the anisotropic conductive member with a field emission scanning electron microscope and measuring the diameter of the protruding portion of the conduction path at 10 points.
  • the conduction path is columnar, and its diameter d is preferably more than 5 nm and not more than 10 ⁇ m, and more preferably 20 nm to 1000 nm, like the diameter of the protruding portion.
  • a density of 20,000 pieces / mm is preferably 2 or more, 2 million / mm 2 or more Is more preferably 10 million pieces / mm 2 or more, particularly preferably 50 million pieces / mm 2 or more, and most preferably 100 million pieces / mm 2 or more.
  • center-to-center distance p between adjacent conductive paths is preferably 20 nm to 500 nm, more preferably 40 nm to 200 nm, and even more preferably 50 nm to 140 nm.
  • the resin layer is provided on the surface of the insulating base material and embeds the above-described conduction path. That is, the resin layer covers the surface of the insulating base and the end of the conductive path protruding from the insulating base.
  • the resin layer imparts temporary adhesiveness to the connection target.
  • the resin layer preferably exhibits fluidity in a temperature range of 50 ° C. to 200 ° C. and is cured at 200 ° C. or higher.
  • the resin layer contains an antioxidant material and a polymer material.
  • antioxidant material contained in the resin layer include 1,2,3,4-tetrazole, 5-amino-1,2,3,4-tetrazole, 5-methyl-1,2, 3,4-tetrazole, 1H-tetrazole-5-acetic acid, 1H-tetrazole-5-succinic acid, 1,2,3-triazole, 4-amino-1,2,3-triazole, 4,5-diamino-1 , 2,3-triazole, 4-carboxy-1H-1,2,3-triazole, 4,5-dicarboxy-1H-1,2,3-triazole, 1H-1,2,3-triazole-4- Acetic acid, 4-carboxy-5-carboxymethyl-1H-1,2,3-triazole, 1,2,4-triazole, 3-amino-1,2,4-triazole, 3,5-diamino-1,2 , 4-triazole, -Carboxy-1,2,4-triazole, 3,5-dicar
  • benzotriazole and its derivatives are preferred.
  • benzotriazole derivatives include a hydroxyl group, an alkoxy group (eg, methoxy group, ethoxy group, etc.), an amino group, a nitro group, and an alkyl group (eg, methyl group, ethyl group, butyl group, etc.) on the benzene ring of benzotriazole.
  • substituted benzotriazole having a halogen atom for example, fluorine atom, chlorine atom, bromine atom, iodine atom.
  • substituted naphthalenetriazole, substituted naphthalenebistriazole and the like substituted in the same manner as naphthalenetriazole and naphthalenebistriazole can also be mentioned.
  • antioxidant material contained in the resin layer include general antioxidants, higher fatty acids, higher fatty acid copper, phenolic compounds, alkanolamines, hydroquinones, copper chelating agents, organic amines, organic An ammonium salt etc. are mentioned.
  • the content of the antioxidant material contained in the resin layer is not particularly limited, and is preferably 0.0001% by mass or more and more preferably 0.001% by mass or more with respect to the total mass of the resin layer from the viewpoint of the anticorrosion effect. Moreover, from the reason for obtaining an appropriate electrical resistance in this joining process, 5.0 mass% or less is preferable and 2.5 mass% or less is more preferable.
  • thermosetting resin examples include epoxy resins, phenol resins, polyimide resins, polyester resins, polyurethane resins, bismaleimide resins, melamine resins, and isocyanate resins. Among them, it is preferable to use a polyimide resin and / or an epoxy resin because the insulation reliability is further improved and the chemical resistance is excellent.
  • the resin layer contains a migration prevention material because the insulation reliability is further improved by trapping metal ions, halogen ions, and metal ions derived from the semiconductor chip and the semiconductor wafer that can be contained in the resin layer. Is preferred.
  • an ion exchanger for example, an ion exchanger, specifically, a mixture of a cation exchanger and an anion exchanger, or only a cation exchanger can be used.
  • the cation exchanger and the anion exchanger can be appropriately selected from, for example, an inorganic ion exchanger and an organic ion exchanger described later.
  • inorganic ion exchanger examples include metal hydrated oxides typified by hydrous zirconium oxide.
  • metals for example, in addition to zirconium, iron, aluminum, tin, titanium, antimony, magnesium, beryllium, indium, chromium, bismuth, and the like are known.
  • zirconium-based ones have exchangeability for the cationic Cu 2+ and Al 3+ .
  • iron-based ones have exchange ability for Ag + and Cu 2+ .
  • those based on tin, titanium and antimony are cation exchangers.
  • those of bismuth-based, anion Cl - has exchange capacity for.
  • Zirconium-based compounds exhibit anion exchange capacity depending on conditions. The same applies to aluminum-based and tin-based ones.
  • inorganic ion exchangers other than these synthetic compounds such as acid salts of polyvalent metals typified by zirconium phosphate, heteropolyacid salts typified by ammonium molybdophosphate, insoluble ferrocyanides, and the like are known. Some of these inorganic ion exchangers are already on the market, and for example, various grades under the trade name IXE “IXE” of Toa Gosei Co., Ltd. are known.
  • natural product zeolites or inorganic ion exchanger powders such as montmorillonite can also be used.
  • organic ion exchanger examples include crosslinked polystyrene having a sulfonic acid group as a cation exchanger, and those having a carboxylic acid group, a phosphonic acid group, or a phosphinic acid group. Moreover, the crosslinked polystyrene which has a quaternary ammonium group, a quaternary phosphonium group, or a tertiary sulfonium group as an anion exchanger is mentioned.
  • inorganic ion exchangers and organic ion exchangers may be appropriately selected in consideration of the type of cation to be captured, the type of anion, and the exchange capacity for the ion.
  • an inorganic ion exchanger and an organic ion exchanger may be mixed and used. Since the manufacturing process of an electronic device includes a heating process, an inorganic ion exchanger is preferable.
  • the mixing ratio between the ion exchanger and the above-described polymer material is preferably, for example, 10 mass% or less for the ion exchanger and 5 mass% or less for the ion exchanger from the viewpoint of mechanical strength. More preferably, the ion exchanger is more preferably 2.5% by mass or less. Moreover, it is preferable that an ion exchanger shall be 0.01 mass% or more from a viewpoint of suppressing the migration at the time of joining a semiconductor chip or a semiconductor wafer, and an anisotropic conductive member.
  • the resin layer preferably contains an inorganic filler.
  • the inorganic filler is not particularly limited and can be appropriately selected from known ones. For example, kaolin, barium sulfate, barium titanate, silicon oxide powder, finely divided silicon oxide, gas phase method silica, and amorphous silica , Crystalline silica, fused silica, spherical silica, talc, clay, magnesium carbonate, calcium carbonate, aluminum oxide, aluminum hydroxide, mica, aluminum nitride, zirconium oxide, yttrium oxide, silicon carbide, silicon nitride and the like.
  • the average particle diameter of the inorganic filler is larger than the interval between the conduction paths.
  • the average particle size of the inorganic filler is preferably 30 nm to 10 ⁇ m, and more preferably 80 nm to 1 ⁇ m.
  • the average particle size is defined as a primary particle size measured by a laser diffraction / scattering particle size measuring device (Microtrack MT3300 manufactured by Nikkiso Co., Ltd.).
  • the resin layer may contain a curing agent.
  • a curing agent it does not use a solid curing agent at room temperature, but contains a curing agent that is liquid at room temperature, from the viewpoint of suppressing poor bonding with the surface shape of the semiconductor chip or semiconductor wafer to be connected. Is more preferable.
  • solid at normal temperature means solid at 25 ° C., for example, a substance having a melting point higher than 25 ° C.
  • the curing agent examples include aromatic amines such as diaminodiphenylmethane and diaminodiphenylsulfone, aliphatic amines, imidazole derivatives such as 4-methylimidazole, dicyandiamide, tetramethylguanidine, thiourea-added amine, methyl
  • aromatic amines such as diaminodiphenylmethane and diaminodiphenylsulfone
  • aliphatic amines examples include imidazole derivatives such as 4-methylimidazole, dicyandiamide, tetramethylguanidine, thiourea-added amine, methyl
  • carboxylic acid anhydrides such as hexahydrophthalic anhydride, carboxylic acid hydrazides, carboxylic acid amides, polyphenol compounds, novolak resins, polymercaptans, and the like.
  • curing agent may be used individually by 1
  • the resin layer may contain various additives such as a dispersant, a buffering agent, and a viscosity modifier that are generally added to a resin insulating film of a semiconductor package as long as the characteristics are not impaired.
  • additives such as a dispersant, a buffering agent, and a viscosity modifier that are generally added to a resin insulating film of a semiconductor package as long as the characteristics are not impaired.
  • the thickness of the resin layer is preferably larger than the height of the protruding portion of the conduction path and is 1 ⁇ m to 5 ⁇ m.
  • Transparent insulator A transparent insulator is comprised by what is visible light transmittance
  • permeability is 80% or more among what is comprised from the material quoted in the above-mentioned [resin layer]. For this reason, detailed description is omitted regarding each material.
  • the transparent insulator when the main component (polymer material) is the same as the above [resin layer], the adhesion between the transparent insulator and the resin layer is preferable. Since the transparent insulator is formed in a portion where there is no electrode or the like, it is preferable not to include the ⁇ antioxidation material> of the above [resin layer] and the ⁇ migration prevention material> of the above [resin layer].
  • the transparent insulator preferably contains ⁇ inorganic filler> of the above [resin layer] because the warpage of the anisotropic conductive material is reduced when the CTE (linear expansion coefficient) is closer to the support such as silicon.
  • the polymer material and the curing agent are the same as the above [resin layer] because the curing conditions such as temperature and time are the same.
  • the visible light transmittance is 80% or more” means that the light transmittance is 80% or more in a visible light wavelength region of a wavelength of 400 to 800 nm.
  • the light transmittance is measured using “Plastic—How to obtain total light transmittance and total light reflectance” defined in JIS K 7375: 2008.
  • the method for manufacturing the anisotropic conductive member is not particularly limited.
  • a conductive path forming step in which a conductive material is present in a through-hole provided in an insulating substrate to form a conductive path, and a conductive path forming step.
  • insulating substrate for example, a glass substrate having a through hole (Through Glass Via: TGV) can be used as it is, but from the viewpoint of setting the opening diameter of the conduction path and the aspect ratio of the protruding portion in the above range, A substrate formed by anodizing the valve metal is preferred.
  • anodizing treatment for example, when the insulating substrate is an anodized film of aluminum, anodizing treatment for anodizing the aluminum substrate, and pores formed by anodizing after the anodizing treatment are performed. It can produce by performing the penetration process which penetrates in this order.
  • the aluminum substrate used for the production of the insulating base material and each processing step applied to the aluminum substrate those similar to those described in paragraphs ⁇ 0041> to ⁇ 0121> of JP 2008-270158 A should be adopted. Can do.
  • the conduction path forming step is a step of causing a conductive material to exist in a through hole provided in the insulating base material.
  • a method of making the metal exist in the through hole for example, each method described in paragraphs ⁇ 0123> to ⁇ 0126> of JP 2008-270158 A and [FIG. 4] (electrolytic plating method or electroless method) The same method as the plating method) can be mentioned.
  • the electrolytic plating method or the electroless plating method it is preferable to provide an electrode layer of gold, nickel, copper or the like in advance.
  • Examples of the method for forming the electrode layer include vapor phase treatment such as sputtering, liquid layer treatment such as electroless plating, and a combination thereof.
  • vapor phase treatment such as sputtering
  • liquid layer treatment such as electroless plating
  • a combination thereof By the metal filling step, an anisotropic conductive member before the protruding portion of the conduction path is formed is obtained.
  • the surface on one side of the aluminum substrate (hereinafter also referred to as “single side”) is subjected to anodization treatment, and aluminum
  • An anodizing treatment step for forming an anodized film having micropores in the thickness direction and a barrier layer at the bottom of the micropores on one side of the substrate, and an anodizing barrier layer after the anodizing step A barrier layer removing step to be removed, a metal filling step of performing electrolytic plating after the barrier layer removing step to fill the inside of the micropore with a metal, an aluminum substrate being removed after the metal filling step, and a metal-filled microstructure And a substrate removing step for obtaining the method.
  • an anodizing process is performed on one surface of the aluminum substrate to form an anodized film having micropores in the thickness direction and a barrier layer present at the bottom of the micropores on one surface of the aluminum substrate. It is a process.
  • a conventionally known method can be used for the anodizing treatment, and it is preferable to use a self-ordering method or a constant voltage treatment from the viewpoint of increasing the regularity of the micropore array and ensuring anisotropic conductivity.
  • the self-ordering method or the constant voltage process of the anodizing process is the same as the processes described in paragraphs ⁇ 0056> to ⁇ 0108> and [FIG. 3] of Japanese Patent Application Laid-Open No. 2008-270158. Can be applied.
  • the barrier layer removing step is a step of removing the barrier layer of the anodized film after the anodizing treatment step. By removing the barrier layer, a part of the aluminum substrate is exposed through the micropore.
  • the method for removing the barrier layer is not particularly limited.
  • the barrier layer is electrochemically dissolved at a potential lower than the potential in the anodizing treatment in the anodizing treatment step (hereinafter also referred to as “electrolytic removal treatment”). ); Method of removing the barrier layer by etching (hereinafter, also referred to as “etching removal treatment”); a combination of these (especially, after the electrolytic removal treatment is performed, the remaining barrier layer is removed by the etching removal treatment) Method);
  • the electrolytic removal treatment is not particularly limited as long as it is an electrolytic treatment performed at a potential lower than the potential (electrolytic potential) in the anodizing treatment in the anodizing treatment step.
  • the electrolytic dissolution treatment can be performed continuously with the anodizing treatment, for example, by lowering the electrolytic potential at the end of the anodizing treatment step.
  • the electrolytic removal treatment can employ the same electrolytic solution and treatment conditions as those of the above-described conventionally known anodizing treatment except for the electrolytic potential.
  • the electrolytic removal treatment and the anodic oxidation treatment are successively performed as described above, it is preferable to perform treatment using the same electrolytic solution.
  • the electrolytic potential in the electrolytic removal treatment is preferably lowered continuously or stepwise (stepwise) to a potential lower than the electrolytic potential in the anodic oxidation treatment.
  • the reduction width (step width) when the electrolytic potential is lowered stepwise is preferably 10 V or less, more preferably 5 V or less, and more preferably 2 V or less from the viewpoint of the withstand voltage of the barrier layer. More preferably it is.
  • the voltage drop rate when dropping the electrolytic potential continuously or stepwise is preferably 1 V / second or less, more preferably 0.5 V / second or less, and 0.2 V / second from the viewpoint of productivity. More preferred is less than a second.
  • the etching removal process is not particularly limited, and may be a chemical etching process using an acid aqueous solution or an alkali aqueous solution, or may be a dry etching process.
  • the removal of the barrier layer by the chemical etching treatment is performed, for example, by immersing the structure after the anodizing treatment step in an acid aqueous solution or an alkali aqueous solution, filling the inside of the micropore with an acid aqueous solution or an alkali aqueous solution, and then removing the anodized film. Only the barrier layer can be selectively dissolved by a method of bringing a pH buffer solution into contact with the surface of the opening side of the micropore.
  • an acid aqueous solution when used, it is preferable to use an aqueous solution of an inorganic acid such as sulfuric acid, phosphoric acid, nitric acid, hydrochloric acid, or a mixture thereof.
  • concentration of the aqueous acid solution is preferably 1% by mass to 10% by mass.
  • the temperature of the aqueous acid solution is preferably 15 ° C. to 80 ° C., more preferably 20 ° C. to 60 ° C., and further preferably 30 ° C. to 50 ° C.
  • an alkaline aqueous solution when using an alkaline aqueous solution, it is preferable to use an aqueous solution of at least one alkali selected from the group consisting of sodium hydroxide, potassium hydroxide and lithium hydroxide.
  • concentration of the alkaline aqueous solution is preferably 0.1% by mass to 5% by mass.
  • the temperature of the alkaline aqueous solution is preferably 10 ° C. to 60 ° C., more preferably 15 ° C. to 45 ° C., and further preferably 20 ° C. to 35 ° C.
  • the alkaline aqueous solution may contain zinc and other metals. Specifically, for example, 50 g / L, 40 ° C.
  • phosphoric acid aqueous solution 0.5 g / L, 30 ° C. sodium hydroxide aqueous solution, 0.5 g / L, 30 ° C. potassium hydroxide aqueous solution, etc. are preferably used. It is done.
  • the buffer solution corresponding to the acid aqueous solution or alkali aqueous solution mentioned above can be used suitably.
  • the immersion time in the acid aqueous solution or alkaline aqueous solution is preferably 8 minutes to 120 minutes, more preferably 10 minutes to 90 minutes, and further preferably 15 minutes to 60 minutes.
  • a gas species such as a Cl 2 / Ar mixed gas is preferably used.
  • the metal filling step is a step of filling the inside of the micropores in the anodic oxide film with an electrolytic plating process after the barrier layer removing step.
  • Japanese Patent Application Laid-Open No. 2008-270158 discloses ⁇ 0123> to ⁇ 0>.
  • electrolytic plating method or electroless plating method an aluminum substrate exposed through a micropore after the barrier layer removing step described above can be used as an electrode.
  • the substrate removal step is a step of removing the aluminum substrate after the metal filling step to obtain a metal-filled microstructure.
  • the treatment solution is used to dissolve only the aluminum substrate without dissolving the metal filled in the micropores and the anodic oxide film as the insulating base material in the metal filling step. And the like.
  • the treatment liquid examples include aqueous solutions of mercury chloride, bromine / methanol mixture, bromine / ethanol mixture, aqua regia, hydrochloric acid / copper chloride mixture, etc. Among them, a hydrochloric acid / copper chloride mixture is preferable.
  • the concentration of the treatment liquid is preferably 0.01 mol / L to 10 mol / L, more preferably 0.05 mol / L to 5 mol / L.
  • the treatment temperature is preferably ⁇ 10 ° C. to 80 ° C., and more preferably 0 ° C. to 60 ° C.
  • the trimming process is a process of removing only a part of the insulating base material on the surface of the anisotropic conductive member after the conductive path forming process and projecting the conductive path.
  • the trimming treatment is not particularly limited as long as it does not dissolve the metal constituting the conduction path.
  • an acid aqueous solution an inorganic acid such as sulfuric acid, phosphoric acid, nitric acid, hydrochloric acid, or a mixture thereof
  • an aqueous solution of Especially, the aqueous solution which does not contain chromic acid is preferable at the point which is excellent in safety
  • the concentration of the acid aqueous solution is preferably 1% by mass to 10% by mass.
  • the temperature of the acid aqueous solution is preferably 25 ° C. to 60 ° C.
  • an alkaline aqueous solution it is preferable to use an aqueous solution of at least one alkali selected from the group consisting of sodium hydroxide, potassium hydroxide and lithium hydroxide.
  • the concentration of the alkaline aqueous solution is preferably 0.1% by mass to 5% by mass.
  • the temperature of the alkaline aqueous solution is preferably 20 ° C. to 50 ° C. Specifically, for example, 50 g / L, 40 ° C.
  • immersion time in the acid aqueous solution or alkali aqueous solution is preferably 8 minutes to 120 minutes, more preferably 10 minutes to 90 minutes, and further preferably 15 minutes to 60 minutes.
  • immersion time refers to the total of each immersion time when a short immersion process (trimming process) is repeated. In addition, you may perform a washing process between each immersion process.
  • the insulating substrate and the end of the conduction path are processed to be in the same plane after the conduction path forming process, It is preferable to selectively remove (trim) the material.
  • examples of the method of processing in the same plane include physical polishing (for example, free abrasive polishing, back grinding, surface planar, etc.), electrochemical polishing, polishing combining these, and the like.
  • heat treatment can be performed for the purpose of reducing distortion in the conduction path caused by metal filling.
  • the heat treatment is preferably performed in a reducing atmosphere from the viewpoint of suppressing metal oxidation.
  • the heat treatment is preferably performed at an oxygen concentration of 20 Pa or less, and more preferably performed in a vacuum.
  • vacuum means a state of a space having a gas density or atmospheric pressure lower than that of the atmosphere.
  • the resin layer forming step is a step of forming a resin layer on the surface of the insulating substrate and the protruding portion of the conduction path after the trimming step.
  • a resin composition containing the above-described antioxidant material, polymer material, solvent (for example, methyl ethyl ketone) or the like is used to protrude the surface of the insulating substrate and the conduction path. Examples include a method of applying to a part, drying, and firing as necessary.
  • the coating method of the resin composition is not particularly limited.
  • the drying method after coating is not particularly limited, for example, a treatment of heating at a temperature of 0 ° C. to 100 ° C. in the atmosphere for several seconds to several tens of minutes, and a temperature of 0 ° C. to 80 ° C. under reduced pressure, Examples of the treatment include heating for 10 minutes to several hours.
  • the baking method after drying differs depending on the polymer material to be used and is not particularly limited.
  • a polyimide resin for example, a treatment of heating at a temperature of 160 ° C. to 240 ° C. for 2 minutes to 60 minutes or the like.
  • an epoxy resin for example, a treatment of heating at a temperature of 30 ° C. to 80 ° C. for 2 minutes to 60 minutes may be mentioned.
  • each process described above can be carried out as a single wafer, or can be continuously processed with a web using an aluminum coil as a raw fabric. Moreover, when performing a continuous process, it is preferable to install an appropriate washing
  • the present invention is basically configured as described above. As described above, the anisotropic conductive material, the electronic element, the structure including the semiconductor element, and the method for manufacturing the electronic element of the present invention have been described in detail. However, the present invention is not limited to the above-described embodiment and departs from the gist of the present invention. Various improvements or changes may be made without departing from the scope.

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Abstract

半導体チップと半導体ウエハ等の接合に好適である異方導電材、異方導電性部材を有する電子素子、異方導電性部材を有する、半導体素子を含む構造体および、異方導電性部材を用いた電子素子の製造方法を提供する。異方導電材は支持体と異方導電性部材とを有し、異方導電性部材は無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路とを備える部材であり、上記異方導電性部材は支持体の上に設けられ、かつ、異方導電性を示す領域が定められたパターン状に形成されている。

Description

異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法
　本発明は、支持体の上に設けられ、かつ異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材を有する異方導電材、異方導電性部材を有する電子素子、異方導電性部材を有する、半導体素子を含む構造体、および異方導電性部材を用いた電子素子の製造方法に関し、特に、チップオンウエハおよびウエハオンウエハに好適な異方導電材、異方導電性部材を有する電子素子、異方導電性部材を有する、半導体素子を含む構造体、および電子素子の製造方法に関する。
　絶縁性基材に設けられた微細孔に金属が充填されてなる金属充填微細構造体は、近年ナノテクノロジーでも注目されている分野のひとつであり、例えば、異方導電性部材としての用途が期待されている。
　この異方導電性部材は、半導体素子等の電子部品と回路基板との間に挿入し、加圧するだけで電子部品と回路基板との間の電気的接続が得られるため、半導体素子等の電子部品等の電気的接続部材、および機能検査を行う際の検査用コネクタ等として広く使用されている。
　特に、半導体素子等の電子部品は、ダウンサイジング化が顕著であり、従来のワイヤーボンディングのような配線基板を直接接続するような方式、フリップチップボンディング、およびサーモコンプレッションボンディング等では、接続の安定性を十分に保証することができない。そのため、電気的接続部材として異方導電性部材が注目されている。
　例えば、特許文献１には、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに絶縁された状態で設けられた、導電性部材からなる複数の導通路と、絶縁性基材の表面に設けられた粘着層とを具備する異方導電性部材が記載されている。この異方導電性部材は、各導通路が絶縁性基材の表面から突出した突出部分を有しており、各導通路の突出部分の端部が粘着層の表面から露出または突出している。
国際公開第２０１６／００６６６０号
　例えば、特許文献１の異方導電性部材を、チップオンウエハのプロセスに適用した場合、異方導電性部材は不透明であるため、以下に示すようにアライメントが困難である。このため、チップオンウエハのプロセスに関し、新たな接合方法が望まれている。
　ここで、図６９～図７３は電子素子の従来の製造方法を工程順に示す模式図である。
　電子素子の従来の製造方法は、従来の異方導電性部材をチップオンウエハに用いたものである。
　異方導電材１００は、支持体１０２の全面に異方導電性部材１０４が配置されており、支持体１０２と異方導電性部材１０４の間に剥離層１０６がある。
　電子素子の従来の製造方法では、図６９に示すように、異方導電材１００の異方導電性部材１０４を半導体ウエハ１１０に向けて、異方導電材１００と半導体ウエハ１１０を配置する。
　次に、図７０に示すように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材１００の異方導電性部材１０４を半導体ウエハ１１０に接合する。
　次に、図７１に示すように、異方導電材１００を加熱することにより、剥離層１０６の接着力を弱めて異方導電材１００から支持体１０２を取り除き、異方導電性部材１０４だけを半導体ウエハ１１０に接合させる。
　次に、図７２に示すように、半導体ウエハ１１０について、素子領域（図示せず）毎に個片化し、複数の半導体チップ１１２を得る。この場合、半導体チップ１１２は、図７３に示すようにアライメントマーク１１４が異方導電性部材１０４で覆われる。このため、アライメントマーク１１４を外部から識別することができず、アライメントマーク１１４の位置情報を得ることができない。このことから、半導体チップ１１２の位置合せができず、チップオンウエハのプロセスにおいて、半導体チップ１１２を半導体ウエハに接合することができない。
　本発明の目的は、前述の従来技術に基づく問題点を解消し、半導体チップと半導体ウエハ等の接合に好適である異方導電材、異方導電性部材を有する電子素子、異方導電性部材を有する、半導体素子を含む構造体および、異方導電性部材を用いた電子素子の製造方法を提供することにある。
　上述の目的を達成するために、本発明は、支持体と、異方導電性部材と、を有し、異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、異方導電性部材は、支持体の上に設けられ、かつ、異方導電性を示す領域が定められたパターン状に形成されている異方導電材を提供するものである。
　異方導電性部材は、異方導電性部材の有無によって、異方導電性を示す領域が定められたパターン状に形成されていることが好ましい。
　異方導電性部材は、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた導電材からなる導通路の有無によって、異方導電性を示す領域が定められたパターン状に形成されていることが好ましい。
　支持体と異方導電性部材の間に剥離層が設けられていることが好ましい。
　また、支持体の上において、異方導電性部材が設けられた以外の領域に透明絶縁体が設けられていることが好ましい。
　支持体は、ウエハ形状であることが好ましい。支持体は、可撓性を有し、かつ透明であることが好ましい。
　本発明は、半導体チップと、異方導電性部材とを有し、半導体チップは、アライメントマークが複数設けられた素子領域を備えるものであり、異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路とを備える部材であり、異方導電性部材は、素子領域の少なくとも２つのアライメントマークに相当する領域において光が透過できるように半導体チップの上に配置されている電子素子を提供するものである。
　異方導電性部材は、素子領域の少なくとも２つのアライメントマークに相当する領域に、配置されていないことが好ましい。
　異方導電性部材は、素子領域の全域に絶縁性基材が配置されており、素子領域の少なくとも２つのアライメントマークに相当する領域において、絶縁性基材中における導通路が存在しないことが好ましい。
　半導体チップの上において、異方導電性部材が設けられた以外の領域に、透明絶縁体が設けられていることが好ましい。
　異方導電性部材は、半導体チップの素子領域のうち電極が形成された電極領域だけに設けられていることが好ましい。
　本発明は、第１のアライメントマークが複数設けられた第１の素子領域を備える、複数の半導体チップと、第２のアライメントマークが複数設けられた第２の素子領域を複数備える半導体ウエハと、複数の異方導電性部材と、を有し、異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、半導体チップの第１の素子領域と、半導体ウエハの第２の素子領域とは異方導電性部材を介して接合されており、かつ、異方導電性部材は第１の素子領域および第２の素子領域の少なくとも２つのアライメントマークに相当する領域において光が透過できるように配置されている半導体素子を含む構造体を提供するものである。
　異方導電性部材において、第１の素子領域および第２の素子領域の少なくとも２つのアライメントマークに相当する領域に、配置されていないことが好ましい。
　異方導電性部材は、第１の素子領域および第２の素子領域の全域に絶縁性基材が配置されており、第１の素子領域および第２の素子領域の少なくとも２つのアライメントマークに相当する領域において、絶縁性基材中における導通路が存在しないことが好ましい。
　半導体ウエハの上において、異方導電性部材が設けられた以外の領域に透明絶縁体が設けられていることが好ましい。
　異方導電性部材は、半導体チップの第１の素子領域のうち電極が形成された電極領域だけに設けられていることが好ましい。
　本発明は、第１のアライメントマークが複数設けられた第１の素子領域を複数備える第１の半導体ウエハと、異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材が支持体の上に設けられた異方導電材と、第２のアライメントマークが複数設けられた第２の素子領域を備える第２の半導体ウエハとについて、異方導電材の異方導電性部材を、第１の素子領域の少なくとも２つの第１のアライメントマークに相当する領域において光が透過できるように、第１の半導体ウエハの第１の素子領域に接合する工程と、
　異方導電材の支持体を取り除く工程と、第１の半導体ウエハについて、第１の素子領域毎に個片化し、複数の半導体チップを得る工程と、半導体チップの第１のアライメントマークと、第２のアライメントマークとを用いて半導体チップと第２の素子領域の位置合せを行い、異方導電性部材を介して半導体チップを第２の素子領域に接合する工程と、を有する電子素子の製造方法を提供するものである。
　また、本発明は、第１のアライメントマークが複数設けられた第１の素子領域を備える、複数の半導体チップと、複数の第２のアライメントマークを備え、少なくとも２つの第２のアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた第２の素子領域を複数備える第２の半導体ウエハとにおいて、半導体チップの第１のアライメントマークと、第２のアライメントマークとを用いて半導体チップと第２の素子領域の位置合せを行い、異方導電性部材を介して半導体チップを第２の素子領域に接合する工程を有する電子素子の製造方法を提供するものである。
　半導体チップが接合された第２の半導体ウエハを、第２の素子領域毎に個片化する工程を有することが好ましい。
　異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であることが好ましい。
　半導体チップを第２の素子領域に接合する工程は、半導体チップを全て、第２の素子領域に仮接着する工程と、仮接着した半導体チップを全て一括して、第２の半導体ウエハの第２の素子領域に接合する工程とを含むことが好ましい。
　半導体チップを第２の素子領域に接合する工程は、半導体チップを、第２の半導体ウエハの第２の素子領域に１つずつ接合することが好ましい。
　本発明は、半導体ウエハの上に、複数の半導体チップを多層に接合する電子素子の製造方法であって、半導体ウエハは、複数のアライメントマークが設けられた素子領域を複数備え、最上層の半導体チップは、片面に複数のアライメントマークが設けられた素子領域を備え、かつ、片面には少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられ、半導体ウエハと最上層の半導体チップとの間にある中間の半導体チップは、一方の面に複数のアライメントマークと電極とが設けられた素子領域を備え、他方の面に複数のアライメントマークと電極とを備え、一方の面の電極と他方の面の電極は電気的に導通され、一方の面には、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられており、半導体ウエハのアライメントマークと、中間の半導体チップの一方の面のアライメントマークとを用いて半導体ウエハの素子領域と中間の半導体チップの位置合せを行い、異方導電性部材を介して中間の半導体チップを半導体ウエハの素子領域に接合する第１の工程と、
　中間の半導体チップの他方の面のアライメントマークと、最上層の半導体チップのアライメントマークとを用いて中間の半導体チップと最上層の半導体チップの位置合せを行い、異方導電性部材を介して最上層の半導体チップを中間の半導体チップに接合する第２の工程と、を有する電子素子の製造方法を提供するものである。
　第１の工程と第２の工程との間に、中間の半導体チップの他方の面のアライメントマークと、中間の半導体チップの一方の面のアライメントマークとを用いて２つの中間の半導体チップの位置合せを行い、異方導電性部材を介して中間の半導体チップ同士を接合する接合工程を少なくとも１つ有することが好ましい。
　複数のアライメントマークと電極とを備え、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、複数のアライメントマークと電極とを他方の面に備え、一方の面の電極と他方の面の電極とは電気的に導通された半導体ウエハに対して、素子領域毎に個片化し、半導体ウエハと最上層の半導体チップとの間にある中間の半導体チップを得る工程を有することが好ましい。
　半導体チップが多層に接合された半導体ウエハを、素子領域毎に個片化する工程を有することが好ましい。
　異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であることが好ましい。
　第１の工程および第２の工程は、中間の半導体チップおよび最上層の半導体チップを全て、仮接着する工程と、仮接着した中間の半導体チップおよび最上層の半導体チップを全て一括して接合する工程とを含むことが好ましい。
　第１の工程および第２の工程は、中間の半導体チップおよび最上層の半導体チップを１つずつ接合することが好ましい。
　異方導電性部材が設けられた以外の領域に、透明絶縁体を充填する工程を有することが好ましい。
　半導体チップの素子領域のうち電極が形成された電極領域だけに異方導電性部材を設けられることが好ましい。
　本発明は、第１のアライメントマークが複数設けられた第１の素子領域を複数備える第１の半導体ウエハと、異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材が支持体の上に設けられた異方導電材とについて、支持体の上において、異方導電性部材が設けられた以外の領域に、透明絶縁体を充填する工程と、異方導電材の異方導電性部材を、第１の素子領域の少なくとも２つの第１のアライメントマークに相当する領域において光が透過できるように、第１の半導体ウエハの第１の素子領域に接合する工程と、異方導電材の支持体を取り除く工程と、第２のアライメントマークが複数設けられた第２の素子領域を備える第２の半導体ウエハに対して、第１の半導体ウエハの第１のアライメントマークと、第２の半導体ウエハの第２のアライメントマークとを用いて第１の半導体ウエハと第２の素子領域の位置合せを行い、異方導電性部材および透明絶縁体を介して第１の素子領域を第２の素子領域に接合する工程を有する電子素子の製造方法を提供するものである。
　本発明は、複数の半導体ウエハを多層に接合する電子素子の製造方法であって、複数の半導体ウエハのうち、最下層の半導体ウエハは、複数のアライメントマークが設けられた素子領域を複数備え、最上層の半導体ウエハは、複数のアライメントマークを備え、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、最下層の半導体ウエハと最上層の半導体ウエハ以外の中間の半導体ウエハは、複数のアライメントマークと電極とを備え、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、複数のアライメントマークと電極とを他方の面に備え、一方の面の電極と他方の面の電極は電気的に導通されており、最下層の半導体ウエハのアライメントマークと、中間の半導体ウエハの一方の面のアライメントマークとを用いて最下層の半導体ウエハの素子領域と中間の半導体ウエハの位置合せを行い、異方導電性部材を介して最下層の半導体ウエハに中間の半導体ウエハを接合する第１の工程と、中間の半導体ウエハの他方の面のアライメントマークと、最上層の半導体ウエハのアライメントマークを用いて中間の半導体ウエハと最上層の半導体ウエハの位置合せを行い、異方導電性部材を介して中間の半導体ウエハに最上層の半導体ウエハを接合する第２の工程と、を有することを特徴とする電子素子の製造方法を提供するものである。
　第１の工程と第２の工程との間に、中間の半導体ウエハの他方の面のアライメントマークと、中間の半導体ウエハの一方の面のアライメントマークとを用いて２つの中間の半導体ウエハの位置合せを行い、異方導電性部材を介して中間の半導体ウエハ同士を接合する接合工程を少なくとも１つ有することが好ましい。
　半導体ウエハの素子領域のうち電極が形成された電極領域だけに異方導電性部材を設けられることが好ましい。
　複数の半導体ウエハが接合された状態で、素子領域毎に個片化する工程を有することが好ましい。
　異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であることが好ましい。
　本発明によれば、半導体チップと半導体ウエハ等の接合に好適である。
本発明の実施形態の異方導電材を示す模式図である。 本発明の実施形態の異方導電材の要部拡大図である。 本発明の実施形態の異方導電材の異方導電性部材の構成を示す平面図である。 本発明の実施形態の異方導電材の異方導電性部材の構成を示す模式的断面図である。 本発明の実施形態の異方導電材の異方導電性部材のパターンの第１の例を示す模式図である。 本発明の実施形態の異方導電材の異方導電性部材のパターンの第２の例を示す模式図である。 素子領域およびアライメントマークの一例を示す模式図である。 本発明の実施形態の異方導電材の異方導電性部材のパターンの第３の例を示す模式図である。 本発明の実施形態の異方導電材の他の例を示す模式図である。 本発明の実施形態の異方導電材の形状を示す模式図である。 本発明の実施形態の異方導電材の他の例の製造方法の一工程を示す模式図である。 本発明の実施形態の異方導電材の他の例の製造方法の一工程を示す模式図である。 本発明の実施形態の異方導電材の他の例の製造方法の一工程を示す模式図である。 本発明の実施形態の電子素子の第１の例を示す模式的斜視図である。 本発明の実施形態の電子素子の第２の例を示す模式的斜視図である。 本発明の実施形態の電子素子の第３の例を示す模式的斜視図である。 本発明の実施形態の電子素子の第４の例を示す模式図である。 本発明の実施形態の電子素子の第５の例を示す模式図である。 本発明の実施形態の電子素子の第６の例を示す模式図である。 本発明の実施形態の電子素子の第７の例を示す模式図である。 本発明の実施形態の電子素子の素子領域の他の例を示す模式図である。 本発明の実施形態の電子素子の第８の例を示す模式図である。 本発明の実施形態の電子素子の第９の例を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 第１の半導体ウエハを示す模式図である。 本発明の実施形態の電子素子の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第８の例の一工程を示す模式図である。 第３の半導体ウエハを示す模式図である。 光学センサの製造方法の一工程を示す模式図である。 光学センサの製造方法の一工程を示す模式図である。 光学センサの製造方法の一工程を示す模式図である。 光学センサの製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。
　以下に、添付の図面に示す好適実施形態に基づいて、本発明の異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法を詳細に説明する。
　なお、以下において数値範囲を示す「～」とは両側に記載された数値を含む。例えば、εが数値α～数値βとは、εの範囲は数値αと数値βを含む範囲であり、数学記号で示せばα≦ε≦βである。また、角度については、技術分野で一般的に許容される誤差範囲を含んでもよい。
　本発明の異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法のうち、異方導電材について説明する。
［異方導電材］
　図１は本発明の実施形態の異方導電材を示す模式図であり、図２は本発明の実施形態の異方導電材の要部拡大図である。図３は本発明の実施形態の異方導電材の異方導電性部材の構成を示す平面図であり、図４は本発明の実施形態の異方導電材の異方導電性部材の構成を示す模式的断面図である。なお、図４は、図３の切断面線ＩＢ－ＩＢ断面図である。
　図１および図２に示す異方導電材１０は、支持体１２と、異方導電性部材１４とを有する。異方導電性部材１４は支持体１２の上に設けられ、支持体１２と異方導電性部材１４の間に剥離層１６が設けられている。支持体１２と異方導電性部材１４は剥離層１６により、分離可能に接着されている。
　支持体１２は、異方導電性部材１４を支持するものであり、例えば、シリコン基板で構成されている。支持体１２としては、シリコン基板以外に、例えば、ＳｉＣ、ＳｉＮ、ＧａＮおよびアルミナ（Ａｌ２Ｏ３）等のセラミックス基板、ガラス基板、繊維強化プラスチック基板、ならびに金属基板を用いることができる。繊維強化プラスチック基板には、プリント配線基板であるＦＲ－４（Flame Retardant Type 4）基板等も含まれる。
　また、支持体１２としては、可撓性を有し、かつ透明であるものを用いることができる。可撓性を有し、かつ透明な支持体１２としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）、ポリシクロオレフィン、ポリカーボネート、アクリル樹脂、ＰＥＮ（ポリエチレンナフタレート）、ＰＥ（ポリエチレン）、ＰＰ（ポリプロピレン）、ポリスチレン、ポリ塩化ビニル、ポリ塩化ビニリデンおよびＴＡＣ（トリアセチルセルロース）等のプラスチックフィルムが挙げられる。
　ここで、「透明」とは、位置合せに使用する波長の光で透過率が８０%以上であることをいう。このため、波長４００～８００ｎｍの可視光全域で透過率が低くてもよい。すなわち、透明でなくとも良い。透過率は、分光光度計により測定される。
　剥離層１６は、支持層１７と剥離剤１８が積層されたものである。剥離剤１８が異方導電性部材１４に接しており、剥離層１６を起点にして、支持体１２と異方導電性部材１４が分離する。異方導電材１０では、例えば、予め定められた温度に加熱することで、剥離剤１８の接着力が弱まり、異方導電材１０から支持体１２が取り除かれる。
　剥離剤１８には、例えば、日東電工社製リバアルファ（登録商標）、およびソマール株式会社製ソマタック（登録商標）等を用いることができる。
　図３および図４に示す異方導電性部材１４は、無機材料からなる絶縁性基材２０と、絶縁性基材２０の厚み方向Ｚ（図４参照）に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路２２とを備える部材である。さらに、絶縁性基材２０の表面２０ａおよび２０ｂに設けられた樹脂層２４を具備するものである。
　ここで、「互いに電気的に絶縁された状態」とは、絶縁性基材の内部に存在している各導通路が絶縁性基材の内部において互いに電気的に絶縁された状態であることを意味する。
　異方導電性部材１４は、導通路２２が互いに電気的に絶縁されており、絶縁性基材２０の厚み方向Ｚ（図４参照）と直交する方向ｘには導電性がなく、厚み方向Ｚに導電性を有する。このように異方導電性部材１４は異方導電性を示す部材である。
　導通路２２は、図３および図４に示すように、互いに電気的に絶縁された状態で絶縁性基材２０を厚み方向Ｚに貫通して設けられている。なお、符号Ｚ１は図３の裏面から正面の方向を示し、符号Ｚ２は図３の正面から裏面の方向を示す。
　さらに、導通路２２は、図４に示すように、絶縁性基材２０の表面２０ａおよび２０ｂから突出した突出部分２２ａおよび突出部分２２ｂを有する。各突出部分２２ａおよび突出部分２２ｂの端部が樹脂層２４に埋設している。樹脂層２４は粘着性を備えるものであり、仮接着性を付与するものである。突出部分２２ａおよび突出部分２２ｂの長さは、２０ｎｍ以上であることが好ましく、より好ましくは１００ｎｍ～５００ｎｍである。
　また、図４においては、絶縁性基材２０の表面２０ａおよび２０ｂに樹脂層２４を有するものを示しているが、これに限定されず、絶縁性基材２０の少なくとも一方の表面に、粘着性を備える樹脂層２４を有していればよい。
　同様に、図４の導通路２２は両端に突出部分２２ａおよび突出部分２２ｂがあるが、これに限定されず、絶縁性基材２０の少なくとも樹脂層２４を有する側の表面に突出部分を有すればよい。
　異方導電性部材１４の厚みｈは、例えば、３０μｍ以下である。また、異方導電性部材１４は、ＴＴＶ（Total Thickness Variation）が１０μｍ以下であることが好ましい。
　ここで、異方導電性部材１４の厚みｈは、異方導電性部材１４を、電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、異方導電性部材１４の輪郭形状を取得し、厚みｈに相当する領域について１０点測定した平均値のことである。
　また、異方導電性部材１４のＴＴＶ（Total Thickness Variation）は、異方導電性部材１４をダイシングで支持体１２ごと切断し、異方導電性部材１４の断面形状を観察して求めた値である。
　異方導電性部材１４は、支持体１２の上に設けられ、かつ異方導電性を示す領域が定められたパターン状に形成されている。
　図５は本発明の実施形態の異方導電材の異方導電性部材のパターンの第１の例を示す模式図であり、図６は本発明の実施形態の異方導電材の異方導電性部材のパターンの第２の例を示す模式図である。
　例えば、図５に示すように、異方導電性部材１４は、異方導電性を示す領域１５が異方導電性部材１４の有無によって、定められたパターン状に形成されている。異方導電性を示す領域１５は導通路２２を有する。例えば、ダイシングまたはレーザースクライビングにより、異方導電性部材１４を選択的に除去することで、異方導電性を示す領域１５を図５に示すパターンに形成することができる。
　また、異方導電性部材１４において、レジスト膜を領域１５となる領域に選択的に形成する。その後、ウェットエッチングまたはドライエッチングにより、レジスト膜が形成されていない領域にある異方導電性部材１４を除去することにより、異方導電性を示す領域１５を図５に示すパターンに形成することができる。
　また、絶縁性基材２０の厚み方向Ｚに貫通し、互いに電気的に絶縁された状態で設けられた導電材からなる導通路２２の有無によって、異方導電性を示す領域１５が定められたパターン状に形成してもよい。すなわち、導通路２２を、定められたパターン状に配置することにより、パターン状に形成してもよい。
　この場合、図６に示すように、異方導電性を示す領域１５が定められたパターン状に形成され、異方導電性を示す領域１５以外は導通路２２がない領域１５ｂとなる。領域１５ｂでは絶縁性基材２０だけが存在する。
　異方導電性部材１４の導通路２２は、例えば、上述の領域１５ｂにおける導電材を選択的に除去することにより、異方導電性を示す領域１５を図６に示すパターンに形成することができる。
　導電材を選択的に除去する場合、異方導電性部材１４において、レジスト膜を領域１５となる領域に選択的に形成する。その後、例えば、ウェットエッチングにより、レジスト膜が形成されていない領域にある導電材を除去する。これにより、異方導電性を示す領域１５を図６に示すパターンに形成することができる。ウェットエッチングには、例えば、過酸化水素水またはヨードエッチング液等が用いられる。
　異方導電性部材１４は、光透過性が低く不透明であるが、導電材を除去した場合、光透過性が高くなり、アライメントマークの撮影画像を得ることができる。
　異方導電性を示す領域１５は、接続対象となる半導体チップまたは半導体ウエハのアライメントマークに相当する領域において光が透過できるパターンに形成される。
　半導体チップまたは半導体ウエハには、例えば、図７に示すように、複数の素子領域３０が配置されている。素子領域３０は、例えば、矩形状であり、各角部に、位置合せのためのアライメントマーク３２が形成されている。素子領域３０では、合計４つのアライメントマーク３２が形成されている。素子領域３０の位置と向きを特定するには、アライメントマーク３２は複数あればよく、上述の４つに限定されない。また、アライメントマーク３２の形状についても、特に限定されず、公知のものが適宜利用可能である。
　図７に示す素子領域３０では、異方導電性を示す上述の領域１５を配置した場合、４つのアライメントマーク３２に対して光が透過できるようになっている。なお、位置合せには、少なくとも２つのアライメントマークが認識できればよい。このため、例えば、図８に示すように、素子領域３０に対して、異方導電性を示す領域１５を、４つのうち、２つのアライメントマーク３２を認識できる形状としてもよい。
　ここで、「光が透過できる」とは、アライメントマーク３２の撮影画像または反射像を得ることができ、外部からアライメントマーク３２を識別することができることをいう。
　図１および図２に示す異方導電材１０は、支持体１２と、異方導電性部材１４とを有し、異方導電性部材１４は支持体１２の上に設けられ、支持体１２と異方導電性部材１４との間に剥離層１６が設けられている構成としたが、これに限定されない。例えば、図９に示す異方導電材１０ａのように、支持体１２の上において、異方導電性部材１４が設けられた以外の領域に透明絶縁体１９が設けられている構成でもよい。この場合、透明絶縁体１９は、例えば、異方導電性部材１４を透明絶縁体１９に埋め込むことで形成する。これ以外に、例えば、ペースト状の透明絶縁体１９となるものを塗布して透明絶縁体１９を形成してもよい。
　ここで、透明絶縁体１９の「透明」とは、上述の透明な支持体１２で説明したとおりである。アライメントマーク３２上に透明絶縁体１９があっても、アライメントマーク３２の撮影画像または反射像を得ることができ、外部からアライメントマーク３２を識別することができる。
　透明絶縁体１９を設けた異方導電材１０ａでもアライメントマーク３２を識別することができる。なお、透明絶縁体１９については後に詳細に説明する。
　図１に示す異方導電材１０および図９に示す異方導電材１０ａにおいて、いずれも支持体１２の形状は、特に限定されず、用途に応じて適宜決定され、例えば、ウエハ形状である。「ウエハ形状」とは、図１０に示すように、支持体１２の外形が円形のことである。なお、異方導電材１０、１０ａを貼り付ける対象が半導体ウエハであり、かつオリエンテーションフラットがある場合、支持体１２は、ウエハ形状であり、かつ対象と同じく、オリエンテーションフラットに対応する直線部があってもよい。また、支持体１２は外形が四角形状でもよい。
　なお、図１０において、図１に示す異方導電材１０および図９に示す異方導電材１０ａと同一構成物には同一符号を付して、その詳細な説明は省略する。
　図９に示す異方導電材１０ａでは、支持体１２として、上述の可撓性を有し、かつ透明であるものを用いることにより、異方導電材１０ａを、可撓性を有し、かつ透明であるものにすることができる。これにより、従来の粒子型のＡＣＦ（Anisotropic Conductive Film）と同じように利用することができ、粒子型のＡＣＦと同じ製造装置を用いることができる。
　また、図９に示す異方導電材１０ａは、図１１に示すように、例えば、基材９２上に剥離層９３、および透明絶縁体９４の順に形成したフィルム９０を準備しておく。基材９２は、例えば、上述の支持体１２と同じ構成である。剥離層９３は、上述の剥離層１６と同じ構成である。透明絶縁体９４は、上述の透明絶縁体１９と同じ構成である。
　図１１に示すように、フィルム９０を、異方導電材１０の異方導電性部材１４に対向して配置する。
　次に、図１２に示すように、フィルム９０を異方導電材１０に、異方導電性部材１４側から積層する。その後、基材９２を剥離することにより、図９に示す異方導電材１０ａを得ることができる。
　図１２において、支持体１２を剥離することにより、図１３に示すように基材９２が支持体となる異方導電材１０ａを得ることができる。
　これ以外にも、図１に示す異方導電材１０に対して、異方導電性部材１４が設けられていない領域に、透明絶縁体１９となるペースト状のものを塗布して、図９に示す異方導電材１０ａを得ることができる。
　次に、電子素子について説明する。
［電子素子］
　図１４は本発明の実施形態の電子素子の第１の例を示す模式的斜視図であり、図１５は本発明の実施形態の電子素子の第２の例を示す模式的斜視図であり、図１６は本発明の実施形態の電子素子の第３の例を示す模式的斜視図である。
　なお、図１４、図１５および図１６において、図１および図２に示す異方導電材１０、図３～図６に示す異方導電性部材１４、ならびに図７および図８に示す素子領域３０において同一構成物には同一符号を付して、その詳細な説明は省略する。
　図１４に示す電子素子３４は、半導体チップ３６と、異方導電性部材１４とを有する。
　半導体チップ３６は、図７に示すように、例えば、アライメントマーク３２が４つ設けられた素子領域３０を備える。異方導電性部材１４は、素子領域３０の４つのアライメントマーク３２に相当する領域において光が透過できるように配置されている。上述のように、異方導電性部材１４は、少なくとも２つのアライメントマーク３２に相当する領域において光が透過できるように配置されていればよく、例えば、図８に示す、異方導電性を示す領域１５と同じ形状であってもよい。
　また、異方導電性部材１４は、素子領域３０の少なくとも２つのアライメントマーク３２に相当する領域に、配置されていない構成としてもよい。
　また、図１５に示す電子素子３４のように、異方導電性部材１４は素子領域３０の全域に絶縁性基材２０が配置されており、素子領域３０の少なくとも２つのアライメントマーク３２に相当する領域において、絶縁性基材２０中における導通路２２が存在しない構成としてもよい。図１５の異方導電性部材１４は、異方導電性を示す領域１５と、絶縁性基材２０があるが導通路２２がない領域１５ｂとしてもよい。図１５に示す電子素子３４でも異方導電性を示す領域１５については、例えば、図８に示す、異方導電性を示す領域１５と同じ形状としてもよい。
　また、図１６に示す電子素子３４のように、半導体チップ３６と、異方導電性部材１４とを有し、半導体チップ３６の上において、異方導電性部材１４が設けられた以外の領域に透明絶縁体１９が設けられている構成でもよい。透明絶縁体１９はアライメントマーク３２の上にも設けられるが、上述のようにアライメントマーク３２を識別することができる。このため、図１６に示す電子素子３４でも異方導電性を示す領域１５については、例えば、図８に示す、異方導電性を示す領域１５と同じ形状としてもよい。
　上述のいずれの電子素子３４においても、チップオンウエハで、半導体チップと半導体ウエハを接合する際に、アライメントマーク３２の撮影画像または反射像を得て、光学的にアライメントマークを検出することができ、アライメントマーク３２を位置合せに利用することができる。これにより、例えば、図１７に示すように、半導体チップ３６と半導体チップ３７とを、異方導電性を示す異方導電性部材１４を介して接合して、半導体チップ３６と半導体チップ３７とを電気的に接続した電子素子３５を得ることができる。電子素子３５において、異方導電性部材１４はＴＳＶ（Through Silicon Via）の機能を果たす。
　これ以外に、例えば、図１８に示す電子素子３８のように、異方導電性部材１４を介して半導体チップ３６と半導体チップ３７と半導体チップ３９とを立体的に積層して接合し、かつ電気的に接続した構成とすることができる。このように、異方導電性部材１４を用いることで３次元実装ができる。
　図１８に示す電子素子３８のように、最下層の半導体チップ３６と最上層の半導体チップ３９の間にある中間の半導体チップ３７は、一方の面に複数のアライメントマーク（図示せず）と電極（図示せず）が設けられた素子領域（図示せず）を備え、他方の面に複数のアライメントマーク（図示せず）と電極（図示せず）が備えられている。一方の面の電極と、他方の面の電極は電気的に導通されている。具体的には、半導体チップ３７は、最下層の半導体チップ３６と最上層の半導体チップ３９と電気的に接続するために、半導体チップ３６との対向面には複数のアライメントマーク（図示せず）と電極（図示せず）が設けられ、半導体チップ３９の対向面には電極が設けられている。
　最上層の半導体チップ３９は、片面に複数のアライメントマーク（図示せず）が設けられた素子領域（図示せず）を備える。最下層の半導体チップ３６は、片面に複数のアライメントマーク（図示せず）が設けられた素子領域（図示せず）を備える。
　また、図１６に示す電子素子３４に関し、例えば、図１９に示すように、半導体チップ３６と半導体チップ３７とを、異方導電性部材１４を介して接合し、かつ半導体チップ３６と半導体チップ３７の間に透明絶縁体１９を配置して、半導体チップ３６と半導体チップ３７とを電気的に接続した電子素子３５とすることができる。この場合、透明絶縁体１９により、半導体チップ３６と半導体チップ３７の接触面積が増え、半導体チップ３６と半導体チップ３７は、より安定して積層した状態を維持することができる。
　さらには、図２０に示す電子素子３８のように、異方導電性部材１４と透明絶縁体１９を介して半導体チップ３６と半導体チップ３７と半導体チップ３９とを立体的に積層して接合し、かつ電気的に接続した構成とすることができる。この場合、透明絶縁体１９により、各半導体チップ間の接触面積が増え、各半導体チップは、より安定して積層した状態を維持することができる。
　また、異方導電性部材１４は、図２１に示すように、半導体チップの素子領域３０のうち電極（図示せず）が形成された電極領域３１だけに設けられている構成でもよい。電極領域３１だけに異方導電性部材１４を設けることで、半導体チップの素子領域３０の配線等への影響を抑制することができる。
　電極領域３１だけに異方導電性部材１４を設ける場合、図２２に示す電子素子３５のように、半導体チップ３６と半導体チップ３７の間において、異方導電性部材１４が偏って配置される。この場合、透明絶縁体１９により、半導体チップ３６と半導体チップ３７の接触面積が増え、異方導電性部材１４が偏って配置されても半導体チップ３６と半導体チップ３７は安定して積層した状態を維持することができる。
　図２３に示す電子素子３８のように３つの半導体チップ３６と半導体チップ３７と半導体チップ３９とを用いた場合でも、各半導体チップの間において、異方導電性部材１４が偏って配置されるが、上述のように透明絶縁体１９により、各半導体チップ間の接触面積が増え、異方導電性部材１４が偏って配置されても各半導体チップは安定して積層した状態を維持することができる。
　この場合でも、電極領域３１だけに異方導電性部材１４を設けることで、半導体チップの素子領域３０の配線等への影響を抑制することができる。
　なお、半導体チップを接合する数は、特に限定されず、電子素子の機能、および電子素子に要求される性能に応じて適宜決定される。上述のように、少なくとも２つのアライメントマーク３２に相当する領域において光が透過できるように配置した異方導電性部材１４を用いることにより、位置合せをして、複数の半導体チップを立体的に積層して接合して、これらを電気的に接続することができる。これにより、電子素子の大きさを小さくでき、実装面積を小さくできる。また、異方導電性部材１４の厚さを薄くすることにより、半導体チップ間の配線長を短くでき、信号の遅延を抑制し、電子素子の処理速度を向上させることができる。半導体チップ間の配線長を短くすることで、消費電力も抑制することができる。
　「素子領域３０」とは、電子素子として機能するための各種の素子構成回路等が形成された領域である。素子領域３０には、例えば、フラッシュメモリ等のようなメモリ回路、マイクロプロセッサおよびＦＰＧＡ（field-programmable gate array）等のような論理回路が形成された領域、無線タグ等の通信モジュールならびに配線が形成された領域である。素子領域３０には、これ以外にＭＥＭＳ（Micro Electro Mechanical Systems）が形成されてもよい。「ＭＥＭＳ」とは、例えば、センサ、アクチュエーターおよびアンテナ等である。センサには、例えば、加速度、音、光等の各種のセンサが含まれる。
　上述のように、素子領域３０は素子構成回路等が形成されており、半導体チップを外部と電気的に接続するために電極（図示せず）が設けられている。素子領域３０は電極が形成された電極領域３１（図２１参照）を有する。なお、素子領域３０の電極は、例えば、Ｃｕポストである。「電極領域３１」とは、基本的には、形成された全ての電極を含む領域のことである。しかしながら、電極が離散して設けられていれば、各電極が設けられている領域も電極領域という。
　半導体チップ３６は、素子領域３０を有するものであり、半導体で構成される。半導体チップ３６は、例えば、素子領域３０に形成された上述のメモリ回路、論理回路、通信モジュールまたはＭＥＭＳ（Micro Electro Mechanical Systems）等を有するものである。
　半導体チップおよび半導体ウエハは、例えば、シリコンで構成されるが、これに限定されず、炭化ケイ素、ゲルマニウム、ガリウムヒ素または窒化ガリウム等であってもよい。
　なお、半導体チップ３６、半導体チップ３７および半導体チップ３９は、上述の半導体チップ３６で例示したものとすることができる。半導体チップ３６、半導体チップ３７および半導体チップ３９の構成については、電子素子３５および電子素子３８において達成する機能に応じて適宜選択される。例えば、図１７、図１９および図２２の電子素子３５では、論理回路を有する半導体チップ３６と、メモリ回路を有する半導体チップ３７の組合せとすることができる。また、図１８、図２０および図２３の電子素子３８では、半導体チップ３６、半導体チップ３７および半導体チップ３９を、全てメモリ回路を有するものとしてもよく、また、全て論理回路を有するものとしてもよい。また、電子素子における半導体チップの組合せとしては、センサ、アクチュエーターおよびアンテナ等と、メモリ回路と論理回路との組み合わせでもよい。
　以下、電子素子の製造方法について説明する。
[電子素子の製造方法]
　電子素子の製造方法の第１の例について説明する。
　図２４～図３２は本発明の実施形態の電子素子の製造方法の第１の例を工程順に示す模式図である。また、図３３は第１の半導体ウエハを示す模式図である。
　図２４～図３２に示す電子素子の製造方法の第１の例において、図１および図２に示す異方導電材１０、図３～図６に示す異方導電性部材１４、図７および図８に示す素子領域３０、ならびに図１４および図１５に示す電子素子３４と同一構成物には同一符号を付して、その詳細な説明は省略する。
　電子素子の製造方法の第１の例は、チップオンウエハに関するものである。
　まず、図２４に示すように、第１の半導体ウエハ４０と、異方導電性を示す領域１５（図５および図６参照）が定められたパターン状に形成されている異方導電性部材１４が支持体１２の上に設けられた異方導電材１０とを用意する。そして、第１の半導体ウエハ４０の第１の素子領域４２（図３３参照）に、異方導電性部材１４を向けて異方導電材１０を配置する。
　第１の半導体ウエハ４０は、図３３に示すように、複数の第１の素子領域４２を備える。第１の素子領域４２は、それぞれ複数の第１のアライメントマーク４４が設けられている。第１の素子領域４２は、上述の素子領域３０と同じ構成である。第１のアライメントマーク４４は、上述のアライメントマーク３２と同じ構成である。
　異方導電材１０では、異方導電性部材１４が、第１の素子領域４２に合わせて、例えば、図５または図６に示すパターンに形成されている。異方導電性部材１４と支持体１２の間に剥離層１６がある。
　次に、図２５に示すように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材１０の異方導電性部材１４を、第１の素子領域４２の少なくとも２つの第１のアライメントマーク４４に相当する領域において光が透過できるように、第１の半導体ウエハ４０の第１の素子領域４２に接合する。
　次に、図２６に示すように、異方導電材１０の支持体１２を取り除き、異方導電性部材１４だけを第１の半導体ウエハ４０に接合させる。この場合、異方導電材１０に、予め定められた温度に加熱し、剥離層１６の剥離剤１８の接着力を低下させて、異方導電材１０の剥離層１６を起点にして支持体１２を取り除く。
　次に、図２７に示すように、第１の半導体ウエハ４０について、第１の素子領域４２（図３３参照）毎に個片化し、複数の半導体チップ４６を得る。この場合、半導体チップ４６は、第１のアライメントマーク４４に相当する領域において光が透過できるように異方導電性部材１４が接合されている。例えば、４つの第１のアライメントマーク４４が全て露出した状態で異方導電性部材１４が接合されている。この場合、半導体チップ４６では、第１のアライメントマーク４４について、撮影画像または反射像を得ることができ、半導体チップ４６の外部から第１のアライメントマーク４４を識別することができる。
　次に、第２のアライメントマーク５４が複数設けられた第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０（図２８参照）を用意する。
　そして、図２８に示すように、異方導電性部材１４を第２の半導体ウエハ５０に向けて半導体チップ４６を配置する。次に、半導体チップ４６の第１のアライメントマーク４４と、第２のアライメントマーク５４を用いて半導体チップ４６と第２の素子領域５２の位置合せを行う。この場合、半導体チップ４６の異方導電性部材１４と、第２の半導体ウエハ５０の第２の素子領域５２との間に、例えば、撮像装置６０を配置させ、半導体チップ４６の第１のアライメントマーク４４と、第２のアライメントマーク５４を同時に撮像する。そして、第１のアライメントマーク４４の画像と、第２のアライメントマーク５４の画像を基に、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報とを求め位置合せを行う。
　撮像装置６０は、第１のアライメントマーク４４と、第２のアライメントマーク５４について撮影画像または反射像を、デジタル画像データを得ることができれば、その構成は特に限定されず、公知の撮像装置を適宜利用可能である。
　半導体チップ４６と第２の素子領域５２を位置合せした後、図２９に示すように、半導体チップ４６を第２の素子領域５２に接触させ、例えば、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、樹脂層２４（図２および図４参照）により仮接着する。これを全ての半導体チップ４６について行い、図３０に示すように、全ての半導体チップ４６を第２の素子領域５２に仮接着する。
　仮接着に異方導電性部材１４の樹脂層２４を使うことは１つの手段であり、以下に示す方法を利用してもよい。例えば，封止樹脂等をディスペンサー等で第２の半導体ウエハ５０上に供給して、半導体チップ４６を第２の素子領域５２に仮接着してもよいし、第２の半導体ウエハ５０上に、事前に供給した絶縁性樹脂フイルム（ＮＣＦ（Non-conductive Film））を使って半導体チップ４６を第２の素子領域５２に仮接着してもよい。
　なお、「仮接着」とは、半導体チップをアライメントした状態で半導体ウエハ上に固定することをいう。
　仮接着に際し、半導体チップと半導体ウエハを検査して良品と不良品を予め分かるようにして、半導体チップの良品のみを、半導体ウエハ内の良品部分に接合することで、製造ロスを低減することができる。品質保証された良品の半導体チップのことをＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）という。
　なお、仮接着する際に、仮接着強度が弱いと、搬送工程等、および接合する迄の工程で位置ズレが生じる。
　また、仮接着プロセスにおける温度条件は特に限定されず、０℃～３００℃であることが好ましく、１０℃～２００℃であることがより好ましく、常温（２３℃）～１００℃であることが特に好ましい。
　同様に、仮接着プロセスにおける加圧条件は特に限定されず、１０ＭＰａ以下であることが好ましく、５ＭＰａ以下であることがより好ましく、１ＭＰａ以下であることが特に好ましい。
　次に、図３１に示すように、半導体チップ４６に対して、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、複数の半導体チップ４６を全て一括して、第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）に接合する。この接合のことを、本接合ともいう。
　本接合における温度条件は特に限定されず、仮接着の温度よりも高い温度であることが好ましく、具体的には、１５０℃～３５０℃であることがより好ましく、２００℃～３００℃であることが特に好ましい。
　また、本接合における加圧条件は特に限定されず、３０ＭＰａ以下であることが好ましく、０．１ＭＰａ～２０ＭＰａであることがより好ましい。
　また、本接合の時間は特に限定されず、１秒～６０分であることが好ましく、５秒～１０分であることがより好ましい。
　上述の条件で本接合を行うことにより、樹脂層が、半導体チップ４６の電極間に流動し、接合部に残存し難くなる。
　なお、本接合は、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
　なお、複数の半導体チップ４６と第２の半導体ウエハ５０の第２の素子領域５２が異方導電性部材１４を介して接合された状態のものを、半導体素子を含む構造体６２という。
　半導体素子を含む構造体６２は、複数の第１のアライメントマークが設けられた第１の素子領域を備える、複数の半導体チップ４６と、それぞれ複数の第２のアライメントマークが設けられた、複数の第２の素子領域５２を備える第２の半導体ウエハ５０と、複数の異方導電性部材１４とを有する。半導体チップ４６の第１の素子領域と、第２の半導体ウエハ５０の第２の素子領域５２とは異方導電性部材１４を介して接合されており、かつ異方導電性部材１４は素子領域上の少なくとも２つのアライメントマークに相当する領域において光が透過できるように配置されている。すなわち、異方導電性部材１４は、第１の素子領域４２上の少なくとも２つの第１のアライメントマーク４４に相当する第１の領域および第２の素子領域５２上の少なくとも２つの第２のアライメントマークに相当する第２の領域のうち、少なくとも一方の領域において光が透過できるように配置されている。
　次に、図３２に示すように、半導体チップ４６が接合された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４を介して接合された電子素子６４を得ることができる。
　なお、個片化については、ダイシングに限定されず、レーザースクライビングを用いてもよい。
　また、半導体チップ４６を第２の素子領域５２に接合する工程では、複数の半導体チップ４６を仮接着した後、全て一括して接合したが、これに限定されない。例えば、複数の半導体チップ４６の仮接着を省略してもよい。さらには、複数の半導体チップ４６を、第２の半導体ウエハ５０の第２の素子領域５２に１つずつ接合してもよい。この場合、一括で接合するよりも時間がかかる。
　第１の半導体ウエハ４０、半導体チップ４６および第２の半導体ウエハ５０、電子素子６４の搬送およびピッキング等、ならびに加熱処理および加圧処理については、公知の半導体製造装置を用いることで実現できる。
　上述のように、異方導電性部材１４を、第１のアライメントマークに相当する領域において光が透過できるようにパターン状に形成することにより、第１のアライメントマーク４４と、第２のアライメントマーク５４を用いて、半導体チップ４６と第２の素子領域５２の位置合せを行うことができる。このように、チップオンウエハに好適である。しかも、半導体チップ４６を第２の素子領域５２の上に配置した際に、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２との位置精度を高くできる。さらには、第１のアライメントマーク４４の位置情報と第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２の接合を速くでき、タクトタイムが短縮され、電子素子の生産性を高くすることができる。
　なお、位置合せの際、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を得ることができればよく、異方導電性部材１４は第１のアライメントマーク４４を識別できるように設けられていればよい。このため、半導体チップ４６を第２の素子領域５２に接合した後では、第２の素子領域５２の第２のアライメントマーク５４に相当する領域において光が透過できないように異方導電性部材１４が配置されてもよい。
　電子素子の製造方法の第２の例について説明する。
　図３４～図３６は本発明の実施形態の電子素子の製造方法の第２の例を工程順に示す模式図である。
　図３４～図３６に示す電子素子の製造方法の第２の例において、図２４～図３２および図３３と同一構成物には同一符号を付して、その詳細な説明は省略する。
　電子素子の製造方法の第２の例は、３層構造の電子素子の製造に関するものである。第２の例では、多層構造の例として、３層構造を説明しており、３層構造に限定されない。
　上述の図３４に示すように、複数の半導体チップ４６を第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）に接合した状態のものを用いる。この場合、半導体チップ４６は、上述の半導体チップ３７と同じ構成であり、上述の半導体チップ４６の構成に加えて、さらに裏面４６ｂに複数のアライメントマーク（図示せず）と電極（図示せず）が設けられている。例えば、半導体チップ４６には、裏面４６ｂの電極（図示せず）と表面４６ａの電極（図示せず）をつなぐ、導電材が充填されたスルーホール（図示せず）が設けられている。裏面４６ｂの電極と表面４６ａの電極とは、導電材が充填されたスルーホールで電気的に導通される。半導体チップ４６の表面４６ａが一方の面であり、裏面４６ｂが他方の面である。
　複数の半導体チップ４６を第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）に接合する工程が第１の工程に相当する。
　図３４に示す構成は、半導体チップ４６の裏面４６ｂに複数のアライメントマーク（図示せず）と電極（図示せず）が設けられている点以外、図３１に示す構成と同じである。図３４に示す構成は、図３１と同様にして作製される。
　第２の例では、図３４に示すように第２の半導体ウエハ５０に接合された各半導体チップ４６に対して、さらに半導体チップ４７を接合する。この場合、上述の説明のように、図２８に示すようにして、半導体チップ４６のアライメントマークの位置情報と半導体チップ４７のアライメントマークの位置情報を用いた位置合せを行い、半導体チップ４７を半導体チップ４６に接合し、半導体チップ４６の裏面４６ｂの電極と、半導体チップ４７の異方導電性部材１４を電気的に接続する。そして、図３５に示すように、全ての半導体チップ４６に、半導体チップ４７を接合する。半導体チップ４７を半導体チップ４６に接合する工程が第２の工程に相当する。
　半導体チップ４７の接合方法は、特に限定されず、複数の半導体チップ４７を仮接着した後、全て一括して接合してもよく、複数の半導体チップ４６を、第２の半導体ウエハ５０の第２の素子領域５２に１つずつ接合してもよい。
　なお、半導体チップ４７は、図２７に示す半導体チップ４６と同様に、第１の半導体ウエハ４０を第１の素子領域４２毎に個片化して得ることができる。
　次に、図３６に示すように、２つの半導体チップ４６及び４７が接合されて積層された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、２つの半導体チップ４６及び４７と半導体チップ５６が異方導電性部材１４を介して接合された、３層構造の電子素子６５を得ることができる。半導体チップ４６が中間の半導体チップに相当し、半導体チップ４７が最上層の半導体チップに相当する。
　半導体チップ４７の上に、別の半導体チップを、半導体チップ４７と同じ方法で接合して、４層以上の電子素子としてもよい。この場合、別の半導体チップが最上層の半導体チップとなる。半導体チップ４７が中間の半導体チップとなり、最上層の半導体チップと電気的に接続するために、上述の半導体チップ３７と同じ構成とし、裏面の電極と表面の電極（図示せず）と電気的に導通されている構成とする。上述の半導体チップ４６と半導体チップ４７とは、中間の半導体チップに相当する。
　なお、半導体チップ４６と半導体チップ４７と別の半導体チップは同じ構成でもよく、機能等が異なる違う構成のものでもよい。また、半導体チップ４６と半導体チップ４７に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。
　半導体チップ４６を第２の半導体ウエハ５０に接合する工程と、半導体チップ４６に半導体チップ４７を接合する工程との間に、中間の半導体チップに相当する半導体チップ４６を繰り返し接合して積層する工程を設けることで、４層以上の多層構造の電子素子を得ることができる。
　この場合、中間の半導体チップの他方の面のアライメントマークと、中間の半導体チップの一方の面のアライメントマークを用いて２つの中間の半導体チップの位置合せを行い、異方導電性部材を介して中間の半導体チップ同士を接合する接合工程により、上述の繰り返しの接合がなされる。接合工程を少なくとも１回行うことにより、４層以上の多層構造の電子素子を得ることができる。
　また、複数のアライメントマークと電極とを備え、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、他方の面に複数のアライメントマークと電極とを備え、一方の面の電極と他方の面の電極とは電気的に導通された半導体ウエハに対して、素子領域毎に固片化し、半導体ウエハと最上層の半導体チップとの間にある中間の半導体チップを得る工程を有してもよい。
　電子素子の製造方法の第３の例について説明する。
　図３７～図４３は本発明の実施形態の電子素子の製造方法の第３の例を工程順に示す模式図である。
　図３７～図４３に示す電子素子の製造方法の第３の例において、図２４～図３２および図３３と同一構成物には同一符号を付して、その詳細な説明は省略する。
　電子素子の製造方法の第３の例は、チップオンウエハに関するものである。
　まず、図３７に示すように、第１の半導体ウエハ４０と、異方導電性を示す領域１５（図５および図６参照）が定められたパターン状に形成されている異方導電性部材１４が支持体１２の上に設けられた異方導電材１０ａとを用意する。
　異方導電材１０ａは、異方導電性部材１４が設けられた以外の領域、すなわち、異方導電性部材１４の間に透明絶縁体１９が設けられた以外は、上述の図２４に示す異方導電材１０と同じ構成であるため詳細な説明は省略する。なお、図示はしないが、透明絶縁体１９を異方導電性部材１４が設けられた以外の領域に充填する工程を有する。透明絶縁体１９は、例えば、上述の図１１および図１２に示すようにして異方導電性部材１４が設けられた以外の領域に充填される。
　次に、図３８に示すように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材１０ａの異方導電性部材１４を、第１の素子領域４２（図３３参照）の少なくとも２つの第１のアライメントマーク４４（図３３参照）に相当する領域に透明絶縁体１９が配置され、第１のアライメントマーク４４が認識できるように、第１の半導体ウエハ４０の第１の素子領域４２に接合する。
　次に、図３９に示すように、異方導電材１０ａの支持体１２を取り除き、異方導電性部材１４と透明絶縁体１９を第１の半導体ウエハ４０に接合させる。この場合、異方導電材１０ａを、予め定められた温度に加熱し、剥離層１６の剥離剤１８の接着力を低下させて、異方導電材１０ａの剥離層１６を起点にして支持体１２を取り除く。
　次に、第１の半導体ウエハ４０について、図４０に示すように、第１の素子領域４２（図３３参照）毎に個片化し、複数の半導体チップ４６を得る。半導体チップ４６では、第１のアライメントマーク４４に相当する領域に、上述のように透明絶縁体１９が設けられている。例えば、４つの第１のアライメントマーク４４の上に透明絶縁体１９が設けられている。この場合、半導体チップ４６では、第１のアライメントマーク４４について、撮影画像または反射像を得ることができ、半導体チップ４６の外部から第１のアライメントマーク４４（図３３参照）を識別することができる。
　次に、第２のアライメントマーク５４（図２８参照）が複数設けられた第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０（図２８参照）を用意する。
　そして、図４１に示すように、異方導電性部材１４を第２の半導体ウエハ５０に向けて半導体チップ４６を配置する。この場合、上述の説明のように、図２８に示すようにして、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報とを求め、半導体チップ４６と第２の素子領域５２の位置合せを行う。
　半導体チップ４６と第２の素子領域５２（図２８参照）を位置合せした後、上述のように、半導体チップ４６を第２の素子領域５２に接触させ、例えば、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、樹脂層２４（図２および図４参照）により仮接着する。これを全ての半導体チップ４６について行い、上述のように、全ての半導体チップ４６を第２の素子領域５２に仮接着する。
　次に、半導体チップ４６に対して、上述のように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、図４２に示すように、複数の半導体チップ４６を全て一括して、第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）を接合する。この接合のことを、本接合ともいう。本接合における温度条件は、上述のとおりである。本接合を、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
　なお、図４２に示す複数の半導体チップ４６と第２の半導体ウエハ５０の第２の素子領域５２が異方導電性部材１４と透明絶縁体１９を介して接合された状態のものも、半導体素子を含む構造体６２という。
　半導体素子を含む構造体６２は、複数の第１のアライメントマークが設けられた第１の素子領域を備える、複数の半導体チップ４６と、それぞれ複数の第２のアライメントマークが設けられた、複数の第２の素子領域５２を備える第２の半導体ウエハ５０と、複数の異方導電性部材１４と、複数の異方導電性部材１４の間に設けられた透明絶縁体１９を有する。半導体チップ４６の第１の素子領域と、第２の半導体ウエハ５０の第２の素子領域５２とは異方導電性部材１４と透明絶縁体１９とを介して接合されており、かつ透明絶縁体１９が素子領域上の少なくとも２つのアライメントマークに相当する領域上に配置されている。すなわち、透明絶縁体１９が、第１の素子領域４２上の少なくとも２つの第１のアライメントマーク４４に相当する第１の領域および第２の素子領域５２上の少なくとも２つの第２のアライメントマーク５４に相当する第２の領域のうち、少なくとも一方の領域において光が透過できるように配置されている。
　次に、図４３に示すように、半導体チップ４６が接合された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４と透明絶縁体１９を介して接合された電子素子６４を得ることができる。半導体チップ５６に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。
　なお、個片化については、上述の図３２を用いて説明したとおりであるため、詳細な説明は省略する。
　また、半導体チップ４６を第２の素子領域５２に接合する工程では、複数の半導体チップ４６を仮接着した後、全て一括して接合することに限定されず、例えば、複数の半導体チップ４６の仮接着を省略してもよい。さらには、複数の半導体チップ４６を、第２の半導体ウエハ５０の第２の素子領域５２に１つずつ接合してもよい。
　上述のように、透明絶縁体１９を設けることで、第１のアライメントマーク４４と、第２のアライメントマーク５４を用いて、半導体チップ４６と第２の素子領域５２の位置合せを行うことができ、チップオンウエハに好適である。しかも、半導体チップ４６を第２の素子領域５２の上に配置した際に、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２との位置精度を高くできる。さらには、第１のアライメントマーク４４の位置情報と第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２の接合を速くでき、タクトタイムが短縮され、電子素子の生産性を高くすることができる。
　なお、位置合せの際、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を得ることができればよく、透明絶縁体１９は第１のアライメントマーク４４を識別できるように設けられていればよい。
　電子素子の製造方法の第４の例について説明する。
　図４４～図４６は本発明の実施形態の電子素子の製造方法の第４の例を工程順に示す模式図である。
　図４４～図４６に示す電子素子の製造方法の第４の例において、図３４～図４３と同一構成物には同一符号を付して、その詳細な説明は省略する。
　電子素子の製造方法の第４の例は、図９に示す異方導電材１０ａを用いた３層構造の電子素子の製造に関するものである。第４の例では、多層構造の例として、３層構造を説明しており、３層構造に限定されない。
　上述の図４２に示すように、複数の半導体チップ４６を第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）を接合した状態のものを用いる。この場合、半導体チップ４６は、上述の半導体チップ３７と同じ構成であり、構成は上述の説明のとおりである。
　図４４に示す構成は、半導体チップ４６の裏面４６ｂに複数のアライメントマーク（図示せず）と電極（図示せず）が設けられている点以外、図４２に示す構成と同じである。図４４に示す構成は、図４２と同様にして作製される。
　第４の例では、図４４に示すように第２の半導体ウエハ５０に接合された各半導体チップ４６に対して、さらに半導体チップ４７を接合する。この場合、上述の説明のように、図２８に示すようにして、半導体チップ４６のアライメントマークの位置情報と半導体チップ４７のアライメントマークの位置情報を用いた位置合せを行い、半導体チップ４６と半導体チップ４７を接合し、半導体チップ４６の裏面４６ｂの電極と、半導体チップ４７の異方導電性部材１４を電気的に接続する。そして、図４５に示すように、全ての半導体チップ４６に、半導体チップ４７を接合する。
　半導体チップ４７の接合方法は、特に限定されず、複数の半導体チップ４７を仮接着した後、全て一括して接合してもよく、複数の半導体チップ４６を、第２の半導体ウエハ５０の第２の素子領域５２に１つずつ接合してもよい。
　なお、半導体チップ４７は、図２７に示す半導体チップ４６と同様に、第１の半導体ウエハ４０を第１の素子領域４２毎に個片化して得ることができる。
　次に、図４６に示すように、２つの半導体チップ４６及び４７が接合されて積層された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、２つの半導体チップ４６及び４７と半導体チップ５６が異方導電性部材１４を介して接合された、３層構造の電子素子６５を得ることができる。
　半導体チップ４７の上に、別の半導体チップを、半導体チップ４７と同じ方法で接合して、４層以上の電子素子としてもよい。この場合、別の半導体チップは、半導体チップ４７および最上層の半導体チップと電気的に接続するために、上述の半導体チップ３７と同じ構成とし、裏面の電極と表面の電極（図示せず）と電気的に導通されている構成である。上述の半導体チップ４６と半導体チップ４７と別の半導体チップは、中間の半導体チップに相当する。
　なお、上述のように、半導体チップ４６と半導体チップ４７は同じ構成でもよく、機能等が異なる違う構成のものでもよい。また、半導体チップ４６と半導体チップ４７に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。
　第４の例でも、半導体チップ４６を第２の半導体ウエハ５０に接合する工程と、半導体チップ４６に半導体チップ４７を接合する工程との間に、中間の半導体チップに相当する半導体チップ４６を繰り返し接合して積層する工程を設けることで、４層以上の多層構造の電子素子を得ることができる。
　この場合、中間の半導体チップの他方の面のアライメントマークと、中間の半導体チップの一方の面のアライメントマークを用いて２つの中間の半導体チップの位置合せを行い、異方導電性部材を介して中間の半導体チップ同士を接合する接合工程により、上述の繰り返しの接合がなされる。接合工程を少なくとも１回行うことにより、４層以上の多層構造の電子素子を得ることができる。
　電子素子の製造方法の第５の例について説明する。
　図４７～図５２は本発明の実施形態の電子素子の製造方法の第５の例を工程順に示す模式図である。
　図４７～図５２に示す電子素子の製造方法の第５の例において、図２４～図３２および図３３と同一構成物には同一符号を付して、その詳細な説明は省略する。
　電子素子の製造方法の第５の例は、チップオンウエハに関するものである。
　電子素子の製造方法の第５の例は、上述の電子素子の製造方法の第１の例に比して、異方導電性部材１４が第２の半導体ウエハ５０に接合されており、異方導電性部材１４が接合された第２の半導体ウエハ５０と、半導体チップ４６とを接合する点が異なり、それ以外の工程は、上述の電子素子の製造方法の第１の例と同じである。
　電子素子の製造方法の第５の例では、まず、複数の第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０を用意する。第２の素子領域５２（図２８参照）には、各角に第２のアライメントマーク５４（図２８参照）が設けられており、合計４つの第２のアライメントマーク５４が設けられている。
　異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材１４が支持体１２の上に設けられた異方導電材１０を用意する。この場合、異方導電材１０では、異方導電性部材１４が、第２の素子領域５２に合わせて、例えば、図５または図６に示すパターンに形成されている。異方導電性部材１４と支持体１２の間に剥離層１６がある。
　そして、図４７に示すように、第２の半導体ウエハ５０の第２の素子領域５２に、異方導電性部材１４を向けて異方導電材１０を配置する。
　次に、図４８に示すように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材１０の異方導電性部材１４を、第２の素子領域５２の少なくとも２つの第２のアライメントマーク５４に相当する領域において光が透過できるように、第２の半導体ウエハ５０の第２の素子領域５２に接合する。
　次に、図４９に示すように、異方導電材１０の支持体１２を取り除き、異方導電性部材１４だけを第２の半導体ウエハ５０に接合させる。
　異方導電性部材１４は第２の素子領域５２に第２のアライメントマーク５４に相当する領域において光が透過できるように接合されて配置されている。この場合、第２のアライメントマーク５４について、撮影画像または反射像を得ることができ、第２の半導体ウエハ５０の外部から第２のアライメントマーク５４を識別することができる。なお、支持体１２を取り除く方法は、上述の電子素子の製造方法の第１の例と同じである。
　次に、複数の第１のアライメントマーク４４が設けられた第１の素子領域４２を備える、複数の半導体チップ４６を用意する。
　次に、図５０に示すように、半導体チップ４６を、異方導電性部材１４に向けて配置する。次に、半導体チップ４６の第１のアライメントマーク４４と、第２のアライメントマーク５４を用いて半導体チップ４６と第２の素子領域５２の位置合せを行う。この場合、半導体チップ４６と、第２の半導体ウエハ５０の第２の素子領域５２の異方導電性部材１４との間に、例えば、撮像装置６０（図２８参照）を配置させ、半導体チップ４６の第１のアライメントマーク４４と、第２のアライメントマーク５４を同時に撮像する。そして、第１のアライメントマーク４４の画像と、第２のアライメントマーク５４の画像を基に、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報とを求め位置合せを行う。
　次に、位置合せした後、図５１に示すように、半導体チップ４６を第２の素子領域５２の異方導電性部材１４に、例えば、接着剤等を用い、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、仮接着する。これを全ての半導体チップ４６について行い、図５２に示すように、全ての半導体チップ４６を第２の素子領域５２に仮接着する。
　これ以降の工程は、上述の電子素子の製造方法の第１の例と同じである。この場合、図３１に示すように、半導体チップ４６に対して、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持し、複数の半導体チップ４６を全て一括して第２の素子領域５２（図２８参照）を接合する。これにより、上述の半導体素子を含む構造体６２を得ることができる。
　次に、図３２に示すように、半導体チップ４６が接合された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングまたはレーザースクライビングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４を介して接合された電子素子６４を得ることができる。半導体チップ５６は、第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０を切断して得られるものであり、半導体チップ５６は第２の素子領域５２（図２８参照）を備える。
　電子素子の製造方法の第５の例でも、電子素子の製造方法の第１の例と同じく、半導体チップ４６と第２の素子領域５２との位置精度を高くすることができる。さらには、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２の接合を速くでき、タクトタイムが短縮され、電子素子６４の生産性を高くすることができる。
　なお、位置合せの際、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を得ることができればよく、異方導電性部材１４は第２のアライメントマーク５４を識別できるように設けられていればよい。このため、半導体チップ４６を第２の素子領域５２に接合した後では、第１の素子領域４２の第１のアライメントマーク４４に相当する領域において光が透過できないように異方導電性部材１４が配置されてもよい。
　上述の第１の素子領域４２および第２の素子領域５２は、上述の素子領域３０と同じ構成である。半導体チップ４６および半導体チップ５６は、上述の半導体チップ３６で例示したものとすることができる。半導体チップ４６および半導体チップ５６の組合せは、特に限定されず、電子素子６４の機能、および電子素子６４に要求される性能に応じて適宜決定される。
　第５の例においても、上述の第２の例のように、半導体チップ４６の上に半導体チップ４７を接合して積層した３層構造の電子素子としてもよく、さらには半導体チップ４６を繰り返し接合して積層することで、４層以上の多層構造の電子素子としてもよい。
　電子素子の製造方法の第６の例について説明する。
　図５３～図５８は本発明の実施形態の電子素子の製造方法の第６の例を工程順に示す模式図である。
　図５３～図５８に示す電子素子の製造方法の第６の例において、図２４～図３２および図３３ならびに図３７～図３９と同一構成物には同一符号を付して、その詳細な説明は省略する。
　電子素子の製造方法の第６の例では、図５３～図５５に示す工程は、上述の図３７～図３９に示す工程と同じであるため、その詳細な説明は省略し、図５６から説明する。
　図５６には、異方導電材１０ａの支持体１２が取り除かれ、異方導電性部材１４と透明絶縁体１９が接合された第１の半導体ウエハ４０を示す。
　第６の例では、第２のアライメントマーク５４（図２８参照）が複数設けられた第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０に対して、第２の素子領域５２（図２８参照）毎に切断し、半導体チップ５６を得る。半導体チップ５６は、第２のアライメントマーク５４が複数設けられた第２の素子領域５２（図２８参照）を有する。
　図５６に示すように、異方導電性部材１４を第１の半導体ウエハ４０に向けて半導体チップ５６を配置する。この場合、上述の説明のように、図２８に示すようにして、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報とを求め、半導体チップ５６と第１の素子領域４２の位置合せを行う。
　半導体チップ５６と第１の素子領域４２を位置合せした後、上述のように、半導体チップ５６を第１の素子領域４２に接触させ、例えば、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、樹脂層２４（図２および図４参照）により仮接着する。これを全ての半導体チップ５６について行い、上述のように、全ての半導体チップ５６を第１の素子領域４２に仮接着する。
　次に、半導体チップ５６に対して、上述のように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、図５７に示すように、複数の半導体チップ５６を全て一括して、第１の半導体ウエハ４０の第１の素子領域４２（図３３参照）を接合する。この接合のことを、本接合ともいう。本接合における温度条件は、上述のとおりである。本接合を、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。
　次に、図５８に示すように、半導体チップ５６が接合された第１の半導体ウエハ４０を、第１の素子領域４２（図３３参照）毎に、例えば、ダイシングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４と透明絶縁体１９を介して接合された電子素子６４を得ることができる。
　なお、個片化については、上述の図３２を用いて説明したとおりであるため、詳細な説明は省略する。
　また、半導体チップ５６を第１の素子領域４２に接合する工程では、複数の半導体チップ５６を仮接着した後、全て一括して接合することに限定されず、例えば、複数の半導体チップ５６の仮接着を省略してもよい。さらには、複数の半導体チップ５６を、第１の半導体ウエハ４０の第１の素子領域４２に１つずつ接合してもよい。
　電子素子の製造方法の第７の例について説明する。
　図５９～図６０は本発明の実施形態の電子素子の製造方法の第７の例を工程順に示す模式図である。
　図５９～図６０に示す電子素子の製造方法の第７の例において、図５３～図５８と同一構成物には同一符号を付して、その詳細な説明は省略する。
　電子素子の製造方法の第７の例は、図９に示す異方導電材１０ａをウエハオンウエハに適用した例である。
　電子素子の製造方法の第７の例は、第６の例と同じく、異方導電材１０ａの支持体１２が取り除かれ、異方導電性部材１４と透明絶縁体１９が接合された第１の半導体ウエハ４０（図５６参照）を用いる。
　第２のアライメントマーク５４が複数設けられた第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０（図２８参照）を用意する。
　図５９に示すように、第１の半導体ウエハ４０に対して、第２の半導体ウエハ５０の位置合せを行い、図５９に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０を接合する。この場合、第１の素子領域４２（図３３参照）と第２の素子領域５２（図２８参照）とは異方導電性部材１４と透明絶縁体１９を介して積層されている。
　第１の半導体ウエハ４０は、透明絶縁体１９が、第１のアライメントマーク４４の上に設けられており、異方導電性部材１４があっても、ウエハの状態でアライメントマーク３２を認識することができるため、ウエハの状態で位置合せが可能である。
　第１の半導体ウエハ４０と第２の半導体ウエハ５０の接合は、仮接着した後に本接合してもよく、仮接着を省略し、本接合だけでもよい。
　次に、図６０に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０が接合された状態で、第１の素子領域４２（図３３参照）と第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４と透明絶縁体１９を介して接合された電子素子６４を得ることができる。このように、ウエハオンウエハにも好適である。
　なお、個片化については、上述の図３２を用いて説明したとおりであるため、詳細な説明は省略する。
　また、図６０に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０が接合された状態で、第１の半導体ウエハ４０および第２の半導体ウエハ５０のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研摩（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。
　また、第１の半導体ウエハ４０及び第２の半導体ウエハ５０に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。
　電子素子の製造方法の第８の例について説明する。
　図６１～図６３は本発明の実施形態の電子素子の製造方法の第８の例を工程順に示す模式図である。図６４は、第３の半導体ウエハを示す模式図である。
　図６１～図６３に示す電子素子の製造方法の第８の例において、図５３～図６０と同一構成物には同一符号を付して、その詳細な説明は省略する。
　電子素子の製造方法の第８の例は、図９に示す異方導電材１０ａを用いた３層構造の電子素子の製造に関するものである。第８の例では、多層構造の例として、３層構造を説明しており、３層構造に限定されない。
　また、第３の半導体ウエハ８０を用いるが、第３の半導体ウエハ８０は、図６４に示すように、複数の第３のアライメントマーク８４が設けられた第３の素子領域８２を有するものである。第３の半導体ウエハ８０は、第１の半導体ウエハ４０および第２の半導体ウエハ５０と同様の構成である。第３の半導体ウエハ８０には、異方導電性部材１４と透明絶縁体１９が設けられており、第３の素子領域８２の複数の第３のアライメントマーク８４のうち、第３のアライメントマーク８４の少なくとも２つの上に透明絶縁体１９が設けられている。
　第８の例では、第１の半導体ウエハ４０が最下層の半導体ウエハに相当し、第２の半導体ウエハ５０が中間の半導体ウエハに相当し、第３の半導体ウエハ８０が最上層の半導体ウエハに相当する。
　また、第１の半導体ウエハ４０、第２の半導体ウエハ５０および第３の半導体ウエハ８０に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。
　電子素子の製造方法の第８の例では、上述の図５９に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０が接合された状態のものを用いる。この場合、第２の半導体ウエハ５０は、上述の構成に加えて、さらに裏面５０ｂに複数のアライメントマーク（図示せず）と電極（図示せず）が設けられている。
　例えば、第２の半導体ウエハ５０には、第２の素子領域５２（図２８参照）において裏面５０ｂの電極（図示せず）と表面５０ａの電極（図示せず）をつなぐ、導電材が充填されたスルーホール（図示せず）が設けられている。裏面５０ｂの電極と表面５０ａの電極とは、導電材が充填されたスルーホールで電気的に導通されている。第２の半導体ウエハ５０の表面５０ａが一方の面であり、裏面５０ｂが他方の面である。
　なお、第１の半導体ウエハ４０に第２の半導体ウエハ５０を接合する工程が第１の工程に相当する。
　図６１に示すように、第２の半導体ウエハ５０に対して、さらに第３の半導体ウエハ８０を接合する。この場合、上述の説明のように、図２８に示すようにして、第２の半導体ウエハ５０のアライメントマーク５４の位置情報と第３の半導体ウエハ８０の第３のアライメントマーク８４（図６４参照）の位置情報を用いた位置合せを行う。
　そして、図６２に示すように、第２の半導体ウエハ５０と第３の半導体ウエハ８０を接合し、第２の半導体ウエハ５０の裏面５０ｂの電極と、第３の半導体ウエハ８０の異方導電性部材１４を電気的に接続する。この場合、第１の半導体ウエハ４０と第２の半導体ウエハ５０と第３の半導体ウエハ８０が異方導電性部材１４と透明絶縁体１９を介して積層される。これにより、第１の素子領域４２（図３３参照）と第２の素子領域５２（図２８参照）と第３の素子領域８２（図６４参照）が異方導電性部材１４と透明絶縁体１９を介して積層される。第２の半導体ウエハ５０に第３の半導体ウエハ８０を接合する工程が第２の工程に相当する。
　第２の半導体ウエハ５０と第３の半導体ウエハ８０の接合方法は、特に限定されず、上述の第１の半導体ウエハ４０と第２の半導体ウエハ５０の接合方法を用いることができる。
　次に、第１の半導体ウエハ４０と第２の半導体ウエハ５０と第３の半導体ウエハ８０が積層された状態で、第１の素子領域４２（図３３参照）と第２の素子領域５２（図２８参照）と第３の素子領域８２（図６４参照）毎に、例えば、ダイシングにより、個片化する。これにより、図６３に示すように、半導体チップ４６と半導体チップ５６と半導体チップ８６が、それぞれ異方導電性部材１４と透明絶縁体１９を介して接合された電子素子６４を得ることができる。
　なお、個片化については、上述の図３２を用いて説明したとおりであるため、詳細な説明は省略する。半導体チップ８６は、第３の半導体ウエハ８０（図６４参照）を第３の素子領域８２（図６４参照）毎に切断して得られたものである。
　また、図６２に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０と第３の半導体ウエハ８０が接合された状態で、第１の半導体ウエハ４０および第３の半導体ウエハ８０のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研摩（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。
　第８の例でも、第１の半導体ウエハ４０に第２の半導体ウエハ５０を接合する工程と、第２の半導体ウエハ５０に第３の半導体ウエハ８０を接合する工程との間に、中間の半導体ウエハに相当する第２の半導体ウエハ５０を繰り返し接合して積層する工程を設けることで、４層以上の多層構造の電子素子を得ることができる。
　この場合、中間の半導体ウエハの他方の面のアライメントマークと、中間の半導体ウエハの一方の面のアライメントマークを用いて２つの中間の半導体ウエハの位置合せを行い、異方導電性部材を介して中間の半導体チップ同士を接合する接合工程により、上述の繰り返しの接合がなされる。接合工程を少なくとも１回行うことにより、４層以上の多層構造の電子素子を得ることができる。
　さらに、電子素子の製造方法について、光学センサを例にして説明する。
［光学センサの製造方法］
　図６５～図６８は、光学センサの製造方法を工程順に示す模式図である。
　図６５～図６８において、図１および図２に示す異方導電材１０と同一構成物には同一符号を付して、その詳細な説明は省略する。
　図６５に示すように、半導体ウエハ７０に、光を検出するセンサ部７２が形成されている。
　半導体ウエハ７０は、複数の回路（図示せず）が素子領域（図示せず）毎に形成されている。センサ部７２は、半導体ウエハ７０の素子領域毎に、光センサ（図示せず）が形成されており、複数の光センサを有する。
　この状態で、半導体ウエハ７０に異方導電性部材１４を向けて、半導体ウエハ７０と異方導電材１０を接合する。この場合、半導体ウエハ７０の異方導電性部材１４との接合面には、半導体ウエハ７０の素子領域に対応するアライメントマーク（図示せず）が形成されている。異方導電性部材１４は、アライメントマークに相当する領域において光が透過できるように配置されている。
　なお、異方導電材１０は、光学センサの形成時に支持基板として機能するものである。
　センサ部７２の光センサは、光を検出することができれば、構成は特に限定されず、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。
　図６６に示すようにセンサ部７２にレンズ７４を形成する。レンズ７４は、例えば、マイクロレンズと呼ばれるものである。レンズ７４は、光センサ毎に形成されており、公知の方法により形成される。
　次に、図６７に示すように、異方導電材１０の支持体１２を取り除き、異方導電性部材１４だけを半導体ウエハ７０に残す。支持体１２を取り除く方法は、上述の図２６に示す方法と同じである。
　次に、半導体ウエハ７０の素子領域毎に、ダイシング等により個片化する。これにより、図６８に示す異方導電性部材１４が接合された光学センサ７６が得られる。
　次に、光学センサ７６と、例えば、ロジック回路が形成された半導体チップ７７とを異方導電性部材１４を介して接合し、電子素子７８を得る。この場合も、異方導電性部材１４を、上述のように半導体ウエハ７０のアライメントマーク（図示せず）が外部から認識できるように配置しているため、光学センサ７６と半導体チップ７７の位置合せを高い精度で実現でき、光学センサ７６と半導体チップ７７を高い位置精度で接合することができる。
　異方導電性部材１４は、上述のようにＴＳＶ（Through Silicon Via）の機能を果たすものである。このため、従来のように、支持基板にＴＳＶ（Through Silicon Via）を形成する必要がない。これにより、製造工程を簡素化でき、タクトタイムが短縮され、光学センサ７６の生産性を向上させることができる。
　以下、図１および図９に示す異方導電材についてより具体的に説明する。
〔絶縁性基材〕
　絶縁性基材は、無機材料からなり、従来公知の異方導電性フィルム等を構成する絶縁性基材と同程度の電気抵抗率（１０14Ω・ｃｍ程度）を有するものであれば特に限定されない。
　なお、「無機材料からなり」とは、後述する樹脂層を構成する高分子材料と区別するための規定であり、無機材料のみから構成された絶縁性基材に限定する規定ではなく、無機材料を主成分（５０質量％以上）とする規定である。
　絶縁性基材としては、例えば、金属酸化物基材、金属窒化物基材、ガラス基材、シリコンカーバイド、シリコンナイトライド等のセラミックス基材、ダイヤモンドライクカーボン等のカーボン基材、ポリイミド基材、これらの複合材料等が挙げられる。絶縁性基材としては、これ以外に、例えば、貫通孔を有する有機素材上に、セラミックス材料またはカーボン材料を５０質量％以上含む無機材料で成膜したものであってもよい。
　絶縁性基材としては、所望の平均開口径を有するマイクロポアが貫通孔として形成され、後述する導通路を形成しやすいという理由から、金属酸化物基材であることが好ましく、バルブ金属の陽極酸化膜であることがより好ましい。
　ここで、バルブ金属としては、具体的には、例えば、アルミニウム、タンタル、ニオブ、チタン、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモン等が挙げられる。これらのうち、寸法安定性がよく、比較的安価であることからアルミニウムの陽極酸化膜（基材）であることが好ましい。
　絶縁性基材における各導通路の間隔は、５ｎｍ～８００ｎｍであることが好ましく、１０ｎｍ～２００ｎｍであることがより好ましく、２０ｎｍ～６０ｎｍであることがさらに好ましい。絶縁性基材における各導通路の間隔がこの範囲であると、絶縁性基材が絶縁性の隔壁として十分に機能する。
　ここで、各導通路の間隔とは、隣接する導通路間の幅ｗをいい、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、隣接する導通路間の幅を１０点で測定した平均値をいう。
　〔導通路〕
　複数の導通路は、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる。
　導通路は、絶縁性基材の表面から突出した突出部分を有しており、かつ、各導通路の突出部分の端部が後述する樹脂層に埋設されている。
　＜導電材＞
　導通路を構成する導電材は、好ましくは電気抵抗率が１０3Ω・ｃｍ以下の材料であれば特に限定されず、その具体例としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）、インジウムがドープされたスズ酸化物（ＩＴＯ）等が好適に例示される。
　中でも、電気伝導性の観点から、銅、金、アルミニウム、およびニッケルが好ましく、銅および金がより好ましい。
　＜突出部分＞
　導通路の突出部分は、導通路が絶縁性基材の表面から突出した部分であり、また、突出部分の端部は、樹脂層に埋設している。
　異方導電性部材と電極とを圧着等の手法により電気的接続、または物理的に接合する際に、突出部分が潰れた場合の面方向の絶縁性を十分に確保できる理由から、導通路の突出部分のアスペクト比（突出部分の高さ／突出部分の直径）が０．５以上５０未満であることが好ましく、０．８～２０であることがより好ましく、１～１０であることがさらに好ましい。
　また、接続対象の半導体チップまたは半導体ウエハの表面形状に追従する観点から、導通路の突出部分の高さは、上述のように２０ｎｍ以上であることが好ましく、より好ましくは１００ｎｍ～５００ｎｍである。
　導通路の突出部分の高さは、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２万倍の倍率で観察し、導通路の突出部分の高さを１０点で測定した平均値をいう。
　導通路の突出部分の直径は、異方導電性部材の断面を電解放出形走査型電子顕微鏡により観察し、導通路の突出部分の直径を１０点で測定した平均値をいう。
　＜他の形状＞
　導通路は柱状であり、その直径ｄは、突出部分の直径と同様、５ｎｍ超１０μｍ以下であることが好ましく、２０ｎｍ～１０００ｎｍであることがより好ましい。
　また、導通路は絶縁性基材によって互いに電気的に絶縁された状態で存在するものであるが、その密度は、２万個／ｍｍ2以上であることが好ましく、２００万個／ｍｍ2以上であることがより好ましく、１０００万個／ｍｍ2以上であることがさらに好ましく、５０００万個／ｍｍ2以上であることが特に好ましく、１億個／ｍｍ2以上であることが最も好ましい。
　さらに、隣接する各導通路の中心間距離ｐは、２０ｎｍ～５００ｎｍであることが好ましく、４０ｎｍ～２００ｎｍであることがより好ましく、５０ｎｍ～１４０ｎｍであることがさらに好ましい。
　〔樹脂層〕
　樹脂層は、絶縁性基材の表面に設けられ、上述の導通路を埋設するものである。すなわち、樹脂層は、絶縁性基材の表面、および絶縁性基材から突出した導通路の端部を被覆するものである。
　樹脂層は、接続対象に対して仮接着性を付与するものである。樹脂層は、例えば、５０℃～２００℃の温度範囲で流動性を示し、２００℃以上で硬化するものであることが好ましい。
　以下、樹脂剤の組成について説明する。樹脂層は、酸化防止材料および高分子材料を含有するものである。
　＜酸化防止材料＞
　樹脂層に含まれる酸化防止材料としては、具体的には、例えば、１，２，３，４－テトラゾール、５－アミノ－１，２，３，４－テトラゾール、５－メチル－１，２，３，４－テトラゾール、１Ｈ－テトラゾール－５－酢酸、１Ｈ－テトラゾール－５－コハク酸、１，２，３－トリアゾール、４－アミノ－１，２，３－トリアゾール、４，５－ジアミノ－１，２，３－トリアゾール、４－カルボキシ－１Ｈ－１，２，３－トリアゾール、４，５－ジカルボキシ－１Ｈ－１，２，３－トリアゾール、１Ｈ－１，２，３－トリアゾール－４－酢酸、４－カルボキシ－５－カルボキシメチル－１Ｈ－１，２，３－トリアゾール、１，２，４－トリアゾール、３－アミノ－１，２，４－トリアゾール、３，５－ジアミノ－１，２，４－トリアゾール、３－カルボキシ－１，２，４－トリアゾール、３，５－ジカルボキシ－１，２，４－トリアゾール、１，２，４－トリアゾール－３－酢酸、１Ｈ－ベンゾトリアゾール、１Ｈ－ベンゾトリアゾール－５－カルボン酸、ベンゾフロキサン、２，１，３－ベンゾチアゾール、ｏ－フェニレンジアミン、ｍ－フェニレンジアミン、カテコール、ｏ－アミノフェノール、２－メルカプトベンゾチアゾール、２－メルカプトベンゾイミダゾール、２－メルカプトベンゾオキサゾール、メラミン、およびこれらの誘導体が挙げられる。
　これらのうち、ベンゾトリアゾールおよびその誘導体が好ましい。
　ベンゾトリアゾール誘導体としては、ベンゾトリアゾールのベンゼン環に、ヒドロキシル基、アルコキシ基（例えば、メトキシ基、エトキシ基等）、アミノ基、ニトロ基、アルキル基（例えば、メチル基、エチル基、ブチル基等）、ハロゲン原子（例えば、フッ素原子、塩素原子、臭素原子、ヨウ素原子等）等を有する置換ベンゾトリアゾールが挙げられる。また、ナフタレントリアゾール、ナフタレンビストリアゾール、と同様に置換された置換ナフタレントリアゾール、置換ナフタレンビストリアゾール等も挙げることができる。
　また、樹脂層に含まれる酸化防止材料の他の例としては、一般的な酸化防止剤である、高級脂肪酸、高級脂肪酸銅、フェノール化合物、アルカノールアミン、ハイドロキノン類、銅キレート剤、有機アミン、有機アンモニウム塩等が挙げられる。
　樹脂層に含まれる酸化防止材料の含有量は特に限定されず、防食効果の観点から、樹脂層の全質量に対して０．０００１質量％以上が好ましく、０．００１質量％以上がより好ましい。また、本接合プロセスにおいて適切な電気抵抗を得る理由から、５．０質量％以下が好ましく、２．５質量％以下がより好ましい。
　＜高分子材料＞
　樹脂層に含まれる高分子材料としては特に限定されず、半導体チップまたは半導体ウエハと異方導電性部材との隙間を効率よく埋めることができ、半導体チップまたは半導体ウエハとの密着性がより高くなる理由から、熱硬化性樹脂であることが好ましい。
　熱硬化性樹脂としては、具体的には、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリウレタン樹脂、ビスマレイミド樹脂、メラミン樹脂、イソシアネート系樹脂等が挙げられる。
　なかでも、絶縁信頼性がより向上し、耐薬品性に優れる理由から、ポリイミド樹脂および／またはエポキシ樹脂を用いるのが好ましい。
　＜マイグレーション防止材料＞
　樹脂層は、樹脂層に含有し得る金属イオン、ハロゲンイオン、ならびに半導体チップおよび半導体ウエハに由来する金属イオンをトラップすることによって絶縁信頼性がより向上する理由から、マイグレーション防止材料を含有しているのが好ましい。
　マイグレーション防止材料としては、例えば、イオン交換体、具体的には、陽イオン交換体と陰イオン交換体との混合物、または、陽イオン交換体のみを使用することができる。
　ここで、陽イオン交換体および陰イオン交換体は、それぞれ、例えば、後述する無機イオン交換体および有機イオン交換体の中から適宜選択することができる。
　（無機イオン交換体）
　無機イオン交換体としては、例えば、含水酸化ジルコニウムに代表される金属の含水酸化物が挙げられる。
　金属の種類としては、例えば、ジルコニウムのほか、鉄、アルミニウム、錫、チタン、アンチモン、マグネシウム、ベリリウム、インジウム、クロム、ビスマス等が知られている。
　これらの中でジルコニウム系のものは、陽イオンのＣｕ2+、Ａｌ3+について交換能を有している。また、鉄系のものについても、Ａｇ+、Ｃｕ2+について交換能を有している。
同様に、錫系、チタン系、アンチモン系のものは、陽イオン交換体である。
　一方、ビスマス系のものは、陰イオンのＣｌ-について交換能を有している。
　また、ジルコニウム系のものは条件によっては陰イオンの交換能を示す。アルミニウム系、錫系のものも同様である。
　これら以外の無機イオン交換体としては、リン酸ジルコニウムに代表される多価金属の酸性塩、モリブドリン酸アンモニウムに代表されるヘテロポリ酸塩、不溶性フェロシアン化物等の合成物が知られている。
　これらの無機イオン交換体の一部は既に市販されており、例えば、東亜合成株式会社の商品名イグゼ「ＩＸＥ」における各種のグレードが知られている。
　なお、合成品のほか、天然物のゼオライト、またはモンモリロン石のような無機イオン交換体の粉末も使用可能である。
　（有機イオン交換体）
　有機イオン交換体には、陽イオン交換体としてスルホン酸基を有する架橋ポリスチレンが挙げられ、そのほかカルボン酸基、ホスホン酸基またはホスフィン酸基を有するものも挙げられる。
　また、陰イオン交換体として四級アンモニウム基、四級ホスホニウム基または三級スルホニウム基を有する架橋ポリスチレンが挙げられる。
　これらの無機イオン交換体および有機イオン交換体は、捕捉したい陽イオン、陰イオンの種類、そのイオンについての交換容量を考慮して適宜選択すればよい。勿論、無機イオン交換体と有機イオン交換体とを混合して使用してもよい。
　電子素子の製造工程では加熱するプロセスを含むため、無機イオン交換体が好ましい。
　また、イオン交換体と上述した高分子材料との混合比は、例えば、機械的強度の観点から、イオン交換体を１０質量％以下とすることが好ましく、イオン交換体を５質量％以下とすることがより好ましく、さらにイオン交換体を２．５質量％以下とすることがさらに好ましい。また、半導体チップまたは半導体ウエハと異方導電性部材とを接合した際のマイグレーションを抑制する観点から、イオン交換体を０．０１質量％以上とすることが好ましい。
　＜無機充填剤＞
　樹脂層は、無機充填剤を含有しているのが好ましい。
　無機充填剤としては特に制限はなく、公知のものの中から適宜選択することができ、例えば、カオリン、硫酸バリウム、チタン酸バリウム、酸化ケイ素粉、微粉状酸化ケイ素、気相法シリカ、無定形シリカ、結晶性シリカ、溶融シリカ、球状シリカ、タルク、クレー、炭酸マグネシウム、炭酸カルシウム、酸化アルミニウム、水酸化アルミニウム、マイカ、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、炭化ケイ素、窒化ケイ素等が挙げられる。
　導通路間に無機充填剤が入ることを防ぎ、導通信頼性がより向上する理由から、無機充填剤の平均粒子径が、各導通路の間隔よりも大きいことが好ましい。
　無機充填剤の平均粒子径は、３０ｎｍ～１０μｍであることが好ましく、８０ｎｍ～１μｍであることがより好ましい。
　ここで、平均粒子径は、レーザー回折散乱式粒子径測定装置(日機装（株）製マイクロトラックＭＴ３３００)で測定される、一次粒子径を平均粒子径とする。
　＜硬化剤＞
　樹脂層は、硬化剤を含有していてもよい。
　硬化剤を含有する場合、接続対象の半導体チップまたは半導体ウエハの表面形状との接合不良を抑制する観点から、常温で固体の硬化剤を用いず、常温で液体の硬化剤を含有しているのがより好ましい。
　ここで、「常温で固体」とは、２５℃で固体であることをいい、例えば、融点が２５℃より高い温度である物質をいう。
　硬化剤としては、具体的には、例えば、ジアミノジフェニルメタン、ジアミノジフェニルスルホンのような芳香族アミン、脂肪族アミン、４－メチルイミダゾール等のイミダゾール誘導体、ジシアンジアミド、テトラメチルグアニジン、チオ尿素付加アミン、メチルヘキサヒドロフタル酸無水物等のカルボン酸無水物、カルボン酸ヒドラジド、カルボン酸アミド、ポリフェノール化合物、ノボラック樹脂、ポリメルカプタン等が挙げられ、これらの硬化剤から、２５℃で液体のものを適宜選択して用いることができる。なお、硬化剤は１種単独で用いてもよく、２種以上を併用してもよい。
　樹脂層には、その特性を損なわない範囲内で、広く一般に半導体パッケージの樹脂絶縁膜に添加されている分散剤、緩衝剤、粘度調整剤等の種々の添加剤を含有させてもよい。
　＜形状＞
　異方導電性部材の導通路を保護する理由から、樹脂層の厚みは、導通路の突出部分の高さより大きく、１μｍ～５μｍであることが好ましい。
　[透明絶縁体]
　透明絶縁体は、上述の〔樹脂層〕に挙げている材料から構成されるもののうち、可視光透過率が８０％以上であるもので構成される。このため、各材料に関し、詳細な説明は省略する。
　透明絶縁体において、主成分（高分子材料）が上述の〔樹脂層〕と同じである場合、透明絶縁体と樹脂層との間の密着性が良好となるため好ましい。
　透明絶縁体は、電極等がない部分に形成するため、上述の〔樹脂層〕の＜酸化防止材料＞および上述の〔樹脂層〕の＜マイグレーション防止材料＞を含まないことが好ましい。
　透明絶縁体はＣＴＥ（線膨張係数）がシリコン等の支持体に近い方が、異方導電材の反りが減るため、上述の〔樹脂層〕の＜無機充填剤＞を含むことが好ましい。
　透明絶縁体において、高分子材料と硬化剤が、上述の〔樹脂層〕と同じである場合、温度および時間等の硬化条件が同じになるため好ましい。
　なお、「可視光透過率が８０％以上」とは、光透過率が波長４００～８００ｎｍの可視光波長域において、８０％以上のことをいう。光透過率は、ＪＩＳ　Ｋ　７３７５：２００８に規定される「プラスチック--全光線透過率および全光線反射率の求め方」を用いて測定されるものである。
［異方導電性部材の製造方法］
　異方導電性部材の製造方法は特に限定されず、例えば、絶縁性基材に設けられた貫通孔に導電性材料を存在させて導通路を形成する導通路形成工程と、導通路形成工程の後に絶縁性基材の表面のみを一部除去し、導通路を突出させるトリミング工程と、トリミング工程の後に絶縁性基材の表面および導通路の突出部分に樹脂層を形成する樹脂層形成工程とを有する製造方法等が挙げられる。
〔絶縁性基材の作製〕
　絶縁性基材は、例えば、貫通孔を有するガラス基板（Through Glass Via：ＴＧＶ）をそのまま用いることができるが、導通路の開口径、および突出部分のアスペクト比を上述の範囲とする観点から、バルブ金属に対して陽極酸化処理を施して形成した基板が好ましい。
　陽極酸化処理としては、例えば、絶縁性基材がアルミニウムの陽極酸化皮膜である場合は、アルミニウム基板を陽極酸化する陽極酸化処理、および陽極酸化処理の後に、陽極酸化により生じたマイクロポアによる孔を貫通化する貫通化処理をこの順に施すことにより作製することができる。
　絶縁性基材の作製に用いられるアルミニウム基板ならびにアルミニウム基板に施す各処理工程については、特開２００８－２７０１５８号公報の＜００４１＞～＜０１２１＞段落に記載したものと同様のものを採用することができる。
〔導通路形成工程〕
　導通路形成工程は、絶縁性基材に設けられた貫通孔に導電性材料を存在させる工程である。
　ここで、貫通孔に金属を存在させる方法としては、例えば、特開２００８－２７０１５８号公報の＜０１２３＞～＜０１２６＞段落および［図４］に記載された各方法（電解メッキ法または無電解メッキ法）と同様の方法が挙げられる。
　また、電解メッキ法または無電解メッキ法においては、金、ニッケル、銅等による電極層を予め設けることが好ましい。この電極層の形成方法としては、例えば、スパッタ等の気相処理、無電解めっき等の液層処理、およびこれらを組合せた処理等が挙げられる。
　金属充填工程により、導通路の突出部分が形成される前の異方導電性部材が得られる。
　一方、導通路形成工程は、特開２００８－２７０１５８号公報に記載された方法に代えて、例えば、アルミニウム基板の片側の表面（以下、「片面」ともいう。）に陽極酸化処理を施し、アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する陽極酸化処理工程と、陽極酸化処理工程の後に陽極酸化膜のバリア層を除去するバリア層除去工程と、バリア層除去工程の後に電解めっき処理を施してマイクロポアの内部に金属を充填する金属充填工程と、金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る基板除去工程とを有する工程を有する方法であってもよい。
＜陽極酸化処理工程＞
　陽極酸化工程は、アルミニウム基板の片面に陽極酸化処理を施すことにより、アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する工程である。
　陽極酸化処理は、従来公知の方法を用いることができ、マイクロポア配列の規則性を高くし、異方導電性を担保する観点から、自己規則化法または定電圧処理を用いるのが好ましい。
　ここで、陽極酸化処理の自己規則化法または定電圧処理については、特開２００８－２７０１５８号公報の＜００５６＞～＜０１０８＞段落および［図３］に記載された各処理と同様の処理を施すことができる。
＜バリア層除去工程＞
　バリア層除去工程は、陽極酸化処理工程の後に、陽極酸化膜のバリア層を除去する工程である。バリア層を除去することにより、マイクロポアを介してアルミニウム基板の一部が露出することになる。
　バリア層を除去する方法は特に限定されず、例えば、陽極酸化処理工程の陽極酸化処理における電位よりも低い電位でバリア層を電気化学的に溶解する方法（以下、「電解除去処理」ともいう。）；エッチングによりバリア層を除去する方法（以下、「エッチング除去処理」ともいう。）；これらを組み合わせた方法（特に、電解除去処理を施した後に、残存するバリア層をエッチング除去処理で除去する方法）；等が挙げられる。
　〈電解除去処理〉
　電解除去処理は、陽極酸化処理工程の陽極酸化処理における電位（電解電位）よりも低い電位で施す電解処理であれば特に限定されない。
　電解溶解処理は、例えば、陽極酸化処理工程の終了時に電解電位を降下させることにより、陽極酸化処理と連続して施すことができる。
　電解除去処理は、電解電位以外の条件については、上述した従来公知の陽極酸化処理と同様の電解液および処理条件を採用することができる。
　特に、上述したように電解除去処理と陽極酸化処理とを連続して施す場合は、同様の電解液を用いて処理するのが好ましい。
　（電解電位）
　電解除去処理における電解電位は、陽極酸化処理における電解電位よりも低い電位に、連続的または段階的（ステップ状）に降下させるのが好ましい。
　ここで、電解電位を段階的に降下させる際の下げ幅（ステップ幅）は、バリア層の耐電圧の観点から、１０Ｖ以下であることが好ましく、５Ｖ以下であることがより好ましく、２Ｖ以下であることがさらに好ましい。
　また、電解電位を連続的または段階的に降下させる際の電圧降下速度は、生産性等の観点から、いずれも１Ｖ／秒以下が好ましく、０．５Ｖ／秒以下がより好ましく、０．２Ｖ／秒以下がさらに好ましい。
〈エッチング除去処理〉
　エッチング除去処理は特に限定されず、酸水溶液またはアルカリ水溶液を用いて溶解する化学的エッチング処理であってもよく、ドライエッチング処理であってもよい。
（化学エッチング処理）
　化学エッチング処理によるバリア層の除去は、例えば、陽極酸化処理工程後の構造物を酸水溶液またはアルカリ水溶液に浸漬させ、マイクロポアの内部に酸水溶液またはアルカリ水溶液を充填させた後に、陽極酸化膜のマイクロポアの開口部側の表面にｐＨ緩衝液を接触させる方法等により、バリア層のみを選択的に溶解させることができる。
　ここで、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。また、酸水溶液の濃度は１質量％～１０質量％であることが好ましい。酸水溶液の温度は、１５℃～８０℃が好ましく、２０℃～６０℃がより好ましく、３０℃～５０℃がさらに好ましい。
　一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。また、アルカリ水溶液の濃度は０．１質量％～５質量％であることが好ましい。アルカリ水溶液の温度は、１０℃～６０℃が好ましく、１５℃～４５℃がより好ましく、２０℃～３５℃であることがさらに好ましい。なお、アルカリ水溶液には、亜鉛および他の金属を含有していてもよい。
　具体的には、例えば、５０ｇ／Ｌ、４０℃のリン酸水溶液、０．５ｇ／Ｌ、３０℃の水酸化ナトリウム水溶液、０．５ｇ／Ｌ、３０℃の水酸化カリウム水溶液等が好適に用いられる。
　なお、ｐＨ緩衝液としては、上述した酸水溶液またはアルカリ水溶液に対応した緩衝液を適宜使用することができる。
　また、酸水溶液またはアルカリ水溶液への浸せき時間は、８分～１２０分であることが好ましく、１０分～９０分であることがより好ましく、１５分～６０分であることがさらに好ましい。
（ドライエッチング処理）
　ドライエッチング処理は、例えば、Ｃｌ2／Ａｒ混合ガス等のガス種を用いることが好ましい。
＜金属充填工程＞
　金属充填工程は、バリア層除去工程の後に、電解めっき処理を施して陽極酸化膜におけるマイクロポアの内部に金属を充填する工程であり、例えば、特開２００８－２７０１５８号公報の＜０１２３＞～＜０１２６＞段落および［図４］に記載された各方法と同様の方法（電解メッキ法または無電解メッキ法）が挙げられる。
　なお、電解メッキ法または無電解メッキ法においては、上述したバリア層除去工程の後にマイクロポアを介して露出するアルミニウム基板を電極として利用することができる。
＜基板除去工程＞
　基板除去工程は、金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る工程である。
　アルミニウム基板を除去する方法としては、例えば、処理液を用いて、金属充填工程においてマイクロポアの内部に充填した金属および絶縁性基材としての陽極酸化膜を溶解せずに、アルミニウム基板のみを溶解させる方法等が挙げられる。
　処理液としては、例えば、塩化水銀、臭素／メタノール混合物、臭素／エタノール混合物、王水、塩酸／塩化銅混合物等の水溶液等が挙げられ、中でも、塩酸／塩化銅混合物であることが好ましい。
　また、処理液の濃度としては、０．０１ｍｏｌ／Ｌ～１０ｍｏｌ／Ｌが好ましく、０．０５ｍｏｌ／Ｌ～５ｍｏｌ／Ｌがより好ましい。
　また、処理温度としては、－１０℃～８０℃が好ましく、０℃～６０℃がより好ましい。
〔トリミング工程〕
　トリミング工程は、導通路形成工程後の異方導電性部材表面の絶縁性基材のみを一部除去し、導通路を突出させる工程である。
　ここで、トリミング処理は、導通路を構成する金属を溶解しない条件であれば特に限定されず、例えば、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。中でも、クロム酸を含有しない水溶液が安全性に優れる点で好ましい。酸水溶液の濃度は１質量％～１０質量％であることが好ましい。酸水溶液の温度は、２５℃～６０℃であることが好ましい。
　一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。アルカリ水溶液の濃度は０．１質量％～５質量％であることが好ましい。アルカリ水溶液の温度は、２０℃～５０℃であることが好ましい。
　具体的には、例えば、５０ｇ／Ｌ、４０℃のリン酸水溶液、０．５ｇ／Ｌ、３０℃の水酸化ナトリウム水溶液または０．５ｇ／Ｌ、３０℃の水酸化カリウム水溶液が好適に用いられる。
　酸水溶液またはアルカリ水溶液への浸漬時間は、８分～１２０分であることが好ましく、１０分～９０分であることがより好ましく、１５分～６０分であることがさらに好ましい。ここで、「浸漬時間」は、短時間の浸漬処理（トリミング処理）を繰り返した場合には、各浸漬時間の合計をいう。なお、各浸漬処理の間には、洗浄処理を施してもよい。
　トリミング工程において導通路の突出部分の高さを厳密に制御する場合は、導通路形成工程後に絶縁性基材と導通路の端部とを同一平面状になるように加工した後、絶縁性基材を選択的に除去（トリミング）することが好ましい。
　ここで、同一平面状に加工する方法としては、例えば、物理的研磨（例えば、遊離砥粒研磨、バックグラインド、サーフェスプレーナー等）、電気化学的研磨、これらを組み合わせた研磨等が挙げられる。
　また、上述した導通路形成工程またはトリミング工程の後に、金属の充填に伴い発生した導通路内の歪を軽減する目的で、加熱処理を施すことができる。
　加熱処理は、金属の酸化を抑制する観点から還元性雰囲気で施すことが好ましく、具体的には、酸素濃度が２０Ｐａ以下で行うことが好ましく、真空下で行うことがより好ましい。ここで、「真空」とは、大気よりも気体密度または気圧の低い空間の状態をいう。
　また、加熱処理は、矯正の目的で、材料を加圧しながら行うことが好ましい。
〔樹脂層形成工程〕
　樹脂層形成工程は、トリミング工程後に絶縁性基材の表面および導通路の突出部分に樹脂層を形成する工程である。
　ここで、樹脂層を形成する方法としては、例えば、上述した酸化防止材料、高分子材料、溶媒（例えば、メチルエチルケトン等）等を含有する樹脂組成物を絶縁性基材の表面および導通路の突出部分に塗布し、乾燥させ、必要に応じて焼成する方法等が挙げられる。
　樹脂組成物の塗布方法は特に限定されず、例えば、グラビアコート法、リバースコート法、ダイコート法、ブレードコーター、ロールコーター、エアナイフコーター、スクリーンコーター、バーコーター、カーテンコーター等、従来公知のコーティング方法が使用できる。
　また、塗布後の乾燥方法は特に限定されず、例えば、大気下において０℃～１００℃の温度で、数秒～数十分間、加熱する処理、減圧下において０℃～８０℃の温度で、十数分～数時間、加熱する処理等が挙げられる。
　また、乾燥後の焼成方法は、使用する高分子材料により異なるため特に限定されず、ポリイミド樹脂を用いる場合には、例えば、１６０℃～２４０℃の温度で２分間～６０分間加熱する処理等が挙げられ、エポキシ樹脂を用いる場合には、例えば、３０℃～８０℃の温度で２分間～６０分間加熱する処理等が挙げられる。
　製造方法においては、上述した各工程は、各工程を枚葉で行うことも可能であるし、アルミニウムのコイルを原反としてウェブで連続処理することもできる。また、連続処理する場合には各工程間に適切な洗浄工程、乾燥工程を設置することが好ましい。
　本発明は、基本的に以上のように構成されるものである。以上、本発明の異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法について詳細に説明したが、本発明は上述の実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよい。
　１０、１０ａ、１００　異方導電材
　１２、１０２　支持体
　１４、１０４　異方導電性部材
　１５　異方導電性を示す領域
　１５ｂ　導通路がない領域
　１６、９３、１０６　剥離層
　１７　支持層
　１８　剥離剤
　１９、９４　透明絶縁体
　２０　絶縁性基材
　２０ａ、２０ｂ、４６ａ　表面
　２２　導通路
　２２ａ、２２ｂ　突出部分
　２４　樹脂層
　３０　素子領域
　３１　電極領域
　３２、１１４　アライメントマーク
　３４、３５、３８、６４、７８　電子素子
　３６、３７、３９、４６、４７、５６、７７、８６、１１２　半導体チップ
　４０　第１の半導体ウエハ
　４２　第１の素子領域
　４４　第１のアライメントマーク
　４６ｂ　裏面
　５０　第２の半導体ウエハ
　５２　第２の素子領域
　５４　第２のアライメントマーク
　６０　撮像装置
　６２　半導体素子を含む構造体
　７０　半導体ウエハ
　７２　センサ部
　７４　レンズ
　７６　光学センサ
　８０　第３の半導体ウエハ
　８２　第３の素子領域
　８４　第３のアライメントマーク
　９０　フィルム
　９２　基材
　１１０　半導体ウエハ
　Ｚ　厚み方向
　ｈ　厚み
　ｐ　中心間距離
　ｗ　幅
　ｄ　直径
 

Claims (38)

  1. 　支持体と、異方導電性部材と、を有し、
    　前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、
    　前記異方導電性部材は、前記支持体の上に設けられ、かつ、異方導電性を示す領域が定められたパターン状に形成されていることを特徴とする異方導電材。
  2. 　前記異方導電性部材は、前記異方導電性部材の有無によって、異方導電性を示す領域が定められた前記パターン状に形成されている請求項１に記載の異方導電材。
  3. 　前記異方導電性部材は、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた前記導電材からなる前記導通路の有無によって、異方導電性を示す領域が定められた前記パターン状に形成されている請求項１に記載の異方導電材。
  4. 　前記支持体と前記異方導電性部材の間に剥離層が設けられている請求項１～３のいずれか１項に記載の異方導電材。
  5. 　前記支持体の上において、前記異方導電性部材が設けられた以外の領域に透明絶縁体が設けられている請求項１～４のいずれか１項に記載の異方導電材。
  6. 　前記支持体は、ウエハ形状である請求項１～５のいずれか１項に記載の異方導電材。
  7. 　前記支持体は、可撓性を有し、かつ透明である請求項１～６のいずれか１項に記載の異方導電材。
  8. 　半導体チップと、異方導電性部材と、を有し、
    　前記半導体チップは、アライメントマークが複数設けられた素子領域を備えるものであり、
    　前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、
    　前記異方導電性部材は、前記素子領域の少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように前記半導体チップの上に配置されていることを特徴とする電子素子。
  9. 　前記異方導電性部材は、前記素子領域の少なくとも２つの前記アライメントマークに相当する領域に、配置されていない請求項８に記載の電子素子。
  10. 　前記異方導電性部材は、前記素子領域の全域に前記絶縁性基材が配置されており、前記素子領域の少なくとも２つの前記アライメントマークに相当する領域において、前記絶縁性基材中における前記導通路が存在しない請求項８に記載の電子素子。
  11. 　前記半導体チップの上において、前記異方導電性部材が設けられた以外の領域に、透明絶縁体が設けられている請求項８～１０のいずれか１項に記載の電子素子。
  12. 　前記異方導電性部材は、前記半導体チップの前記素子領域のうち電極が形成された電極領域だけに設けられている請求項８～１１のいずれか１項に記載の電子素子。
  13. 　第１のアライメントマークが複数設けられた第１の素子領域を備える、複数の半導体チップと、
    　第２のアライメントマークが複数設けられた第２の素子領域を複数備える半導体ウエハと、
    　複数の異方導電性部材と、を有し、
    　前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、
    　前記半導体チップの前記第１の素子領域と、前記半導体ウエハの前記第２の素子領域とは前記異方導電性部材を介して接合されており、かつ、前記異方導電性部材は前記第１の素子領域および前記第２の素子領域の少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように配置されていることを特徴とする半導体素子を含む構造体。
  14. 　前記異方導電性部材は、前記第１の素子領域および前記第２の素子領域の少なくとも２つの前記アライメントマークに相当する領域に、配置されていない請求項１３に記載の半導体素子を含む構造体。
  15. 　前記異方導電性部材は、前記第１の素子領域および前記第２の素子領域の全域に前記絶縁性基材が配置されており、前記第１の素子領域および前記第２の素子領域の少なくとも２つの前記アライメントマークに相当する領域において、前記絶縁性基材中における前記導通路が存在しない請求項１３に記載の半導体素子を含む構造体。
  16. 　前記半導体ウエハの上において、前記異方導電性部材が設けられた以外の領域に透明絶縁体が設けられている請求項１３～１５のいずれか１項に記載の半導体素子を含む構造体。
  17. 　前記異方導電性部材は、前記半導体チップの前記第１の素子領域のうち電極が形成された電極領域だけに設けられている請求項１３～１６のいずれか１項に記載の半導体素子を含む構造体。
  18. 　第１のアライメントマークが複数設けられた第１の素子領域を複数備える第１の半導体ウエハと、異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材が支持体の上に設けられた異方導電材と、第２のアライメントマークが複数設けられた第２の素子領域を備える第２の半導体ウエハとについて、
    　前記異方導電材の前記異方導電性部材を、前記第１の素子領域の少なくとも２つの前記第１のアライメントマークに相当する領域において光が透過できるように、前記第１の半導体ウエハの前記第１の素子領域に接合する工程と、
    　前記異方導電材の前記支持体を取り除く工程と、
    　前記第１の半導体ウエハについて、前記第１の素子領域毎に個片化し、複数の半導体チップを得る工程と、
    　前記半導体チップの前記第１のアライメントマークと、前記第２のアライメントマークとを用いて前記半導体チップと前記第２の素子領域の位置合せを行い、前記異方導電性部材を介して前記半導体チップを前記第２の素子領域に接合する工程と、
    　を有することを特徴とする電子素子の製造方法。
  19. 　第１のアライメントマークが複数設けられた第１の素子領域を備える、複数の半導体チップと、複数の第２のアライメントマークを備え、少なくとも２つの前記第２のアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた第２の素子領域を複数備える第２の半導体ウエハとにおいて、
    　前記半導体チップの前記第１のアライメントマークと、前記第２のアライメントマークとを用いて前記半導体チップと前記第２の素子領域の位置合せを行い、前記異方導電性部材を介して前記半導体チップを前記第２の素子領域に接合する工程を有することを特徴とする電子素子の製造方法。
  20. 　前記半導体チップが接合された前記第２の半導体ウエハを、前記第２の素子領域毎に個片化する工程を有する請求項１８または１９に記載の電子素子の製造方法。
  21. 　前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材である請求項１８～２０のいずれか１項に記載の電子素子の製造方法。
  22. 　前記半導体チップを前記第２の素子領域に接合する工程は、前記半導体チップを全て、前記第２の素子領域に仮接着する工程と、仮接着した前記半導体チップを全て一括して、前記第２の半導体ウエハの前記第２の素子領域に接合する工程とを含む請求項１８～２１のいずれか１項に記載の電子素子の製造方法。
  23. 　前記半導体チップを前記第２の素子領域に接合する工程は、前記半導体チップを、前記第２の半導体ウエハの前記第２の素子領域に１つずつ接合する請求項１８～２１のいずれか１項に記載の電子素子の製造方法。
  24. 　半導体ウエハの上に、複数の半導体チップを多層に接合する電子素子の製造方法であって、
    　前記半導体ウエハは、複数のアライメントマークが設けられた素子領域を複数備え、
    　最上層の半導体チップは、片面に複数のアライメントマークが設けられた素子領域を備え、かつ、前記片面には少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられ、
    　前記半導体ウエハと前記最上層の半導体チップとの間にある中間の半導体チップは、一方の面に複数のアライメントマークと電極とが設けられた素子領域を備え、他方の面に複数のアライメントマークと電極とを備え、前記一方の面の前記電極と前記他方の面の前記電極は電気的に導通され、前記一方の面には、少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられており、
    　前記半導体ウエハの前記アライメントマークと、前記中間の半導体チップの前記一方の面のアライメントマークとを用いて前記半導体ウエハの前記素子領域と前記中間の半導体チップの位置合せを行い、前記異方導電性部材を介して前記中間の半導体チップを前記半導体ウエハの前記素子領域に接合する第１の工程と、
    　前記中間の半導体チップの前記他方の面のアライメントマークと、前記最上層の半導体チップの前記アライメントマークとを用いて前記中間の半導体チップと前記最上層の半導体チップの位置合せを行い、前記異方導電性部材を介して前記最上層の半導体チップを前記中間の半導体チップに接合する第２の工程と、
    　を有することを特徴とする電子素子の製造方法。
  25. 　前記第１の工程と前記第２の工程との間に、前記中間の半導体チップの前記他方の面のアライメントマークと、前記中間の半導体チップの前記一方の面のアライメントマークとを用いて２つの前記中間の半導体チップの位置合せを行い、前記異方導電性部材を介して前記中間の半導体チップ同士を接合する接合工程を少なくとも１つ有する請求項２４に記載の電子素子の製造方法。
  26. 　複数のアライメントマークと電極とを備え、少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、複数のアライメントマークと電極とを他方の面に備え、前記一方の面の前記電極と前記他方の面の前記電極とは電気的に導通された半導体ウエハに対して、前記素子領域毎に個片化し、前記半導体ウエハと前記最上層の半導体チップとの間にある前記中間の半導体チップを得る工程を有する請求項２４または２５に記載の電子素子の製造方法。
  27. 　前記半導体チップが多層に接合された前記半導体ウエハを、前記素子領域毎に個片化する工程を有する請求項２４～２６のいずれか１項に記載の電子素子の製造方法。
  28. 　前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材である請求項２４～２７のいずれか１項に記載の電子素子の製造方法。
  29. 　前記第１の工程および前記第２の工程は、前記中間の半導体チップおよび前記最上層の半導体チップを全て、仮接着する工程と、仮接着した前記中間の半導体チップおよび前記最上層の半導体チップを全て一括して接合する工程とを含む請求項２４～２８のいずれか１項に記載の電子素子の製造方法。
  30. 　前記第１の工程および前記第２の工程は、前記中間の半導体チップおよび前記最上層の半導体チップを１つずつ接合する請求項２４～２８のいずれか１項に記載の電子素子の製造方法。
  31. 　前記異方導電性部材が設けられた以外の領域に、透明絶縁体を充填する工程を有する請求項１８～３０のいずれか１項に記載の電子素子の製造方法。
  32. 　前記半導体チップの素子領域のうち電極が形成された電極領域だけに前記異方導電性部材を設けられる請求項１８～３１のいずれか１項に記載の電子素子の製造方法。
  33. 　第１のアライメントマークが複数設けられた第１の素子領域を複数備える第１の半導体ウエハと、異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材が支持体の上に設けられた異方導電材とについて、
    　前記支持体の上において、前記異方導電性部材が設けられた以外の領域に、透明絶縁体を充填する工程と、
    　前記異方導電材の前記異方導電性部材を、前記第１の素子領域の少なくとも２つの前記第１のアライメントマークに相当する領域において光が透過できるように、前記第１の半導体ウエハの前記第１の素子領域に接合する工程と、
    　前記異方導電材の前記支持体を取り除く工程と、
    　第２のアライメントマークが複数設けられた第２の素子領域を備える第２の半導体ウエハに対して、前記第１の半導体ウエハの前記第１のアライメントマークと、前記第２の半導体ウエハの前記第２のアライメントマークとを用いて前記第１の半導体ウエハと前記第２の素子領域の位置合せを行い、前記異方導電性部材および前記透明絶縁体を介して前記第１の素子領域を前記第２の素子領域に接合する工程を有することを特徴とする電子素子の製造方法。
  34. 　複数の半導体ウエハを多層に接合する電子素子の製造方法であって、
    　複数の前記半導体ウエハのうち、最下層の半導体ウエハは、複数のアライメントマークが設けられた素子領域を複数備え、最上層の半導体ウエハは、複数のアライメントマークを備え、少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、
    　前記最下層の半導体ウエハと前記最上層の半導体ウエハ以外の中間の半導体ウエハは、複数のアライメントマークと電極とを備え、少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、複数のアライメントマークと電極とを他方の面に備え、前記一方の面の前記電極と前記他方の面の前記電極は電気的に導通されており、
    　前記最下層の半導体ウエハの前記アライメントマークと、前記中間の半導体ウエハの前記一方の面のアライメントマークとを用いて前記最下層の半導体ウエハの前記素子領域と前記中間の半導体ウエハの位置合せを行い、前記異方導電性部材を介して前記最下層の半導体ウエハに前記中間の半導体ウエハを接合する第１の工程と、
    　前記中間の半導体ウエハの前記他方の面のアライメントマークと、前記最上層の半導体ウエハの前記アライメントマークとを用いて前記中間の半導体ウエハと前記最上層の半導体ウエハの位置合せを行い、前記異方導電性部材を介して前記中間の半導体ウエハに前記最上層の半導体ウエハを接合する第２の工程と、
    　を有することを特徴とする電子素子の製造方法。
  35. 　前記第１の工程と前記第２の工程との間に、前記中間の半導体ウエハの前記他方の面のアライメントマークと、前記中間の半導体ウエハの前記一方の面のアライメントマークとを用いて２つの前記中間の半導体ウエハの位置合せを行い、前記異方導電性部材を介して前記中間の半導体ウエハ同士を接合する接合工程を少なくとも１つ有する請求項３４に記載の電子素子の製造方法。
  36. 　前記半導体ウエハの素子領域のうち電極が形成された電極領域だけに前記異方導電性部材を設けられる請求項３３～３５のいずれか１項に記載の電子素子の製造方法。
  37. 　複数の前記半導体ウエハが接合された状態で、素子領域毎に個片化する工程を有する請求項３３～３６のいずれか１項に記載の電子素子の製造方法。
  38. 　前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材である請求項３３～３７のいずれか１項に記載の電子素子の製造方法。
     
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