JPWO2017203884A1 - 異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法 - Google Patents

Abstract

半導体チップと半導体ウエハ等の接合に好適である異方導電材、異方導電性部材を有する電子素子、異方導電性部材を有する、半導体素子を含む構造体および、異方導電性部材を用いた電子素子の製造方法を提供する。異方導電材は支持体と異方導電性部材とを有し、異方導電性部材は無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路とを備える部材であり、上記異方導電性部材は支持体の上に設けられ、かつ、異方導電性を示す領域が定められたパターン状に形成されている。

Description

本発明は、支持体の上に設けられ、かつ異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材を有する異方導電材、異方導電性部材を有する電子素子、異方導電性部材を有する、半導体素子を含む構造体、および異方導電性部材を用いた電子素子の製造方法に関し、特に、チップオンウエハおよびウエハオンウエハに好適な異方導電材、異方導電性部材を有する電子素子、異方導電性部材を有する、半導体素子を含む構造体、および電子素子の製造方法に関する。

絶縁性基材に設けられた微細孔に金属が充填されてなる金属充填微細構造体は、近年ナノテクノロジーでも注目されている分野のひとつであり、例えば、異方導電性部材としての用途が期待されている。
この異方導電性部材は、半導体素子等の電子部品と回路基板との間に挿入し、加圧するだけで電子部品と回路基板との間の電気的接続が得られるため、半導体素子等の電子部品等の電気的接続部材、および機能検査を行う際の検査用コネクタ等として広く使用されている。
特に、半導体素子等の電子部品は、ダウンサイジング化が顕著であり、従来のワイヤーボンディングのような配線基板を直接接続するような方式、フリップチップボンディング、およびサーモコンプレッションボンディング等では、接続の安定性を十分に保証することができない。そのため、電気的接続部材として異方導電性部材が注目されている。

例えば、特許文献１には、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに絶縁された状態で設けられた、導電性部材からなる複数の導通路と、絶縁性基材の表面に設けられた粘着層とを具備する異方導電性部材が記載されている。この異方導電性部材は、各導通路が絶縁性基材の表面から突出した突出部分を有しており、各導通路の突出部分の端部が粘着層の表面から露出または突出している。

国際公開第２０１６／００６６６０号

例えば、特許文献１の異方導電性部材を、チップオンウエハのプロセスに適用した場合、異方導電性部材は不透明であるため、以下に示すようにアライメントが困難である。このため、チップオンウエハのプロセスに関し、新たな接合方法が望まれている。

ここで、図６９〜図７３は電子素子の従来の製造方法を工程順に示す模式図である。
電子素子の従来の製造方法は、従来の異方導電性部材をチップオンウエハに用いたものである。
異方導電材１００は、支持体１０２の全面に異方導電性部材１０４が配置されており、支持体１０２と異方導電性部材１０４の間に剥離層１０６がある。
電子素子の従来の製造方法では、図６９に示すように、異方導電材１００の異方導電性部材１０４を半導体ウエハ１１０に向けて、異方導電材１００と半導体ウエハ１１０を配置する。

次に、図７０に示すように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材１００の異方導電性部材１０４を半導体ウエハ１１０に接合する。
次に、図７１に示すように、異方導電材１００を加熱することにより、剥離層１０６の接着力を弱めて異方導電材１００から支持体１０２を取り除き、異方導電性部材１０４だけを半導体ウエハ１１０に接合させる。

次に、図７２に示すように、半導体ウエハ１１０について、素子領域（図示せず）毎に個片化し、複数の半導体チップ１１２を得る。この場合、半導体チップ１１２は、図７３に示すようにアライメントマーク１１４が異方導電性部材１０４で覆われる。このため、アライメントマーク１１４を外部から識別することができず、アライメントマーク１１４の位置情報を得ることができない。このことから、半導体チップ１１２の位置合せができず、チップオンウエハのプロセスにおいて、半導体チップ１１２を半導体ウエハに接合することができない。

本発明の目的は、前述の従来技術に基づく問題点を解消し、半導体チップと半導体ウエハ等の接合に好適である異方導電材、異方導電性部材を有する電子素子、異方導電性部材を有する、半導体素子を含む構造体および、異方導電性部材を用いた電子素子の製造方法を提供することにある。

上述の目的を達成するために、本発明は、支持体と、異方導電性部材と、を有し、異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、異方導電性部材は、支持体の上に設けられ、かつ、異方導電性を示す領域が定められたパターン状に形成されている異方導電材を提供するものである。

異方導電性部材は、異方導電性部材の有無によって、異方導電性を示す領域が定められたパターン状に形成されていることが好ましい。
異方導電性部材は、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた導電材からなる導通路の有無によって、異方導電性を示す領域が定められたパターン状に形成されていることが好ましい。
支持体と異方導電性部材の間に剥離層が設けられていることが好ましい。
また、支持体の上において、異方導電性部材が設けられた以外の領域に透明絶縁体が設けられていることが好ましい。
支持体は、ウエハ形状であることが好ましい。支持体は、可撓性を有し、かつ透明であることが好ましい。

本発明は、半導体チップと、異方導電性部材とを有し、半導体チップは、アライメントマークが複数設けられた素子領域を備えるものであり、異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路とを備える部材であり、異方導電性部材は、素子領域の少なくとも２つのアライメントマークに相当する領域において光が透過できるように半導体チップの上に配置されている電子素子を提供するものである。

異方導電性部材は、素子領域の少なくとも２つのアライメントマークに相当する領域に、配置されていないことが好ましい。
異方導電性部材は、素子領域の全域に絶縁性基材が配置されており、素子領域の少なくとも２つのアライメントマークに相当する領域において、絶縁性基材中における導通路が存在しないことが好ましい。
半導体チップの上において、異方導電性部材が設けられた以外の領域に、透明絶縁体が設けられていることが好ましい。
異方導電性部材は、半導体チップの素子領域のうち電極が形成された電極領域だけに設けられていることが好ましい。

本発明は、第１のアライメントマークが複数設けられた第１の素子領域を備える、複数の半導体チップと、第２のアライメントマークが複数設けられた第２の素子領域を複数備える半導体ウエハと、複数の異方導電性部材と、を有し、異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、半導体チップの第１の素子領域と、半導体ウエハの第２の素子領域とは異方導電性部材を介して接合されており、かつ、異方導電性部材は第１の素子領域および第２の素子領域の少なくとも２つのアライメントマークに相当する領域において光が透過できるように配置されている半導体素子を含む構造体を提供するものである。

異方導電性部材において、第１の素子領域および第２の素子領域の少なくとも２つのアライメントマークに相当する領域に、配置されていないことが好ましい。
異方導電性部材は、第１の素子領域および第２の素子領域の全域に絶縁性基材が配置されており、第１の素子領域および第２の素子領域の少なくとも２つのアライメントマークに相当する領域において、絶縁性基材中における導通路が存在しないことが好ましい。
半導体ウエハの上において、異方導電性部材が設けられた以外の領域に透明絶縁体が設けられていることが好ましい。
異方導電性部材は、半導体チップの第１の素子領域のうち電極が形成された電極領域だけに設けられていることが好ましい。

本発明は、第１のアライメントマークが複数設けられた第１の素子領域を複数備える第１の半導体ウエハと、異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材が支持体の上に設けられた異方導電材と、第２のアライメントマークが複数設けられた第２の素子領域を備える第２の半導体ウエハとについて、異方導電材の異方導電性部材を、第１の素子領域の少なくとも２つの第１のアライメントマークに相当する領域において光が透過できるように、第１の半導体ウエハの第１の素子領域に接合する工程と、
異方導電材の支持体を取り除く工程と、第１の半導体ウエハについて、第１の素子領域毎に個片化し、複数の半導体チップを得る工程と、半導体チップの第１のアライメントマークと、第２のアライメントマークとを用いて半導体チップと第２の素子領域の位置合せを行い、異方導電性部材を介して半導体チップを第２の素子領域に接合する工程と、を有する電子素子の製造方法を提供するものである。

また、本発明は、第１のアライメントマークが複数設けられた第１の素子領域を備える、複数の半導体チップと、複数の第２のアライメントマークを備え、少なくとも２つの第２のアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた第２の素子領域を複数備える第２の半導体ウエハとにおいて、半導体チップの第１のアライメントマークと、第２のアライメントマークとを用いて半導体チップと第２の素子領域の位置合せを行い、異方導電性部材を介して半導体チップを第２の素子領域に接合する工程を有する電子素子の製造方法を提供するものである。

半導体チップが接合された第２の半導体ウエハを、第２の素子領域毎に個片化する工程を有することが好ましい。
異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であることが好ましい。
半導体チップを第２の素子領域に接合する工程は、半導体チップを全て、第２の素子領域に仮接着する工程と、仮接着した半導体チップを全て一括して、第２の半導体ウエハの第２の素子領域に接合する工程とを含むことが好ましい。
半導体チップを第２の素子領域に接合する工程は、半導体チップを、第２の半導体ウエハの第２の素子領域に１つずつ接合することが好ましい。

本発明は、半導体ウエハの上に、複数の半導体チップを多層に接合する電子素子の製造方法であって、半導体ウエハは、複数のアライメントマークが設けられた素子領域を複数備え、最上層の半導体チップは、片面に複数のアライメントマークが設けられた素子領域を備え、かつ、片面には少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられ、半導体ウエハと最上層の半導体チップとの間にある中間の半導体チップは、一方の面に複数のアライメントマークと電極とが設けられた素子領域を備え、他方の面に複数のアライメントマークと電極とを備え、一方の面の電極と他方の面の電極は電気的に導通され、一方の面には、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられており、半導体ウエハのアライメントマークと、中間の半導体チップの一方の面のアライメントマークとを用いて半導体ウエハの素子領域と中間の半導体チップの位置合せを行い、異方導電性部材を介して中間の半導体チップを半導体ウエハの素子領域に接合する第１の工程と、
中間の半導体チップの他方の面のアライメントマークと、最上層の半導体チップのアライメントマークとを用いて中間の半導体チップと最上層の半導体チップの位置合せを行い、異方導電性部材を介して最上層の半導体チップを中間の半導体チップに接合する第２の工程と、を有する電子素子の製造方法を提供するものである。

第１の工程と第２の工程との間に、中間の半導体チップの他方の面のアライメントマークと、中間の半導体チップの一方の面のアライメントマークとを用いて２つの中間の半導体チップの位置合せを行い、異方導電性部材を介して中間の半導体チップ同士を接合する接合工程を少なくとも１つ有することが好ましい。
複数のアライメントマークと電極とを備え、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、複数のアライメントマークと電極とを他方の面に備え、一方の面の電極と他方の面の電極とは電気的に導通された半導体ウエハに対して、素子領域毎に個片化し、半導体ウエハと最上層の半導体チップとの間にある中間の半導体チップを得る工程を有することが好ましい。
半導体チップが多層に接合された半導体ウエハを、素子領域毎に個片化する工程を有することが好ましい。
異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であることが好ましい。

第１の工程および第２の工程は、中間の半導体チップおよび最上層の半導体チップを全て、仮接着する工程と、仮接着した中間の半導体チップおよび最上層の半導体チップを全て一括して接合する工程とを含むことが好ましい。
第１の工程および第２の工程は、中間の半導体チップおよび最上層の半導体チップを１つずつ接合することが好ましい。
異方導電性部材が設けられた以外の領域に、透明絶縁体を充填する工程を有することが好ましい。
半導体チップの素子領域のうち電極が形成された電極領域だけに異方導電性部材を設けられることが好ましい。

本発明は、第１のアライメントマークが複数設けられた第１の素子領域を複数備える第１の半導体ウエハと、異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材が支持体の上に設けられた異方導電材とについて、支持体の上において、異方導電性部材が設けられた以外の領域に、透明絶縁体を充填する工程と、異方導電材の異方導電性部材を、第１の素子領域の少なくとも２つの第１のアライメントマークに相当する領域において光が透過できるように、第１の半導体ウエハの第１の素子領域に接合する工程と、異方導電材の支持体を取り除く工程と、第２のアライメントマークが複数設けられた第２の素子領域を備える第２の半導体ウエハに対して、第１の半導体ウエハの第１のアライメントマークと、第２の半導体ウエハの第２のアライメントマークとを用いて第１の半導体ウエハと第２の素子領域の位置合せを行い、異方導電性部材および透明絶縁体を介して第１の素子領域を第２の素子領域に接合する工程を有する電子素子の製造方法を提供するものである。

本発明は、複数の半導体ウエハを多層に接合する電子素子の製造方法であって、複数の半導体ウエハのうち、最下層の半導体ウエハは、複数のアライメントマークが設けられた素子領域を複数備え、最上層の半導体ウエハは、複数のアライメントマークを備え、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、最下層の半導体ウエハと最上層の半導体ウエハ以外の中間の半導体ウエハは、複数のアライメントマークと電極とを備え、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、複数のアライメントマークと電極とを他方の面に備え、一方の面の電極と他方の面の電極は電気的に導通されており、最下層の半導体ウエハのアライメントマークと、中間の半導体ウエハの一方の面のアライメントマークとを用いて最下層の半導体ウエハの素子領域と中間の半導体ウエハの位置合せを行い、異方導電性部材を介して最下層の半導体ウエハに中間の半導体ウエハを接合する第１の工程と、中間の半導体ウエハの他方の面のアライメントマークと、最上層の半導体ウエハのアライメントマークを用いて中間の半導体ウエハと最上層の半導体ウエハの位置合せを行い、異方導電性部材を介して中間の半導体ウエハに最上層の半導体ウエハを接合する第２の工程と、を有することを特徴とする電子素子の製造方法を提供するものである。

第１の工程と第２の工程との間に、中間の半導体ウエハの他方の面のアライメントマークと、中間の半導体ウエハの一方の面のアライメントマークとを用いて２つの中間の半導体ウエハの位置合せを行い、異方導電性部材を介して中間の半導体ウエハ同士を接合する接合工程を少なくとも１つ有することが好ましい。
半導体ウエハの素子領域のうち電極が形成された電極領域だけに異方導電性部材を設けられることが好ましい。
複数の半導体ウエハが接合された状態で、素子領域毎に個片化する工程を有することが好ましい。
異方導電性部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であることが好ましい。

本発明によれば、半導体チップと半導体ウエハ等の接合に好適である。

本発明の実施形態の異方導電材を示す模式図である。 本発明の実施形態の異方導電材の要部拡大図である。 本発明の実施形態の異方導電材の異方導電性部材の構成を示す平面図である。 本発明の実施形態の異方導電材の異方導電性部材の構成を示す模式的断面図である。 本発明の実施形態の異方導電材の異方導電性部材のパターンの第１の例を示す模式図である。 本発明の実施形態の異方導電材の異方導電性部材のパターンの第２の例を示す模式図である。 素子領域およびアライメントマークの一例を示す模式図である。 本発明の実施形態の異方導電材の異方導電性部材のパターンの第３の例を示す模式図である。 本発明の実施形態の異方導電材の他の例を示す模式図である。 本発明の実施形態の異方導電材の形状を示す模式図である。 本発明の実施形態の異方導電材の他の例の製造方法の一工程を示す模式図である。 本発明の実施形態の異方導電材の他の例の製造方法の一工程を示す模式図である。 本発明の実施形態の異方導電材の他の例の製造方法の一工程を示す模式図である。 本発明の実施形態の電子素子の第１の例を示す模式的斜視図である。 本発明の実施形態の電子素子の第２の例を示す模式的斜視図である。 本発明の実施形態の電子素子の第３の例を示す模式的斜視図である。 本発明の実施形態の電子素子の第４の例を示す模式図である。 本発明の実施形態の電子素子の第５の例を示す模式図である。 本発明の実施形態の電子素子の第６の例を示す模式図である。 本発明の実施形態の電子素子の第７の例を示す模式図である。 本発明の実施形態の電子素子の素子領域の他の例を示す模式図である。 本発明の実施形態の電子素子の第８の例を示す模式図である。 本発明の実施形態の電子素子の第９の例を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第１の例の一工程を示す模式図である。 第１の半導体ウエハを示す模式図である。 本発明の実施形態の電子素子の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第２の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第３の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第４の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第５の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第６の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第７の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第８の例の一工程を示す模式図である。 本発明の実施形態の電子素子の製造方法の第８の例の一工程を示す模式図である。 第３の半導体ウエハを示す模式図である。 光学センサの製造方法の一工程を示す模式図である。 光学センサの製造方法の一工程を示す模式図である。 光学センサの製造方法の一工程を示す模式図である。 光学センサの製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。 電子素子の従来の製造方法の一工程を示す模式図である。

以下に、添付の図面に示す好適実施形態に基づいて、本発明の異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法を詳細に説明する。
なお、以下において数値範囲を示す「〜」とは両側に記載された数値を含む。例えば、εが数値α〜数値βとは、εの範囲は数値αと数値βを含む範囲であり、数学記号で示せばα≦ε≦βである。また、角度については、技術分野で一般的に許容される誤差範囲を含んでもよい。

本発明の異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法のうち、異方導電材について説明する。
［異方導電材］
図１は本発明の実施形態の異方導電材を示す模式図であり、図２は本発明の実施形態の異方導電材の要部拡大図である。図３は本発明の実施形態の異方導電材の異方導電性部材の構成を示す平面図であり、図４は本発明の実施形態の異方導電材の異方導電性部材の構成を示す模式的断面図である。なお、図４は、図３の切断面線ＩＢ−ＩＢ断面図である。

図１および図２に示す異方導電材１０は、支持体１２と、異方導電性部材１４とを有する。異方導電性部材１４は支持体１２の上に設けられ、支持体１２と異方導電性部材１４の間に剥離層１６が設けられている。支持体１２と異方導電性部材１４は剥離層１６により、分離可能に接着されている。
支持体１２は、異方導電性部材１４を支持するものであり、例えば、シリコン基板で構成されている。支持体１２としては、シリコン基板以外に、例えば、ＳｉＣ、ＳｉＮ、ＧａＮおよびアルミナ（Ａｌ_２Ｏ_３）等のセラミックス基板、ガラス基板、繊維強化プラスチック基板、ならびに金属基板を用いることができる。繊維強化プラスチック基板には、プリント配線基板であるＦＲ−４（Flame Retardant Type 4）基板等も含まれる。

また、支持体１２としては、可撓性を有し、かつ透明であるものを用いることができる。可撓性を有し、かつ透明な支持体１２としては、例えば、ＰＥＴ（ポリエチレンテレフタレート）、ポリシクロオレフィン、ポリカーボネート、アクリル樹脂、ＰＥＮ（ポリエチレンナフタレート）、ＰＥ（ポリエチレン）、ＰＰ（ポリプロピレン）、ポリスチレン、ポリ塩化ビニル、ポリ塩化ビニリデンおよびＴＡＣ（トリアセチルセルロース）等のプラスチックフィルムが挙げられる。
ここで、「透明」とは、位置合せに使用する波長の光で透過率が８０%以上であることをいう。このため、波長４００〜８００ｎｍの可視光全域で透過率が低くてもよい。すなわち、透明でなくとも良い。透過率は、分光光度計により測定される。

剥離層１６は、支持層１７と剥離剤１８が積層されたものである。剥離剤１８が異方導電性部材１４に接しており、剥離層１６を起点にして、支持体１２と異方導電性部材１４が分離する。異方導電材１０では、例えば、予め定められた温度に加熱することで、剥離剤１８の接着力が弱まり、異方導電材１０から支持体１２が取り除かれる。
剥離剤１８には、例えば、日東電工社製リバアルファ（登録商標）、およびソマール株式会社製ソマタック（登録商標）等を用いることができる。

図３および図４に示す異方導電性部材１４は、無機材料からなる絶縁性基材２０と、絶縁性基材２０の厚み方向Ｚ（図４参照）に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路２２とを備える部材である。さらに、絶縁性基材２０の表面２０ａおよび２０ｂに設けられた樹脂層２４を具備するものである。
ここで、「互いに電気的に絶縁された状態」とは、絶縁性基材の内部に存在している各導通路が絶縁性基材の内部において互いに電気的に絶縁された状態であることを意味する。
異方導電性部材１４は、導通路２２が互いに電気的に絶縁されており、絶縁性基材２０の厚み方向Ｚ（図４参照）と直交する方向ｘには導電性がなく、厚み方向Ｚに導電性を有する。このように異方導電性部材１４は異方導電性を示す部材である。

導通路２２は、図３および図４に示すように、互いに電気的に絶縁された状態で絶縁性基材２０を厚み方向Ｚに貫通して設けられている。なお、符号Ｚ１は図３の裏面から正面の方向を示し、符号Ｚ２は図３の正面から裏面の方向を示す。
さらに、導通路２２は、図４に示すように、絶縁性基材２０の表面２０ａおよび２０ｂから突出した突出部分２２ａおよび突出部分２２ｂを有する。各突出部分２２ａおよび突出部分２２ｂの端部が樹脂層２４に埋設している。樹脂層２４は粘着性を備えるものであり、仮接着性を付与するものである。突出部分２２ａおよび突出部分２２ｂの長さは、２０ｎｍ以上であることが好ましく、より好ましくは１００ｎｍ〜５００ｎｍである。

また、図４においては、絶縁性基材２０の表面２０ａおよび２０ｂに樹脂層２４を有するものを示しているが、これに限定されず、絶縁性基材２０の少なくとも一方の表面に、粘着性を備える樹脂層２４を有していればよい。
同様に、図４の導通路２２は両端に突出部分２２ａおよび突出部分２２ｂがあるが、これに限定されず、絶縁性基材２０の少なくとも樹脂層２４を有する側の表面に突出部分を有すればよい。

異方導電性部材１４の厚みｈは、例えば、３０μｍ以下である。また、異方導電性部材１４は、ＴＴＶ（Total Thickness Variation）が１０μｍ以下であることが好ましい。
ここで、異方導電性部材１４の厚みｈは、異方導電性部材１４を、電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、異方導電性部材１４の輪郭形状を取得し、厚みｈに相当する領域について１０点測定した平均値のことである。
また、異方導電性部材１４のＴＴＶ（Total Thickness Variation）は、異方導電性部材１４をダイシングで支持体１２ごと切断し、異方導電性部材１４の断面形状を観察して求めた値である。

異方導電性部材１４は、支持体１２の上に設けられ、かつ異方導電性を示す領域が定められたパターン状に形成されている。
図５は本発明の実施形態の異方導電材の異方導電性部材のパターンの第１の例を示す模式図であり、図６は本発明の実施形態の異方導電材の異方導電性部材のパターンの第２の例を示す模式図である。
例えば、図５に示すように、異方導電性部材１４は、異方導電性を示す領域１５が異方導電性部材１４の有無によって、定められたパターン状に形成されている。異方導電性を示す領域１５は導通路２２を有する。例えば、ダイシングまたはレーザースクライビングにより、異方導電性部材１４を選択的に除去することで、異方導電性を示す領域１５を図５に示すパターンに形成することができる。
また、異方導電性部材１４において、レジスト膜を領域１５となる領域に選択的に形成する。その後、ウェットエッチングまたはドライエッチングにより、レジスト膜が形成されていない領域にある異方導電性部材１４を除去することにより、異方導電性を示す領域１５を図５に示すパターンに形成することができる。

また、絶縁性基材２０の厚み方向Ｚに貫通し、互いに電気的に絶縁された状態で設けられた導電材からなる導通路２２の有無によって、異方導電性を示す領域１５が定められたパターン状に形成してもよい。すなわち、導通路２２を、定められたパターン状に配置することにより、パターン状に形成してもよい。
この場合、図６に示すように、異方導電性を示す領域１５が定められたパターン状に形成され、異方導電性を示す領域１５以外は導通路２２がない領域１５ｂとなる。領域１５ｂでは絶縁性基材２０だけが存在する。
異方導電性部材１４の導通路２２は、例えば、上述の領域１５ｂにおける導電材を選択的に除去することにより、異方導電性を示す領域１５を図６に示すパターンに形成することができる。
導電材を選択的に除去する場合、異方導電性部材１４において、レジスト膜を領域１５となる領域に選択的に形成する。その後、例えば、ウェットエッチングにより、レジスト膜が形成されていない領域にある導電材を除去する。これにより、異方導電性を示す領域１５を図６に示すパターンに形成することができる。ウェットエッチングには、例えば、過酸化水素水またはヨードエッチング液等が用いられる。
異方導電性部材１４は、光透過性が低く不透明であるが、導電材を除去した場合、光透過性が高くなり、アライメントマークの撮影画像を得ることができる。

異方導電性を示す領域１５は、接続対象となる半導体チップまたは半導体ウエハのアライメントマークに相当する領域において光が透過できるパターンに形成される。
半導体チップまたは半導体ウエハには、例えば、図７に示すように、複数の素子領域３０が配置されている。素子領域３０は、例えば、矩形状であり、各角部に、位置合せのためのアライメントマーク３２が形成されている。素子領域３０では、合計４つのアライメントマーク３２が形成されている。素子領域３０の位置と向きを特定するには、アライメントマーク３２は複数あればよく、上述の４つに限定されない。また、アライメントマーク３２の形状についても、特に限定されず、公知のものが適宜利用可能である。

図７に示す素子領域３０では、異方導電性を示す上述の領域１５を配置した場合、４つのアライメントマーク３２に対して光が透過できるようになっている。なお、位置合せには、少なくとも２つのアライメントマークが認識できればよい。このため、例えば、図８に示すように、素子領域３０に対して、異方導電性を示す領域１５を、４つのうち、２つのアライメントマーク３２を認識できる形状としてもよい。
ここで、「光が透過できる」とは、アライメントマーク３２の撮影画像または反射像を得ることができ、外部からアライメントマーク３２を識別することができることをいう。

図１および図２に示す異方導電材１０は、支持体１２と、異方導電性部材１４とを有し、異方導電性部材１４は支持体１２の上に設けられ、支持体１２と異方導電性部材１４との間に剥離層１６が設けられている構成としたが、これに限定されない。例えば、図９に示す異方導電材１０ａのように、支持体１２の上において、異方導電性部材１４が設けられた以外の領域に透明絶縁体１９が設けられている構成でもよい。この場合、透明絶縁体１９は、例えば、異方導電性部材１４を透明絶縁体１９に埋め込むことで形成する。これ以外に、例えば、ペースト状の透明絶縁体１９となるものを塗布して透明絶縁体１９を形成してもよい。
ここで、透明絶縁体１９の「透明」とは、上述の透明な支持体１２で説明したとおりである。アライメントマーク３２上に透明絶縁体１９があっても、アライメントマーク３２の撮影画像または反射像を得ることができ、外部からアライメントマーク３２を識別することができる。
透明絶縁体１９を設けた異方導電材１０ａでもアライメントマーク３２を識別することができる。なお、透明絶縁体１９については後に詳細に説明する。

図１に示す異方導電材１０および図９に示す異方導電材１０ａにおいて、いずれも支持体１２の形状は、特に限定されず、用途に応じて適宜決定され、例えば、ウエハ形状である。「ウエハ形状」とは、図１０に示すように、支持体１２の外形が円形のことである。なお、異方導電材１０、１０ａを貼り付ける対象が半導体ウエハであり、かつオリエンテーションフラットがある場合、支持体１２は、ウエハ形状であり、かつ対象と同じく、オリエンテーションフラットに対応する直線部があってもよい。また、支持体１２は外形が四角形状でもよい。
なお、図１０において、図１に示す異方導電材１０および図９に示す異方導電材１０ａと同一構成物には同一符号を付して、その詳細な説明は省略する。

図９に示す異方導電材１０ａでは、支持体１２として、上述の可撓性を有し、かつ透明であるものを用いることにより、異方導電材１０ａを、可撓性を有し、かつ透明であるものにすることができる。これにより、従来の粒子型のＡＣＦ（Anisotropic Conductive Film）と同じように利用することができ、粒子型のＡＣＦと同じ製造装置を用いることができる。

また、図９に示す異方導電材１０ａは、図１１に示すように、例えば、基材９２上に剥離層９３、および透明絶縁体９４の順に形成したフィルム９０を準備しておく。基材９２は、例えば、上述の支持体１２と同じ構成である。剥離層９３は、上述の剥離層１６と同じ構成である。透明絶縁体９４は、上述の透明絶縁体１９と同じ構成である。
図１１に示すように、フィルム９０を、異方導電材１０の異方導電性部材１４に対向して配置する。
次に、図１２に示すように、フィルム９０を異方導電材１０に、異方導電性部材１４側から積層する。その後、基材９２を剥離することにより、図９に示す異方導電材１０ａを得ることができる。
図１２において、支持体１２を剥離することにより、図１３に示すように基材９２が支持体となる異方導電材１０ａを得ることができる。
これ以外にも、図１に示す異方導電材１０に対して、異方導電性部材１４が設けられていない領域に、透明絶縁体１９となるペースト状のものを塗布して、図９に示す異方導電材１０ａを得ることができる。

次に、電子素子について説明する。
［電子素子］
図１４は本発明の実施形態の電子素子の第１の例を示す模式的斜視図であり、図１５は本発明の実施形態の電子素子の第２の例を示す模式的斜視図であり、図１６は本発明の実施形態の電子素子の第３の例を示す模式的斜視図である。
なお、図１４、図１５および図１６において、図１および図２に示す異方導電材１０、図３〜図６に示す異方導電性部材１４、ならびに図７および図８に示す素子領域３０において同一構成物には同一符号を付して、その詳細な説明は省略する。

図１４に示す電子素子３４は、半導体チップ３６と、異方導電性部材１４とを有する。
半導体チップ３６は、図７に示すように、例えば、アライメントマーク３２が４つ設けられた素子領域３０を備える。異方導電性部材１４は、素子領域３０の４つのアライメントマーク３２に相当する領域において光が透過できるように配置されている。上述のように、異方導電性部材１４は、少なくとも２つのアライメントマーク３２に相当する領域において光が透過できるように配置されていればよく、例えば、図８に示す、異方導電性を示す領域１５と同じ形状であってもよい。
また、異方導電性部材１４は、素子領域３０の少なくとも２つのアライメントマーク３２に相当する領域に、配置されていない構成としてもよい。

また、図１５に示す電子素子３４のように、異方導電性部材１４は素子領域３０の全域に絶縁性基材２０が配置されており、素子領域３０の少なくとも２つのアライメントマーク３２に相当する領域において、絶縁性基材２０中における導通路２２が存在しない構成としてもよい。図１５の異方導電性部材１４は、異方導電性を示す領域１５と、絶縁性基材２０があるが導通路２２がない領域１５ｂとしてもよい。図１５に示す電子素子３４でも異方導電性を示す領域１５については、例えば、図８に示す、異方導電性を示す領域１５と同じ形状としてもよい。

また、図１６に示す電子素子３４のように、半導体チップ３６と、異方導電性部材１４とを有し、半導体チップ３６の上において、異方導電性部材１４が設けられた以外の領域に透明絶縁体１９が設けられている構成でもよい。透明絶縁体１９はアライメントマーク３２の上にも設けられるが、上述のようにアライメントマーク３２を識別することができる。このため、図１６に示す電子素子３４でも異方導電性を示す領域１５については、例えば、図８に示す、異方導電性を示す領域１５と同じ形状としてもよい。

上述のいずれの電子素子３４においても、チップオンウエハで、半導体チップと半導体ウエハを接合する際に、アライメントマーク３２の撮影画像または反射像を得て、光学的にアライメントマークを検出することができ、アライメントマーク３２を位置合せに利用することができる。これにより、例えば、図１７に示すように、半導体チップ３６と半導体チップ３７とを、異方導電性を示す異方導電性部材１４を介して接合して、半導体チップ３６と半導体チップ３７とを電気的に接続した電子素子３５を得ることができる。電子素子３５において、異方導電性部材１４はＴＳＶ（Through Silicon Via）の機能を果たす。
これ以外に、例えば、図１８に示す電子素子３８のように、異方導電性部材１４を介して半導体チップ３６と半導体チップ３７と半導体チップ３９とを立体的に積層して接合し、かつ電気的に接続した構成とすることができる。このように、異方導電性部材１４を用いることで３次元実装ができる。

図１８に示す電子素子３８のように、最下層の半導体チップ３６と最上層の半導体チップ３９の間にある中間の半導体チップ３７は、一方の面に複数のアライメントマーク（図示せず）と電極（図示せず）が設けられた素子領域（図示せず）を備え、他方の面に複数のアライメントマーク（図示せず）と電極（図示せず）が備えられている。一方の面の電極と、他方の面の電極は電気的に導通されている。具体的には、半導体チップ３７は、最下層の半導体チップ３６と最上層の半導体チップ３９と電気的に接続するために、半導体チップ３６との対向面には複数のアライメントマーク（図示せず）と電極（図示せず）が設けられ、半導体チップ３９の対向面には電極が設けられている。
最上層の半導体チップ３９は、片面に複数のアライメントマーク（図示せず）が設けられた素子領域（図示せず）を備える。最下層の半導体チップ３６は、片面に複数のアライメントマーク（図示せず）が設けられた素子領域（図示せず）を備える。

また、図１６に示す電子素子３４に関し、例えば、図１９に示すように、半導体チップ３６と半導体チップ３７とを、異方導電性部材１４を介して接合し、かつ半導体チップ３６と半導体チップ３７の間に透明絶縁体１９を配置して、半導体チップ３６と半導体チップ３７とを電気的に接続した電子素子３５とすることができる。この場合、透明絶縁体１９により、半導体チップ３６と半導体チップ３７の接触面積が増え、半導体チップ３６と半導体チップ３７は、より安定して積層した状態を維持することができる。
さらには、図２０に示す電子素子３８のように、異方導電性部材１４と透明絶縁体１９を介して半導体チップ３６と半導体チップ３７と半導体チップ３９とを立体的に積層して接合し、かつ電気的に接続した構成とすることができる。この場合、透明絶縁体１９により、各半導体チップ間の接触面積が増え、各半導体チップは、より安定して積層した状態を維持することができる。

また、異方導電性部材１４は、図２１に示すように、半導体チップの素子領域３０のうち電極（図示せず）が形成された電極領域３１だけに設けられている構成でもよい。電極領域３１だけに異方導電性部材１４を設けることで、半導体チップの素子領域３０の配線等への影響を抑制することができる。
電極領域３１だけに異方導電性部材１４を設ける場合、図２２に示す電子素子３５のように、半導体チップ３６と半導体チップ３７の間において、異方導電性部材１４が偏って配置される。この場合、透明絶縁体１９により、半導体チップ３６と半導体チップ３７の接触面積が増え、異方導電性部材１４が偏って配置されても半導体チップ３６と半導体チップ３７は安定して積層した状態を維持することができる。
図２３に示す電子素子３８のように３つの半導体チップ３６と半導体チップ３７と半導体チップ３９とを用いた場合でも、各半導体チップの間において、異方導電性部材１４が偏って配置されるが、上述のように透明絶縁体１９により、各半導体チップ間の接触面積が増え、異方導電性部材１４が偏って配置されても各半導体チップは安定して積層した状態を維持することができる。
この場合でも、電極領域３１だけに異方導電性部材１４を設けることで、半導体チップの素子領域３０の配線等への影響を抑制することができる。

なお、半導体チップを接合する数は、特に限定されず、電子素子の機能、および電子素子に要求される性能に応じて適宜決定される。上述のように、少なくとも２つのアライメントマーク３２に相当する領域において光が透過できるように配置した異方導電性部材１４を用いることにより、位置合せをして、複数の半導体チップを立体的に積層して接合して、これらを電気的に接続することができる。これにより、電子素子の大きさを小さくでき、実装面積を小さくできる。また、異方導電性部材１４の厚さを薄くすることにより、半導体チップ間の配線長を短くでき、信号の遅延を抑制し、電子素子の処理速度を向上させることができる。半導体チップ間の配線長を短くすることで、消費電力も抑制することができる。

「素子領域３０」とは、電子素子として機能するための各種の素子構成回路等が形成された領域である。素子領域３０には、例えば、フラッシュメモリ等のようなメモリ回路、マイクロプロセッサおよびＦＰＧＡ（field-programmable gate array）等のような論理回路が形成された領域、無線タグ等の通信モジュールならびに配線が形成された領域である。素子領域３０には、これ以外にＭＥＭＳ（Micro Electro Mechanical Systems）が形成されてもよい。「ＭＥＭＳ」とは、例えば、センサ、アクチュエーターおよびアンテナ等である。センサには、例えば、加速度、音、光等の各種のセンサが含まれる。
上述のように、素子領域３０は素子構成回路等が形成されており、半導体チップを外部と電気的に接続するために電極（図示せず）が設けられている。素子領域３０は電極が形成された電極領域３１（図２１参照）を有する。なお、素子領域３０の電極は、例えば、Ｃｕポストである。「電極領域３１」とは、基本的には、形成された全ての電極を含む領域のことである。しかしながら、電極が離散して設けられていれば、各電極が設けられている領域も電極領域という。

半導体チップ３６は、素子領域３０を有するものであり、半導体で構成される。半導体チップ３６は、例えば、素子領域３０に形成された上述のメモリ回路、論理回路、通信モジュールまたはＭＥＭＳ（Micro Electro Mechanical Systems）等を有するものである。
半導体チップおよび半導体ウエハは、例えば、シリコンで構成されるが、これに限定されず、炭化ケイ素、ゲルマニウム、ガリウムヒ素または窒化ガリウム等であってもよい。

なお、半導体チップ３６、半導体チップ３７および半導体チップ３９は、上述の半導体チップ３６で例示したものとすることができる。半導体チップ３６、半導体チップ３７および半導体チップ３９の構成については、電子素子３５および電子素子３８において達成する機能に応じて適宜選択される。例えば、図１７、図１９および図２２の電子素子３５では、論理回路を有する半導体チップ３６と、メモリ回路を有する半導体チップ３７の組合せとすることができる。また、図１８、図２０および図２３の電子素子３８では、半導体チップ３６、半導体チップ３７および半導体チップ３９を、全てメモリ回路を有するものとしてもよく、また、全て論理回路を有するものとしてもよい。また、電子素子における半導体チップの組合せとしては、センサ、アクチュエーターおよびアンテナ等と、メモリ回路と論理回路との組み合わせでもよい。

以下、電子素子の製造方法について説明する。
[電子素子の製造方法]
電子素子の製造方法の第１の例について説明する。
図２４〜図３２は本発明の実施形態の電子素子の製造方法の第１の例を工程順に示す模式図である。また、図３３は第１の半導体ウエハを示す模式図である。
図２４〜図３２に示す電子素子の製造方法の第１の例において、図１および図２に示す異方導電材１０、図３〜図６に示す異方導電性部材１４、図７および図８に示す素子領域３０、ならびに図１４および図１５に示す電子素子３４と同一構成物には同一符号を付して、その詳細な説明は省略する。

電子素子の製造方法の第１の例は、チップオンウエハに関するものである。
まず、図２４に示すように、第１の半導体ウエハ４０と、異方導電性を示す領域１５（図５および図６参照）が定められたパターン状に形成されている異方導電性部材１４が支持体１２の上に設けられた異方導電材１０とを用意する。そして、第１の半導体ウエハ４０の第１の素子領域４２（図３３参照）に、異方導電性部材１４を向けて異方導電材１０を配置する。
第１の半導体ウエハ４０は、図３３に示すように、複数の第１の素子領域４２を備える。第１の素子領域４２は、それぞれ複数の第１のアライメントマーク４４が設けられている。第１の素子領域４２は、上述の素子領域３０と同じ構成である。第１のアライメントマーク４４は、上述のアライメントマーク３２と同じ構成である。
異方導電材１０では、異方導電性部材１４が、第１の素子領域４２に合わせて、例えば、図５または図６に示すパターンに形成されている。異方導電性部材１４と支持体１２の間に剥離層１６がある。

次に、図２５に示すように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材１０の異方導電性部材１４を、第１の素子領域４２の少なくとも２つの第１のアライメントマーク４４に相当する領域において光が透過できるように、第１の半導体ウエハ４０の第１の素子領域４２に接合する。
次に、図２６に示すように、異方導電材１０の支持体１２を取り除き、異方導電性部材１４だけを第１の半導体ウエハ４０に接合させる。この場合、異方導電材１０に、予め定められた温度に加熱し、剥離層１６の剥離剤１８の接着力を低下させて、異方導電材１０の剥離層１６を起点にして支持体１２を取り除く。

次に、図２７に示すように、第１の半導体ウエハ４０について、第１の素子領域４２（図３３参照）毎に個片化し、複数の半導体チップ４６を得る。この場合、半導体チップ４６は、第１のアライメントマーク４４に相当する領域において光が透過できるように異方導電性部材１４が接合されている。例えば、４つの第１のアライメントマーク４４が全て露出した状態で異方導電性部材１４が接合されている。この場合、半導体チップ４６では、第１のアライメントマーク４４について、撮影画像または反射像を得ることができ、半導体チップ４６の外部から第１のアライメントマーク４４を識別することができる。

次に、第２のアライメントマーク５４が複数設けられた第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０（図２８参照）を用意する。
そして、図２８に示すように、異方導電性部材１４を第２の半導体ウエハ５０に向けて半導体チップ４６を配置する。次に、半導体チップ４６の第１のアライメントマーク４４と、第２のアライメントマーク５４を用いて半導体チップ４６と第２の素子領域５２の位置合せを行う。この場合、半導体チップ４６の異方導電性部材１４と、第２の半導体ウエハ５０の第２の素子領域５２との間に、例えば、撮像装置６０を配置させ、半導体チップ４６の第１のアライメントマーク４４と、第２のアライメントマーク５４を同時に撮像する。そして、第１のアライメントマーク４４の画像と、第２のアライメントマーク５４の画像を基に、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報とを求め位置合せを行う。
撮像装置６０は、第１のアライメントマーク４４と、第２のアライメントマーク５４について撮影画像または反射像を、デジタル画像データを得ることができれば、その構成は特に限定されず、公知の撮像装置を適宜利用可能である。

半導体チップ４６と第２の素子領域５２を位置合せした後、図２９に示すように、半導体チップ４６を第２の素子領域５２に接触させ、例えば、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、樹脂層２４（図２および図４参照）により仮接着する。これを全ての半導体チップ４６について行い、図３０に示すように、全ての半導体チップ４６を第２の素子領域５２に仮接着する。
仮接着に異方導電性部材１４の樹脂層２４を使うことは１つの手段であり、以下に示す方法を利用してもよい。例えば，封止樹脂等をディスペンサー等で第２の半導体ウエハ５０上に供給して、半導体チップ４６を第２の素子領域５２に仮接着してもよいし、第２の半導体ウエハ５０上に、事前に供給した絶縁性樹脂フイルム（ＮＣＦ（Non-conductive Film））を使って半導体チップ４６を第２の素子領域５２に仮接着してもよい。
なお、「仮接着」とは、半導体チップをアライメントした状態で半導体ウエハ上に固定することをいう。

仮接着に際し、半導体チップと半導体ウエハを検査して良品と不良品を予め分かるようにして、半導体チップの良品のみを、半導体ウエハ内の良品部分に接合することで、製造ロスを低減することができる。品質保証された良品の半導体チップのことをＫＧＤ（Ｋｎｏｗｎ Ｇｏｏｄ Ｄｉｅ）という。
なお、仮接着する際に、仮接着強度が弱いと、搬送工程等、および接合する迄の工程で位置ズレが生じる。
また、仮接着プロセスにおける温度条件は特に限定されず、０℃〜３００℃であることが好ましく、１０℃〜２００℃であることがより好ましく、常温（２３℃）〜１００℃であることが特に好ましい。
同様に、仮接着プロセスにおける加圧条件は特に限定されず、１０ＭＰａ以下であることが好ましく、５ＭＰａ以下であることがより好ましく、１ＭＰａ以下であることが特に好ましい。

次に、図３１に示すように、半導体チップ４６に対して、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、複数の半導体チップ４６を全て一括して、第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）に接合する。この接合のことを、本接合ともいう。
本接合における温度条件は特に限定されず、仮接着の温度よりも高い温度であることが好ましく、具体的には、１５０℃〜３５０℃であることがより好ましく、２００℃〜３００℃であることが特に好ましい。
また、本接合における加圧条件は特に限定されず、３０ＭＰａ以下であることが好ましく、０．１ＭＰａ〜２０ＭＰａであることがより好ましい。
また、本接合の時間は特に限定されず、１秒〜６０分であることが好ましく、５秒〜１０分であることがより好ましい。
上述の条件で本接合を行うことにより、樹脂層が、半導体チップ４６の電極間に流動し、接合部に残存し難くなる。
なお、本接合は、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。

なお、複数の半導体チップ４６と第２の半導体ウエハ５０の第２の素子領域５２が異方導電性部材１４を介して接合された状態のものを、半導体素子を含む構造体６２という。
半導体素子を含む構造体６２は、複数の第１のアライメントマークが設けられた第１の素子領域を備える、複数の半導体チップ４６と、それぞれ複数の第２のアライメントマークが設けられた、複数の第２の素子領域５２を備える第２の半導体ウエハ５０と、複数の異方導電性部材１４とを有する。半導体チップ４６の第１の素子領域と、第２の半導体ウエハ５０の第２の素子領域５２とは異方導電性部材１４を介して接合されており、かつ異方導電性部材１４は素子領域上の少なくとも２つのアライメントマークに相当する領域において光が透過できるように配置されている。すなわち、異方導電性部材１４は、第１の素子領域４２上の少なくとも２つの第１のアライメントマーク４４に相当する第１の領域および第２の素子領域５２上の少なくとも２つの第２のアライメントマークに相当する第２の領域のうち、少なくとも一方の領域において光が透過できるように配置されている。

次に、図３２に示すように、半導体チップ４６が接合された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４を介して接合された電子素子６４を得ることができる。
なお、個片化については、ダイシングに限定されず、レーザースクライビングを用いてもよい。
また、半導体チップ４６を第２の素子領域５２に接合する工程では、複数の半導体チップ４６を仮接着した後、全て一括して接合したが、これに限定されない。例えば、複数の半導体チップ４６の仮接着を省略してもよい。さらには、複数の半導体チップ４６を、第２の半導体ウエハ５０の第２の素子領域５２に１つずつ接合してもよい。この場合、一括で接合するよりも時間がかかる。
第１の半導体ウエハ４０、半導体チップ４６および第２の半導体ウエハ５０、電子素子６４の搬送およびピッキング等、ならびに加熱処理および加圧処理については、公知の半導体製造装置を用いることで実現できる。

上述のように、異方導電性部材１４を、第１のアライメントマークに相当する領域において光が透過できるようにパターン状に形成することにより、第１のアライメントマーク４４と、第２のアライメントマーク５４を用いて、半導体チップ４６と第２の素子領域５２の位置合せを行うことができる。このように、チップオンウエハに好適である。しかも、半導体チップ４６を第２の素子領域５２の上に配置した際に、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２との位置精度を高くできる。さらには、第１のアライメントマーク４４の位置情報と第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２の接合を速くでき、タクトタイムが短縮され、電子素子の生産性を高くすることができる。
なお、位置合せの際、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を得ることができればよく、異方導電性部材１４は第１のアライメントマーク４４を識別できるように設けられていればよい。このため、半導体チップ４６を第２の素子領域５２に接合した後では、第２の素子領域５２の第２のアライメントマーク５４に相当する領域において光が透過できないように異方導電性部材１４が配置されてもよい。

電子素子の製造方法の第２の例について説明する。
図３４〜図３６は本発明の実施形態の電子素子の製造方法の第２の例を工程順に示す模式図である。
図３４〜図３６に示す電子素子の製造方法の第２の例において、図２４〜図３２および図３３と同一構成物には同一符号を付して、その詳細な説明は省略する。
電子素子の製造方法の第２の例は、３層構造の電子素子の製造に関するものである。第２の例では、多層構造の例として、３層構造を説明しており、３層構造に限定されない。

上述の図３４に示すように、複数の半導体チップ４６を第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）に接合した状態のものを用いる。この場合、半導体チップ４６は、上述の半導体チップ３７と同じ構成であり、上述の半導体チップ４６の構成に加えて、さらに裏面４６ｂに複数のアライメントマーク（図示せず）と電極（図示せず）が設けられている。例えば、半導体チップ４６には、裏面４６ｂの電極（図示せず）と表面４６ａの電極（図示せず）をつなぐ、導電材が充填されたスルーホール（図示せず）が設けられている。裏面４６ｂの電極と表面４６ａの電極とは、導電材が充填されたスルーホールで電気的に導通される。半導体チップ４６の表面４６ａが一方の面であり、裏面４６ｂが他方の面である。
複数の半導体チップ４６を第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）に接合する工程が第１の工程に相当する。

図３４に示す構成は、半導体チップ４６の裏面４６ｂに複数のアライメントマーク（図示せず）と電極（図示せず）が設けられている点以外、図３１に示す構成と同じである。図３４に示す構成は、図３１と同様にして作製される。
第２の例では、図３４に示すように第２の半導体ウエハ５０に接合された各半導体チップ４６に対して、さらに半導体チップ４７を接合する。この場合、上述の説明のように、図２８に示すようにして、半導体チップ４６のアライメントマークの位置情報と半導体チップ４７のアライメントマークの位置情報を用いた位置合せを行い、半導体チップ４７を半導体チップ４６に接合し、半導体チップ４６の裏面４６ｂの電極と、半導体チップ４７の異方導電性部材１４を電気的に接続する。そして、図３５に示すように、全ての半導体チップ４６に、半導体チップ４７を接合する。半導体チップ４７を半導体チップ４６に接合する工程が第２の工程に相当する。
半導体チップ４７の接合方法は、特に限定されず、複数の半導体チップ４７を仮接着した後、全て一括して接合してもよく、複数の半導体チップ４６を、第２の半導体ウエハ５０の第２の素子領域５２に１つずつ接合してもよい。
なお、半導体チップ４７は、図２７に示す半導体チップ４６と同様に、第１の半導体ウエハ４０を第１の素子領域４２毎に個片化して得ることができる。

次に、図３６に示すように、２つの半導体チップ４６及び４７が接合されて積層された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、２つの半導体チップ４６及び４７と半導体チップ５６が異方導電性部材１４を介して接合された、３層構造の電子素子６５を得ることができる。半導体チップ４６が中間の半導体チップに相当し、半導体チップ４７が最上層の半導体チップに相当する。

半導体チップ４７の上に、別の半導体チップを、半導体チップ４７と同じ方法で接合して、４層以上の電子素子としてもよい。この場合、別の半導体チップが最上層の半導体チップとなる。半導体チップ４７が中間の半導体チップとなり、最上層の半導体チップと電気的に接続するために、上述の半導体チップ３７と同じ構成とし、裏面の電極と表面の電極（図示せず）と電気的に導通されている構成とする。上述の半導体チップ４６と半導体チップ４７とは、中間の半導体チップに相当する。
なお、半導体チップ４６と半導体チップ４７と別の半導体チップは同じ構成でもよく、機能等が異なる違う構成のものでもよい。また、半導体チップ４６と半導体チップ４７に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。

半導体チップ４６を第２の半導体ウエハ５０に接合する工程と、半導体チップ４６に半導体チップ４７を接合する工程との間に、中間の半導体チップに相当する半導体チップ４６を繰り返し接合して積層する工程を設けることで、４層以上の多層構造の電子素子を得ることができる。
この場合、中間の半導体チップの他方の面のアライメントマークと、中間の半導体チップの一方の面のアライメントマークを用いて２つの中間の半導体チップの位置合せを行い、異方導電性部材を介して中間の半導体チップ同士を接合する接合工程により、上述の繰り返しの接合がなされる。接合工程を少なくとも１回行うことにより、４層以上の多層構造の電子素子を得ることができる。
また、複数のアライメントマークと電極とを備え、少なくとも２つのアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、他方の面に複数のアライメントマークと電極とを備え、一方の面の電極と他方の面の電極とは電気的に導通された半導体ウエハに対して、素子領域毎に固片化し、半導体ウエハと最上層の半導体チップとの間にある中間の半導体チップを得る工程を有してもよい。

電子素子の製造方法の第３の例について説明する。
図３７〜図４３は本発明の実施形態の電子素子の製造方法の第３の例を工程順に示す模式図である。
図３７〜図４３に示す電子素子の製造方法の第３の例において、図２４〜図３２および図３３と同一構成物には同一符号を付して、その詳細な説明は省略する。

電子素子の製造方法の第３の例は、チップオンウエハに関するものである。
まず、図３７に示すように、第１の半導体ウエハ４０と、異方導電性を示す領域１５（図５および図６参照）が定められたパターン状に形成されている異方導電性部材１４が支持体１２の上に設けられた異方導電材１０ａとを用意する。
異方導電材１０ａは、異方導電性部材１４が設けられた以外の領域、すなわち、異方導電性部材１４の間に透明絶縁体１９が設けられた以外は、上述の図２４に示す異方導電材１０と同じ構成であるため詳細な説明は省略する。なお、図示はしないが、透明絶縁体１９を異方導電性部材１４が設けられた以外の領域に充填する工程を有する。透明絶縁体１９は、例えば、上述の図１１および図１２に示すようにして異方導電性部材１４が設けられた以外の領域に充填される。

次に、図３８に示すように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材１０ａの異方導電性部材１４を、第１の素子領域４２（図３３参照）の少なくとも２つの第１のアライメントマーク４４（図３３参照）に相当する領域に透明絶縁体１９が配置され、第１のアライメントマーク４４が認識できるように、第１の半導体ウエハ４０の第１の素子領域４２に接合する。
次に、図３９に示すように、異方導電材１０ａの支持体１２を取り除き、異方導電性部材１４と透明絶縁体１９を第１の半導体ウエハ４０に接合させる。この場合、異方導電材１０ａを、予め定められた温度に加熱し、剥離層１６の剥離剤１８の接着力を低下させて、異方導電材１０ａの剥離層１６を起点にして支持体１２を取り除く。

次に、第１の半導体ウエハ４０について、図４０に示すように、第１の素子領域４２（図３３参照）毎に個片化し、複数の半導体チップ４６を得る。半導体チップ４６では、第１のアライメントマーク４４に相当する領域に、上述のように透明絶縁体１９が設けられている。例えば、４つの第１のアライメントマーク４４の上に透明絶縁体１９が設けられている。この場合、半導体チップ４６では、第１のアライメントマーク４４について、撮影画像または反射像を得ることができ、半導体チップ４６の外部から第１のアライメントマーク４４（図３３参照）を識別することができる。

次に、第２のアライメントマーク５４（図２８参照）が複数設けられた第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０（図２８参照）を用意する。
そして、図４１に示すように、異方導電性部材１４を第２の半導体ウエハ５０に向けて半導体チップ４６を配置する。この場合、上述の説明のように、図２８に示すようにして、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報とを求め、半導体チップ４６と第２の素子領域５２の位置合せを行う。

半導体チップ４６と第２の素子領域５２（図２８参照）を位置合せした後、上述のように、半導体チップ４６を第２の素子領域５２に接触させ、例えば、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、樹脂層２４（図２および図４参照）により仮接着する。これを全ての半導体チップ４６について行い、上述のように、全ての半導体チップ４６を第２の素子領域５２に仮接着する。
次に、半導体チップ４６に対して、上述のように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、図４２に示すように、複数の半導体チップ４６を全て一括して、第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）を接合する。この接合のことを、本接合ともいう。本接合における温度条件は、上述のとおりである。本接合を、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。

なお、図４２に示す複数の半導体チップ４６と第２の半導体ウエハ５０の第２の素子領域５２が異方導電性部材１４と透明絶縁体１９を介して接合された状態のものも、半導体素子を含む構造体６２という。
半導体素子を含む構造体６２は、複数の第１のアライメントマークが設けられた第１の素子領域を備える、複数の半導体チップ４６と、それぞれ複数の第２のアライメントマークが設けられた、複数の第２の素子領域５２を備える第２の半導体ウエハ５０と、複数の異方導電性部材１４と、複数の異方導電性部材１４の間に設けられた透明絶縁体１９を有する。半導体チップ４６の第１の素子領域と、第２の半導体ウエハ５０の第２の素子領域５２とは異方導電性部材１４と透明絶縁体１９とを介して接合されており、かつ透明絶縁体１９が素子領域上の少なくとも２つのアライメントマークに相当する領域上に配置されている。すなわち、透明絶縁体１９が、第１の素子領域４２上の少なくとも２つの第１のアライメントマーク４４に相当する第１の領域および第２の素子領域５２上の少なくとも２つの第２のアライメントマーク５４に相当する第２の領域のうち、少なくとも一方の領域において光が透過できるように配置されている。

次に、図４３に示すように、半導体チップ４６が接合された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４と透明絶縁体１９を介して接合された電子素子６４を得ることができる。半導体チップ５６に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。
なお、個片化については、上述の図３２を用いて説明したとおりであるため、詳細な説明は省略する。
また、半導体チップ４６を第２の素子領域５２に接合する工程では、複数の半導体チップ４６を仮接着した後、全て一括して接合することに限定されず、例えば、複数の半導体チップ４６の仮接着を省略してもよい。さらには、複数の半導体チップ４６を、第２の半導体ウエハ５０の第２の素子領域５２に１つずつ接合してもよい。

上述のように、透明絶縁体１９を設けることで、第１のアライメントマーク４４と、第２のアライメントマーク５４を用いて、半導体チップ４６と第２の素子領域５２の位置合せを行うことができ、チップオンウエハに好適である。しかも、半導体チップ４６を第２の素子領域５２の上に配置した際に、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２との位置精度を高くできる。さらには、第１のアライメントマーク４４の位置情報と第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２の接合を速くでき、タクトタイムが短縮され、電子素子の生産性を高くすることができる。
なお、位置合せの際、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を得ることができればよく、透明絶縁体１９は第１のアライメントマーク４４を識別できるように設けられていればよい。

電子素子の製造方法の第４の例について説明する。
図４４〜図４６は本発明の実施形態の電子素子の製造方法の第４の例を工程順に示す模式図である。
図４４〜図４６に示す電子素子の製造方法の第４の例において、図３４〜図４３と同一構成物には同一符号を付して、その詳細な説明は省略する。
電子素子の製造方法の第４の例は、図９に示す異方導電材１０ａを用いた３層構造の電子素子の製造に関するものである。第４の例では、多層構造の例として、３層構造を説明しており、３層構造に限定されない。
上述の図４２に示すように、複数の半導体チップ４６を第２の半導体ウエハ５０の第２の素子領域５２（図２８参照）を接合した状態のものを用いる。この場合、半導体チップ４６は、上述の半導体チップ３７と同じ構成であり、構成は上述の説明のとおりである。

図４４に示す構成は、半導体チップ４６の裏面４６ｂに複数のアライメントマーク（図示せず）と電極（図示せず）が設けられている点以外、図４２に示す構成と同じである。図４４に示す構成は、図４２と同様にして作製される。
第４の例では、図４４に示すように第２の半導体ウエハ５０に接合された各半導体チップ４６に対して、さらに半導体チップ４７を接合する。この場合、上述の説明のように、図２８に示すようにして、半導体チップ４６のアライメントマークの位置情報と半導体チップ４７のアライメントマークの位置情報を用いた位置合せを行い、半導体チップ４６と半導体チップ４７を接合し、半導体チップ４６の裏面４６ｂの電極と、半導体チップ４７の異方導電性部材１４を電気的に接続する。そして、図４５に示すように、全ての半導体チップ４６に、半導体チップ４７を接合する。
半導体チップ４７の接合方法は、特に限定されず、複数の半導体チップ４７を仮接着した後、全て一括して接合してもよく、複数の半導体チップ４６を、第２の半導体ウエハ５０の第２の素子領域５２に１つずつ接合してもよい。
なお、半導体チップ４７は、図２７に示す半導体チップ４６と同様に、第１の半導体ウエハ４０を第１の素子領域４２毎に個片化して得ることができる。

次に、図４６に示すように、２つの半導体チップ４６及び４７が接合されて積層された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、２つの半導体チップ４６及び４７と半導体チップ５６が異方導電性部材１４を介して接合された、３層構造の電子素子６５を得ることができる。
半導体チップ４７の上に、別の半導体チップを、半導体チップ４７と同じ方法で接合して、４層以上の電子素子としてもよい。この場合、別の半導体チップは、半導体チップ４７および最上層の半導体チップと電気的に接続するために、上述の半導体チップ３７と同じ構成とし、裏面の電極と表面の電極（図示せず）と電気的に導通されている構成である。上述の半導体チップ４６と半導体チップ４７と別の半導体チップは、中間の半導体チップに相当する。
なお、上述のように、半導体チップ４６と半導体チップ４７は同じ構成でもよく、機能等が異なる違う構成のものでもよい。また、半導体チップ４６と半導体チップ４７に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。

第４の例でも、半導体チップ４６を第２の半導体ウエハ５０に接合する工程と、半導体チップ４６に半導体チップ４７を接合する工程との間に、中間の半導体チップに相当する半導体チップ４６を繰り返し接合して積層する工程を設けることで、４層以上の多層構造の電子素子を得ることができる。
この場合、中間の半導体チップの他方の面のアライメントマークと、中間の半導体チップの一方の面のアライメントマークを用いて２つの中間の半導体チップの位置合せを行い、異方導電性部材を介して中間の半導体チップ同士を接合する接合工程により、上述の繰り返しの接合がなされる。接合工程を少なくとも１回行うことにより、４層以上の多層構造の電子素子を得ることができる。

電子素子の製造方法の第５の例について説明する。
図４７〜図５２は本発明の実施形態の電子素子の製造方法の第５の例を工程順に示す模式図である。
図４７〜図５２に示す電子素子の製造方法の第５の例において、図２４〜図３２および図３３と同一構成物には同一符号を付して、その詳細な説明は省略する。

電子素子の製造方法の第５の例は、チップオンウエハに関するものである。
電子素子の製造方法の第５の例は、上述の電子素子の製造方法の第１の例に比して、異方導電性部材１４が第２の半導体ウエハ５０に接合されており、異方導電性部材１４が接合された第２の半導体ウエハ５０と、半導体チップ４６とを接合する点が異なり、それ以外の工程は、上述の電子素子の製造方法の第１の例と同じである。
電子素子の製造方法の第５の例では、まず、複数の第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０を用意する。第２の素子領域５２（図２８参照）には、各角に第２のアライメントマーク５４（図２８参照）が設けられており、合計４つの第２のアライメントマーク５４が設けられている。
異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材１４が支持体１２の上に設けられた異方導電材１０を用意する。この場合、異方導電材１０では、異方導電性部材１４が、第２の素子領域５２に合わせて、例えば、図５または図６に示すパターンに形成されている。異方導電性部材１４と支持体１２の間に剥離層１６がある。
そして、図４７に示すように、第２の半導体ウエハ５０の第２の素子領域５２に、異方導電性部材１４を向けて異方導電材１０を配置する。

次に、図４８に示すように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、異方導電材１０の異方導電性部材１４を、第２の素子領域５２の少なくとも２つの第２のアライメントマーク５４に相当する領域において光が透過できるように、第２の半導体ウエハ５０の第２の素子領域５２に接合する。
次に、図４９に示すように、異方導電材１０の支持体１２を取り除き、異方導電性部材１４だけを第２の半導体ウエハ５０に接合させる。
異方導電性部材１４は第２の素子領域５２に第２のアライメントマーク５４に相当する領域において光が透過できるように接合されて配置されている。この場合、第２のアライメントマーク５４について、撮影画像または反射像を得ることができ、第２の半導体ウエハ５０の外部から第２のアライメントマーク５４を識別することができる。なお、支持体１２を取り除く方法は、上述の電子素子の製造方法の第１の例と同じである。

次に、複数の第１のアライメントマーク４４が設けられた第１の素子領域４２を備える、複数の半導体チップ４６を用意する。
次に、図５０に示すように、半導体チップ４６を、異方導電性部材１４に向けて配置する。次に、半導体チップ４６の第１のアライメントマーク４４と、第２のアライメントマーク５４を用いて半導体チップ４６と第２の素子領域５２の位置合せを行う。この場合、半導体チップ４６と、第２の半導体ウエハ５０の第２の素子領域５２の異方導電性部材１４との間に、例えば、撮像装置６０（図２８参照）を配置させ、半導体チップ４６の第１のアライメントマーク４４と、第２のアライメントマーク５４を同時に撮像する。そして、第１のアライメントマーク４４の画像と、第２のアライメントマーク５４の画像を基に、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報とを求め位置合せを行う。

次に、位置合せした後、図５１に示すように、半導体チップ４６を第２の素子領域５２の異方導電性部材１４に、例えば、接着剤等を用い、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、仮接着する。これを全ての半導体チップ４６について行い、図５２に示すように、全ての半導体チップ４６を第２の素子領域５２に仮接着する。
これ以降の工程は、上述の電子素子の製造方法の第１の例と同じである。この場合、図３１に示すように、半導体チップ４６に対して、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持し、複数の半導体チップ４６を全て一括して第２の素子領域５２（図２８参照）を接合する。これにより、上述の半導体素子を含む構造体６２を得ることができる。
次に、図３２に示すように、半導体チップ４６が接合された第２の半導体ウエハ５０を、第２の素子領域５２（図２８参照）毎に、例えば、ダイシングまたはレーザースクライビングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４を介して接合された電子素子６４を得ることができる。半導体チップ５６は、第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０を切断して得られるものであり、半導体チップ５６は第２の素子領域５２（図２８参照）を備える。

電子素子の製造方法の第５の例でも、電子素子の製造方法の第１の例と同じく、半導体チップ４６と第２の素子領域５２との位置精度を高くすることができる。さらには、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を同じタイミングで得ることができるため、半導体チップ４６と第２の素子領域５２の接合を速くでき、タクトタイムが短縮され、電子素子６４の生産性を高くすることができる。
なお、位置合せの際、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報を得ることができればよく、異方導電性部材１４は第２のアライメントマーク５４を識別できるように設けられていればよい。このため、半導体チップ４６を第２の素子領域５２に接合した後では、第１の素子領域４２の第１のアライメントマーク４４に相当する領域において光が透過できないように異方導電性部材１４が配置されてもよい。

上述の第１の素子領域４２および第２の素子領域５２は、上述の素子領域３０と同じ構成である。半導体チップ４６および半導体チップ５６は、上述の半導体チップ３６で例示したものとすることができる。半導体チップ４６および半導体チップ５６の組合せは、特に限定されず、電子素子６４の機能、および電子素子６４に要求される性能に応じて適宜決定される。

第５の例においても、上述の第２の例のように、半導体チップ４６の上に半導体チップ４７を接合して積層した３層構造の電子素子としてもよく、さらには半導体チップ４６を繰り返し接合して積層することで、４層以上の多層構造の電子素子としてもよい。

電子素子の製造方法の第６の例について説明する。
図５３〜図５８は本発明の実施形態の電子素子の製造方法の第６の例を工程順に示す模式図である。
図５３〜図５８に示す電子素子の製造方法の第６の例において、図２４〜図３２および図３３ならびに図３７〜図３９と同一構成物には同一符号を付して、その詳細な説明は省略する。

電子素子の製造方法の第６の例では、図５３〜図５５に示す工程は、上述の図３７〜図３９に示す工程と同じであるため、その詳細な説明は省略し、図５６から説明する。
図５６には、異方導電材１０ａの支持体１２が取り除かれ、異方導電性部材１４と透明絶縁体１９が接合された第１の半導体ウエハ４０を示す。
第６の例では、第２のアライメントマーク５４（図２８参照）が複数設けられた第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０に対して、第２の素子領域５２（図２８参照）毎に切断し、半導体チップ５６を得る。半導体チップ５６は、第２のアライメントマーク５４が複数設けられた第２の素子領域５２（図２８参照）を有する。
図５６に示すように、異方導電性部材１４を第１の半導体ウエハ４０に向けて半導体チップ５６を配置する。この場合、上述の説明のように、図２８に示すようにして、第１のアライメントマーク４４の位置情報と、第２のアライメントマーク５４の位置情報とを求め、半導体チップ５６と第１の素子領域４２の位置合せを行う。

半導体チップ５６と第１の素子領域４２を位置合せした後、上述のように、半導体チップ５６を第１の素子領域４２に接触させ、例えば、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、樹脂層２４（図２および図４参照）により仮接着する。これを全ての半導体チップ５６について行い、上述のように、全ての半導体チップ５６を第１の素子領域４２に仮接着する。
次に、半導体チップ５６に対して、上述のように、予め定められた圧力を加え、予め定められた温度に加熱し、予め定められた時間保持して、図５７に示すように、複数の半導体チップ５６を全て一括して、第１の半導体ウエハ４０の第１の素子領域４２（図３３参照）を接合する。この接合のことを、本接合ともいう。本接合における温度条件は、上述のとおりである。本接合を、上述のように一括して行うことにより、タクトタイムを低減でき、生産性を高くできる。

次に、図５８に示すように、半導体チップ５６が接合された第１の半導体ウエハ４０を、第１の素子領域４２（図３３参照）毎に、例えば、ダイシングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４と透明絶縁体１９を介して接合された電子素子６４を得ることができる。
なお、個片化については、上述の図３２を用いて説明したとおりであるため、詳細な説明は省略する。
また、半導体チップ５６を第１の素子領域４２に接合する工程では、複数の半導体チップ５６を仮接着した後、全て一括して接合することに限定されず、例えば、複数の半導体チップ５６の仮接着を省略してもよい。さらには、複数の半導体チップ５６を、第１の半導体ウエハ４０の第１の素子領域４２に１つずつ接合してもよい。

電子素子の製造方法の第７の例について説明する。
図５９〜図６０は本発明の実施形態の電子素子の製造方法の第７の例を工程順に示す模式図である。
図５９〜図６０に示す電子素子の製造方法の第７の例において、図５３〜図５８と同一構成物には同一符号を付して、その詳細な説明は省略する。
電子素子の製造方法の第７の例は、図９に示す異方導電材１０ａをウエハオンウエハに適用した例である。

電子素子の製造方法の第７の例は、第６の例と同じく、異方導電材１０ａの支持体１２が取り除かれ、異方導電性部材１４と透明絶縁体１９が接合された第１の半導体ウエハ４０（図５６参照）を用いる。
第２のアライメントマーク５４が複数設けられた第２の素子領域５２（図２８参照）を備える第２の半導体ウエハ５０（図２８参照）を用意する。
図５９に示すように、第１の半導体ウエハ４０に対して、第２の半導体ウエハ５０の位置合せを行い、図５９に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０を接合する。この場合、第１の素子領域４２（図３３参照）と第２の素子領域５２（図２８参照）とは異方導電性部材１４と透明絶縁体１９を介して積層されている。
第１の半導体ウエハ４０は、透明絶縁体１９が、第１のアライメントマーク４４の上に設けられており、異方導電性部材１４があっても、ウエハの状態でアライメントマーク３２を認識することができるため、ウエハの状態で位置合せが可能である。
第１の半導体ウエハ４０と第２の半導体ウエハ５０の接合は、仮接着した後に本接合してもよく、仮接着を省略し、本接合だけでもよい。

次に、図６０に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０が接合された状態で、第１の素子領域４２（図３３参照）と第２の素子領域５２（図２８参照）毎に、例えば、ダイシングにより、個片化する。これにより、半導体チップ４６と半導体チップ５６が異方導電性部材１４と透明絶縁体１９を介して接合された電子素子６４を得ることができる。このように、ウエハオンウエハにも好適である。
なお、個片化については、上述の図３２を用いて説明したとおりであるため、詳細な説明は省略する。
また、図６０に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０が接合された状態で、第１の半導体ウエハ４０および第２の半導体ウエハ５０のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研摩（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。
また、第１の半導体ウエハ４０及び第２の半導体ウエハ５０に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。

電子素子の製造方法の第８の例について説明する。
図６１〜図６３は本発明の実施形態の電子素子の製造方法の第８の例を工程順に示す模式図である。図６４は、第３の半導体ウエハを示す模式図である。
図６１〜図６３に示す電子素子の製造方法の第８の例において、図５３〜図６０と同一構成物には同一符号を付して、その詳細な説明は省略する。
電子素子の製造方法の第８の例は、図９に示す異方導電材１０ａを用いた３層構造の電子素子の製造に関するものである。第８の例では、多層構造の例として、３層構造を説明しており、３層構造に限定されない。
また、第３の半導体ウエハ８０を用いるが、第３の半導体ウエハ８０は、図６４に示すように、複数の第３のアライメントマーク８４が設けられた第３の素子領域８２を有するものである。第３の半導体ウエハ８０は、第１の半導体ウエハ４０および第２の半導体ウエハ５０と同様の構成である。第３の半導体ウエハ８０には、異方導電性部材１４と透明絶縁体１９が設けられており、第３の素子領域８２の複数の第３のアライメントマーク８４のうち、第３のアライメントマーク８４の少なくとも２つの上に透明絶縁体１９が設けられている。

第８の例では、第１の半導体ウエハ４０が最下層の半導体ウエハに相当し、第２の半導体ウエハ５０が中間の半導体ウエハに相当し、第３の半導体ウエハ８０が最上層の半導体ウエハに相当する。
また、第１の半導体ウエハ４０、第２の半導体ウエハ５０および第３の半導体ウエハ８０に関し、異方導電性部材１４を、上述のように電極（図示せず）が形成された電極領域３１（図２１参照）だけに設けるようにしてもよい。

電子素子の製造方法の第８の例では、上述の図５９に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０が接合された状態のものを用いる。この場合、第２の半導体ウエハ５０は、上述の構成に加えて、さらに裏面５０ｂに複数のアライメントマーク（図示せず）と電極（図示せず）が設けられている。
例えば、第２の半導体ウエハ５０には、第２の素子領域５２（図２８参照）において裏面５０ｂの電極（図示せず）と表面５０ａの電極（図示せず）をつなぐ、導電材が充填されたスルーホール（図示せず）が設けられている。裏面５０ｂの電極と表面５０ａの電極とは、導電材が充填されたスルーホールで電気的に導通されている。第２の半導体ウエハ５０の表面５０ａが一方の面であり、裏面５０ｂが他方の面である。
なお、第１の半導体ウエハ４０に第２の半導体ウエハ５０を接合する工程が第１の工程に相当する。

図６１に示すように、第２の半導体ウエハ５０に対して、さらに第３の半導体ウエハ８０を接合する。この場合、上述の説明のように、図２８に示すようにして、第２の半導体ウエハ５０のアライメントマーク５４の位置情報と第３の半導体ウエハ８０の第３のアライメントマーク８４（図６４参照）の位置情報を用いた位置合せを行う。

そして、図６２に示すように、第２の半導体ウエハ５０と第３の半導体ウエハ８０を接合し、第２の半導体ウエハ５０の裏面５０ｂの電極と、第３の半導体ウエハ８０の異方導電性部材１４を電気的に接続する。この場合、第１の半導体ウエハ４０と第２の半導体ウエハ５０と第３の半導体ウエハ８０が異方導電性部材１４と透明絶縁体１９を介して積層される。これにより、第１の素子領域４２（図３３参照）と第２の素子領域５２（図２８参照）と第３の素子領域８２（図６４参照）が異方導電性部材１４と透明絶縁体１９を介して積層される。第２の半導体ウエハ５０に第３の半導体ウエハ８０を接合する工程が第２の工程に相当する。
第２の半導体ウエハ５０と第３の半導体ウエハ８０の接合方法は、特に限定されず、上述の第１の半導体ウエハ４０と第２の半導体ウエハ５０の接合方法を用いることができる。

次に、第１の半導体ウエハ４０と第２の半導体ウエハ５０と第３の半導体ウエハ８０が積層された状態で、第１の素子領域４２（図３３参照）と第２の素子領域５２（図２８参照）と第３の素子領域８２（図６４参照）毎に、例えば、ダイシングにより、個片化する。これにより、図６３に示すように、半導体チップ４６と半導体チップ５６と半導体チップ８６が、それぞれ異方導電性部材１４と透明絶縁体１９を介して接合された電子素子６４を得ることができる。
なお、個片化については、上述の図３２を用いて説明したとおりであるため、詳細な説明は省略する。半導体チップ８６は、第３の半導体ウエハ８０（図６４参照）を第３の素子領域８２（図６４参照）毎に切断して得られたものである。

また、図６２に示すように、第１の半導体ウエハ４０と第２の半導体ウエハ５０と第３の半導体ウエハ８０が接合された状態で、第１の半導体ウエハ４０および第３の半導体ウエハ８０のうち、薄くする必要がある半導体ウエハがあれば、化学的機械的研摩（ＣＭＰ：Chemical Mechanical Polishing）等により、薄くすることができる。

第８の例でも、第１の半導体ウエハ４０に第２の半導体ウエハ５０を接合する工程と、第２の半導体ウエハ５０に第３の半導体ウエハ８０を接合する工程との間に、中間の半導体ウエハに相当する第２の半導体ウエハ５０を繰り返し接合して積層する工程を設けることで、４層以上の多層構造の電子素子を得ることができる。
この場合、中間の半導体ウエハの他方の面のアライメントマークと、中間の半導体ウエハの一方の面のアライメントマークを用いて２つの中間の半導体ウエハの位置合せを行い、異方導電性部材を介して中間の半導体チップ同士を接合する接合工程により、上述の繰り返しの接合がなされる。接合工程を少なくとも１回行うことにより、４層以上の多層構造の電子素子を得ることができる。

さらに、電子素子の製造方法について、光学センサを例にして説明する。

［光学センサの製造方法］
図６５〜図６８は、光学センサの製造方法を工程順に示す模式図である。
図６５〜図６８において、図１および図２に示す異方導電材１０と同一構成物には同一符号を付して、その詳細な説明は省略する。
図６５に示すように、半導体ウエハ７０に、光を検出するセンサ部７２が形成されている。
半導体ウエハ７０は、複数の回路（図示せず）が素子領域（図示せず）毎に形成されている。センサ部７２は、半導体ウエハ７０の素子領域毎に、光センサ（図示せず）が形成されており、複数の光センサを有する。
この状態で、半導体ウエハ７０に異方導電性部材１４を向けて、半導体ウエハ７０と異方導電材１０を接合する。この場合、半導体ウエハ７０の異方導電性部材１４との接合面には、半導体ウエハ７０の素子領域に対応するアライメントマーク（図示せず）が形成されている。異方導電性部材１４は、アライメントマークに相当する領域において光が透過できるように配置されている。
なお、異方導電材１０は、光学センサの形成時に支持基板として機能するものである。
センサ部７２の光センサは、光を検出することができれば、構成は特に限定されず、例えば、ＣＣＤ（Charge Coupled Device）イメージセンサまたはＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。

図６６に示すようにセンサ部７２にレンズ７４を形成する。レンズ７４は、例えば、マイクロレンズと呼ばれるものである。レンズ７４は、光センサ毎に形成されており、公知の方法により形成される。
次に、図６７に示すように、異方導電材１０の支持体１２を取り除き、異方導電性部材１４だけを半導体ウエハ７０に残す。支持体１２を取り除く方法は、上述の図２６に示す方法と同じである。

次に、半導体ウエハ７０の素子領域毎に、ダイシング等により個片化する。これにより、図６８に示す異方導電性部材１４が接合された光学センサ７６が得られる。
次に、光学センサ７６と、例えば、ロジック回路が形成された半導体チップ７７とを異方導電性部材１４を介して接合し、電子素子７８を得る。この場合も、異方導電性部材１４を、上述のように半導体ウエハ７０のアライメントマーク（図示せず）が外部から認識できるように配置しているため、光学センサ７６と半導体チップ７７の位置合せを高い精度で実現でき、光学センサ７６と半導体チップ７７を高い位置精度で接合することができる。
異方導電性部材１４は、上述のようにＴＳＶ（Through Silicon Via）の機能を果たすものである。このため、従来のように、支持基板にＴＳＶ（Through Silicon Via）を形成する必要がない。これにより、製造工程を簡素化でき、タクトタイムが短縮され、光学センサ７６の生産性を向上させることができる。

以下、図１および図９に示す異方導電材についてより具体的に説明する。
〔絶縁性基材〕
絶縁性基材は、無機材料からなり、従来公知の異方導電性フィルム等を構成する絶縁性基材と同程度の電気抵抗率（１０¹⁴Ω・ｃｍ程度）を有するものであれば特に限定されない。
なお、「無機材料からなり」とは、後述する樹脂層を構成する高分子材料と区別するための規定であり、無機材料のみから構成された絶縁性基材に限定する規定ではなく、無機材料を主成分（５０質量％以上）とする規定である。

絶縁性基材としては、例えば、金属酸化物基材、金属窒化物基材、ガラス基材、シリコンカーバイド、シリコンナイトライド等のセラミックス基材、ダイヤモンドライクカーボン等のカーボン基材、ポリイミド基材、これらの複合材料等が挙げられる。絶縁性基材としては、これ以外に、例えば、貫通孔を有する有機素材上に、セラミックス材料またはカーボン材料を５０質量％以上含む無機材料で成膜したものであってもよい。

絶縁性基材としては、所望の平均開口径を有するマイクロポアが貫通孔として形成され、後述する導通路を形成しやすいという理由から、金属酸化物基材であることが好ましく、バルブ金属の陽極酸化膜であることがより好ましい。
ここで、バルブ金属としては、具体的には、例えば、アルミニウム、タンタル、ニオブ、チタン、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモン等が挙げられる。これらのうち、寸法安定性がよく、比較的安価であることからアルミニウムの陽極酸化膜（基材）であることが好ましい。

絶縁性基材における各導通路の間隔は、５ｎｍ〜８００ｎｍであることが好ましく、１０ｎｍ〜２００ｎｍであることがより好ましく、２０ｎｍ〜６０ｎｍであることがさらに好ましい。絶縁性基材における各導通路の間隔がこの範囲であると、絶縁性基材が絶縁性の隔壁として十分に機能する。
ここで、各導通路の間隔とは、隣接する導通路間の幅ｗをいい、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２０万倍の倍率で観察し、隣接する導通路間の幅を１０点で測定した平均値をいう。

〔導通路〕
複数の導通路は、絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる。
導通路は、絶縁性基材の表面から突出した突出部分を有しており、かつ、各導通路の突出部分の端部が後述する樹脂層に埋設されている。

＜導電材＞
導通路を構成する導電材は、好ましくは電気抵抗率が１０³Ω・ｃｍ以下の材料であれば特に限定されず、その具体例としては、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、ニッケル（Ｎｉ）、インジウムがドープされたスズ酸化物（ＩＴＯ）等が好適に例示される。
中でも、電気伝導性の観点から、銅、金、アルミニウム、およびニッケルが好ましく、銅および金がより好ましい。

＜突出部分＞
導通路の突出部分は、導通路が絶縁性基材の表面から突出した部分であり、また、突出部分の端部は、樹脂層に埋設している。

異方導電性部材と電極とを圧着等の手法により電気的接続、または物理的に接合する際に、突出部分が潰れた場合の面方向の絶縁性を十分に確保できる理由から、導通路の突出部分のアスペクト比（突出部分の高さ／突出部分の直径）が０．５以上５０未満であることが好ましく、０．８〜２０であることがより好ましく、１〜１０であることがさらに好ましい。

また、接続対象の半導体チップまたは半導体ウエハの表面形状に追従する観点から、導通路の突出部分の高さは、上述のように２０ｎｍ以上であることが好ましく、より好ましくは１００ｎｍ〜５００ｎｍである。
導通路の突出部分の高さは、異方導電性部材の断面を電解放出形走査型電子顕微鏡により２万倍の倍率で観察し、導通路の突出部分の高さを１０点で測定した平均値をいう。
導通路の突出部分の直径は、異方導電性部材の断面を電解放出形走査型電子顕微鏡により観察し、導通路の突出部分の直径を１０点で測定した平均値をいう。

＜他の形状＞
導通路は柱状であり、その直径ｄは、突出部分の直径と同様、５ｎｍ超１０μｍ以下であることが好ましく、２０ｎｍ〜１０００ｎｍであることがより好ましい。

また、導通路は絶縁性基材によって互いに電気的に絶縁された状態で存在するものであるが、その密度は、２万個／ｍｍ²以上であることが好ましく、２００万個／ｍｍ²以上であることがより好ましく、１０００万個／ｍｍ²以上であることがさらに好ましく、５０００万個／ｍｍ²以上であることが特に好ましく、１億個／ｍｍ²以上であることが最も好ましい。

さらに、隣接する各導通路の中心間距離ｐは、２０ｎｍ〜５００ｎｍであることが好ましく、４０ｎｍ〜２００ｎｍであることがより好ましく、５０ｎｍ〜１４０ｎｍであることがさらに好ましい。

〔樹脂層〕
樹脂層は、絶縁性基材の表面に設けられ、上述の導通路を埋設するものである。すなわち、樹脂層は、絶縁性基材の表面、および絶縁性基材から突出した導通路の端部を被覆するものである。
樹脂層は、接続対象に対して仮接着性を付与するものである。樹脂層は、例えば、５０℃〜２００℃の温度範囲で流動性を示し、２００℃以上で硬化するものであることが好ましい。
以下、樹脂剤の組成について説明する。樹脂層は、酸化防止材料および高分子材料を含有するものである。

＜酸化防止材料＞
樹脂層に含まれる酸化防止材料としては、具体的には、例えば、１，２，３，４−テトラゾール、５−アミノ−１，２，３，４−テトラゾール、５−メチル−１，２，３，４−テトラゾール、１Ｈ−テトラゾール−５−酢酸、１Ｈ−テトラゾール−５−コハク酸、１，２，３−トリアゾール、４−アミノ−１，２，３−トリアゾール、４，５−ジアミノ−１，２，３−トリアゾール、４−カルボキシ−１Ｈ−１，２，３−トリアゾール、４，５−ジカルボキシ−１Ｈ−１，２，３−トリアゾール、１Ｈ−１，２，３−トリアゾール−４−酢酸、４−カルボキシ−５−カルボキシメチル−１Ｈ−１，２，３−トリアゾール、１，２，４−トリアゾール、３−アミノ−１，２，４−トリアゾール、３，５−ジアミノ−１，２，４−トリアゾール、３−カルボキシ−１，２，４−トリアゾール、３，５−ジカルボキシ−１，２，４−トリアゾール、１，２，４−トリアゾール−３−酢酸、１Ｈ−ベンゾトリアゾール、１Ｈ−ベンゾトリアゾール−５−カルボン酸、ベンゾフロキサン、２，１，３−ベンゾチアゾール、ｏ−フェニレンジアミン、ｍ−フェニレンジアミン、カテコール、ｏ−アミノフェノール、２−メルカプトベンゾチアゾール、２−メルカプトベンゾイミダゾール、２−メルカプトベンゾオキサゾール、メラミン、およびこれらの誘導体が挙げられる。
これらのうち、ベンゾトリアゾールおよびその誘導体が好ましい。
ベンゾトリアゾール誘導体としては、ベンゾトリアゾールのベンゼン環に、ヒドロキシル基、アルコキシ基（例えば、メトキシ基、エトキシ基等）、アミノ基、ニトロ基、アルキル基（例えば、メチル基、エチル基、ブチル基等）、ハロゲン原子（例えば、フッ素原子、塩素原子、臭素原子、ヨウ素原子等）等を有する置換ベンゾトリアゾールが挙げられる。また、ナフタレントリアゾール、ナフタレンビストリアゾール、と同様に置換された置換ナフタレントリアゾール、置換ナフタレンビストリアゾール等も挙げることができる。

また、樹脂層に含まれる酸化防止材料の他の例としては、一般的な酸化防止剤である、高級脂肪酸、高級脂肪酸銅、フェノール化合物、アルカノールアミン、ハイドロキノン類、銅キレート剤、有機アミン、有機アンモニウム塩等が挙げられる。

樹脂層に含まれる酸化防止材料の含有量は特に限定されず、防食効果の観点から、樹脂層の全質量に対して０．０００１質量％以上が好ましく、０．００１質量％以上がより好ましい。また、本接合プロセスにおいて適切な電気抵抗を得る理由から、５．０質量％以下が好ましく、２．５質量％以下がより好ましい。

＜高分子材料＞
樹脂層に含まれる高分子材料としては特に限定されず、半導体チップまたは半導体ウエハと異方導電性部材との隙間を効率よく埋めることができ、半導体チップまたは半導体ウエハとの密着性がより高くなる理由から、熱硬化性樹脂であることが好ましい。
熱硬化性樹脂としては、具体的には、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリウレタン樹脂、ビスマレイミド樹脂、メラミン樹脂、イソシアネート系樹脂等が挙げられる。
なかでも、絶縁信頼性がより向上し、耐薬品性に優れる理由から、ポリイミド樹脂および／またはエポキシ樹脂を用いるのが好ましい。

＜マイグレーション防止材料＞
樹脂層は、樹脂層に含有し得る金属イオン、ハロゲンイオン、ならびに半導体チップおよび半導体ウエハに由来する金属イオンをトラップすることによって絶縁信頼性がより向上する理由から、マイグレーション防止材料を含有しているのが好ましい。

マイグレーション防止材料としては、例えば、イオン交換体、具体的には、陽イオン交換体と陰イオン交換体との混合物、または、陽イオン交換体のみを使用することができる。
ここで、陽イオン交換体および陰イオン交換体は、それぞれ、例えば、後述する無機イオン交換体および有機イオン交換体の中から適宜選択することができる。

（無機イオン交換体）
無機イオン交換体としては、例えば、含水酸化ジルコニウムに代表される金属の含水酸化物が挙げられる。
金属の種類としては、例えば、ジルコニウムのほか、鉄、アルミニウム、錫、チタン、アンチモン、マグネシウム、ベリリウム、インジウム、クロム、ビスマス等が知られている。
これらの中でジルコニウム系のものは、陽イオンのＣｕ²⁺、Ａｌ³⁺について交換能を有している。また、鉄系のものについても、Ａｇ⁺、Ｃｕ²⁺について交換能を有している。
同様に、錫系、チタン系、アンチモン系のものは、陽イオン交換体である。
一方、ビスマス系のものは、陰イオンのＣｌ^-について交換能を有している。
また、ジルコニウム系のものは条件によっては陰イオンの交換能を示す。アルミニウム系、錫系のものも同様である。
これら以外の無機イオン交換体としては、リン酸ジルコニウムに代表される多価金属の酸性塩、モリブドリン酸アンモニウムに代表されるヘテロポリ酸塩、不溶性フェロシアン化物等の合成物が知られている。
これらの無機イオン交換体の一部は既に市販されており、例えば、東亜合成株式会社の商品名イグゼ「ＩＸＥ」における各種のグレードが知られている。
なお、合成品のほか、天然物のゼオライト、またはモンモリロン石のような無機イオン交換体の粉末も使用可能である。

（有機イオン交換体）
有機イオン交換体には、陽イオン交換体としてスルホン酸基を有する架橋ポリスチレンが挙げられ、そのほかカルボン酸基、ホスホン酸基またはホスフィン酸基を有するものも挙げられる。
また、陰イオン交換体として四級アンモニウム基、四級ホスホニウム基または三級スルホニウム基を有する架橋ポリスチレンが挙げられる。

これらの無機イオン交換体および有機イオン交換体は、捕捉したい陽イオン、陰イオンの種類、そのイオンについての交換容量を考慮して適宜選択すればよい。勿論、無機イオン交換体と有機イオン交換体とを混合して使用してもよい。
電子素子の製造工程では加熱するプロセスを含むため、無機イオン交換体が好ましい。

また、イオン交換体と上述した高分子材料との混合比は、例えば、機械的強度の観点から、イオン交換体を１０質量％以下とすることが好ましく、イオン交換体を５質量％以下とすることがより好ましく、さらにイオン交換体を２．５質量％以下とすることがさらに好ましい。また、半導体チップまたは半導体ウエハと異方導電性部材とを接合した際のマイグレーションを抑制する観点から、イオン交換体を０．０１質量％以上とすることが好ましい。

＜無機充填剤＞
樹脂層は、無機充填剤を含有しているのが好ましい。
無機充填剤としては特に制限はなく、公知のものの中から適宜選択することができ、例えば、カオリン、硫酸バリウム、チタン酸バリウム、酸化ケイ素粉、微粉状酸化ケイ素、気相法シリカ、無定形シリカ、結晶性シリカ、溶融シリカ、球状シリカ、タルク、クレー、炭酸マグネシウム、炭酸カルシウム、酸化アルミニウム、水酸化アルミニウム、マイカ、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、炭化ケイ素、窒化ケイ素等が挙げられる。

導通路間に無機充填剤が入ることを防ぎ、導通信頼性がより向上する理由から、無機充填剤の平均粒子径が、各導通路の間隔よりも大きいことが好ましい。
無機充填剤の平均粒子径は、３０ｎｍ〜１０μｍであることが好ましく、８０ｎｍ〜１μｍであることがより好ましい。
ここで、平均粒子径は、レーザー回折散乱式粒子径測定装置(日機装（株）製マイクロトラックＭＴ３３００)で測定される、一次粒子径を平均粒子径とする。

＜硬化剤＞
樹脂層は、硬化剤を含有していてもよい。
硬化剤を含有する場合、接続対象の半導体チップまたは半導体ウエハの表面形状との接合不良を抑制する観点から、常温で固体の硬化剤を用いず、常温で液体の硬化剤を含有しているのがより好ましい。
ここで、「常温で固体」とは、２５℃で固体であることをいい、例えば、融点が２５℃より高い温度である物質をいう。

硬化剤としては、具体的には、例えば、ジアミノジフェニルメタン、ジアミノジフェニルスルホンのような芳香族アミン、脂肪族アミン、４−メチルイミダゾール等のイミダゾール誘導体、ジシアンジアミド、テトラメチルグアニジン、チオ尿素付加アミン、メチルヘキサヒドロフタル酸無水物等のカルボン酸無水物、カルボン酸ヒドラジド、カルボン酸アミド、ポリフェノール化合物、ノボラック樹脂、ポリメルカプタン等が挙げられ、これらの硬化剤から、２５℃で液体のものを適宜選択して用いることができる。なお、硬化剤は１種単独で用いてもよく、２種以上を併用してもよい。

樹脂層には、その特性を損なわない範囲内で、広く一般に半導体パッケージの樹脂絶縁膜に添加されている分散剤、緩衝剤、粘度調整剤等の種々の添加剤を含有させてもよい。

＜形状＞
異方導電性部材の導通路を保護する理由から、樹脂層の厚みは、導通路の突出部分の高さより大きく、１μｍ〜５μｍであることが好ましい。

[透明絶縁体]
透明絶縁体は、上述の〔樹脂層〕に挙げている材料から構成されるもののうち、可視光透過率が８０％以上であるもので構成される。このため、各材料に関し、詳細な説明は省略する。
透明絶縁体において、主成分（高分子材料）が上述の〔樹脂層〕と同じである場合、透明絶縁体と樹脂層との間の密着性が良好となるため好ましい。
透明絶縁体は、電極等がない部分に形成するため、上述の〔樹脂層〕の＜酸化防止材料＞および上述の〔樹脂層〕の＜マイグレーション防止材料＞を含まないことが好ましい。
透明絶縁体はＣＴＥ（線膨張係数）がシリコン等の支持体に近い方が、異方導電材の反りが減るため、上述の〔樹脂層〕の＜無機充填剤＞を含むことが好ましい。
透明絶縁体において、高分子材料と硬化剤が、上述の〔樹脂層〕と同じである場合、温度および時間等の硬化条件が同じになるため好ましい。
なお、「可視光透過率が８０％以上」とは、光透過率が波長４００〜８００ｎｍの可視光波長域において、８０％以上のことをいう。光透過率は、ＪＩＳ Ｋ ７３７５：２００８に規定される「プラスチック--全光線透過率および全光線反射率の求め方」を用いて測定されるものである。

［異方導電性部材の製造方法］
異方導電性部材の製造方法は特に限定されず、例えば、絶縁性基材に設けられた貫通孔に導電性材料を存在させて導通路を形成する導通路形成工程と、導通路形成工程の後に絶縁性基材の表面のみを一部除去し、導通路を突出させるトリミング工程と、トリミング工程の後に絶縁性基材の表面および導通路の突出部分に樹脂層を形成する樹脂層形成工程とを有する製造方法等が挙げられる。

〔絶縁性基材の作製〕
絶縁性基材は、例えば、貫通孔を有するガラス基板（Through Glass Via：ＴＧＶ）をそのまま用いることができるが、導通路の開口径、および突出部分のアスペクト比を上述の範囲とする観点から、バルブ金属に対して陽極酸化処理を施して形成した基板が好ましい。
陽極酸化処理としては、例えば、絶縁性基材がアルミニウムの陽極酸化皮膜である場合は、アルミニウム基板を陽極酸化する陽極酸化処理、および陽極酸化処理の後に、陽極酸化により生じたマイクロポアによる孔を貫通化する貫通化処理をこの順に施すことにより作製することができる。
絶縁性基材の作製に用いられるアルミニウム基板ならびにアルミニウム基板に施す各処理工程については、特開２００８−２７０１５８号公報の＜００４１＞〜＜０１２１＞段落に記載したものと同様のものを採用することができる。

〔導通路形成工程〕
導通路形成工程は、絶縁性基材に設けられた貫通孔に導電性材料を存在させる工程である。
ここで、貫通孔に金属を存在させる方法としては、例えば、特開２００８−２７０１５８号公報の＜０１２３＞〜＜０１２６＞段落および［図４］に記載された各方法（電解メッキ法または無電解メッキ法）と同様の方法が挙げられる。
また、電解メッキ法または無電解メッキ法においては、金、ニッケル、銅等による電極層を予め設けることが好ましい。この電極層の形成方法としては、例えば、スパッタ等の気相処理、無電解めっき等の液層処理、およびこれらを組合せた処理等が挙げられる。
金属充填工程により、導通路の突出部分が形成される前の異方導電性部材が得られる。

一方、導通路形成工程は、特開２００８−２７０１５８号公報に記載された方法に代えて、例えば、アルミニウム基板の片側の表面（以下、「片面」ともいう。）に陽極酸化処理を施し、アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する陽極酸化処理工程と、陽極酸化処理工程の後に陽極酸化膜のバリア層を除去するバリア層除去工程と、バリア層除去工程の後に電解めっき処理を施してマイクロポアの内部に金属を充填する金属充填工程と、金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る基板除去工程とを有する工程を有する方法であってもよい。

＜陽極酸化処理工程＞
陽極酸化工程は、アルミニウム基板の片面に陽極酸化処理を施すことにより、アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する工程である。
陽極酸化処理は、従来公知の方法を用いることができ、マイクロポア配列の規則性を高くし、異方導電性を担保する観点から、自己規則化法または定電圧処理を用いるのが好ましい。
ここで、陽極酸化処理の自己規則化法または定電圧処理については、特開２００８−２７０１５８号公報の＜００５６＞〜＜０１０８＞段落および［図３］に記載された各処理と同様の処理を施すことができる。

＜バリア層除去工程＞
バリア層除去工程は、陽極酸化処理工程の後に、陽極酸化膜のバリア層を除去する工程である。バリア層を除去することにより、マイクロポアを介してアルミニウム基板の一部が露出することになる。
バリア層を除去する方法は特に限定されず、例えば、陽極酸化処理工程の陽極酸化処理における電位よりも低い電位でバリア層を電気化学的に溶解する方法（以下、「電解除去処理」ともいう。）；エッチングによりバリア層を除去する方法（以下、「エッチング除去処理」ともいう。）；これらを組み合わせた方法（特に、電解除去処理を施した後に、残存するバリア層をエッチング除去処理で除去する方法）；等が挙げられる。

〈電解除去処理〉
電解除去処理は、陽極酸化処理工程の陽極酸化処理における電位（電解電位）よりも低い電位で施す電解処理であれば特に限定されない。
電解溶解処理は、例えば、陽極酸化処理工程の終了時に電解電位を降下させることにより、陽極酸化処理と連続して施すことができる。

電解除去処理は、電解電位以外の条件については、上述した従来公知の陽極酸化処理と同様の電解液および処理条件を採用することができる。
特に、上述したように電解除去処理と陽極酸化処理とを連続して施す場合は、同様の電解液を用いて処理するのが好ましい。

（電解電位）
電解除去処理における電解電位は、陽極酸化処理における電解電位よりも低い電位に、連続的または段階的（ステップ状）に降下させるのが好ましい。
ここで、電解電位を段階的に降下させる際の下げ幅（ステップ幅）は、バリア層の耐電圧の観点から、１０Ｖ以下であることが好ましく、５Ｖ以下であることがより好ましく、２Ｖ以下であることがさらに好ましい。
また、電解電位を連続的または段階的に降下させる際の電圧降下速度は、生産性等の観点から、いずれも１Ｖ／秒以下が好ましく、０．５Ｖ／秒以下がより好ましく、０．２Ｖ／秒以下がさらに好ましい。

〈エッチング除去処理〉
エッチング除去処理は特に限定されず、酸水溶液またはアルカリ水溶液を用いて溶解する化学的エッチング処理であってもよく、ドライエッチング処理であってもよい。

（化学エッチング処理）
化学エッチング処理によるバリア層の除去は、例えば、陽極酸化処理工程後の構造物を酸水溶液またはアルカリ水溶液に浸漬させ、マイクロポアの内部に酸水溶液またはアルカリ水溶液を充填させた後に、陽極酸化膜のマイクロポアの開口部側の表面にｐＨ緩衝液を接触させる方法等により、バリア層のみを選択的に溶解させることができる。

ここで、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。また、酸水溶液の濃度は１質量％〜１０質量％であることが好ましい。酸水溶液の温度は、１５℃〜８０℃が好ましく、２０℃〜６０℃がより好ましく、３０℃〜５０℃がさらに好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。また、アルカリ水溶液の濃度は０．１質量％〜５質量％であることが好ましい。アルカリ水溶液の温度は、１０℃〜６０℃が好ましく、１５℃〜４５℃がより好ましく、２０℃〜３５℃であることがさらに好ましい。なお、アルカリ水溶液には、亜鉛および他の金属を含有していてもよい。
具体的には、例えば、５０ｇ／Ｌ、４０℃のリン酸水溶液、０．５ｇ／Ｌ、３０℃の水酸化ナトリウム水溶液、０．５ｇ／Ｌ、３０℃の水酸化カリウム水溶液等が好適に用いられる。
なお、ｐＨ緩衝液としては、上述した酸水溶液またはアルカリ水溶液に対応した緩衝液を適宜使用することができる。

また、酸水溶液またはアルカリ水溶液への浸せき時間は、８分〜１２０分であることが好ましく、１０分〜９０分であることがより好ましく、１５分〜６０分であることがさらに好ましい。

（ドライエッチング処理）
ドライエッチング処理は、例えば、Ｃｌ₂／Ａｒ混合ガス等のガス種を用いることが好ましい。

＜金属充填工程＞
金属充填工程は、バリア層除去工程の後に、電解めっき処理を施して陽極酸化膜におけるマイクロポアの内部に金属を充填する工程であり、例えば、特開２００８−２７０１５８号公報の＜０１２３＞〜＜０１２６＞段落および［図４］に記載された各方法と同様の方法（電解メッキ法または無電解メッキ法）が挙げられる。
なお、電解メッキ法または無電解メッキ法においては、上述したバリア層除去工程の後にマイクロポアを介して露出するアルミニウム基板を電極として利用することができる。

＜基板除去工程＞
基板除去工程は、金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る工程である。
アルミニウム基板を除去する方法としては、例えば、処理液を用いて、金属充填工程においてマイクロポアの内部に充填した金属および絶縁性基材としての陽極酸化膜を溶解せずに、アルミニウム基板のみを溶解させる方法等が挙げられる。

処理液としては、例えば、塩化水銀、臭素／メタノール混合物、臭素／エタノール混合物、王水、塩酸／塩化銅混合物等の水溶液等が挙げられ、中でも、塩酸／塩化銅混合物であることが好ましい。
また、処理液の濃度としては、０．０１ｍｏｌ／Ｌ〜１０ｍｏｌ／Ｌが好ましく、０．０５ｍｏｌ／Ｌ〜５ｍｏｌ／Ｌがより好ましい。
また、処理温度としては、−１０℃〜８０℃が好ましく、０℃〜６０℃がより好ましい。

〔トリミング工程〕
トリミング工程は、導通路形成工程後の異方導電性部材表面の絶縁性基材のみを一部除去し、導通路を突出させる工程である。
ここで、トリミング処理は、導通路を構成する金属を溶解しない条件であれば特に限定されず、例えば、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。中でも、クロム酸を含有しない水溶液が安全性に優れる点で好ましい。酸水溶液の濃度は１質量％〜１０質量％であることが好ましい。酸水溶液の温度は、２５℃〜６０℃であることが好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。アルカリ水溶液の濃度は０．１質量％〜５質量％であることが好ましい。アルカリ水溶液の温度は、２０℃〜５０℃であることが好ましい。
具体的には、例えば、５０ｇ／Ｌ、４０℃のリン酸水溶液、０．５ｇ／Ｌ、３０℃の水酸化ナトリウム水溶液または０．５ｇ／Ｌ、３０℃の水酸化カリウム水溶液が好適に用いられる。
酸水溶液またはアルカリ水溶液への浸漬時間は、８分〜１２０分であることが好ましく、１０分〜９０分であることがより好ましく、１５分〜６０分であることがさらに好ましい。ここで、「浸漬時間」は、短時間の浸漬処理（トリミング処理）を繰り返した場合には、各浸漬時間の合計をいう。なお、各浸漬処理の間には、洗浄処理を施してもよい。

トリミング工程において導通路の突出部分の高さを厳密に制御する場合は、導通路形成工程後に絶縁性基材と導通路の端部とを同一平面状になるように加工した後、絶縁性基材を選択的に除去（トリミング）することが好ましい。
ここで、同一平面状に加工する方法としては、例えば、物理的研磨（例えば、遊離砥粒研磨、バックグラインド、サーフェスプレーナー等）、電気化学的研磨、これらを組み合わせた研磨等が挙げられる。

また、上述した導通路形成工程またはトリミング工程の後に、金属の充填に伴い発生した導通路内の歪を軽減する目的で、加熱処理を施すことができる。
加熱処理は、金属の酸化を抑制する観点から還元性雰囲気で施すことが好ましく、具体的には、酸素濃度が２０Ｐａ以下で行うことが好ましく、真空下で行うことがより好ましい。ここで、「真空」とは、大気よりも気体密度または気圧の低い空間の状態をいう。
また、加熱処理は、矯正の目的で、材料を加圧しながら行うことが好ましい。

〔樹脂層形成工程〕
樹脂層形成工程は、トリミング工程後に絶縁性基材の表面および導通路の突出部分に樹脂層を形成する工程である。
ここで、樹脂層を形成する方法としては、例えば、上述した酸化防止材料、高分子材料、溶媒（例えば、メチルエチルケトン等）等を含有する樹脂組成物を絶縁性基材の表面および導通路の突出部分に塗布し、乾燥させ、必要に応じて焼成する方法等が挙げられる。
樹脂組成物の塗布方法は特に限定されず、例えば、グラビアコート法、リバースコート法、ダイコート法、ブレードコーター、ロールコーター、エアナイフコーター、スクリーンコーター、バーコーター、カーテンコーター等、従来公知のコーティング方法が使用できる。
また、塗布後の乾燥方法は特に限定されず、例えば、大気下において０℃〜１００℃の温度で、数秒〜数十分間、加熱する処理、減圧下において０℃〜８０℃の温度で、十数分〜数時間、加熱する処理等が挙げられる。
また、乾燥後の焼成方法は、使用する高分子材料により異なるため特に限定されず、ポリイミド樹脂を用いる場合には、例えば、１６０℃〜２４０℃の温度で２分間〜６０分間加熱する処理等が挙げられ、エポキシ樹脂を用いる場合には、例えば、３０℃〜８０℃の温度で２分間〜６０分間加熱する処理等が挙げられる。

製造方法においては、上述した各工程は、各工程を枚葉で行うことも可能であるし、アルミニウムのコイルを原反としてウェブで連続処理することもできる。また、連続処理する場合には各工程間に適切な洗浄工程、乾燥工程を設置することが好ましい。

本発明は、基本的に以上のように構成されるものである。以上、本発明の異方導電材、電子素子、半導体素子を含む構造体および電子素子の製造方法について詳細に説明したが、本発明は上述の実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよい。

１０、１０ａ、１００ 異方導電材
１２、１０２ 支持体
１４、１０４ 異方導電性部材
１５ 異方導電性を示す領域
１５ｂ 導通路がない領域
１６、９３、１０６ 剥離層
１７ 支持層
１８ 剥離剤
１９、９４ 透明絶縁体
２０ 絶縁性基材
２０ａ、２０ｂ、４６ａ 表面
２２ 導通路
２２ａ、２２ｂ 突出部分
２４ 樹脂層
３０ 素子領域
３１ 電極領域
３２、１１４ アライメントマーク
３４、３５、３８、６４、７８ 電子素子
３６、３７、３９、４６、４７、５６、７７、８６、１１２ 半導体チップ
４０ 第１の半導体ウエハ
４２ 第１の素子領域
４４ 第１のアライメントマーク
４６ｂ 裏面
５０ 第２の半導体ウエハ
５２ 第２の素子領域
５４ 第２のアライメントマーク
６０ 撮像装置
６２ 半導体素子を含む構造体
７０ 半導体ウエハ
７２ センサ部
７４ レンズ
７６ 光学センサ
８０ 第３の半導体ウエハ
８２ 第３の素子領域
８４ 第３のアライメントマーク
９０ フィルム
９２ 基材
１１０ 半導体ウエハ
Ｚ 厚み方向
ｈ 厚み
ｐ 中心間距離
ｗ 幅
ｄ 直径

Claims (38)

1. 支持体と、異方導電性部材と、を有し、
   前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、
   前記異方導電性部材は、前記支持体の上に設けられ、かつ、異方導電性を示す領域が定められたパターン状に形成されていることを特徴とする異方導電材。
2. 前記異方導電性部材は、前記異方導電性部材の有無によって、異方導電性を示す領域が定められた前記パターン状に形成されている請求項１に記載の異方導電材。
3. 前記異方導電性部材は、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた前記導電材からなる前記導通路の有無によって、異方導電性を示す領域が定められた前記パターン状に形成されている請求項１に記載の異方導電材。
4. 前記支持体と前記異方導電性部材の間に剥離層が設けられている請求項１〜３のいずれか１項に記載の異方導電材。
5. 前記支持体の上において、前記異方導電性部材が設けられた以外の領域に透明絶縁体が設けられている請求項１〜４のいずれか１項に記載の異方導電材。
6. 前記支持体は、ウエハ形状である請求項１〜５のいずれか１項に記載の異方導電材。
7. 前記支持体は、可撓性を有し、かつ透明である請求項１〜６のいずれか１項に記載の異方導電材。
8. 半導体チップと、異方導電性部材と、を有し、
   前記半導体チップは、アライメントマークが複数設けられた素子領域を備えるものであり、
   前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、
   前記異方導電性部材は、前記素子領域の少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように前記半導体チップの上に配置されていることを特徴とする電子素子。
9. 前記異方導電性部材は、前記素子領域の少なくとも２つの前記アライメントマークに相当する領域に、配置されていない請求項８に記載の電子素子。
10. 前記異方導電性部材は、前記素子領域の全域に前記絶縁性基材が配置されており、前記素子領域の少なくとも２つの前記アライメントマークに相当する領域において、前記絶縁性基材中における前記導通路が存在しない請求項８に記載の電子素子。
11. 前記半導体チップの上において、前記異方導電性部材が設けられた以外の領域に、透明絶縁体が設けられている請求項８〜１０のいずれか１項に記載の電子素子。
12. 前記異方導電性部材は、前記半導体チップの前記素子領域のうち電極が形成された電極領域だけに設けられている請求項８〜１１のいずれか１項に記載の電子素子。
13. 第１のアライメントマークが複数設けられた第１の素子領域を備える、複数の半導体チップと、
    第２のアライメントマークが複数設けられた第２の素子領域を複数備える半導体ウエハと、
    複数の異方導電性部材と、を有し、
    前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材であり、
    前記半導体チップの前記第１の素子領域と、前記半導体ウエハの前記第２の素子領域とは前記異方導電性部材を介して接合されており、かつ、前記異方導電性部材は前記第１の素子領域および前記第２の素子領域の少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように配置されていることを特徴とする半導体素子を含む構造体。
14. 前記異方導電性部材は、前記第１の素子領域および前記第２の素子領域の少なくとも２つの前記アライメントマークに相当する領域に、配置されていない請求項１３に記載の半導体素子を含む構造体。
15. 前記異方導電性部材は、前記第１の素子領域および前記第２の素子領域の全域に前記絶縁性基材が配置されており、前記第１の素子領域および前記第２の素子領域の少なくとも２つの前記アライメントマークに相当する領域において、前記絶縁性基材中における前記導通路が存在しない請求項１３に記載の半導体素子を含む構造体。
16. 前記半導体ウエハの上において、前記異方導電性部材が設けられた以外の領域に透明絶縁体が設けられている請求項１３〜１５のいずれか１項に記載の半導体素子を含む構造体。
17. 前記異方導電性部材は、前記半導体チップの前記第１の素子領域のうち電極が形成された電極領域だけに設けられている請求項１３〜１６のいずれか１項に記載の半導体素子を含む構造体。
18. 第１のアライメントマークが複数設けられた第１の素子領域を複数備える第１の半導体ウエハと、異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材が支持体の上に設けられた異方導電材と、第２のアライメントマークが複数設けられた第２の素子領域を備える第２の半導体ウエハとについて、
    前記異方導電材の前記異方導電性部材を、前記第１の素子領域の少なくとも２つの前記第１のアライメントマークに相当する領域において光が透過できるように、前記第１の半導体ウエハの前記第１の素子領域に接合する工程と、
    前記異方導電材の前記支持体を取り除く工程と、
    前記第１の半導体ウエハについて、前記第１の素子領域毎に個片化し、複数の半導体チップを得る工程と、
    前記半導体チップの前記第１のアライメントマークと、前記第２のアライメントマークとを用いて前記半導体チップと前記第２の素子領域の位置合せを行い、前記異方導電性部材を介して前記半導体チップを前記第２の素子領域に接合する工程と、
    を有することを特徴とする電子素子の製造方法。
19. 第１のアライメントマークが複数設けられた第１の素子領域を備える、複数の半導体チップと、複数の第２のアライメントマークを備え、少なくとも２つの前記第２のアライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた第２の素子領域を複数備える第２の半導体ウエハとにおいて、
    前記半導体チップの前記第１のアライメントマークと、前記第２のアライメントマークとを用いて前記半導体チップと前記第２の素子領域の位置合せを行い、前記異方導電性部材を介して前記半導体チップを前記第２の素子領域に接合する工程を有することを特徴とする電子素子の製造方法。
20. 前記半導体チップが接合された前記第２の半導体ウエハを、前記第２の素子領域毎に個片化する工程を有する請求項１８または１９に記載の電子素子の製造方法。
21. 前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材である請求項１８〜２０のいずれか１項に記載の電子素子の製造方法。
22. 前記半導体チップを前記第２の素子領域に接合する工程は、前記半導体チップを全て、前記第２の素子領域に仮接着する工程と、仮接着した前記半導体チップを全て一括して、前記第２の半導体ウエハの前記第２の素子領域に接合する工程とを含む請求項１８〜２１のいずれか１項に記載の電子素子の製造方法。
23. 前記半導体チップを前記第２の素子領域に接合する工程は、前記半導体チップを、前記第２の半導体ウエハの前記第２の素子領域に１つずつ接合する請求項１８〜２１のいずれか１項に記載の電子素子の製造方法。
24. 半導体ウエハの上に、複数の半導体チップを多層に接合する電子素子の製造方法であって、
    前記半導体ウエハは、複数のアライメントマークが設けられた素子領域を複数備え、
    最上層の半導体チップは、片面に複数のアライメントマークが設けられた素子領域を備え、かつ、前記片面には少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられ、
    前記半導体ウエハと前記最上層の半導体チップとの間にある中間の半導体チップは、一方の面に複数のアライメントマークと電極とが設けられた素子領域を備え、他方の面に複数のアライメントマークと電極とを備え、前記一方の面の前記電極と前記他方の面の前記電極は電気的に導通され、前記一方の面には、少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられており、
    前記半導体ウエハの前記アライメントマークと、前記中間の半導体チップの前記一方の面のアライメントマークとを用いて前記半導体ウエハの前記素子領域と前記中間の半導体チップの位置合せを行い、前記異方導電性部材を介して前記中間の半導体チップを前記半導体ウエハの前記素子領域に接合する第１の工程と、
    前記中間の半導体チップの前記他方の面のアライメントマークと、前記最上層の半導体チップの前記アライメントマークとを用いて前記中間の半導体チップと前記最上層の半導体チップの位置合せを行い、前記異方導電性部材を介して前記最上層の半導体チップを前記中間の半導体チップに接合する第２の工程と、
    を有することを特徴とする電子素子の製造方法。
25. 前記第１の工程と前記第２の工程との間に、前記中間の半導体チップの前記他方の面のアライメントマークと、前記中間の半導体チップの前記一方の面のアライメントマークとを用いて２つの前記中間の半導体チップの位置合せを行い、前記異方導電性部材を介して前記中間の半導体チップ同士を接合する接合工程を少なくとも１つ有する請求項２４に記載の電子素子の製造方法。
26. 複数のアライメントマークと電極とを備え、少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、複数のアライメントマークと電極とを他方の面に備え、前記一方の面の前記電極と前記他方の面の前記電極とは電気的に導通された半導体ウエハに対して、前記素子領域毎に個片化し、前記半導体ウエハと前記最上層の半導体チップとの間にある前記中間の半導体チップを得る工程を有する請求項２４または２５に記載の電子素子の製造方法。
27. 前記半導体チップが多層に接合された前記半導体ウエハを、前記素子領域毎に個片化する工程を有する請求項２４〜２６のいずれか１項に記載の電子素子の製造方法。
28. 前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材である請求項２４〜２７のいずれか１項に記載の電子素子の製造方法。
29. 前記第１の工程および前記第２の工程は、前記中間の半導体チップおよび前記最上層の半導体チップを全て、仮接着する工程と、仮接着した前記中間の半導体チップおよび前記最上層の半導体チップを全て一括して接合する工程とを含む請求項２４〜２８のいずれか１項に記載の電子素子の製造方法。
30. 前記第１の工程および前記第２の工程は、前記中間の半導体チップおよび前記最上層の半導体チップを１つずつ接合する請求項２４〜２８のいずれか１項に記載の電子素子の製造方法。
31. 前記異方導電性部材が設けられた以外の領域に、透明絶縁体を充填する工程を有する請求項１８〜３０のいずれか１項に記載の電子素子の製造方法。
32. 前記半導体チップの素子領域のうち電極が形成された電極領域だけに前記異方導電性部材を設けられる請求項１８〜３１のいずれか１項に記載の電子素子の製造方法。
33. 第１のアライメントマークが複数設けられた第１の素子領域を複数備える第１の半導体ウエハと、異方導電性を示す領域が定められたパターン状に形成されている異方導電性部材が支持体の上に設けられた異方導電材とについて、
    前記支持体の上において、前記異方導電性部材が設けられた以外の領域に、透明絶縁体を充填する工程と、
    前記異方導電材の前記異方導電性部材を、前記第１の素子領域の少なくとも２つの前記第１のアライメントマークに相当する領域において光が透過できるように、前記第１の半導体ウエハの前記第１の素子領域に接合する工程と、
    前記異方導電材の前記支持体を取り除く工程と、
    第２のアライメントマークが複数設けられた第２の素子領域を備える第２の半導体ウエハに対して、前記第１の半導体ウエハの前記第１のアライメントマークと、前記第２の半導体ウエハの前記第２のアライメントマークとを用いて前記第１の半導体ウエハと前記第２の素子領域の位置合せを行い、前記異方導電性部材および前記透明絶縁体を介して前記第１の素子領域を前記第２の素子領域に接合する工程を有することを特徴とする電子素子の製造方法。
34. 複数の半導体ウエハを多層に接合する電子素子の製造方法であって、
    複数の前記半導体ウエハのうち、最下層の半導体ウエハは、複数のアライメントマークが設けられた素子領域を複数備え、最上層の半導体ウエハは、複数のアライメントマークを備え、少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、
    前記最下層の半導体ウエハと前記最上層の半導体ウエハ以外の中間の半導体ウエハは、複数のアライメントマークと電極とを備え、少なくとも２つの前記アライメントマークに相当する領域において光が透過できるように異方導電性を示す領域が定められたパターン状に形成された異方導電性部材が設けられた複数の素子領域を一方の面に備え、複数のアライメントマークと電極とを他方の面に備え、前記一方の面の前記電極と前記他方の面の前記電極は電気的に導通されており、
    前記最下層の半導体ウエハの前記アライメントマークと、前記中間の半導体ウエハの前記一方の面のアライメントマークとを用いて前記最下層の半導体ウエハの前記素子領域と前記中間の半導体ウエハの位置合せを行い、前記異方導電性部材を介して前記最下層の半導体ウエハに前記中間の半導体ウエハを接合する第１の工程と、
    前記中間の半導体ウエハの前記他方の面のアライメントマークと、前記最上層の半導体ウエハの前記アライメントマークとを用いて前記中間の半導体ウエハと前記最上層の半導体ウエハの位置合せを行い、前記異方導電性部材を介して前記中間の半導体ウエハに前記最上層の半導体ウエハを接合する第２の工程と、
    を有することを特徴とする電子素子の製造方法。
35. 前記第１の工程と前記第２の工程との間に、前記中間の半導体ウエハの前記他方の面のアライメントマークと、前記中間の半導体ウエハの前記一方の面のアライメントマークとを用いて２つの前記中間の半導体ウエハの位置合せを行い、前記異方導電性部材を介して前記中間の半導体ウエハ同士を接合する接合工程を少なくとも１つ有する請求項３４に記載の電子素子の製造方法。
36. 前記半導体ウエハの素子領域のうち電極が形成された電極領域だけに前記異方導電性部材を設けられる請求項３３〜３５のいずれか１項に記載の電子素子の製造方法。
37. 複数の前記半導体ウエハが接合された状態で、素子領域毎に個片化する工程を有する請求項３３〜３６のいずれか１項に記載の電子素子の製造方法。
38. 前記異方導電性部材は、無機材料からなる絶縁性基材と、前記絶縁性基材の厚み方向に貫通し、互いに電気的に絶縁された状態で設けられた、導電材からなる複数の導通路と、を備える部材である請求項３３〜３７のいずれか１項に記載の電子素子の製造方法。