JPWO2017150058A1 - 異方導電性接合部材、半導体デバイス、半導体パッケージおよび半導体デバイスの製造方法 - Google Patents

異方導電性接合部材、半導体デバイス、半導体パッケージおよび半導体デバイスの製造方法 Download PDF

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Abstract

本発明の課題は、優れた導通信頼性および絶縁信頼性を達成することができる異方導電性接合部材、および、それを用いた半導体デバイス、半導体パッケージ、ならびに、半導体デバイスの製造方法を提供することである。本発明の異方導電性接合部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに絶縁された状態で設けられた、導電性部材からなる複数の導通路と、絶縁性基材の表面に設けられた粘着層と、を具備し、各導通路が、絶縁性基材の表面から突出した突出部分を有しており、各導通路の突出部分が、粘着層に埋設されており、粘着層が、高分子材料および酸化防止材料を含有する、異方導電性接合部材である。

Description

本発明は、異方導電性接合部材、半導体デバイス、半導体パッケージおよび半導体デバイスの製造方法に関する。
絶縁性基材に設けられた微細孔に金属が充填されてなる金属充填微細構造体(デバイス)は、近年ナノテクノロジーでも注目されている分野のひとつであり、例えば、異方導電性接合部材としての用途が期待されている。
この異方導電性接合部材は、半導体素子等の電子部品と回路基板との間に挿入し、加圧するだけで電子部品と回路基板間の電気的接続が得られるため、半導体素子等の電子部品等の電気的接続部材や機能検査を行う際の検査用コネクタ等として広く使用されている。
特に、半導体素子等の電子部品は、ダウンサイジング化が顕著であり、従来のワイヤーボンディングのような配線基板を直接接続するような方式や、フィリップチップボンディング、サーモコンプレッション(熱圧着)ボンディングなどでは、接続の安定性を十分に保証することができないため、電子接続部材として異方導電性接合部材が注目されている。
このような異方導電性接合部材に用いることができる微細構造体として、例えば、特許文献1には、「1×106〜1×1010/mm2の密度で、孔径10〜500nmのマイクロポア貫通孔を有する絶縁性基材よりなる微細構造体であって、マイクロポア貫通孔内部に、充填率30%以上で金属が充填され、且つ、絶縁性基材の少なくとも一方の表面上にポリマーよりなる層が設けられていることを特徴とする微細構造体。」が記載されている([請求項1])。
特開2010−067589号公報
本発明者らは、特許文献1に記載された微細構造体について検討を行った結果、ポリマー層の材料や厚み、または、接続する電極の形状やピッチ等によっては、導通路の酸化、導通路に用いる金属のマイグレーション、導通路間への無機フィラー残留などの影響により、導通信頼性および絶縁信頼性が劣る場合があることを明らかとした。
そこで、本発明は、優れた導通信頼性および絶縁信頼性を達成することができる異方導電性接合部材、および、それを用いた半導体デバイス、半導体パッケージ、ならびに、半導体デバイスの製造方法を提供することを課題とする。
本発明者らは、上記課題を達成すべく鋭意研究した結果、絶縁性基材の表面に設けられる粘着層に酸化防止材料を含有させ、かつ、絶縁性基材から突出した導通路の突出部分を粘着層に埋設させることにより、優れた導通信頼性および絶縁信頼性を達成することができることを見出し、本発明を完成させた。
すなわち、本発明者らは、以下の構成により上記課題が解決できることを見出した。
[1] 無機材料からなる絶縁性基材と、
絶縁性基材の厚み方向に貫通し、互いに絶縁された状態で設けられた、導電性部材からなる複数の導通路と、
絶縁性基材の表面に設けられた粘着層と、を具備し、
各導通路が、絶縁性基材の表面から突出した突出部分を有しており、
各導通路の突出部分が、粘着層に埋設されており、
粘着層が、酸化防止材料および高分子材料を含有する、異方導電性接合部材。
[2] 各導通路の突出部分のアスペクト比が、0.5以上50未満である、[1]に記載の異方導電性接合部材。
ここで、アスペクト比は、突出部分の直径に対する高さの割合をいう。
[3] 各導通路の突出部分の高さが、50nm〜3000nmである、[1]または[2]に記載の異方導電性接合部材。
[4] 粘着層の厚みが、導通路の突出部分の高さより大きく、100μm以下である、[1]〜[3]のいずれかに記載の異方導電性接合部材。
[5] 各導通路の突出部分の高さと粘着層の厚みとの差が、1nm〜99.95μmである、[1]〜[4]のいずれかに記載の異方導電性接合部材。
[6] 高分子材料が、ポリイミド樹脂およびエポキシ樹脂からなる群から選択される少なくとも1種の樹脂材料である、[1]〜[5]のいずれかに記載の異方導電性接合部材。
[7] 粘着層が、マイグレーション防止材料を含有する、[1]〜[6]のいずれかに記載の異方導電性接合部材。
[8] 各導通路の間隔が、5nm〜800nmである、[1]〜[7]のいずれかに記載の異方導電性接合部材。
[9] 粘着層が、無機充填剤を含有し、
無機充填剤の平均粒子径が、各導通路の間隔よりも大きい、[1]〜[8]のいずれかに記載の異方導電性接合部材。
[10] 粘着層が、25℃で液体の硬化剤を含有する、[1]〜[9]のいずれかに記載の異方導電性接合部材。
[11] 粘着層が、酸化防止材料を50質量%超含有する酸化防止層と、高分子材料を50質量%超含有するポリマー層とを有し、
絶縁性基材の表面に近い側から、酸化防止層およびポリマー層がこの順で設けられている、[1]〜[10]のいずれかに記載の異方導電性接合部材。
[12] 粘着層において、酸化防止材料が、各導通路の突出部分との界面に近い側に偏在している、[1]〜[11]のいずれかに記載の異方導電性接合部材。
[13] [1]〜[12]のいずれかに記載の異方導電性接合部材と、異方導電性接合部材が有する導通路と電極を介して電気的に接続される配線基板とが積層された、半導体デバイス。
[14] [13]に記載の半導体デバイスを用いた半導体パッケージ。
[15] [1]〜[12]のいずれかに記載の異方導電性接合部材と、複数の電極を有する配線基板と、を具備する半導体デバイスを作製する半導体デバイスの製造方法であって、
異方導電性接合部材が有する粘着層によって異方導電性接合部材と配線基板とを接着する仮接合プロセスと、
異方導電性接合部材が有する導通路と配線基板が有する電極とを電気的に接合する本接合プロセスと、
異方導電性接合部材が有する粘着層を硬化させる粘着層硬化プロセスと、をこの順に有する、半導体デバイスの製造方法。
[16] 本接合プロセスの温度が、仮接合プロセスの温度よりも高い温度である、[15]に記載の半導体デバイスの製造方法。
[17] 粘着層硬化プロセスの温度が、本接合プロセスの温度以上の温度である、[15]または[16]に記載の半導体デバイスの製造方法。
[18] 仮接合プロセスの前に、配線基板が有する複数の電極の間を絶縁性樹脂で充填する樹脂充填プロセスを有する、[15]〜[17]のいずれかに記載の半導体デバイスの製造方法。
[19] 粘着層硬化プロセスの後に、異方導電性接合部材と配線基板との間にアンダーフィル材を充填するアンダーフィル材充填プロセスを有する、[15]〜[18]のいずれかに記載の半導体デバイスの製造方法。
以下に説明するように、本発明によれば、優れた導通信頼性および絶縁信頼性を達成することができる異方導電性接合部材、および、それを用いた半導体デバイス、半導体パッケージ、ならびに、半導体デバイスの製造方法を提供することができる。
図1Aは、本発明の異方導電性接合部材の好適な実施態様の一例を示す模式図の正面図である。 図1Bは、図1Aの切断面線IB−IBからみた断面図である。 図1Cは、本発明の異方導電性接合部材の好適な実施態様の他の一例を示す模式的な断面図である。 図1Dは、本発明の異方導電性接合部材の好適な実施態様の他の一例を示す模式的な断面図である。 図2Aは、本発明の半導体デバイスの製造方法の一例を説明するための模式的な断面図のうち、異方導電性接合部材および配線基板の仮接合前の断面図である。 図2Bは、本発明の半導体デバイスの製造方法の一例を説明するための模式的な断面図のうち、異方導電性接合部材および配線基板の仮接合時の断面図である。 図2Cは、本発明の半導体デバイスの製造方法の一例を説明するための模式的な断面図のうち、仮支持体を剥離した際の断面図である。 図2Dは、本発明の半導体デバイスの製造方法の一例を説明するための模式的な断面図のうち、半導体チップを異方導電性接合部材に仮接合した際の断面図である。 図2Eは、本発明の半導体デバイスの製造方法の一例を説明するための模式的な断面図のうち、半導体チップ、異方導電性接合部材および配線基板を本接合した際の断面図である。 図2Fは、本発明の半導体デバイスの製造方法の一例を説明するための模式的な断面図のうち、半導体チップ、異方導電性接合部材および配線基板を本接合後に粘着層を硬化した際の断面図である。 図3Aは、本発明の半導体デバイスの製造方法の他の一例を説明するための模式的な断面図のうち、半導体チップおよび異方導電性接合部材の仮接合前の断面図である。 図3Bは、本発明の半導体デバイスの製造方法の他の一例を説明するための模式的な断面図のうち、半導体チップおよび異方導電性接合部材の仮接合時の断面図である。 図3Cは、本発明の半導体デバイスの製造方法の他の一例を説明するための模式的な断面図のうち、仮接合した半導体チップおよび異方導電性接合部材を仮支持体から剥離した際の断面図である。 図3Dは、本発明の半導体デバイスの製造方法の他の一例を説明するための模式的な断面図のうち、仮接合した半導体チップおよび異方導電性接合部材を配線基板に仮接合した際の断面図である。 図3Eは、本発明の半導体デバイスの製造方法の他の一例を説明するための模式的な断面図のうち、半導体チップ、異方導電性接合部材および配線基板を本接合した際の断面図である。 図3Fは、本発明の半導体デバイスの製造方法の他の一例を説明するための模式的な断面図のうち、半導体チップ、異方導電性接合部材および配線基板を本接合後に粘着層を硬化した際の断面図である。 図4Aは、本発明の異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、異方導電性接合部材および配線基板の仮接合前の断面図である。 図4Bは、本発明の異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、異方導電性接合部材および配線基板の仮接合時の断面図である。 図4Cは、本発明の異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、配線基板および異方導電性接合部材および配線基板の仮接合時の断面図である。 図4Dは、本発明の異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、配線基板および異方導電性接合部材および配線基板を本接合した際の断面図である。 図4Eは、本発明の異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、配線基板および異方導電性接合部材および配線基板を本接合した後に粘着層を硬化した際の断面図である。 図4Fは、本発明の異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、粘着層を硬化した後に、アンダーフィルを充填した断面図である。 図5Aは、異方導電性接合部材の比較接合プロセスを説明するための模式的な断面図のうち、異方導電性接合部材および配線基板の仮接合前の断面図である。 図5Bは、異方導電性接合部材の比較接合プロセスを説明するための模式的な断面図のうち、異方導電性接合部材および配線基板の仮接合時の断面図である。 図5Cは、異方導電性接合部材の比較接合プロセスを説明するための模式的な断面図のうち、配線基板および異方導電性接合部材および配線基板の仮接合時の断面図である。 図5Dは、異方導電性接合部材の比較接合プロセスを説明するための模式的な断面図のうち、配線基板および異方導電性接合部材および配線基板を本接合する前に粘着層を硬化した際の断面図である。 図6Aは、導通路が突出した異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、異方導電性接合部材および配線基板の仮接合前の断面図である。 図6Bは、導通路が突出した異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、配線基板、異方導電性接合部材および配線基板の仮接合時の断面図である。 図6Cは、導通路が突出した異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、配線基板、異方導電性接合部材および配線基板を本接合した際の断面図および拡大断面図である。
以下、本発明について詳細に説明する。
以下に記載する構成要件の説明は、本発明の代表的な実施態様に基づいてなされることがあるが、本発明はそのような実施態様に限定されるものではない。
なお、本明細書において、「〜」を用いて表される数値範囲は、「〜」の前後に記載される数値を下限値および上限値として含む範囲を意味する。
[異方導電性接合部材]
本発明の異方導電性接合部材は、無機材料からなる絶縁性基材と、絶縁性基材の厚み方向に貫通し、互いに絶縁された状態で設けられた、導電性部材からなる複数の導通路と、絶縁性基材の表面に設けられた粘着層と、を具備している。
また、各導通路が、絶縁性基材の表面から突出した突出部分を有しており、各導通路の突出部分が、粘着層に埋設されている。
また、粘着層が、酸化防止材料および高分子材料を含有している。
本発明の異方導電性接合部材においては、上述した通り、絶縁性基材の表面に設けられる粘着層に酸化防止材料および高分子材料を含有させ、かつ、絶縁性基材から突出した導通路の突出部分を粘着層に埋設させることにより、優れた導通信頼性および絶縁信頼性を達成することができる。
これは、詳細には明らかではないが、およそ以下のとおりと推測される。
すなわち、配線基板または半導体チップにおける電極と異方導電性接合部材とを仮接合する際にタック性が向上するため接合の精度が向上し、かつ、導通路および導通路と接合する電極の酸化が抑制されたため、導通信頼性が向上したと考えられる。
また、配線基板または半導体チップにおける電極と異方導電性接合部材とを本接合した後に粘着層を硬化させるため、絶縁信頼性が向上したと考えられる。
次に、本発明の異方導電性接合部材の構成について、図1Aおよび図1Bを用いて説明する。
図1Aおよび図1Bに示す異方導電性接合部材1は、絶縁性基材2と、導電性部材からなる複数の導通路3と、絶縁性基材2の表面2aおよび2bに設けられた粘着層4とを具備するものである。
また、導通路3は、図1Aおよび図1Bに示すように、互いに絶縁された状態で絶縁性基材2を厚み方向Z(Z1:図1Aの裏面から正面の方向,Z2:図1Aの正面から裏面の方向)に貫通して設けられている。
更に、導通路3は、図1Bに示すように、絶縁性基材2の表面2aおよび2bから突出した突出部分3aおよび3bを有しており、この突出部分3aおよび3bの端部が、粘着層4に埋設している。
ここで、「互いに絶縁された状態」とは、絶縁性基材の内部(厚み方向)に存在している各導通路が絶縁性基材の内部において互いに絶縁された状態であることを意味する。
また、図1Bにおいては、絶縁性基材2の表面2aおよび2bに粘着層4を有する態様を示しているが、本発明においては、絶縁性基材の少なくとも一方の表面に粘着層を有していればよい。
同様に、図1Bにおいては、導通路3の両端が突出部分(符号3aおよび3b)を有している態様を示しているが、本発明においては、絶縁性基材の少なくとも粘着層を有する側の表面(絶縁性基材の表面)から突出した突出部分を有していればよい。
次に、本発明の異方導電性接合部材の絶縁性基材、導通路および粘着層について、材料、寸法、形成方法等について説明する。
〔絶縁性基材〕
本発明の異方導電性接合部材を構成する絶縁性基材は、無機材料からなり、従来公知の異方導電性フィルム等を構成する絶縁性基材と同程度の電気抵抗率(1014Ω・cm程度)を有するものであれば特に限定されない。
なお、「無機材料からなり」とは、後述する粘着層を構成する高分子材料と区別するための規定であり、無機材料のみから構成された絶縁性基材に限定する規定ではなく、無機材料を主成分(50質量%以上)とする規定である。
上記絶縁性基材としては、例えば、金属酸化物基材、金属窒化物基材、ガラス基材、セラミックス基材(例えば、シリコンカーバイド、シリコンナイトライド等)、カーボン基材(例えば、ダイヤモンドライクカーボン等)、ポリイミド基材、これらの複合材料などが挙げられ、また、貫通孔を有する有機素材上に、セラミックス材料やカーボン材料を50質量%以上含む無機材料で成膜した材料であってもよい。
本発明においては、上記絶縁性基材としては、所望の平均開口径を有するマイクロポアが貫通孔として形成され、後述する導通路を形成しやすいという理由から、金属酸化物基材であるのが好ましく、バルブ金属の陽極酸化膜であるのがより好ましい。
ここで、上記バルブ金属としては、具体的には、例えば、アルミニウム、タンタル、ニオブ、チタン、ハフニウム、ジルコニウム、亜鉛、タングステン、ビスマス、アンチモン等が挙げられる。
これらのうち、寸法安定性がよく、比較的安価であることからアルミニウムの陽極酸化膜(基材)であるのが好ましい。
本発明においては、上記絶縁性基材の厚み(図1Bにおいては符号6で表される部分)は、1μm〜1000μmであるのが好ましく、5μm〜500μmであるのがより好ましく、10μm〜300μmであるのが更に好ましい。絶縁性基材の厚みがこの範囲であると、絶縁性基材の取り扱い性が良好となる。
ここで、絶縁性基材の厚みは、異方導電性接合部材の断面を電解放出形走査型電子顕微鏡により観察し、10点で測定した厚みの平均値をいう。
また、本発明においては、上記絶縁性基材における上記各導通路の間隔は、5nm〜800nmであるのが好ましく、10nm〜200nmであるのがより好ましく、20nm〜60nmであるのが更に好ましい。絶縁性基材における各導通路の間隔がこの範囲であると、絶縁性基材が絶縁性の隔壁として十分に機能する。
ここで、各導通路の間隔とは、隣接する導通路間の幅(図1Bにおいては符号7で表される部分)をいい、異方導電性接合部材の断面を電解放出形走査型電子顕微鏡により20万倍の倍率で観察し、隣接する導通路間の幅を10点で測定した平均値をいう。
〔導通路〕
本発明の異方導電性接合部材を構成する複数の導通路は、上記絶縁性基材の厚み方向に貫通し、互いに絶縁された状態で設けられた、導電性部材からなる導通路である。
また、上記導通路は、絶縁性基材の表面から突出した突出部分を有しており、かつ、各導通路の突出部分の端部が後述する粘着層に埋設されている。
<導電性部材>
上記導通路を構成する導電性部材は、電気抵抗率が103Ω・cm以下の材料であれば特に限定されず、その具体例としては、金(Au)、銀(Ag)、銅(Cu)、アルミニウム(Al)、マグネシウム(Mg)、ニッケル(Ni)、インジウムがドープされたスズ酸化物(ITO)等が好適に例示される。
中でも、電気伝導性の観点から、銅、金、アルミニウム、ニッケルが好ましく、銅、金がより好ましい。
<突出部分>
上記導通路の突出部分は、導通路が絶縁性基材の表面から突出した部分であり、また、突出部分の端部は、粘着層に埋設している。
本発明においては、異方導電性接合部材と電極とを圧着などの手法により接続(接合)する際に、突出部分が潰れた場合の面方向の絶縁性を十分に確保できる理由から、上記導通路の突出部分のアスペクト比(突出部分の高さ/突出部分の直径)が0.5以上50未満であるのが好ましく、0.8〜20であるのがより好ましく、1〜10であるのが更に好ましい。
また、本発明においては、接続対象となる半導体チップまたは配線基板の表面形状に追従する観点から、上記導通路の突出部分の高さが、50nm〜3000nmであるのが好ましく、100〜2000nmであるのがより好ましく、200〜1000nmであるのが更に好ましい。
同様に、上記導通路の突出部分の直径は、5nm超10μm以下であるのが好ましく、20nm〜1000nmであるのがより好ましい。
ここで、導通路の突出部分の高さは、異方導電性接合部材の断面を電解放出形走査型電子顕微鏡により2万倍の倍率で観察し、導通路の突出部分の高さを10点で測定した平均値をいう。
同様に、導通路の突出部分の直径は、異方導電性接合部材の断面を電解放出形走査型電子顕微鏡により観察し、導通路の突出部分の直径を10点で測定した平均値をいう。
<他の形状>
上記導通路は柱状であり、その直径(図1Bにおいては符号8で表される部分)は、突出部分の直径と同様、5nm超10μm以下であるのが好ましく、20nm〜1000nmであるのがより好ましい。
また、上記導通路は上記絶縁性基材によって互いに絶縁された状態で存在するものであるが、その密度は、2万個/mm2以上であるのが好ましく、200万個/mm2以上であるのがより好ましく、1000万個/mm2以上であるのが更に好ましく、5000万個/mm2以上であるのが特に好ましく、1億個/mm2以上であるのが最も好ましい。
更に、隣接する各導通路の中心間距離(図1Aおよび図1Bにおいては符号9で表される部分)は、20nm〜500nmであるのが好ましく、40nm〜200nmであるのがより好ましく、50nm〜140nmであるのが更に好ましい。
〔粘着層〕
本発明の異方導電性接合部材を構成する粘着層は、絶縁性基材の表面に設けられ、上述した導通路を埋設するものである。すなわち、粘着層は、絶縁性基材の表面、および、絶縁性基材から突出した導通路の端部を被覆するものである。
また、本発明においては、粘着剤は、酸化防止材料および高分子材料を含有するものである。
<酸化防止材料>
上記粘着層に含まれる酸化防止材料としては、具体的には、例えば、イミダゾール、2−メチルイミダゾール、2−エチルイミダゾール、2−プロピルイミダゾール、2−ウンデシルイミダゾール、2−ヘプタデシルイミダゾール、5−メチルベンズイミダゾール、ポリビニルイミダゾール、1,2,3,4−テトラゾール、5−アミノ−1,2,3,4−テトラゾール、5−メチル−1,2,3,4−テトラゾール、1H−テトラゾール−5−酢酸、1H−テトラゾール−5−コハク酸、1,2,3−トリアゾール、4−アミノ−1,2,3−トリアゾール、4,5−ジアミノ−1,2,3−トリアゾール、4−カルボキシ−1H−1,2,3−トリアゾール、4,5−ジカルボキシ−1H−1,2,3−トリアゾール、1H−1,2,3−トリアゾール−4−酢酸、4−カルボキシ−5−カルボキシメチル−1H−1,2,3−トリアゾール、1,2,4−トリアゾール、3−アミノ−1,2,4−トリアゾール、3−アミノ−1,2,4−トリアゾール−5−カルボン酸、3−アミノ−5−メルカプト−1,2,4−トリアゾール、3−アミノ−5−メチル−1,2,4−トリアゾール、3−アミノ−5−エチル−1,2,4−トリアゾール、1H−1,2,4−トリアゾール−3−チオール、3,5−ジアミノ−1,2,4−トリアゾール、3−カルボキシ−1,2,4−トリアゾール、3,5−ジカルボキシ−1,2,4−トリアゾール、1,2,4−トリアゾール−3−酢酸、1H−ベンゾトリアゾール、1H−ベンゾトリアゾール−5−カルボン酸、2−ベンゾチアゾールチオール、5−フェニル−1H−テトラゾール、5−メチル−1Hベンゾトリアゾール、ベンゾフロキサン、2,1,3−ベンゾチアゾール、o−フェニレンジアミン、m−フェニレンジアミン、カテコール、o−アミノフェノール、2−メルカプトベンゾチアゾール、2−メルカプトベンゾイミダゾール、2−メルカプトベンゾオキサゾール、メラミン、チオりんご酸、IRGAMET39、IRGAMET42、ポリビニルピロリドン、テトラジン、フェニルチオ尿素、ナフチルアミン、ポリエチレンイミン、ポリアリルアミン、及びこれらの誘導体が挙げられる。
これらのうち、ベンゾトリアゾールおよびその誘導体が好ましい。
ベンゾトリアゾール誘導体としては、ベンゾトリアゾールのベンゼン環に、ヒドロキシル基、アルコキシ基(例えば、メトキシ基、エトキシ基など)、アミノ基、ニトロ基、アルキル基(例えば、メチル基、エチル基、ブチル基など)、ハロゲン原子(例えば、フッ素、塩素、臭素、ヨウ素など)などを有する置換ベンゾトリアゾールが挙げられる。また、ナフタレントリアゾール、ナフタレンビストリアゾール、上記と同様に置換された置換ナフタレントリアゾール、置換ナフタレンビストリアゾールなども挙げることができる。
また、上記粘着層に含まれる酸化防止材料の他の例としては、一般的な酸化防止剤である、高級脂肪酸、高級脂肪酸銅、フェノール化合物などのフェノール系酸化防止剤、アルカノールアミン、ハイドロキノン類などのキノン系酸化防止剤、銅キレート剤、有機アミンなどのアミン系酸化防止剤、有機アンモニウム塩などの硫黄系酸化防止剤、リン系酸化防止剤が挙げられる。
フェノール系酸化防止剤としては、具体的には、例えば、p−メトキシフェノール、2,6−ジ−tert−ブチル−4−メチルフェノール、Irganox1010、Irganox1330、Irganox3114、Irganox1035(以上、BASFジャパン(株)製)、Sumilizer MDP−S、Sumilizer GA−80(以上、住友化学(株)製)などが挙げられる。
硫黄系酸化防止剤としては、具体的には、例えば、3,3’−チオジプロピオネートジステアリル、Sumilizer TPM、Sumilizer TPS、Sumilizer TP−D(以上、住友化学(株)製)などが挙げられる。
リン系酸化防止剤としては、具体的には、例えば、トリス(2,4−ジ−tert−ブチルフェニル)ホスファイトホスフィト、ビス(2,4−ジ−tert−ブチルフェニル)ペンタエリスリトールジホスフィト、ポリ(ジプロピレングリコール)フェニルホスフィト、ジフェニルイソデシルホスフィト、2−エチルヘキシルジフェニルホスフィト、トリフェニルホスフィト、Irgafos168、Irgafos38(以上、BASFジャパン(株)製)などが挙げられる。
キノン系酸化防止剤としては、具体的には、例えば、p−ベンゾキノン、2−tert−ブチル−1,4−ベンゾキノンなどが挙げられる。
アミン系酸化防止剤としては、具体的には、例えば、ジメチルアニリン、フェノチアジンなどが挙げられる。
本発明においては、酸化防止剤は1種のみ単独で用いてもよく、2種以上を併用してもよい。
また、上記酸化防止剤のうち、フェノール系酸化防止剤と、硫黄系酸化防止剤またはリン系酸化防止剤とを併用することが好ましく、フェノール系酸化防止剤と硫黄系酸化防止剤とを併用することが最も好ましい。
このような組み合わせにすることにより、酸化反応による粘着層の劣化を、効率よく抑制できる効果が期待できる。
本発明においては、上記粘着層に含まれる酸化防止材料の含有量は特に限定されないが、防食効果の観点から、粘着層の全質量に対して0.0001質量%以上が好ましく、0.001質量%以上がより好ましい。また、本接合プロセスにおいて適切な電気抵抗を得る理由から、5.0質量%以下が好ましく、2.5質量%以下がより好ましい。
また、本発明においては、導通信頼性および絶縁信頼性がより良好となる理由から、上記粘着層に含まれる酸化防止材料が、各導通路の突出部分との界面に近い側に偏在していることが好ましい。
ここで、「各導通路の突出部分との界面に近い側に偏在」とは、導通路の突出部分と粘着層との界面における酸化防止材料の濃度が、粘着層における酸化防止材料の平均濃度よりも高いことをいう。
上記粘着層に含まれる酸化防止材料を各導通路の突出部分との界面に近い側に偏在させる方法としては、例えば、図1Cに示す通り、酸化防止材料を含有する第1粘着層41を絶縁性基材の表面2aおよび2b、ならびに、導通路の突出部分3aおよび3bの表面に形成した後に、酸化防止材料を含有しない又は第1粘着層41に含まれる酸化防止材料よりも少ない量で酸化防止材料を含有する第2粘着層42を第1粘着層41上に形成する方法などが挙げられる。
ここで、第1粘着層の厚みは、2nm〜200nmであることが好ましい。
また、第1粘着層と第2粘着層との合計の厚みは、50nm〜1500nmであることが好ましく、250nm〜1000nmであることがより好ましい。
また、第1粘着層に含まれる酸化防止材料と、第2粘着層に少量含んでいてもよい酸化防止材料は、異なる材料であってもよいが、同一の材料であることが好ましい。
また、第1粘着層に含まれる酸化防止材料の含有量は、第1粘着層の全質量に対して、0.01質量%以上であることが好ましく、0.1質量%以上であることがより好ましい。また、本接合プロセスにおいて適切な電気抵抗を得る理由から、5.0質量%以下であることが好ましく、2.5質量%以下であることがより好ましい。
また、第2粘着層に少量含んでいてもよい酸化防止材料の含有量は、第1粘着層に含まれる酸化防止材料の質量の0.1倍以下であることが好ましく、0.01倍以下であることがより好ましい。また、本接合プロセスにおいて適切な電気抵抗を得る理由から、各層を通算した酸化防止材料の合計含有量は、粘着層の全質量に対して5.0質量%以下が好ましく、2.5質量%以下がより好ましい。
<高分子材料>
上記粘着層に含まれる高分子材料としては特に限定されないが、配線基板や半導体チップと異方導電性接合部材との隙間を効率よく埋めることができ、配線基板との密着性がより高くなる理由から、熱硬化性樹脂であることが好ましい。
熱硬化性樹脂としては、具体的には、例えば、エポキシ樹脂、フェノール樹脂、ポリイミド樹脂、ポリエステル樹脂、ポリウレタン樹脂、ビスマレイミド樹脂、メラミン樹脂、イソシアネート系樹脂、アクリル樹脂、フェノキシ樹脂等が挙げられ、これらを1種単独で用いてもよく、2種以上を併用してもよい。
なかでも、絶縁信頼性がより向上し、耐薬品性に優れる理由から、ポリイミド樹脂および/またはエポキシ樹脂を用いるのが好ましい。
<マイグレーション防止材料>
本発明の異方導電性接合部材を構成する粘着層は、粘着層に含有し得る金属イオンやハロゲンイオン、および、異方導電性接合部材を半導体デバイスに用いた際に導通路や配線基板の電極に由来する金属イオンをトラップすることによって絶縁信頼性がより向上する理由から、マイグレーション防止材料を含有しているのが好ましい。
上記マイグレーション防止材料としては、例えば、イオン交換体、具体的には、陽イオン交換体と陰イオン交換体との混合物、または、陽イオン交換体のみを使用することができる。
ここで、上記陽イオン交換体および上記陰イオン交換体は、それぞれ、例えば、後述する無機イオン交換体および有機イオン交換体の中から適宜選択することができる。
(無機イオン交換体)
無機イオン交換体としては、例えば、含水酸化ジルコニウムに代表される金属の含水酸化物が挙げられる。
金属の種類としては、例えば、ジルコニウムのほか、鉄、アルミニウム、錫、チタン、アンチモン、マグネシウム、ベリリウム、インジウム、クロム、ビスマスなどが知られている。
これらの中でジルコニウム系のものは、陽イオンのCu2+、Al3+について交換能を有している。また、鉄系のものについても、Ag+、Cu2+について交換能を有している。同様に、錫系、チタン系、アンチモン系のものは、陽イオン交換体である。
一方、ビスマス系のものは、陰イオンのCl-について交換能を有している。
また、ジルコニウム系のものは条件に製造条件によっては陰イオンの交換能を示す。アルミニウム系、錫系のものも同様である。
これら以外の無機イオン交換体としては、リン酸ジルコニウムに代表される多価金属の酸性塩、モリブドリン酸アンモニウムに代表されるヘテロポリ酸塩、不溶性フェロシアン化物などの合成物が知られている。
これらの無機イオン交換体の一部は既に市販されており、例えば、東亜合成株式会社の商品名イグゼ「IXE」シリーズにおける各種のグレードが知られている。
なお、本発明においては、上記の合成品のほか、天然物のゼオライトやモンモリロン石のような無機イオン交換体の粉末も使用可能である。
(有機イオン交換体)
有機イオン交換体には、陽イオン交換体としてスルホン酸基を有する架橋ポリスチレンが挙げられ、そのほかカルボン酸基、ホスホン酸基やホスフィン酸基を有するものも挙げられる。
また、陰イオン交換体として四級アンモニウム基、四級ホスホニウム基や三級スルホニウム基を有する架橋ポリスチレンが挙げられる。
これらの無機イオン交換体および有機イオン交換体は、捕捉したい陽イオン、陰イオンの種類、そのイオンについての交換容量を考慮して適宜選択すればよい。勿論、無機イオン交換体と有機イオン交換体とを混合して使用してもよいことはいうまでもない。
本発明においては、半導体デバイスを作製する工程においては加熱するプロセスを含むため、無機イオン交換体が好ましい。
また、イオン交換体と上述した高分子材料との混合比は、例えば、機械的強度の観点から、イオン交換体を10質量%以下とすることが好ましく、イオン交換体を5質量%以下とすることがより好ましく、さらにイオン交換体を2.5質量%以下とすることが更に好ましい。また、配線基板と異方導電性接合部材とを接合した際のマイグレーションを抑制する観点から、イオン交換体を0.01質量%以上とすることが好ましい。
<無機充填剤>
本発明の異方導電性接合部材を構成する粘着層は、無機充填剤を含有しているのが好ましい。
上記無機充填剤としては特に制限はなく、公知のものの中から適宜選択することができ、例えば、カオリン、硫酸バリウム、チタン酸バリウム、酸化ケイ素粉、微粉状酸化ケイ素、気相法シリカ、無定形シリカ、結晶性シリカ、溶融シリカ、球状シリカ、タルク、クレー、炭酸マグネシウム、炭酸カルシウム、酸化アルミニウム、水酸化アルミニウム、マイカ、窒化アルミニウム、酸化ジルコニウム、酸化イットリウム、炭化ケイ素、窒化ケイ素などが挙げられる。
本発明においては、導通路間に無機充填剤が入ることを防ぎ、導通信頼性がより向上する理由から、無機充填剤の平均粒子径が、各導通路の間隔よりも大きいことが好ましい。
無機充填剤の平均粒子径は、30nm〜10μmであるのが好ましく、80nm〜1μmであるのがより好ましい。
ここで、平均粒子径は、レーザー回折・散乱式粒子径測定装置(日機装(株)製マイクロトラックMT3300)で測定される、一次粒子径を平均粒子径とする。
<硬化剤>
本発明の異方導電性接合部材を構成する粘着層は、硬化剤を含有していてもよい。
硬化剤を含有する場合、接続対象となる半導体チップまたは配線基板との接合不良を抑制する観点から、常温で固体の硬化剤を用いず、常温で液体の硬化剤を含有しているのがより好ましい。
ここで、「常温で固体」とは、25℃で固体であることをいい、例えば、融点が25℃より高い温度である物質をいう。
上記硬化剤としては、具体的には、例えば、ジアミノジフェニルメタン、ジアミノジフェニルスルホンなどの芳香族アミン系硬化剤、トリエチレンテトラミン、メンセンジアミンなどの脂肪族アミン系硬化剤、アミンアダクト、ケチミンなどの変性アミン系硬化剤、ポリアミド樹脂、ベンジルジメチルアミン、2,4,6−トリス(ジメチルアミノメチル)フェノールなどの三級または二級のアミン系硬化剤、三フッ化ホウ素−アミン錯体、スルホニウム塩、アミンイミド、ポリアミン塩、4−メチルイミダゾールなどのイミダゾール系硬化剤、ジシアンジアミドなどのジシアンジアミド系硬化剤、テトラメチルグアニジン、チオ尿素付加アミン、メチルヘキサヒドロフタル酸無水物などの酸無水物系硬化剤、7,11−オクタデカジエン−1,18−ジカルボヒドラジドなどのヒドラジッド系硬化剤、カルボン酸アミド、ポリフェノール化合物、ノボラック樹脂、ポリメルカプタン、エポキシ樹脂とアミン化合物を含む硬化剤であるノバキュア(商品名、旭化成ケミカルズ(株))、UV硬化系硬化剤などが挙げられ、これらの硬化剤から、25℃で液体のものを適宜選択して用いることができる。なお、硬化剤は1種単独で用いてもよく、2種以上を併用してもよい。
また、ジシアンジアミド系硬化剤やヒドラジッド系硬化剤、三フッ化ホウ素−アミン錯体、スルホニウム塩、アミンイミド、ポリアミン塩のように、硬化剤を配合した粘着層が室温で安定に貯蔵でき、熱や光、圧力などにより急速に硬化する能力を持つものを一般に潜在性硬化剤と呼ぶ。本発明でも特にタクトタイムを上げるために短時間の接合に用いる場合は潜在性硬化剤を用いることが好ましい。
本発明においては、粘着層には、その特性を損なわない範囲内で、広く一般に半導体パッケージの樹脂絶縁膜に添加されている分散剤、緩衝剤、粘度調整剤、重合開始剤、重合禁止剤、シランカップリング剤、pH調整剤などの種々の添加剤を含有させてもよい。
<形状>
上記粘着層の形状は特に限定されないが、接続対象となる半導体チップまたは配線基板の表面形状に追従する観点から、上記粘着層の厚みは、50nm〜1500nmであるのが好ましく、250nm〜1000nmであるのがより好ましい。
ここで、粘着層の厚みは、絶縁性基材の表面(図1Bにおいて符号2aまたは2bで表される表面)からの垂直方向の高さをいい、異方導電性接合部材の断面を電解放出形走査型電子顕微鏡により観察し、10点で測定した厚みの平均値をいう。
また、上記粘着層は、2層以上で構成されていてもよく、また、ある層と他の層との成分とが異なっていてもよい。
このような粘着層の態様としては、例えば、図1Dに示す通り、上述した酸化防止材料を50質量%超含有する酸化防止層43と、上述した高分子材料を50質量%超含有するポリマー層44とを別々に有する態様が好適に挙げられる。
ここで、「酸化防止材料を50質量%超含有する」とは、酸化防止層を構成する固形分の全質量の50質量%超が酸化防止材料であることをいい、酸化防止材料を60〜100質量%含有していることが好ましく、80〜100質量%含有していることがより好ましい。なお、酸化防止層には、高分子材料を含有していないことが好ましい。
また、「高分子材料を50質量%超含有する」とは、ポリマー層を構成する固形分の全質量の50質量%超が高分子材料であることをいい、高分子材料を60〜100質量%含有していることが好ましく、70〜100質量%含有していることがより好ましい。なお、ポリマー層には、酸化防止材料を含有していないことが好ましい。
上記絶縁層として、酸化防止層およびポリマー層を有する場合、導通信頼性および絶縁信頼性がより良好となる理由から、絶縁性基材の表面に近い側から酸化防止層およびポリマー層がこの順で設けられていることが好ましい。
また、酸化防止層の厚みは、0.1nm〜50nmであることが好ましい。
また、酸化防止層とポリマー層との合計の厚み、すなわち、粘着層の厚みは、上述した通り、50nm〜1500nmであることが好ましく、250nm〜1000nmであることがより好ましい。
上記酸化防止層の形成方法は特に限定されないが、例えば、酸化防止材料を溶媒に溶解させた溶液に、導通路が突出している絶縁性基材を浸漬する方法が挙げられる。
その際、温度は溶媒の融点よりも低い方が好ましく、室温(23℃)よりも高いことが好ましく、40℃より高いことが好ましい。
また、溶媒は、酸化防止材料が溶解するものであれば特に限定されず、例えば、水、アルコール、ケトン系、エーテル系、石油系などを用いることができる。
本発明においては、異方導電性接合部材の導通路を保護する理由から、上記粘着層の厚みが、導通路の突出部分の高さより大きく、100μm以下であるのが好ましく、100nm〜10μmであるのがより好ましい。
また、本発明においては、異方導電性接合部材と電極との接続抵抗をより小さくできる理由から、上述した導通路の突出部分の高さと上記粘着層の厚みとの差が、1nm〜99.95μmであるであるのが好ましく、10nm〜10μmであるのがより好ましい。
[異方導電性接合部材の製造方法]
本発明の異方導電性接合部材の製造方法(以下、形式的に「本発明の製造方法」ともいう。)は特に限定されないが、例えば、上記絶縁性基材に設けられた貫通孔に上記導電性材料を存在させて上記導通路を形成する導通路形成工程と、導通路形成工程の後に上記絶縁性基材の表面のみを一部除去し、上記導通路を突出させるトリミング工程と、トリミング工程の後に上記絶縁性基材の表面および上記導通路の突出部分に粘着層を形成する粘着層形成工程とを有する製造方法等が挙げられる。
〔絶縁性基材の作製〕
上記絶縁性基材は、例えば、貫通孔を有するガラス基板(Through Glass Via:TGV)をそのまま用いることができるが、上記導通路の開口径や突出部分のアスペクト比を上述した範囲とする観点から、バルブ金属に対して陽極酸化処理を施す方法が好ましい。
上記陽極酸化処理としては、例えば、上記絶縁性基材がアルミニウムの陽極酸化皮膜である場合は、アルミニウム基板を陽極酸化する陽極酸化処理、および、上記陽極酸化処理の後に、上記陽極酸化により生じたマイクロポアによる孔を貫通化する貫通化処理をこの順に施すことにより作製することができる。
本発明においては、上記絶縁性基材の作製に用いられるアルミニウム基板ならびにアルミニウム基板に施す各処理工程については、特開2008−270158号公報の[0041]〜[0121]段落に記載したものと同様のものを採用することができる。
〔導通路形成工程〕
上記導通路形成工程は、上記絶縁性基材に設けられた上記貫通孔に上記導電性材料を存在させる工程である。
ここで、上記貫通孔に金属を存在させる方法としては、例えば、特開2008−270158号公報の[0123]〜[0126]段落および[図4]に記載された各方法(電解メッキ法または無電解メッキ法)と同様の方法が挙げられる。
また、電解メッキ法または無電解メッキ法においては、金、ニッケル、銅等による電極層を予め設けることが好ましい。この電極層の形成方法としては、例えば、スパッタ等の気相処理;無電解めっき等の液層処理;これらを組合せた処理;等が挙げられる。
上記金属充填工程により、導通路の突出部分が形成される前の異方導電性接合部材が得られる。
一方、上記導通路形成工程は、特開2008−270158号公報に記載された方法に代えて、例えば、アルミニウム基板の片側の表面(以下、「片面」ともいう。)に陽極酸化処理を施し、アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する陽極酸化処理工程と、陽極酸化処理工程の後に陽極酸化膜のバリア層を除去するバリア層除去工程と、バリア層除去工程の後に電解めっき処理を施してマイクロポアの内部に金属を充填する金属充填工程と、金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る基板除去工程とを有する工程を有する方法であってもよい。
<陽極酸化処理工程>
上記陽極酸化工程は、上記アルミニウム基板の片面に陽極酸化処理を施すことにより、上記アルミニウム基板の片面に、厚み方向に存在するマイクロポアとマイクロポアの底部に存在するバリア層とを有する陽極酸化膜を形成する工程である。
本発明の製造方法における陽極酸化処理は、従来公知の方法を用いることができるが、マイクロポア配列の規則性を高くし、異方導電性を担保する観点から、自己規則化法や定電圧処理を用いるのが好ましい。
ここで、陽極酸化処理の自己規則化法や定電圧処理については、特開2008−270158号公報の[0056]〜[0108]段落および[図3]に記載された各処理と同様の処理を施すことができる。
<バリア層除去工程>
上記バリア層除去工程は、上記陽極酸化処理工程の後に、上記陽極酸化膜のバリア層を除去する工程である。バリア層を除去することにより、マイクロポアを介してアルミニウム基板の一部が露出することになる。
バリア層を除去する方法は特に限定されず、例えば、上記陽極酸化処理工程の上記陽極酸化処理における電位よりも低い電位でバリア層を電気化学的に溶解する方法(以下、「電解除去処理」ともいう。);エッチングによりバリア層を除去する方法(以下、「エッチング除去処理」ともいう。);これらを組み合わせた方法(特に、電解除去処理を施した後に、残存するバリア層をエッチング除去処理で除去する方法);等が挙げられる。
〈電解除去処理〉
上記電解除去処理は、上記陽極酸化処理工程の上記陽極酸化処理における電位(電解電位)よりも低い電位で施す電解処理であれば特に限定されない。
本発明においては、上記電解溶解処理は、例えば、上記陽極酸化処理工程の終了時に電解電位を降下させることにより、上記陽極酸化処理と連続して施すことができる。
上記電解除去処理は、電解電位以外の条件については、上述した従来公知の陽極酸化処理と同様の電解液および処理条件を採用することができる。
特に、上述したように上記電解除去処理と上記陽極酸化処理とを連続して施す場合は、同様の電解液を用いて処理するのが好ましい。
(電解電位)
上記電解除去処理における電解電位は、上記陽極酸化処理における電解電位よりも低い電位に、連続的または段階的(ステップ状)に降下させるのが好ましい。
ここで、電解電位を段階的に降下させる際の下げ幅(ステップ幅)は、バリア層の耐電圧の観点から、10V以下であるのが好ましく、5V以下であるのがより好ましく、2V以下であるのが更に好ましい。
また、電解電位を連続的または段階的に降下させる際の電圧降下速度は、生産性等の観点から、いずれも1V/秒以下が好ましく、0.5V/秒以下がより好ましく、0.2V/秒以下が更に好ましい。
〈エッチング除去処理〉
上記エッチング除去処理は特に限定されないが、酸水溶液またはアルカリ水溶液を用いて溶解する化学的エッチング処理であってもよく、ドライエッチング処理であってもよい。
(化学エッチング処理)
化学エッチング処理によるバリア層の除去は、例えば、上記陽極酸化処理工程後の構造物を酸水溶液またはアルカリ水溶液に浸漬させ、マイクロポアの内部に酸水溶液またはアルカリ水溶液を充填させた後に、陽極酸化膜のマイクロポアの開口部側の表面にpH緩衝液に接触させる方法等により、バリア層のみを選択的に溶解させることができる。
ここで、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。また、酸水溶液の濃度は1〜10質量%であるのが好ましい。酸水溶液の温度は、15〜80℃が好ましく、更に20〜60℃が好ましく、更に30〜50℃が好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。また、アルカリ水溶液の濃度は0.1〜5質量%であるのが好ましい。アルカリ水溶液の温度は、10〜60℃が好ましく、更に15〜45℃が好ましく、更に20〜35℃であるのが好ましい。なお、アルカリ水溶液には、亜鉛や他の金属を含有していてもよい。
具体的には、例えば、50g/L、40℃のリン酸水溶液、0.5g/L、30℃の水酸化ナトリウム水溶液、0.5g/L、30℃の水酸化カリウム水溶液等が好適に用いられる。
なお、pH緩衝液としては、上述した酸水溶液またはアルカリ水溶液に対応した緩衝液を適宜使用することができる。
また、酸水溶液またはアルカリ水溶液への浸せき時間は、8〜120分であるのが好ましく、10〜90分であるのがより好ましく、15〜60分であるのが更に好ましい。
(ドライエッチング処理)
ドライエッチング処理は、例えば、Cl2/Ar混合ガス等のガス種を用いることが好ましい。
<金属充填工程>
上記金属充填工程は、上記バリア層除去工程の後に、電解めっき処理を施して陽極酸化膜におけるマイクロポアの内部に金属を充填する工程であり、例えば、特開2008−270158号公報の[0123]〜[0126]段落および[図4]に記載された各方法と同様の方法(電解メッキ法または無電解メッキ法)が挙げられる。
なお、電解メッキ法または無電解メッキ法においては、上述したバリア層除去工程の後にマイクロポアを介して露出するアルミニウム基板を電極として利用することができる。
<基板除去工程>
上記基板除去工程は、上記金属充填工程の後にアルミニウム基板を除去し、金属充填微細構造体を得る工程である。
アルミニウム基板を除去する方法としては、例えば、処理液を用いて、上記金属充填工程においてマイクロポアの内部に充填した金属および絶縁性基材としての陽極酸化膜を溶解せずに、アルミニウム基板のみを溶解させる方法等が挙げられる。
上記処理液としては、例えば、塩化水銀、臭素/メタノール混合物、臭素/エタノール混合物、王水、塩酸/塩化銅混合物等の水溶液等が挙げられ、中でも、塩酸/塩化銅混合物であるのが好ましい。
また、上記処理液の濃度としては、0.01〜10mol/Lが好ましく、0.05〜5mol/Lがより好ましい。
また、処理温度としては、−10℃〜80℃が好ましく、0℃〜60℃が好ましい。
〔トリミング工程〕
上記トリミング工程は、上記導通路形成工程後の異方導電性接合部材表面の絶縁性基材のみを一部除去し、導通路を突出させる工程である。
ここで、トリミング処理は、導通路を構成する金属を溶解しない条件であれば特に限定されず、例えば、酸水溶液を用いる場合は、硫酸、リン酸、硝酸、塩酸等の無機酸またはこれらの混合物の水溶液を用いることが好ましい。中でも、クロム酸を含有しない水溶液が安全性に優れる点で好ましい。酸水溶液の濃度は1〜10質量%であるのが好ましい。酸水溶液の温度は、25〜60℃であるのが好ましい。
一方、アルカリ水溶液を用いる場合は、水酸化ナトリウム、水酸化カリウムおよび水酸化リチウムからなる群から選ばれる少なくとも一つのアルカリの水溶液を用いることが好ましい。アルカリ水溶液の濃度は0.1〜5質量%であるのが好ましい。アルカリ水溶液の温度は、20〜50℃であるのが好ましい。
具体的には、例えば、50g/L、40℃のリン酸水溶液、0.5g/L、30℃の水酸化ナトリウム水溶液または0.5g/L、30℃の水酸化カリウム水溶液が好適に用いられる。
酸水溶液またはアルカリ水溶液への浸漬時間は、8〜120分であるのが好ましく、10〜90分であるのがより好ましく、15〜60分であるのが更に好ましい。ここで、浸漬時間は、短時間の浸漬処理(トリミング処理)を繰り返した場合には、各浸漬時間の合計をいう。なお、各浸漬処理の間には、洗浄処理を施してもよい。
本発明の製造方法においては、トリミング工程において導通路の突出部分の高さを厳密に制御する場合は、上記導通路形成工程後に絶縁性基材と導通路の端部とを同一平面状になるように加工した後、絶縁性基材を選択的に除去(トリミング)することが好ましい。
ここで、同一平面状に加工する方法としては、例えば、物理的研磨(例えば、遊離砥粒研磨、バックグラインド、サーフェスプレーナー等)、電気化学的研磨、これらを組み合わせた研磨などが挙げられる。
また、本発明の製造方法においては、上述した導通路形成工程またはトリミング工程の後に、金属の充填に伴い発生した導通路内の歪を軽減する目的で、加熱処理を施すことができる。
加熱処理は、金属の酸化を抑制する観点から還元性雰囲気で施すことが好ましく、具体的には、酸素濃度が20Pa以下で行うことが好ましく、真空下で行うことがより好ましい。ここで、真空とは、大気よりも気体密度または気圧の低い空間の状態をいう。
また、加熱処理は、矯正の目的で、材料を加圧しながら行うことが好ましい。
〔粘着層形成工程〕
上記粘着層形成工程は、上記トリミング工程後に上記絶縁性基材の表面および上記導通路の突出部分に粘着層を形成する工程である。
ここで、粘着層を形成する方法としては、例えば、上述した酸化防止材料、高分子材料、溶媒(例えば、メチルエチルケトンなど)等を含有する樹脂組成物を上記絶縁性基材の表面および上記導通路の突出部分に塗布し、乾燥させ、必要に応じて焼成する方法等が挙げられる。
上記樹脂組成物の塗布方法は特に限定されず、例えば、グラビアコート法、リバースコート法、ダイコート法、ブレードコーター、ロールコーター、エアナイフコーター、スクリーンコーター、バーコーター、カーテンコーター等、従来公知のコーティング方法が使用できる。
また、塗布後の乾燥方法は特に限定されず、例えば、大気下において0〜100℃の温度で、数秒〜数十分間、加熱する処理や、減圧下において0〜80℃の温度で、十数分〜数時間、加熱する処理などが挙げられる。
また、乾燥後の焼成方法は、使用する高分子材料により異なるため特に限定されないが、ポリイミド樹脂を用いる場合には、例えば、160〜240℃の温度で2分間〜1時間加熱する処理等が挙げられ、エポキシ樹脂を用いる場合には、例えば、30〜80℃の温度で2〜60分間加熱する処理等が挙げられる。
本発明の製造方法においては、上述した各工程は、各工程を枚葉で行うことも可能であるし、アルミニウムのコイルを原反としてウェブで連続処理することもできる。
また、連続処理する場合には各工程間に適切な洗浄工程、乾燥工程を設置することが好ましい。
[半導体デバイス]
以下に、本発明の半導体デバイスおよびその製造方法について詳細に説明する。
本発明の半導体デバイスは、上述した本発明の異方導電性接合部材と、異方導電性接合部材が有する導通路と電極を介して電気的に接続される配線基板とが積層されたデバイスである。
本発明の半導体デバイスは、後述する半導体デバイスの製造方法にも記載する通り、配線基板における電極と、本発明の異方導電性接合部材とを本接合した後に粘着層を硬化させることが好ましい。
本発明の半導体デバイスの製造方法は、上述した本発明の異方導電性接合部材と、複数の電極を有する配線基板と、を具備する半導体デバイスを作製する半導体デバイスの製造方法である。
また、本発明の半導体デバイスの製造方法は、異方導電性接合部材が有する粘着層によって異方導電性接合部材と配線基板とを接着する仮接合プロセスと、異方導電性接合部材が有する導通路と配線基板が有する電極とを電気的に接合する本接合プロセスと、異方導電性接合部材が有する粘着層を硬化させる粘着層硬化プロセスと、をこの順に有する。
次に、本発明の半導体デバイスの製造方法および構造について、図2A〜図2Fおよび図3A〜図3Fを用いて説明する。
図2Aおよび図2Bに示すように、接着剤14によって仮支持体13に固定された異方導電性接合部材(符号2:絶縁性基材、符号3:導通路、符号4:粘着層)の粘着層4と、配線基板11に設けられた電極12とを仮接合する。
異方導電性接合部材と配線基板とを仮接合した後に、図2Cに示すように、仮支持体13を接着剤14ごと剥離し、その後、図2Dに示すように、半導体チップ15に設けられた電極16と、異方導電性接合部材の粘着層4とを仮接合する。
図2A〜図2Dに示す仮接合プロセスにより、半導体チップ、異方導電性接合部材および配線基板が仮接合された積層体を作製した後に、図2Eに示すように、矢印方向から所定の圧力を加えた条件で、仮接合された半導体チップ、異方導電性接合部材および配線基板を本接合する。
本接合の後に、図2Fに示すように、異方導電性接合部材の粘着層4を硬化させることにより、半導体デバイス20を作製することができる。
また、図3Aおよび図3Bに示すように、接着剤14によって仮支持体13に固定された異方導電性接合部材(符号2:絶縁性基材、符号3:導通路、符号4:粘着層)の粘着層4と、半導体チップ15に設けられた電極16とを仮接合する。
異方導電性接合部材と半導体チップとを仮接合した後に、図3Cに示すように、仮接合した異方導電性接合部材と半導体チップとの積層体を仮支持体13上の接着剤14から剥離し、その後、図3Dに示すように、配線基板11に設けられた電極12と、異方導電性接合部材の粘着層4とを仮接合する。
図3A〜図3Dに示す仮接合プロセスにより、半導体チップ、異方導電性接合部材および配線基板が仮接合された積層体を作製した後に、図3Eに示すように、矢印方向から所定の圧力を加えた条件で、仮接合された半導体チップ、異方導電性接合部材および配線基板を本接合する。
本接合の後に、図3Fに示すように、異方導電性接合部材の粘着層4を硬化させることにより、半導体デバイス30を作製することができる。
〔仮接合プロセス〕
本発明においては、仮接合プロセスをCoW(Chip On Wafer)プロセスで行うことが好ましい。半導体ウエハと半導体チップウエハを検査して良品チップと不良チップをあらかじめ分かるように(KGD:Known Good Die)して、半導体チップウエハの良品チップのみを、半導体ウエハ内の良品部分に接合することで、ロスを低減することができる。なお、仮接合する際に、仮接合強度が弱いと、本接合するまでの工程(搬送工程など)で位置ズレが生じてしまうため、仮接合強度は重要となる。
また、本発明においては、仮接合プロセスにおける温度条件は特に限定されないが、0〜300℃であることが好ましく、10〜200℃であることがより好ましく、常温(23℃)〜100℃であることが特に好ましい。
同様に、仮接合プロセスにおける加圧条件は特に限定されないが、10MPa以下であることが好ましく、5MPa以下であることがより好ましく、1MPa以下であることが特に好ましい。
〔本接合プロセス〕
本発明においては、本接合プロセスにおける温度条件は特に限定されないが、仮接合プロセスの温度よりも高い温度であることが好ましく、具体的には、150〜350℃であることがより好ましく、200℃〜300℃であることが特に好ましい。
また、本接合プロセスにおける加圧条件は特に限定されないが、30MPa以下であることが好ましく、0.1〜20MPaであることがより好ましい。
また、本接合プロセスの時間は特に限定されないが、1秒〜60分であることが好ましく、5秒〜10分であることがより好ましい。
上述した条件で本接合プロセスを行うことにより、異方導電性接合部材の導通路の突出部を覆う粘着層が、配線基板や半導体チップの電極間に流動し、接合部に残存し難くなる。
なお、本接合プロセスは、チップ毎に行ってもよいが、タクトタイムを低減できる観点から、ウエハ一括で行うことが好ましい。
〔粘着層硬化プロセス〕
本発明においては、粘着層硬化プロセスにおける温度条件は特に限定されないが、本接合プロセスの温度以上の温度であることが好ましく、具体的には、180〜400℃であることがより好ましく、200℃〜300℃であることが特に好ましい。
また、粘着層硬化プロセスの時間は特に限定されないが、粘着層の硬化を十分に進行させる観点から、120分以上であることが好ましい。
なお、粘着層硬化プロセスは、上述した本接合プロセスが兼ねる態様であってもよく、本接合プロセスの後にそのまま行ってもよい。また、粘着層硬化プロセスは、本接合プロセスと同様、チップ毎に行ってもよいが、タクトタイムを低減できる観点から、ウエハ一括で行うことが好ましい。
〔任意のプロセス〕
本発明の半導体デバイスの製造方法は、電極の酸化を防止し、導通信頼性をより向上させる理由から、仮接合プロセスの前に、配線基板が有する複数の電極の間を絶縁性樹脂で充填する樹脂充填プロセスを有していることが好ましい。
同様の理由から、本発明の半導体デバイスの製造方法は、粘着層硬化プロセスの後に、異方導電性接合部材と配線基板との間にアンダーフィル材を充填するアンダーフィル材充填プロセスを有していることが好ましい。
次に、上述した仮接合プロセス、本接合プロセスおよび粘着層硬化プロセスなどについて、図4A〜図4F、図5A〜図5Dおよび図5A〜図6Cを用い、従来例と比較して説明する。
図4AおよびBに示すように、異方導電性接合部材(符号2:絶縁性基材、符号3:導通路、符号4:粘着層)の粘着層4と、配線基板11に設けられた電極12とを仮接合する。
異方導電性接合部材と配線基板とを仮接合した後に、図4Cに示すように、他の配線基板11に設けられた電極12と、異方導電性接合部材の粘着層4とを仮接合する。
図4A〜図4Cに示す仮接合プロセスにより、配線基板、異方導電性接合部材および配線基板が仮接合された積層体を作製した後に、図4Dに示すように、矢印方向から所定の圧力を加えた条件で、仮接合された配線基板、異方導電性接合部材および配線基板を本接合する。
本接合の後に、図4Eに示すように、異方導電性接合部材の粘着層4を硬化させることにより、硬化された粘着層4aを有する多層配線基板40を作製することができる。
また、図4Fに示すように、粘着層アンダーフィル10本発明の異方導電性接合部材の接合プロセスを説明するための模式的な断面図のうち、粘着層を硬化した後に、アンダーフィル10が充填された多層配線基板40を作製することができる。
一方、図5A〜図5Dに示す比較接合プロセスでは、図4A〜図4Cと同様の方法で仮接合された配線基板、異方導電性接合部材および配線基板の積層体について、図5Dに示すように、本接合の前に粘着層が硬化させている。
このような比較接合プロセスでは、図5Dに示すように、配線基板の電極12と異方導電性接合部材の導通路3とが接合されず、導通しない。
また、図6A〜図6Cに示す態様では、導通路3の絶縁性基材2から突出した部分が粘着層5からも突出している異方導電性接合部材を用いた態様である。
このような異方導電性接合部材を用いた場合は、本発明と同様の仮接合プロセス、本接合プロセスおよび粘着層硬化プロセスを経た場合であっても、図6Cの拡大図に示すように、接合部と接合部の周囲の導通路3の突出部分との間(符号:3c)において、金属のマイグレーションが起こりやすくなり、導通信頼性に劣る結果となる。なお、符号5aは、粘着層5を硬化した層を示す。
[半導体パッケージ]
本発明の半導体パッケージは、本発明の半導体デバイスを用いた半導体パッケージであり、例えば、1枚の配線基板上に、本発明の異方導電性接合部材と、複数の半導体チップとが積層されたものや、図4Eまたは図4Fに示す多層配線基板40と、本発明の異方導電性接合部材と、半導体チップが積層されたものなどが挙げられる。
また、本発明の異方導電性接合部材で接合する半導体チップとしては、メモリ、イメージセンサー、ロジック、パワー半導体等が挙げられる。
また、半導体パッケージとしては、MEMS(Micro Electro Mechanical Systems)、FPGA(field-programmable gate array)、通信モジュール等が挙げられ、これらを組み合わせたIoT(Internet of Things)を実現するパッケージにも適用可能である。
以下に実施例を示して本発明を具体的に説明する。ただし、本発明はこれらに限定されない。
〔実施例1−1および1−2〕
市販の感光性ガラス基板(商品名:HOYA株式会社製PEG3:5インチ角で、板厚は0.65mm)に、フォトマスクを密着させて紫外線を照射した。なお、照射条件は、波長が320nm、露光量は、550mJ/cm2であった。また、マスクパターンには、直径が1μmの円形パターンが、300μmピッチで縦横方向に合計90000個、配列されたものを用いた。
紫外線を照射した後、加熱炉内で、550℃で1時間、熱処理を施した。
その後、#1000のAl23からなる砥粒を用いて、両面平面研削盤により、感光性ガラス基板の表面および裏面を研削し、更に、酸化セリウム砥粒を用いて両面研磨機を用いて、仕上げ研磨を行った。仕上げ研磨後の感光性ガラス基板の板厚は0.3mmであり、表面および裏面を合わせた取りしろは0.35mmであった。
次いで、後述する感光性のポリイミド樹脂またはエポキシ樹脂組成物を膜厚が2μmとなるように塗布し、上記と同じマスクパターンを用いて円形パターンの位置が上記と重なるように露光現像した。
その後、7vol%のフッ化水素酸水溶液に硫酸を加えた混酸(硫酸濃度:20wt%)エッチング液で感光性ガラス露光部分を溶解除去した。
次いで、ガラス基板の一方の表面に銅電極を密着させ、この銅電極を陰極にし、白金を正極にして電解めっきを行なった。
硫酸銅/硫酸/塩酸=200/50/15(g/L)の混合溶液を25℃に保った状態で電解液として使用し、定電圧パルス電解を実施することにより、貫通孔に銅が充填された構造体(異方導電性接合部材前駆体)を製造した。
ここで、定電圧パルス電解は、株式会社山本鍍金試験器社製のめっき装置を用い、北斗電工株式会社製の電源(HZ−3000)を用い、めっき液中でサイクリックボルタンメトリを行なって析出電位を確認した後、ガラスに密着させた銅電極の電位を−2Vに設定して行った。また、定電圧パルス電解のパルス波形は矩形波であった。具体的には、電解の総処理時間が300秒になるように、1回の電解時間が60秒の電解処理を、各電解処理の間に40秒の休止時間を設けて5回施した。
銅を充填した後の表面を電界放出形走査電子顕微鏡(Field Emission Scanning Electron Microscope:FE−SEM)で観察すると、非露光部分の樹脂層の表面から一部あふれるような形になっていた。
(ポリイミド樹脂)
ポリイミド樹脂として、感光性ポリイミド樹脂(アルカリ現像ポジ型感光性ポリイミド:PIMEL AM−200シリーズ、旭化成イーマテリアルズ株式会社製)を用いた。
(エポキシ樹脂組成物)
低エポキシ当量エポキシ樹脂としてエポキシ当量250g/当量のビスフェノールA型エポキシ樹脂10部と、高エポキシ当量エポキシ樹脂としてエポキシ当量8690g/当量のビスフェノールF型フェノキシ樹脂90部と、光酸発生剤として4,4−ビス[ジ(β−ヒドロキシエトキシ)フェニルスルフィニオ]フェニルスルフィド−ビス(ヘキサフルオロアンチモネート)9部とをジオキサンに溶解させて、固形分濃度50%の感光性エポキシ樹脂接着剤組成物を調製した。
その後、樹脂層を80℃に加熱し、表面を上記と同様な方法で研磨した後、以下に示す方法で粘着層を形成し、粘着層の種類を変えた異方導電性接合部材を作製した。
<ポリイミド樹脂A>
下記の組成の塗布液を調製後、孔径0.2μmのポリプロピレン製フィルタでろ過した。
この塗布液に対して、酸化防止材料A〔ベンゾトリアゾール,配合量(粘着層の固形分に対する量):0.01質量%〕と、マイグレーション防止材料A(東亜合成株式会社、商品名イグゼ「IXE―100」メジアン径1μm、陽イオン交換、耐熱温度550℃)とを配合し、樹脂形成溶液を調製した。
次いで、ろ過後の塗布液を導通路が突出している絶縁性基材の表面に塗布し、乾燥させて成膜し、粘着層を形成した。なお、粘着層の厚みは、下記第1表に示す値となるように下記処方の塗布液に更に溶媒(MEK)を追添することで調整した。
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(塗布液の組成)
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・下記式で表されるポリイミド 10.00質量%
・メチルエチルケトン(MEK) 90.00質量%
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<エポキシ樹脂C>
以下に示す成分を以下に示す割合でメチルエチルケトンに溶解して、固形分濃度が23.6〜60.6重量%となる樹脂層塗布液を調製した。
この塗布液を、導通路が突出している絶縁性基材の表面に塗布し、乾燥させて成膜し、粘着層を形成した。
なお、粘着層の厚みは、下記第1表に示す値となるように下記処方の塗布液に更に溶媒(MEK)を追添することで調整した。
また、塗布後の乾燥は、粘着層の表面固化を回避するため、減圧度−400mmH2Oの減圧下で温度を50℃に設定して行った。
<塗布液組成>
・エラストマー:アクリル酸ブチルーアクリロニトリルを主成分とするアクリル酸エステル系ポリマー(商品名:SG−28GM、長瀬ケムテックス株式会社製) 5質量部
・エポキシ樹脂1:jER(登録商標)828(三菱化学株式会社製) 33質量部
・エポキシ樹脂2:jER(登録商標)1004(三菱化学株式会社製) 11質量部
・フェノール樹脂:ミレックスXLC−4L(三井化学株式会社製) 44質量部
・有機酸:o−アニス酸(オルトアニス酸、東京化成工業株式会社製) 0.5質量部
・酸化防止材料A:ベンゾトリアゾール:0.01質量%(粘着層の固形分に対する量)
・マイグレーション防止材料A:商品名イグゼ「IXE―100」(メジアン径1μm、陽イオン交換、耐熱温度550℃、東亜合成株式会社) 2.5質量%
・硬化剤(液体):1−シアノエチル−2−エチル−4−メチルイミダゾール(2E4MZ−CN、四国化成工業株式会社製) 0.5質量%
作製した異方導電性接合部材を電界放出形走査電子顕微鏡(FE−SEM)で観察した。
その結果、下記第1表にも示すように、導通路の突出部分の高さが950nmであり、導通路の突出部分の直径が1000nmであり、アスペクト比(突出部分の高さ/突出部分の直径)が0.95であり、導通路の間隔は800nmであり、粘着層の厚みが1000nmであることを確認した。
〔実施例2、実施例3−1〜3−12、実施例4−1および4−2〕
(1)アルミニウム基板の作製
Si:0.06質量%、Fe:0.30質量%、Cu:0.005質量%、Mn:0.001質量%、Mg:0.001質量%、Zn:0.001質量%、Ti:0.03質量%を含有し、残部はAlと不可避不純物のアルミニウム合金を用いて溶湯を調製し、溶湯処理およびろ過を行った上で、厚さ500mm、幅1200mmの鋳塊をDC鋳造法で作製した。
次いで、表面を平均10mmの厚さで面削機により削り取った後、550℃で、約5時間均熱保持し、温度400℃に下がったところで、熱間圧延機を用いて厚さ2.7mmの圧延板とした。
更に、連続焼鈍機を用いて熱処理を500℃で行った後、冷間圧延で、厚さ1.0mmに仕上げ、JIS 1050材のアルミニウム基板を得た。
このアルミニウム基板を幅1030mmにした後、以下に示す各処理を施した。
(2)電解研磨処理
上記アルミニウム基板に対して、以下組成の電解研磨液を用いて、電圧25V、液温度65℃、液流速3.0m/minの条件で電解研磨処理を施した。
陰極はカーボン電極とし、電源は、GP0110−30R(株式会社高砂製作所社製)を用いた。また、電解液の流速は渦式フローモニターFLM22−10PCW(アズワン株式会社製)を用いて計測した。
(電解研磨液組成)
・85質量%リン酸(和光純薬工業株式会社製試薬) 660mL
・純水 160mL
・硫酸 150mL
・エチレングリコール 30mL
(3)陽極酸化処理工程
次いで、電解研磨処理後のアルミニウム基板に、特開2007−204802号公報に記載の手順にしたがって自己規則化法による陽極酸化処理を施した。
電解研磨処理後のアルミニウム基板に、0.50mol/Lシュウ酸の電解液で、電圧40V、液温度16℃、液流速3.0m/minの条件で、5時間のプレ陽極酸化処理を施した。
その後、プレ陽極酸化処理後のアルミニウム基板を、0.2mol/L無水クロム酸、0.6mol/Lリン酸の混合水溶液(液温:50℃)に12時間浸漬させる脱膜処理を施した。
その後、0.50mol/Lシュウ酸の電解液で、電圧40V、液温度16℃、液流速3.0m/minの条件の条件で、10時間の再陽極酸化処理を施し、膜厚80μmの陽極酸化膜を得た。
なお、プレ陽極酸化処理および再陽極酸化処理は、いずれも陰極はステンレス電極とし、電源はGP0110−30R(株式会社高砂製作所製)を用いた。また、冷却装置にはNeoCool BD36(ヤマト科学株式会社製)、撹拌加温装置にはペアスターラー PS−100(EYELA東京理化器械株式会社製)を用いた。更に、電解液の流速は渦式フローモニターFLM22−10PCW(アズワン株式会社製)を用いて計測した。
(4)バリア層除去工程
次いで、上記陽極酸化処理と同様の処理液および処理条件で、電圧を40Vから0Vまで連続的に電圧降下速度0.2V/secで降下させながら電解処理(電解除去処理)を施した。
その後、5質量%リン酸に30℃、30分間浸漬させるエッチング処理(エッチング除去処理)を施し、陽極酸化膜のマイクロポアの底部にあるバリア層を除去し、マイクロポアを介してアルミニウムを露出させた。
ここで、バリア層除去工程後の陽極酸化膜に存在するマイクロポアの平均開口径は60nmであった。なお、平均開口径は、FE−SEMにより表面写真(倍率50000倍)を撮影し、50点測定した平均値として算出した。
また、バリア層除去工程後の陽極酸化膜の平均厚みは80μmであった。なお、平均厚みは、陽極酸化膜を厚さ方向に対して集束イオンビーム(Focused Ion Beam:FIB)で切削加工し、その断面をFE−SEMにより表面写真(倍率50000倍)を撮影し、10点測定した平均値として算出した。
また、陽極酸化膜に存在するマイクロポアの密度は、約1億個/mm2であった。なお、マイクロポアの密度は、特開2008−270158号公報の[0168]および[0169]段落に記載された方法で測定し、算出した。
また、陽極酸化膜に存在するマイクロポアの規則化度は、92%であった。なお、規則化度は、FE−SEMにより表面写真(倍率20000倍)を撮影し、特開2008−270158号公報の[0024]〜[0027]段落に記載された方法で測定し、算出した。
(5)金属充填工程(電解めっき処理)
次いで、アルミニウム基板を陰極にし、白金を正極にして電解めっき処理を施した。
具体的には、以下に示す組成の銅めっき液を使用し、定電流電解を施すことにより、マイクロポアの内部に銅が充填された金属充填微細構造体を作製した。
ここで、定電流電解は、株式会社山本鍍金試験器社製のめっき装置を用い、北斗電工株式会社製の電源(HZ−3000)を用い、めっき液中でサイクリックボルタンメトリを行って析出電位を確認した後に、以下に示す条件で処理を施した。
(銅めっき液組成および条件)
・硫酸銅 100g/L
・硫酸 50g/L
・塩酸 15g/L
・温度 25℃
・電流密度 10A/dm2
マイクロポアに金属を充填した後の陽極酸化膜の表面をFE−SEMで観察し、1000個のマイクロポアにおける金属による封孔の有無を観察して封孔率(封孔マイクロポアの個数/1000個)を算出したところ、96%であった。
また、マイクロポアに金属を充填した後の陽極酸化膜を厚さ方向に対してFIBで切削加工し、その断面をFE−SEMにより表面写真(倍率50000倍)を撮影し、マイクロポアの内部を確認したところ、封孔されたマイクロポアにおいては、その内部が金属で完全に充填されていることが分かった。
(6)基板除去工程
次いで、20質量%塩化水銀水溶液(昇汞)に20℃、3時間浸漬させることによりアルミニウム基板を溶解して除去することにより、金属充填微細構造体を作製した。
(7)トリミング工程
次いで、金属充填微細構造体を水酸化ナトリウム水溶液(濃度:5質量%、液温度:20℃)に浸漬させ、下記第1表に示す突出部分の高さとなるように浸漬時間を変更してアルミニウムの陽極酸化膜(下記第1表中、「AAO」と表す。)の表面を選択的に溶解し、導通路である銅の円柱を突出させた構造体を作製した。
次いで、水洗し、乾燥した後に、作製した構造体を電界放出形走査電子顕微鏡(FE−SEM)で観察し、導通路の突出部分の高さ、導通路の突出部分の直径、アスペクト比(突出部分の高さ/突出部分の直径)、導通路の間隔を測定した。これらの結果を下記第1表に示す。
(8)粘着層形成工程
トリミング工程後の構造体に、以下に示す方法で粘着層を形成し、粘着層の種類を変えた異方導電性接合部材を作製した。
<ポリイミド樹脂A>
ポリイミド樹脂Aについては、実施例1−1および1−2(以下、「実施例1」とも略す。)と同様の方法により、粘着層を形成した。
<エポキシ樹脂C>
以下に示す成分を以下に示す割合でメチルエチルケトンに溶解して、固形分濃度が23.6〜60.6重量%となる樹脂層塗布液を調製した。
この塗布液を、導通路が突出している絶縁性基材の表面に塗布し、乾燥させて成膜し、粘着層を形成した。
なお、粘着層の厚みは、下記第1表に示す値となるように下記処方の塗布液に更に溶媒(MEK)を追添することで調整した。
また、塗布後の乾燥は、粘着層の表面固化を回避するため、減圧度−400mmH2Oの減圧下で温度を50℃に設定して行った。
<塗布液組成>
・エラストマー:アクリル酸ブチルーアクリロニトリルを主成分とするアクリル酸エステル系ポリマー(商品名:SG−28GM、長瀬ケムテックス株式会社製) 5質量部
・エポキシ樹脂1:jER(登録商標)828(三菱化学株式会社製) 33質量部
・エポキシ樹脂2:jER(登録商標)1004(三菱化学株式会社製) 11質量部
・フェノール樹脂:ミレックスXLC−4L(三井化学株式会社製) 44質量部
・有機酸:o−アニス酸(オルトアニス酸、東京化成工業株式会社製) 0.5質量部
・酸化防止材料:下記参照
・マイグレーション防止材料:下記参照
・無機充填剤:下記参照
・硬化剤:下記参照
(酸化防止材料)
酸化防止材料は、下記第1表にも示す以下の酸化防止材料を0.01質量%(粘着層の固形分に対する量)配合した。
・酸化防止材料A:ベンゾトリアゾール
・酸化防止材料B:トリルトリアゾール
・酸化防止材料C:2−メルカプトベンゾチアゾール
・酸化防止材料D:フェノール系酸化防止剤Irganox1010
・酸化防止材料E:硫黄系酸化防止剤Sumilizer TP−D
(マイグレーション防止材料)
マイグレーション防止材料は、下記第1表にも示す以下のマイグレーション防止材料を2.5質量%配合した。なお、下記第1表中、「−」と表記されている例は、マイグレーション防止材料を配合しなかった例を示す。
・マイグレーション防止材料A:東亜合成株式会社、商品名イグゼ「IXE―100」メジアン径1μm、陽イオン交換、耐熱温度550℃
・マイグレーション防止材料B:東亜合成株式会社、商品名イグゼ「IXE―600」メジアン径1μm、両イオン交換、耐熱温度400℃
(無機充填剤)
無機充填剤は、下記第1表にも示す以下の無機充填剤Aを55質量%配合した。なお、下記第1表中、「−」と表記されている例は、無機充填剤を配合しなかった例を示す。
・無機充填剤A:窒化アルミニウムナノ粒子、平均粒子径100nm、シグマアルドリッチ社製
(硬化剤)
硬化剤は、下記第1表にも示す以下の硬化剤を0.5質量%配合した。なお、下記第1表中、「−」と表記されている例は、硬化剤を配合しなかった例を示す。
・液体:1−シアノエチル−2−エチル−4−メチルイミダゾール(2E4MZ−CN、四国化成工業株式会社製)
・固体:イミダゾール触媒(2PHZ−PW、四国化成工業株式会社製)
〔実施例5〕
粘着層の厚みを下記第1表に示す値となるように調整した以外は、実施例3−1〜3−12(以下、「実施例3」とも略す。)と同様の方法により、異方導電性接合部材を作製した。
〔実施例6〕
以下の方法で、酸化防止層およびポリマー層を有する粘着層を形成した以外は、実施例3と同様の方法により、異方導電性接合部材を作製した。なお、下記第1表中、実施例6の厚みなどの項目で、「5/545」などと記載する表記は、酸化防止層およびポリマー層の各項目に該当する値を記載する表記である。
<酸化防止層の形成>
水溶媒中に酸化防止材料であるベンゾトリアゾールを1質量%溶解させた溶液を調製した。
この溶液を50℃に加温した後に、導通路が突出している絶縁性基材を10分間浸漬させ、乾燥させることにより、図1Dに示すように、厚み5nmの酸化防止層43を形成した。
<ポリマー層の形成>
酸化防止材料を含有しなかった以外は、エポキシ樹脂Cを用いた粘着層と同様の方法で、図1Dに示すように、厚み545nmのポリマー層44を形成した。
〔実施例7〕
以下の方法で、粘着層を形成した以外は、実施例3と同様の方法により、異方導電性接合部材を作製した。なお、下記第1表中、実施例7の厚みなどの項目で、「15/535」などと記載する表記は、第1粘着層および第2粘着層の各項目に該当する値を記載する表記である。
<第1粘着層の形成>
エポキシ樹脂Cを含有する樹脂層塗布液の酸化防止材料A(ベンゾトリアゾール)の配合量(粘着層の固形分に対する量)を1質量%に変更した塗布液を調製した。
この塗布液を用いて、図1Cに示すように、厚みが15nmとなるように第1粘着層41を形成した。
<第2粘着層の形成>
エポキシ樹脂Cを含有する樹脂層塗布液の酸化防止材料A(ベンゾトリアゾール)を配合しない塗布液を調製した。
この塗布液を用いて、図1Cに示すように、第1粘着層41の表面に、酸化防止材料を含有しない第2粘着層42(厚み:535nm)を形成し、粘着層の全体の膜厚が550nmとなるようにした。
〔比較例1〕
粘着層の厚みを下記第1表に示す値となるように調整し、酸化防止材料およびマイグレーション防止材料を配合せず、樹脂、無機充填剤および硬化剤を下記第1表に示す以下のものに変更した以外は、実施例3と同様の方法により、異方導電性接合部材を作製した。
・ポリイミド樹脂B:下記参照
・無機充填剤B:酸化アルミニウム、平均粒子径13nm、シグマアルドリッチ社製
・固体:イミダゾール触媒(2PHZ−PW、四国化成工業株式会社製)
<ポリイミド樹脂B>
ガンマブチロラクトンを溶媒としたポリアミド酸エステル溶液(ジメチルスルホキシド、トリアルコキシアミドカルボキシシラン、オキシム誘導体を含む)の市販品として、LTC9320(富士フイルムエレクトロニクスマテリアルズ株式会社製)を用いた。
調製した樹脂形成溶液を導通路が突出している絶縁性基材の表面(導通路の突出部分も含む)に塗布し、乾燥させて成膜し、粘着層を形成した。なお、粘着層の厚みは、下記第1表に示す値となるように溶媒(MEK)を追添することで調整した。
〔比較例2〕
トリミング工程の後に行う粘着層形成工程に代えて、特許文献1(特開2010−067589号公報)の[0109]段落に記載された方法で、ラジカル重合性モノマーを硬化させたポリマー層を厚み100μmで形成し、導通路の突出部の端部を粘着層で被覆した以外は、実施例3と同様の方法により、異方導電性接合部材を作製した。
〔比較例3〕
粘着層を用いなかった以外は、実施例3と同様の方法により、異方導電性接合部材を作製した。
〔評価〕
<TEGチップ>
Cuパッドを有するTEGチップとインターポーザーのセットを用意した。これらの内部には、導通抵抗を測定するデイジーチェインパターンと絶縁抵抗を測定する櫛歯パターンを含む。これらの、絶縁層はSiNであり、絶縁層とCuパッド面の段差は15μmであった。TEGチップは、チップサイズが8mm四方であり、チップ面積に対する電極面積(銅ポスト)の比率が10%または20%となる2種類のチップを用意した。インターポーザーは周囲に取出し配線を含むためチップサイズは10mm四方のものを用意した。
次いで、TEGチップ、作製した異方導電性接合部材およびインターポーザーをこの順で積層するように、チップボンダー(DB250、澁谷工業製)を用いて下記第2表に示す仮接合プロセスの条件で仮接合した。この際TEGチップとインターポーザーのCuパッドの位置がズレないよう予めチップの角に形成したアライメントマークにより位置を合わせて仮接合した。
次いで、仮接合したサンプルについて、接合装置(WP−100、PMT社製)を用いて下記第2表に示す本接合プロセスの条件で本接合した。次いで、本接合したサンプルについて、下記第1表に示す粘着層硬化プロセスの条件で粘着層を硬化させ、サンプルを作製した。なお、第2表中、これらの条件が「−」で示されている例は、該当するプロセスを行わなかったことを示す。
なお、下記第2表中、使用チップの絶縁層の欄に「NCF」と記載されている例は、仮接合前に、電極側に、フイルムタイプの絶縁膜であるNCF(Non Conductive Film)〔NC0201、ナミックス社製〕を用い、真空ラミネータを使用して、150℃で3分間ラミネートした例を表す。
また、下記第2表中、使用チップの絶縁層の欄に「アンダーフィル」と記載されている例は、本接合後にナミックス社製のU8410−314を用い、異方導電性接合部材とTEGチップの間に注入した後に硬化した例を表す。
<導通信頼性>
インターポーザーのデイジーチェインパターン部分のパッドに抵抗測定用の信号線を半田付けし、半田付けしたサンプルを125℃×24hで乾燥し、更に85℃×60%RH×168時間の吸湿処理を行った。次いで、半田リフロー処理工程(最大温度265℃)を3回通した。
以上の履歴を経たサンプルを(−65℃/+150℃)の条件の温度サイクル試験に供した。
抵抗値は、100サイクル毎に測定し、1000サイクルまで測定した。その結果、抵抗値の変化率が、5%未満のものを「AA」と評価し、5%以上10%未満のものを「A」と評価し、10%以上20%未満のものを「B」と評価し、20%以上40%未満のものを「C」と評価し、40%以上変化したものを「D」と評価した。結果を下記第3表に示す。
<絶縁信頼性>
インターポーザーの櫛歯パターン部分のパッドに抵抗測定用の信号線を半田付けし、半田付けしたサンプルを125℃×24hで乾燥し、更に85℃×60%RH×168時間の吸湿処理を行った。次いで、半田リフロー処理工程(最大温度265℃)を3回通した。
以上の履歴を経たサンプルを(−65℃/+150℃)の条件の温度サイクル試験に供した。
抵抗値は、100サイクル毎に測定し、1000サイクルまで測定した。その結果、抵抗値の変化率が、5%未満のものを「AA」と評価し、5%以上10%未満のものを「A」と評価し、10%以上20%未満のものを「B」と評価し、20%以上40%未満のものを「C」と評価し、40%以上変化したものを「D」と評価した。結果を下記第3表に示す。
<密着性>
導通信頼性の評価サンプル、および、仮接合プロセスを経て作製したサンプルについては仮接合後のサンプルについて、万能型ボンドテスター(DAGE4000、デイジ社製)を用い、TEGチップに荷重を加えて剥離強度を測定した。
その結果、剥離強度が15N以上のものを「A」と評価し、10N以上15N未満のものを「B」と評価し、10N未満のものを「C」と評価した。結果を下記第3表に示す。
<熱特性>
導通信頼性の評価サンプルについて、熱伝導率測定装置(TCM−1000、レスカ社製)を用い、厚み方向の熱伝導率を測定した。
その結果、熱伝導率が5W/(m・K)以上のものを「A」と評価し、1W/(m・K)以上5W/(m・K)未満のものを「B」と評価し、1W/(m・K)未満のものを「C」と評価した。結果を下記第3表に示す。
第1表〜第3表に示す結果から、導通路の突出部分が粘着層に埋設しておらず、かつ、粘着層に酸化防止材料を含有していない異方導電性接合部材では、絶縁信頼性が劣ることが分かった(比較例1)。
また、導通路の突出部分が粘着層に埋設している場合であっても、粘着層に酸化防止材料を含有していない異方導電性接合部材では、導通信頼性および絶縁信頼性が劣ることが分かった(比較例2)。
また、粘着層を用いない異方導電性接合部材では、導通信頼性および絶縁信頼性が劣ることが分かった(比較例3)。
これに対し、粘着層に酸化防止材料を含有させ、かつ、絶縁性基材から突出した導通路の突出部分を粘着層に埋設させた異方導電性接合部材は、いずれも、導通信頼性および絶縁信頼性に優れ、また、密着性および熱特性(放熱性)も良好であることが分かった(実施例1〜7)。
また、実施例4−1および4−2の結果から、酸化防止剤として、フェノール系酸化防止剤と硫黄系酸化防止剤とを併用すると、導通信頼性がより向上することが分かった。
1 異方導電性接合部材
2 絶縁性基材
2a,2b 絶縁性基材の表面
3 導通路
3a,3b 導通路の突出部分
3c 導通路のマイグレーションにより短絡した部分
4,5 粘着層
4a,5a 硬化後の粘着層
6 絶縁性基材の厚み
7 導通路間の間隔
8 導通路の直径
9 導通路の中心間距離(ピッチ)
10 アンダーフィル
11 配線基板
12 電極
13 仮支持体
14 接着剤
15 半導体チップ
16 電極
20,30 半導体デバイス
40,50,60 多層配線基板
41 第1粘着層
42 第2粘着層
43 酸化防止層
44 ポリマー層

Claims (19)

  1. 無機材料からなる絶縁性基材と、
    前記絶縁性基材の厚み方向に貫通し、互いに絶縁された状態で設けられた、導電性部材からなる複数の導通路と、
    前記絶縁性基材の表面に設けられた粘着層と、を具備し、
    前記各導通路が、前記絶縁性基材の表面から突出した突出部分を有しており、
    前記各導通路の前記突出部分が、前記粘着層に埋設されており、
    前記粘着層が、酸化防止材料および高分子材料を含有する、異方導電性接合部材。
  2. 前記各導通路の前記突出部分のアスペクト比が、0.5以上50未満である、請求項1に記載の異方導電性接合部材。
    ここで、前記アスペクト比は、前記突出部分の直径に対する高さの割合をいう。
  3. 前記各導通路の前記突出部分の高さが、50nm〜3000nmである、請求項1または2に記載の異方導電性接合部材。
  4. 前記粘着層の厚みが、前記導通路の突出部分の高さより大きく、100μm以下である、請求項1〜3のいずれか1項に記載の異方導電性接合部材。
  5. 前記各導通路の前記突出部分の高さと前記粘着層の厚みとの差が、1nm〜99.95μmである、請求項1〜4のいずれか1項に記載の異方導電性接合部材。
  6. 前記高分子材料が、ポリイミド樹脂およびエポキシ樹脂からなる群から選択される少なくとも1種の樹脂材料である、請求項1〜5のいずれか1項に記載の異方導電性接合部材。
  7. 前記粘着層が、マイグレーション防止材料を含有する、請求項1〜6のいずれか1項に記載の異方導電性接合部材。
  8. 前記各導通路の間隔が、5nm〜800nmである、請求項1〜7のいずれか1項に記載の異方導電性接合部材。
  9. 前記粘着層が、無機充填剤を含有し、
    前記無機充填剤の平均粒子径が、前記各導通路の間隔よりも大きい、請求項1〜8のいずれか1項に記載の異方導電性接合部材。
  10. 前記粘着層が、25℃で液体の硬化剤を含有する、請求項1〜9のいずれか1項に記載の異方導電性接合部材。
  11. 前記粘着層が、前記酸化防止材料を50質量%超含有する酸化防止層と、前記高分子材料を50質量%超含有するポリマー層とを有し、
    前記絶縁性基材の表面に近い側から、前記酸化防止層および前記ポリマー層がこの順で設けられている、請求項1〜10のいずれか1項に記載の異方導電性接合部材。
  12. 前記粘着層において、前記酸化防止材料が、前記各導通路の前記突出部分との界面に近い側に偏在している、請求項1〜11のいずれか1項に記載の異方導電性接合部材。
  13. 請求項1〜12のいずれか1項に記載の異方導電性接合部材と、前記異方導電性接合部材が有する導通路と電極を介して電気的に接続される配線基板とが積層された、半導体デバイス。
  14. 請求項13に記載の半導体デバイスを用いた半導体パッケージ。
  15. 請求項1〜12のいずれか1項に記載の異方導電性接合部材と、複数の電極を有する配線基板と、を具備する半導体デバイスを作製する半導体デバイスの製造方法であって、
    前記異方導電性接合部材が有する粘着層によって前記異方導電性接合部材と前記配線基板とを接着する仮接合プロセスと、
    前記異方導電性接合部材が有する導通路と前記配線基板が有する電極とを電気的に接合する本接合プロセスと、
    前記異方導電性接合部材が有する粘着層を硬化させる粘着層硬化プロセスと、をこの順に有する、半導体デバイスの製造方法。
  16. 前記本接合プロセスの温度が、前記仮接合プロセスの温度よりも高い温度である、請求項15に記載の半導体デバイスの製造方法。
  17. 前記粘着層硬化プロセスの温度が、前記本接合プロセスの温度以上の温度である、請求項15または16に記載の半導体デバイスの製造方法。
  18. 前記仮接合プロセスの前に、前記配線基板が有する複数の電極の間を絶縁性樹脂で充填する樹脂充填プロセスを有する、請求項15〜17のいずれか1項に記載の半導体デバイスの製造方法。
  19. 前記粘着層硬化プロセスの後に、前記異方導電性接合部材と前記配線基板との間にアンダーフィル材を充填するアンダーフィル材充填プロセスを有する、請求項15〜18のいずれか1項に記載の半導体デバイスの製造方法。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6772401B2 (ja) * 2018-07-10 2020-10-21 日本化学工業株式会社 被覆粒子
US11139262B2 (en) * 2019-02-07 2021-10-05 Micron Technology, Inc. Use of pre-channeled materials for anisotropic conductors
JPWO2022190920A1 (ja) * 2021-03-10 2022-09-15
JPWO2022210595A1 (ja) * 2021-03-31 2022-10-06
US20230083992A1 (en) * 2021-09-01 2023-03-16 Covestro Llc Filled polyol compositions that include a triazole

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62234804A (ja) * 1986-04-03 1987-10-15 富士ゼロックス株式会社 異方導電フイルム
JPH10245528A (ja) * 1997-03-03 1998-09-14 Hitachi Chem Co Ltd 異方導電性接続部材
JP2010067589A (ja) * 2008-07-09 2010-03-25 Fujifilm Corp 微細構造体およびその製造方法
JP2011090865A (ja) * 2009-10-22 2011-05-06 Shinko Electric Ind Co Ltd 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
WO2016006660A1 (ja) * 2014-07-11 2016-01-14 富士フイルム株式会社 異方導電性部材および多層配線基板

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5819406A (en) * 1990-08-29 1998-10-13 Canon Kabushiki Kaisha Method for forming an electrical circuit member
EP0560072A3 (en) * 1992-03-13 1993-10-06 Nitto Denko Corporation Anisotropic electrically conductive adhesive film and connection structure using the same
JP2006278014A (ja) * 2005-03-28 2006-10-12 Three M Innovative Properties Co 異方導電性構造体
JP5145110B2 (ja) * 2007-12-10 2013-02-13 富士フイルム株式会社 異方導電性接合パッケージの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62234804A (ja) * 1986-04-03 1987-10-15 富士ゼロックス株式会社 異方導電フイルム
JPH10245528A (ja) * 1997-03-03 1998-09-14 Hitachi Chem Co Ltd 異方導電性接続部材
JP2010067589A (ja) * 2008-07-09 2010-03-25 Fujifilm Corp 微細構造体およびその製造方法
JP2011090865A (ja) * 2009-10-22 2011-05-06 Shinko Electric Ind Co Ltd 導電フィルムおよびその製造方法、並びに半導体装置およびその製造方法
WO2016006660A1 (ja) * 2014-07-11 2016-01-14 富士フイルム株式会社 異方導電性部材および多層配線基板

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