JP2009509044A - 基材表面を金属でコーティングするための電気めっき用組成物 - Google Patents

基材表面を金属でコーティングするための電気めっき用組成物 Download PDF

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Abstract

【課題】本発明は、特に集積回路の配線の製造において銅拡散防止層をコーティングするための、電気めっき用組成物に関する。
【解決手段】
本発明によれば、本組成物は、溶媒中の溶液に、０．４〜４０ｍＭの濃度の銅イオン源と；１級脂肪族アミン、２級脂肪族アミン、３級脂肪族アミン、芳香族アミン、窒素複素環化合物およびオキシムからなる群から選択される少なくとも１種の銅錯化剤とを含み；
銅／錯化剤のモル比は０．１〜２．５、好ましくは０．３〜１．３であり；かつ、
上記組成物のｐＨが７未満、好ましくは３．５〜６．５であることを特徴とする。
【選択図】なし

Description

本発明は、概括的には基材表面を銅でコーティングするための電気めっき用組成物に関する。上記基材表面は、特に電気抵抗性材料からなる基材表面である。また具体的には、銅拡散防止層をコーティングするための電気めっき用組成物に関する。
本発明は、特に、集積回路の配線を製造するためのマイクロエレクトロニクス分野に適用可能である。本発明は、プリント回路の配線（プリント回路基材（ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ ｂｏａｒｄ）またはプリント配線基材（ｐｒｉｎｔｅｄ ｗｉｒｅ ｂｏａｒｄ）と呼ばれる）を製造したり、受動素子（例えば、インダクタ）を製造したりするための他のエレクトロニクス分野、または集積回路若しくはマイクロシステム（微小電子機械システムと呼ばれる）における電気機械分野にも適用可能である。
本明細書において、「電気めっき」という語は、基材表面を金属被膜または有機金属被膜で覆う方法を意味するものである。ここで、基材には電気的なバイアスがかかっており、基材を上記金属被膜または有機金属被膜の前駆体を含有する液体と接触させて、上記被膜を形成する。基材が導電体である場合、例えば、コーティング材料の前駆体の供給源（例えば、金属被膜の場合は金属イオン）と、場合により、形成する被膜の特性（均一性および堆積精度、抵抗など）を高めるための種々の薬品とを含有する浴中で、場合により参照電極が存在する状態で、電極を構成するコーティング対象の基材（金属被膜または有機金属被膜の場合にはカソード）と第２の電極（アノード）との間に電流を流すことによって電気めっきが行なわれる。国際条約では、目的の基材（すなわち電気化学回路のカソード）を流れる電流とかけられる電圧は負である。本明細書中、これらの電流および電圧が正の値で記載されている場合、この値は電流または電圧の絶対値を表すものであることを意味する。
銅電気めっきは、特に集積回路の配線を製造するためのマイクロエレクトロニクス分野で使用される。銅は電導度が良く、エレクトロマイグレーション現象に対して抵抗性が高く、すなわち、コンダクタを顕著に変形させ、欠陥の主要因となり得る電流密度の影響下で銅原子の移動が少ないため、エッチング後のパターンがますます精細化する集積回路の金属配線の製造おいて、銅は特に好ましい材料である。
集積回路は、一般的に、シリコンウェハ表面に活性半導体素子（ａｃｔｉｖｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ）、特にトランジスタを形成することによって製造される。上記半導体素子は、「ライン（ｌｉｎｅ）」および「コンタクト（ｃｏｎｔａｃｔｓ）」（「ビア」とも呼ばれる）からなる金属配線システムによって互いに接続されており、多層面に配置されており、誘電層に作成された「トレンチ」および「ウェル」（接続ホール（ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ ｈｏｌｅ）とも呼ばれる）をそれぞれ充填することによって得られる。
銅はエッチングが困難であり、多くの材料への拡散性が高いため、配線は一般的に以下の一連の工程によって製造される：
・絶縁誘電層の堆積；
・上記誘電層における配線パターンのエッチング；
・銅の移動を防ぐために使用される防止層（一般的には、例えばタンタル、窒化チタン、窒化タンタル、窒化タングステンまたは炭化タングステンから形成されるもの）の堆積；
・ラインおよび接続ホールを銅で充填；および、
・化学機械研磨によって過剰な銅を除去。
この一連の工程は「ダマシンプロセス」という名称で知られており、例えば、非特許文献１に記載されている。
防止層は、一般的に抵抗が高すぎて銅を均質または均一にウェハスケールに電気化学的に堆積させることができない。この効果は当業者には「抵抗降下」という用語で知られている。防止層の抵抗が高いのは、構成材料（一般的には金属窒化物）の抵抗が高いこと、および層の厚みが小さいこと（一般的に、集積回路の世代に依存するが厚みは数ｎｍ〜数十ｎｍ）とが原因である。なお、配線パターンを小さくしなければならないことから、防止層の厚みは小さくせざるを得ない。
その結果、一般的に、銅電気めっき工程の前に、「非電気化学的方法により」、シード層と呼ばれる金属銅の薄層を用いて防止層を覆うことが必要である。このシード層は、防止層と同様に、現在は気相蒸着技術（例えば、ＰＶＤ（物理気相蒸着法）またはＣＶＤ（化学気相蒸着法））によって製造される。
現行の集積回路のラインおよび接続ホールの限界寸法や、今後更に小型化が進むという傾向を考えると、銅シード層の厚みは現時点で約３０ｎｍであるが、これを早急に１０ｎｍ以下にすべきである。
ＣＶＤ堆積法では一致性の高い（ｃｏｎｆｏｒｍａｌ）、すなわち、コーティング対象基材の表面の形状に正確に一致する銅層が得られ、およびアスペクト比が広範囲のものに適用できる。しかし、化学堆積法によって形成された銅層の拡散防止層に対する接着性は悪い。このことによって、この種のプロセスの実用上の利点は制限されてしまう。銅層と防止層との間の接着を強固にし、配線を構成する構造の信頼性を高める必要があるからである。
それに加えて、化学気相堆積法を用いるプロセスは、消耗品（前駆体）や実施に必要な装置が高価であり、また効率が低いために、プロセスとしては比較的高くつくものである。
ＰＶＤ堆積法は、産業的な観点から現時点では好ましい。ＣＶＤプロセスで得られるものよりも防止層に対する銅の接着性が良好な状態で、高い抵抗性を有する表面をコーティングすることができるからである。
ＰＶＤによって堆積された被膜の厚みは、コーティングされる表面からの立体角に正比例する。その結果、凸角を有する表面部分は、凹角を有する表面部分よりも厚い層で覆われる。結果として、物理気相蒸着法によって形成される銅シード層は一致性が低く、従って基材表面の全ての点で均一な厚みを有するわけではない。特に、トレンチまたはビアの上端では、開口部を遮断する程度までシャドー現象またはオーバーハング現象が観察され、トレンチやビアを充填することができなくなってしまう。さらに、トレンチおよびビアの側壁を覆うシード層の厚みが不十分になってしまうことがあり、その後の充填が不完全となり、材料欠陥、または空洞（ボイド）が生じてしまう。それに加えて、上記パターンの側壁に形成されたシード層は、平坦な基材表面（トレンチ及びビアの上部および底部）に堆積させる場合とは異なる接着性を元来示す。これにより、信頼性（例えばエレクトロマイグレーション耐性）が悪くなることがある。すなわち、一致性の低い被覆を行うと、単に厚みに違いが生じるのみならず、トレンチおよびビアの側壁での連続性の欠如や層の接着性不良までも生じる場合がある。
このような制限があることから、トレンチおよびビアの寸法が非常に小さく（数十ナノメートルオーダー）、アスペクト比が非常に大きい最先端の集積回路にＰＶＤ技術を利用するのは非常に難しい。
このような状況下、本明細書に示された電気めっき技術は、化学気相蒸着法または物理気相蒸着法、および電気抵抗の大きな基材では実施できないその他の従来の金属電気めっき技術に代わる有利な方法を構成する。
なぜなら、従来の電気めっき法は、一般的に、金属イオンを含有する浴に浸した基材に直流電流を流すことからなるが、この電気めっき法は十分に導電性を有する（すなわち、典型的には、約数オーム／スクエア未満のシート抵抗を有する）表面しか適用することができない。従って、シート抵抗が通常は数十オーム／スクエアから数百オーム／スクエア、場合によっては数万オーム／スクエアになることもある最新技術で銅拡散防止層を形成する場合には適用できないからである。
シート抵抗は、薄膜または薄層の電気抵抗を測定するために当業者によって使用される量である。この量はオーム／スクエアであらわされ、二次元系（すなわち、層平面に電流が流れ、この層に垂直な平面には流れない）の抵抗率に相当する。数学的には、シート抵抗の値は、層の構成材料の抵抗率（Ω・ｍまたはμΩ・ｃｍであらわす）を層の厚み（ｍまたはｎｍであらわす）で除することによって得られる。
現時点では、従来の銅電気めっき法は、主に、ダマシンプロセスで、ウェハをあらかじめシード層で覆い、添加剤を含有する酸性硫酸銅浴に浸し、直流電流をウェハに流すことによって、トレンチおよびウェルを充填するために使用される。トレンチおよびウェルを遊離銅で充填するこのプロセスは、例えば、非特許文献２に記載されている。
トレンチおよびウェルを充填するために銅シード層に銅電気めっき法を使用することは、特許文献１にも記載されており、この内容は本明細書に参照として組み込まれる。
特許文献１に記載される電気めっき法は、本質的に以下のことを特徴とする：
・一方では、少なくとも１種の酸、好ましくは硫酸と、少なくとも１種のハロゲン化物イオン、好ましくは塩化物イオンと、被膜の形成を促進または抑制することができる化学薬品の組み合わせとからなる特定の化学組成の電気めっき用浴を使用すること、および、
・他方では、所定の順序で流される電流の密度を調整すること。
銅電気めっき法は、シード層のボイドを充填するためにまたはシード層を修復するために（すなわち、シード修復またはシード補強のために）、例えば特許文献２にも推奨されている。この従来技術文献に記載の好ましい実施形態では、第１の工程は、好ましくは物理気相蒸着プロセスによって行なわれ、不均一な「厚みの非常に小さい」（厚みは約２０ｎｍ）銅シード層を堆積させ、次いで第２の工程では、硫酸銅と、銅錯化剤（好ましくはクエン酸）と、必要により被膜の輝度を高めるためのホウ酸、および／または被膜の抵抗を下げるための硫酸アンモニウムとを含有するアルカリ性電気めっき用溶液（ｐＨは９を超える）を用いて電気めっきすることによって層の一致性を向上させる。電気めっき中に流される電流密度は１ｍＡ／ｃｍ２〜５ｍＡ／ｃｍ２である。
上記の従来技術文献では、この電気めっきプロセスは、銅シード層を製造するのに使用することができる、と記載されているが、この可能性を示す例は記載されておらず、この文献に記載されている高い電流密度から考えると上記電気めっきプロセスを成し遂げるのは容易ではないと考えられる。
米国特許第６８９３５５０号明細書 米国特許第６８１１６７５号明細書 Ｃ．Ｙ．Ｃｈａｎｇ ａｎｄ Ｓ．Ｍ．Ｓｚｅ "ＵＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ"，ＭｃＧｒａｗ−Ｈｉｌｌ，Ｎｅｗ Ｙｏｒｋ，（１９９６），ｐａｇｅｓ ４４４−４４５） Ｒｏｓｅｎｂｅｒｇ ｅｔ ａｌ，"Ｃｏｐｐｅｒ ｍｅｔａｌｌｉｚａｔｉｏｎ ｆｏｒ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｓｉｌｉｃｏｎ ｔｅｃｈｎｏｌｏｇｙ"，Ａｎｎ．Ｒｅｖ．Ｍａｔｅｒ．Ｓｃｉ（２０００），３０，２２９−６２
このような状況に鑑み、本発明の目的は、新しい技術課題を解決することである。すなわち、特に、１０ｎｍ未満のオーダーの厚みを有し、数メガオーム／スクエアまでの高い表面抵抗を示す場合もある拡散防止層に対して優れた接着性を有する、連続した一致性の高い（ｃｏｎｆｏｒｍａｌ）銅シード層を製造することができる、新規な電気めっき用組成物を提供することである。
この技術課題を解決するための本発明による解決法は、電気めっき用組成物、特に集積回路の配線の製造において、銅拡散防止層をコーティングするための電気めっき用組成物からなり、この電気めっき用組成物は、溶媒中の溶液に、
・０．４〜４０ｍＭ、好ましくは０．４〜１８ｍＭ、より好ましくは０．４〜１５ｍＭの濃度の銅イオン源と；
・１級脂肪族アミン、２級脂肪族アミン、３級脂肪族アミン、芳香族アミン、含窒素複素環化合物およびオキシムからなる群から選択される少なくとも１種の銅錯化剤とを含み；
・銅／錯化剤のモル比は０．１〜２．５、好ましくは０．３〜１．３であり；
・上記組成物のｐＨが７未満、好ましくは３．５〜６．５であることを特徴とする。
酸媒体（すなわちｐＨ７未満）で使用される少なくとも１つの窒素原子を含有する銅錯化剤をいろいろと用いることにより、特に、集積回路の配線を製造するのに使用されるような拡散防止層の表面に、連続した、一致性の高い銅シード層を直接的に製造するのに使用できる優れた銅電気めっき用組成物が得られることが発見され、これが本発明の基本を構成する。
窒素原子を含有する化合物（特にアミン）は酸性媒体ではプロトン化し、銅と錯体を形成する能力を失う場合があることは当業者には既知なので、この発見は非常に驚くべきことである。従来技術で推奨されているように、先験的に見て酸性媒体中では塩基性媒体中よりも錯化した銅の比率が低いと考えられるが、酸性媒体中で銅を防止層に非常に良好に堆積させることができることがわかったのは非常に驚くべきことである。
本発明内で使用できる銅錯化剤は、以下のものから選択してもよい：
・１級脂肪族アミン、特に、エチルアミン、シクロヘキシルアミン、エチレンジアミンおよびシクロヘキサンジアミン；
・２級脂肪族アミン、特に、ピロリジン；
・３級脂肪族アミン、特に、ヒドロキシエチルジエチルアミンおよびテトラエチレンペンタミン；
・芳香族アミン、特に、１，２−ジアミノベンゼンおよび３，５−ジメチルアニリン；
・含窒素複素環化合物、特に、ピリジン、２，２’−ビピリジン、８−ヒドロキシキノリンスルホネート、１，１０−フェナントロリン、３，５−ジメチルピリジンおよび２，２’−ビピリミジン；および
・オキシム、特に、ジメチルグリオキシム。
一般的に、本発明の範囲内で使用できる好ましい種類の錯化剤の１つを構成する含窒素複素環化合物は、縮合しているか否かに関わらず、１〜８個の窒素原子を有し、各環は５〜６個の環原子を含有し、ハロゲン、ヒドロキシル基および１〜６個の炭素原子を有するアルキル基から選択される１〜８個の原子または原子団で置換されていても、いなくてもよい単環化合物または多環化合物として定義することができる。
本発明の電気めっき用組成物は錯化剤を１種以上含んでもよい。
金属表面に吸着可能な錯化剤を用いると優れた結果が得られ、また規則的な層が得られることがわかった。本発明で現時点において好ましい銅錯化剤を構成しているこれらの薬品は、特に、ピリジン、２，２’−ビピリジンおよびこれらの混合物（特に、ピリジンと２，２’−ビピリジンとのモル比が５：１〜１：５、好ましくは３：１〜１：１、より好ましくは約２：１の混合物）である。
原理的には、（溶液の活性種を十分に溶解し、電気めっきを妨害しないものである限り）溶媒の性質に制限はないが、水または含水アルコール溶液が好ましい。
一般的に、本発明の電気めっき用組成物は、銅イオン源、特に第二銅（Ｃｕ２＋）イオン源を含む。
有利には、銅イオン源は、特に、硫酸銅、塩化銅、硝酸銅または酢酸銅などの銅塩であり、好ましくは硫酸銅である。
ある特定の特徴によれば、銅イオン源は、電気めっき組成物内に０．４〜４０ｍＭ、好ましくは０．４〜１８ｍＭ、より好ましくは０．４〜１５ｍＭの濃度で存在する。
銅イオン源が０．５〜４ｍＭの濃度の濃度で存在する組成物を用いると優れた結果が得られる。
本発明の電気めっき用組成物の銅イオン源／銅錯化剤のモル比は、０．１〜２．５、好ましくは０．３〜１．３である。
本発明の電気めっき用組成物は、概ねｐＨが７未満、好ましくは３．５〜６．５である。
必要に応じて、この組成物のｐＨを、“Ｈａｎｄｂｏｏｋ ｏｆ Ｃｈｅｍｉｓｔｒｙ ａｎｄ Ｐｈｙｓｉｃｓ”、第８４版（Ｄａｖｉｄ Ｒ．Ｌｉｄｅ，ＣＲＣ Ｐｒｅｓｓ）に記載されているような緩衝剤を用いて上記のｐＨ範囲に調整してもよい。
本発明の現時点で好ましい電気めっき用組成物は、水溶液中に、
・０．４〜４０ｍＭ、好ましくは０．４〜１８ｍＭ、より好ましくは０．４〜１５ｍＭの濃度の硫酸銅と；
・銅錯化剤としてピリジンおよび２，２’−ビピリジンの混合物とを含み、
・銅／錯化剤のモル比は０．３〜１．３であり；かつ、
・上記組成物のｐＨが７未満、好ましくは３．５〜６．５である。
本発明の電気めっき用組成物は、基材表面（特に銅の拡散を防止する防止層）を本発明の電気めっき用組成物に接触させ、上記基材表面に被膜の形成に十分な時間バイアスをかけながら、その基材表面に被膜を形成する工程を含む標準的な電気めっき法において使用することができる。
被膜が特定の仕様を有することが望まれる場合、特に、厚みが小さく（厚みが２０ｎｍ未満、好ましくは１０ｎｍ未満）、接着性があり、一致性が高く、かつ均一な被膜が望まれる場合には、潜在的または現存のより詳細なプロトコルに係る実施形態を採るのが好ましい。
この観点で、本発明の電気めっき用組成物を用いて、電気めっきプロセスにおいて、被膜を形成する前の、コーティング対象基材の表面を上記電気めっき用組成物（または浴）と接触させる条件と、被膜を形成した後の、この表面を上記電気めっき用組成物から取り出す条件とを制御することによって優れた結果が得られることが分かったのは、驚くべきことであった。
上記電気めっき用組成物を用いて、電気めっき工程の前に、電気的なバイアスをかけることなく（すなわち、この表面に対極または参照電極に対する電流または電圧をかけることなく）、コーティング対象基材の表面を電気めっき用組成物と接触させることによって、電気めっきによって製造される銅コーティング層と防止層との接着性を高めることができることがわかったのは、まったく予想外のことであった。
この接触工程の後であって、かつ電気めっき工程行う前に、コーティング対象の基材表面を電気めっき用組成物に少なくとも５秒間接触させて保持することによって接着性がさらにかなり向上することがわかった。
防止層に対するシード層の接着性を高めると、「シード層／充填層または厚い銅層または厚い層」のアセンブリの接着性（すなわち、このアセンブリの「実用時の」接着性であり、シード層はこのアセンブリを得るために製造される）を高めることができることがわかったのは驚くべきことである。
一般的に、シード層単独の接着性を直接測定することは、（特に層の厚みが小さいからという理由により）困難であるが、得られた結果から、本発明にしたがって製造されたシード層の接着性は明らかに非常に高いことが示されている。防止層に対する「シード層／充填層または厚い銅層または厚い層」のアセンブリの接着エネルギー（このエネルギーは重要な実用上の特性であり、実際に最適化されるものである）を決定するのは容易であり、有用性も高い。例えば、この接着性は、上記アセンブリ表面に接着した接着テープを例えば剥離試験システムを用いて剥離させることによって決定してもよい。このように測定した接着性（すなわちＪ／ｍ２であらわされる界面エネルギー）は、防止層に対するシード層の接着性と、シード層に対する厚い銅層の接着性とをあわせて特性決定するものである。一方または他方の界面についての正確な情報は得られないが、望ましい実用上の特性（すなわち、銅／防止層の界面強度）を定量化することができる。結局、本願明細書においては、「シード層の接着性」、「シード層に対する厚い銅層の接着性」および「充填後の銅／防止層の界面強度」は同じ意味で使用される。驚くべきことに、電気めっき用組成物から取り出した後に、コーティングされた表面を電気的なバイアスをかけた状態に好ましくは１〜１０秒間、好ましくは１〜５秒間保持しつつ、従来の電気めっきによる充填法と互換性のある導電性を有するシード層が得られることもわかった。
従って、本発明の電気めっき用組成物は、好ましくは、以下の工程を含む電気めっき法に使用される：
・コーティング対象基材の表面に、電気的なバイアスをかけることなく、この表面を電気めっき用浴に接触させ、好ましくは、少なくとも５秒間、好ましくは１０〜６０秒、より好ましくは約１０〜３０秒間この状態に保持する「非通電投入（ｃｏｌｄ ｅｎｔｒｙ）」と称される工程；
・この表面に被膜の形成に十分な時間バイアスをかけ、被膜を形成する工程；および、
・そのまま電気的なバイアスをかけながら、この表面を電気めっき用浴と分離する「通電取り出し（ｈｏｔ ｅｘｉｔ）」と称される工程。
この方法では「非通電投入（ｃｏｌｄ ｅｎｔｒｙ）」工程と「通電取り出し（ｈｏｔ ｅｘｉｔ）」工程とを組み合わせることにより、「シード層／銅充填層」アセンブリの良好な接着性を容易かつ再現可能に達成することができる。
この方法では、電気めっき法によって被膜を形成する工程は、所望の被膜を形成させるのに十分な時間行なわれる。この工程にかかる時間は、当業者ならば容易に決定することができる。膜の成長率は電荷の関数であり、堆積時間中に回路に流れた電流の時間積分と等しい（ファラデー則）。
被膜を形成する工程中、コーティング対象基材の表面は、定電流モード（電流値が固定されている）または定電圧モード（電圧値が（場合によって参照電極に対して）固定されている）またはパルスモード（電流または電圧のいずれかがパルス状に変化する）のいずれかでバイアスがかけられる。
また、例えば、定電圧モードのステップ後に定電流モードのステップを行う、というように、これらのモードを組み合わせることも可能である。
一般的に、定電流モード、好ましくは、０．１ｍＡ／ｃｍ２（ミリアンペア／平方センチメートル）〜５ｍＡ／ｃｍ２、より好ましくは０．１ｍＡ／ｃｍ２〜１ｍＡ／ｃｍ２の定電流モードでバイアスをかけることによって満足のいく被膜を得ることができる。
定電圧モードでバイアスをかけることによって、すなわち上記セル電流（０．１ｍＡ／ｃｍ２〜５ｍＡ／ｃｍ２、より好ましくは０．１ｍＡ／ｃｍ２〜１ｍＡ／ｃｍ２）と同様の範囲の電流が得られるようにセル電圧をかけることによっても満足のいく被膜を得ることができる。セル電圧は、特に例えば対極との距離または膜の存在等のセル設計パラメーターにより代わりうるが、所与の電位および所与の配置に対し、得られた電流を測定し、調整することによってセル電圧を決定するのは当業者にとっては容易であろう。
パルスモードでバイアスをかけることにより、好ましくはパルス状の電圧がかかるようにパルスモードでバイアスをかけることによっても満足のいく被膜を得ることができる。
一般的に、この工程は、単位面積あたりの最大電流が０．１ｍＡ／ｃｍ２〜５ｍＡ／ｃｍ２、より好ましくは０．１ｍＡ／ｃｍ２〜１ｍＡ／ｃｍ２に相当し、単位面積あたりの最低電圧が０ｍＡ／ｃｍ２〜０．５ｍＡ／ｃｍ２、より好ましくは０ｍＡ／ｃｍ２〜０．１ｍＡ／ｃｍ２に相当するパルス状の電圧をかけることによって行われてもよい。
より具体的には、最大電圧でのバイアス時間は、単位面積あたりの最大電流が約０．５ｍＡ／ｃｍ２に相当する電圧で０．１５〜５秒（例えば、約２秒）であり、最低電圧でのバイアス時間は、単位面積あたりの最低電流が約０．０５ｍＡ／ｃｍ２に相当する電圧で０．１５〜７秒（例えば、約３秒）であってもよい。
この工程で行われるサイクル数は、所望の被膜の厚みによって変わりうる。
一般的に、当業者は、上記の一般的な条件下で（以下の実施例に記載される）、堆積速度がサイクルあたり約０．１ｎｍであったことからサイクル数を容易に決定するであろう。
特に、非常に抵抗の高い、例えばシート抵抗が１０００００オーム／スクエアまで、さらには数メガオーム／スクエアといった基材に銅シード層を製造するには、本発明を実施するための上記方法を使用する。
上記の「通電取り出し（ｈｏｔ ｅｘｉｔ）」工程は、定電圧モード（すなわち、コーティングされる基材（ウェハ）への電圧を固定値に維持することによる）で行なうのが有利である。この際の電圧は回路の対極または参照電極に対して測定され、好ましくは、同様に定電圧モードで行なわれる被膜堆積工程と同じ電圧レベルである。
本発明の第２の目的は、集積回路の配線の製造において銅拡散防止層をコーティングするための上記電気めっき用組成物の使用である。
この態様においては、本発明は、基材表面（特に銅の拡散を防止する防止層）をコーティングする方法をも包含する。この方法は、基材表面を上記のように電気めっき組成物に接触させ、上記基材表面に、被膜の形成に十分な時間バイアスをかける工程を含む。
具体的な実施形態によれば、銅の拡散を防止する防止層は、窒化タンタル、タンタル、ルテニウム、コバルト、タングステン、窒化チタンから選択される少なくとも１種の材料を含み、防止層表面の具体例は、窒化タンタル／タンタル二重層またはルテニウム層からなる表面である。
このコーティング法は、上記に定義されるような銅の拡散を防止する防止層に３０ｎｍ以下、例えば、１０ｎｍ以下の厚みの非常に小さい銅シード層を調製するのに特に有用である。
以下に実施例を示すことにより本発明を説明するが、本発明はこれらの例に限定されるものではない。下記実施例において、本発明の組成物は、銅拡散防止層でコーティングされたシリコン基材に銅シード層を堆積させるのに使用されている。以下の実施例は、特に、集積回路の銅配線構造の製造に適用することができる。
実施例１：２，２’−ビピリジンおよびピリジンの混合物を主剤とした本発明の組成物を用いた、ＴａＮ／Ｔａ防止層への銅シード層の堆積
Ａ．器具および装置
基材：
この実施例で使用した基材は、厚み４００ｎｍのシリカ層で覆われ、このシリカ層が反応性スパッタリングによって堆積された厚み１５ｎｍの窒化タンタル（ＴａＮ）層で覆われ、かつ同様にスパッタリングによって堆積された厚み１０ｎｍのタンタル（Ｔａ）層で覆われた直径２００ｍｍのシリコンウェハからなるものであった。
このＴａＮ／Ｔａ「二重層」は、集積回路の銅配線の製造において「ダブルダマシン」構造で使用されるような銅拡散防止層を構成する。
電気めっき用溶液：
この実施例で使用した電気めっき用溶液は、以下のものを含有する水溶液であった：２，２’−ビピリジン０．３ｇ／Ｌ（すなわち１．７ｍＭ）；ＣｕＳＯ４（Ｈ２Ｏ）５０．６ｇ／Ｌ（すなわち２．４ｍＭ）、およびピリジン０．３ｍｌ／Ｌ（すなわち３．３ｍＭ）。溶液のｐＨは５．８〜６．２であった。
装置：
この実施例では、マイクロエレクトロニクス産業で使用される代表的な電気めっき堆積装置である、２００ｍｍウェハを加工できるＳｅｍｉｔｏｏｌ（登録商標）製ＥｑｕｉｎｏｘＴＭ モデルを使用した。
この装置は、シード層を堆積させる電気めっき堆積セルと、堆積後にすすぎ／乾燥をするステーションとを備えていた。
電気めっき堆積セルは、不活性金属（例えば、白金コーティングされたチタン）またはシード層を構成する金属と同じ金属（この場合には銅）のいずれかを素材とするアノードを備えており、ＴａＮ／Ｔａ防止層でコーティングされたシリコンウェハはこのセルのカソードを構成するものであった。
このセルは、３０Ｖ、４Ａまでを安定に供給する電源と、カソードを電気的に接続するが、シールによって溶液とは物理的に隔離されたデバイスとを備えていた。この電気的に接続するデバイスは、一般的に環状であり、上記基材の周囲に均一に配置された種々の接触点で基材にバイアスをかけることができるものであった。
このセルは、所定の速度でウェハを回転させるための手段を含む、コーティング対象のウェハを支えるためのデバイスも備えていた。
Ｂ．実験プロトコル
この実施例で使用した電気めっき法は、以下の種々の連続工程を含んでいた。
工程１：「非通電投入（ｃｏｌｄ ｅｎｔｒｙ）」
この工程は２つのサブステップに分かれていた。
１．１．上記基材を、ＴａＮ／Ｔａ防止層側の面と電気的に接続するデバイスとが接触するように電気めっき堆積セルに投入し、この時点ではデバイスに電気は流さなかった。
１．２．電気的に接続するデバイスおよび基材によって形成されたアセンブリ（以下「カソードアセンブリ」と称する）を、例えば浸すことによって電気めっき用溶液に接触させた。この接触工程をおおよそ５秒以下（例えば、２秒）続け、デバイスに電気を流さずにこの工程を行った。次いで、カソードアセンブリを、好ましくは、少なくとも５秒間（例えば約３０秒間）、バイアスをかけることなく電気めっき用溶液に浸したまま保持した。
工程２：銅被膜の形成
次いで、おおよそ０．４ｍＡ／ｃｍ２〜０．８ｍＡ／ｃｍ２（例えば、０．６ｍＡ／ｃｍ２）の単位面積あたりの電流に相当するセル電圧をかけてカソードアセンブリに定電圧モードでバイアスをかけ、同時に２０〜６０回転／分（例えば、４０回転／分）で回転させた。
この工程にかかる時間は、理解されるとは思うが、シード層の目標の厚みによって変動した。この時間は、当業者ならば容易に決定することができ、膜の成長率は回路に流す電荷によって変わりうる。
上記条件下で、堆積速度は、回路に流れた電荷１クーロンあたり約１ｎｍであった。
この実施例では、電気めっき工程にかかる時間は、１０ｎｍの厚みを有するコーティングを得るには約５０秒、４０ｎｍの厚みを有する被膜を得るには約２００秒であった。
工程３：「通電取り出し（ｈｏｔ ｅｘｉｔ）」
この工程は２つのサブステップに分かれていてもよい。
３．１．電気めっき工程の後、回転速度をゼロにし、電圧によるバイアスは維持したまま、銅でコーティングされたカソードアセンブリを電気めっき用溶液から取り出した。この工程にかかった時間は約２秒であった。
次いで、回転速度を５００回転／分に上げて１０秒間維持し、この最後の工程中にカソードアセンブリのバイアスを切った。
脱イオン水でセルを前洗浄した。
３．２．次いで、シード層でコーティングされた基材をすすぎ／乾燥モジュールに移し、脱イオン水ですすいだ。
次いで、すすぎ水を除去し、窒素蒸気で乾燥操作を行なった。
次いで、回転を止めて、乾燥されたコーティング済み基材を取り外した。
この実施例では、取り出し工程、特に電気めっき用溶液からのカソードアセンブリの取り外しは、被膜形成工程中と同じ電圧でバイアスをかけたまま行なった。
Ｃ．得られた結果
上記実験プロトコルを適用すると、優れた一致性、接着性および抵抗性を示す、厚み１０ｎｍ、２０ｎｍおよび４０ｎｍの銅層が得られた。
走査型電子顕微鏡で断面を観察し、水平面上のシード層の厚みと垂直面上のシード層の厚みとを比較することによって一致性を評価した。
当業者に周知の「４点」測定機器を用いてシート抵抗を測定した。
接着性または界面エネルギーは、電気化学的堆積法によって厚み５００ｎｍの厚い銅層（めっき層）をシード層に堆積させた後に測定した。この測定は、銅層（シード層およびめっき層）が基材から離れるまで、強力な接着テープによって表面に徐々に大きな垂直方向の引張力をかけていく器具（剥離試験システム）を用いて行なった。この力による仕事量（力に、剥離した層の長さを乗じた値）は、銅層を基材から剥離するのに必要なエネルギーに相当する。このエネルギーを剥離した面積で除することによって、単位面積あたりのエネルギーが得られる。
測定結果をいくつか表１に示す。
実施例２：２，２’−ビピリジンを主剤とした本発明の組成物を用いた、ＴａＮ／Ｔａ防止層への銅シード層の堆積
Ａ．器具および装置
基材：
この実施例で使用した基材は、厚み４００ｎｍのシリカ層でコーティングされ、このシリカ層が反応性スパッタリングによって堆積された厚み１５ｎｍの窒化タンタル（ＴａＮ）層と、スパッタリングによってめ堆積された厚み１０ｎｍのタンタル（Ｔａ）層で覆われた長さ６ｃｍ×幅２ｃｍのシリコン片からなるものであった。
このＴａＮ／Ｔａ「二重層」は、集積回路の銅配線の製造において「ダブルダマシン」構造で使用されるような銅拡散防止層を構成する。
電気めっき用溶液：
この実施例で使用した電気めっき用溶液は、ＣｕＳＯ４（Ｈ２Ｏ）５と２，２’−ビピリジンとを含有する水溶液であった。
この溶液では、銅／錯化剤（２，２’−ビピリジン）のモル比は０．１〜２．５（例えば１．４）であり、ＣｕＳＯ４（Ｈ２Ｏ）５濃度は、例えば０．２ｇ／Ｌ（すなわち０．８ｍＭ）であった。溶液のｐＨは４．５〜５であった。
装置：
この実施例では、２つのパーツ、すなわち電気めっき用溶液を入れるためのセルと、種々の電極を操作位置に保持するための「カバー」から構成されるガラス製電気めっき用セルを使用した。
電気めっき用セルは以下の３つの電極を備えていた。
・不活性金属（白金）アノード；
・ＴａＮ／Ｔａ層でコーティングされたシリコン片（カソードを構成する）、および、
・Ａｇ／ＡｇＣｌＯ４参照電極。
１０Ｖまでの電圧および２Ａまでの電流を供給するポテンショスタットに電気配線で接続した電極を電気的に接続するのにコネクタを使用した。
Ｂ．実験プロトコル
この実施例で使用した電気めっき法は、以下の種々の連続工程を含んでいた。
工程１：「通電投入（ｈｏｔ ｅｎｔｒｙ）」
電気めっき用溶液をセルに注いだ。
電気めっき用セルのカバーに種々の電極を配置した。
電極にバイアスをかけた状態で電気めっき用溶液と接触させた。
工程２：銅被膜の形成
１ｍＡ（すなわち０．１２５ｍＡ／ｃｍ２）〜４ｍＡ（すなわち０．５ｍＡ／ｃｍ２）（例えば、２ｍＡ（すなわち０．２５ｍＡ／ｃｍ２））の定電流モード、または２Ｖ〜５Ｖ（例えば、２Ｖ）の定電圧モード、または２Ｖ〜５Ｖの範囲内で変動する電位勾配（例えば、２Ｖ）を用い、掃引速度２０〜５００ｍＶ／ｓ（例えば、５０ｍＶ／ｓ）で、サイクル数は２〜１０（例えば、２）のサイクリックボルタンメトリーモードのいずれかでカソードにバイアスをかけた。
セル内をある種の流体力学的環境におくためにアルゴンで脱気してもよい。
この工程にかかった時間は、使用した電気化学的堆積法のモード（定電流モードまたはサイクリックボルタンメトリーモード）によって変わりうる。概ね、かかった時間は２〜１５分間であった。堆積モードが同じならば、この工程にかかる時間はシード層の目標厚みによって左右され、当業者ならば容易に決定することができる。膜の成長率は回路に流す電荷の関数である。
上記条件下で、堆積速度は、回路に流れた電荷１クーロンあたり約３１ｎｍであった。
この実施例では、サイクリックボルタンメトリーモードの電気めっき工程にかかる時間は、約３０ｎｍの厚みを有する被膜を得るには約４８０秒であった。
工程３：「非通電取り出し（ｃｏｌｄ ｅｘｉｔ）」
電極を溶液に接触させたままバイアスをオフにした。
次いで、カソードの接続をはずし、１８ＭΩの脱イオン水で十分にすすぎ、ガス圧約２ｂａｒのアルゴンガンを用いて乾燥させた。
Ｃ．得られた結果
上記実験プロトコルをサイクリックボルタンメトリーモードで適用すると、厚み２０ｎｍ、３０ｎｍおよび４０ｎｍの連続した一致性の高い銅層が得られた（走査型電子顕微鏡で観察）。
３０ｎｍの厚みを有する銅シード層は、実施例１に記載の方法によって測定するとシート抵抗が４オーム／スクエアであった。
実施例３：２，２’−ビピリジンおよびピリジンの混合物を主剤とした本発明の組成物を用いた、ＴａＮ／Ｔａ防止層への銅シード層の堆積
Ａ．器具および装置
基材：
この実施例では実施例２と同じ基材を使用した。
溶液：
この実施例で使用した溶液は、２，２’−ビピリジン、ピリジンおよびＣｕＳＯ４（Ｈ２Ｏ）５を含有する水溶液であった。銅／錯化剤（２，２’−ビピリジンおよびピリジン）のモル比は０．１〜２．５（例えば、０．５）であり、ＣｕＳＯ４（Ｈ２Ｏ）５濃度は、例えば０．２ｇ／Ｌ（すなわち０．８ｍＭ）であった（２種の錯化剤の合計濃度は同程度であった）。溶液のｐＨは５．８〜６．２であった。
装置：
この実施例では実施例２と同じ装置を使用した。
Ｂ．実験プロトコル
この実施例では実施例２と同じプロトコルを使用した。
Ｃ．得られた結果
上記実験プロトコルをサイクリックボルタンメトリーモードで適用すると、厚み１０ｎｍ、２０ｎｍおよび４０ｎｍの連続した一致性の高い銅層が得られた（走査型電子顕微鏡で観察）。
２０ｎｍおよび１０ｎｍの厚みを有する銅シード層は、実施例１に記載の方法によって測定すると、シート抵抗がそれぞれ８オーム／スクエアおよび１８オーム／スクエアであった。
実施例４：ピリジン誘導体を主剤とした本発明の組成物を用いた、ＴａＮ／Ｔａ防止層への銅シード層の堆積
Ａ．器具および装置
基材：
この実施例では実施例２と同じ基材を使用した。
溶液：
この実施例で使用した溶液は、３，５−ジメチルピリジンおよびＣｕＳＯ４（Ｈ２Ｏ）５を含有する水溶液であった。銅／錯化剤（３，５−ジメチルピリジン）のモル比は０．１〜２．５（実施例１）であり、ＣｕＳＯ４（Ｈ２Ｏ）５濃度は、例えば、０．２ｇ／Ｌ（すなわち０．８ｍＭ）であった。溶液のｐＨは４．５〜５であった。
装置：
この実施例では実施例２と同じ装置を使用した。
Ｂ．実験プロトコル
この実施例では実施例２と同じプロトコルを使用した。
Ｃ．得られた結果
上記実験プロトコルを定電流モードで適用すると、厚み２５ｎｍおよび３５ｎｍの連続した一致性の高い銅層が得られた（走査型電子顕微鏡で観察）。
２５ｎｍおよび３５ｎｍの厚みを有する銅シード層は、実施例１に記載の方法によって測定するとシート抵抗がそれぞれ５オーム／スクエアおよび４オーム／スクエアであった。
実施例５：脂肪族ポリアミンを主剤とした本発明の組成物を用いた、ＴａＮ／Ｔａ防止層への銅シード層の堆積）
Ａ．器具および装置
基材：
この実施例では実施例２と同じ基材を使用した。
溶液：
この実施例で使用した溶液は、テトラエチルペンタミン０．３６ｇ／Ｌ（すなわち１．９ｍＭ）およびＣｕＳＯ４（Ｈ２Ｏ）５を０．６ｇ／Ｌ（すなわち２．４ｍＭ）を含有する水溶液であった。銅／錯化剤（テトラエチルペンタミン）のモル比は１．２６であったが、０．１〜２．５の範囲で変動することもあった。ＣｕＳＯ４（Ｈ２Ｏ）５濃度は例えば０．６ｇ／Ｌであった。溶液のｐＨは５．１であった。
装置：
この実施例では実施例２と同じ装置を使用した。
Ｂ．実験プロトコル
この実施例で使用した電気めっき法は、以下の種々の連続工程を含んでいた。
工程１：「非通電投入（ｃｏｌｄ ｅｎｔｒｙ）」
電気めっき用溶液をセルに注いだ。
電気めっき用セルのカバーに種々の電極を配置した。
電極を電気めっき用溶液と接触させた。この工程で、形成したアセンブリにはこの時点では未だ電気的なバイアスをかけなかった（開路電位）。
アセンブリをこの状態（すなわち電気的なバイアスをかけない状態）に１０〜６０秒間（例えば３０秒間）維持した。
工程２：銅被膜の形成
２ｍＡ（すなわち０．２５ｍＡ／ｃｍ２）〜８ｍＡ（すなわち１ｍＡ／ｃｍ２）（例えば６ｍＡ（すなわち０．７５ｍＡ／ｃｍ２））の定電流モードでカソードにバイアスをかけた。
セル内をある種の流体力学的環境におくためにアルゴンで脱気してもよい。
この工程にかかる時間はシード層の目標の厚みに左右され、当業者ならば容易に決定することができる。膜の成長率は回路に流す電荷の関数である。
上記条件下で、堆積速度は、回路に流れた電荷１クーロンあたり約３３ｎｍであった。
この実施例では、電気めっき工程にかかる時間は、約４０ｎｍの厚みを有する被膜を得るには約２００秒であった。
工程３：「通電取り出し（ｈｏｔ ｅｘｉｔ）」
カソードにバイアスをかけたまま溶液から取り出した。
次いで、カソードの接続をはずし、１８ＭΩの脱イオン水で十分にすすぎ、ガス圧約２ｂａｒのアルゴンガンを用いて乾燥させた。
Ｃ．得られた結果
上記実験プロトコルを適用すると、厚み３０ｎｍおよび４０ｎｍの連続した一致性の高い銅層が得られた（走査型電子顕微鏡で観察）。
４０ｎｍの厚みを有する銅シード層は、実施例１に記載の方法によって測定するとシート抵抗が８オーム／スクエアであった。
実施例６：２，２’−ビピリジンおよびピリジンの混合物を主剤とした本発明の組成物を用いた、Ｒｕ防止層への銅シード層の堆積
基材：
この実施例で使用した基材は、厚み４００ｎｍのシリカ層で覆われ、このシリカ層がスパッタリングによって堆積された厚み３０ｎｍのルテニウム（Ｒｕ）層で覆われた長さ６ｃｍ×幅２ｃｍのシリコン片からなるものであった。この基材のシート抵抗は７．５オーム／スクエアであった。
このＲｕ層は、高性能集積回路の被覆配線の製造において「ダブルダマシン」構造で使用されるような銅拡散防止層を構成することもある。
溶液：
この実施例では実施例１と同じ溶液を使用した。
装置：
この実施例では実施例２と同じ装置を使用した。
Ｂ．実験プロトコル
この実施例では実施例５と同じ電気めっき法を使用した。
Ｃ．得られた結果
上記実験プロトコルを適用すると、厚み４０ｎｍの連続した一致性の高い銅層が得られた（走査型電子顕微鏡で観察）。
この銅シード層は、実施例１に記載の方法によって測定するとシート抵抗が２．５オーム／スクエアであった。
実施例７：２，２’−ビピリジンおよびピリジンの混合物を主剤とした本発明の組成物を用いた、ＴａＮ／Ｔａ防止層への銅シード層の堆積
Ａ．器具および装置
基材：
この実施例では実施例１と同じ基材を使用した。
電気めっき用溶液：
この実施例で使用した電気めっき用溶液は、クリーンルーム（クラス１００００またはＩＳＯ ７）で調製した、以下のものを含有する水溶液（１８．２ＭΩ・ｃｍの脱イオン水の水溶液）であった：Ｏｘｋｅｍ製２，２’−ビピリジン（純度９９．７％）０．４ｇ／Ｌ（すなわち２．５６ｍＭ）；Ａｌｆａ Ａｅｓａｒ製ＣｕＳＯ４（Ｈ２Ｏ）５（純度９９．９９５％）０．８ｇ／Ｌ（すなわち３．２ｍＭ）およびＡｌｄｒｉｃｈ製ピリジン（純度９９．９％）０．３６７ｍｌ／Ｌ（すなわち４ｍＭ）。
調製後、溶液を０．２μｍのフィルターでろ過した。溶液のｐＨは５．９４であった。
装置：
この実施例では実施例１と同じ装置を使用した。
Ｂ．実験プロトコル
この実施例では実施例１と同じ電気めっき法を使用した。
Ｃ．得られた結果
上記実験プロトコルを適用すると、優れた一致性（図１Ａおよび１Ｂを参照）、接着性および抵抗を示す、厚み１０ｎｍおよび２０ｎｍの銅層が得られた。
この層の優れた一致性を図１Ａおよび１Ｂに示す。図１Ａおよび１Ｂは反射電子（ＢＳＥ）モードによって化学コントラストを高めた断面図である。
トレンチの一致性は光波散乱計測（ｓｃａｔｔｅｒｏｍｅｔｒｙ）を用いて大スケール（０．０１ｍｍ２）でも特性決定された。これらの測定から、トレンチの上部、底部および側壁で銅層の厚みが７ｎｍであることが示され、この値は断面ＳＥＭによって観察した実際の厚みとよく合致している。
光波散乱計測（ｓｃａｔｔｅｒｏｍｅｔｒｙ）以外は実施例１と同じ特性決定法を使用した。
表１に上記実施例１〜７の結果を示す。処理前のシート抵抗が数百オーム／スクエア、または数万オーム／スクエアのものでも同じ傾向が見られ、この傾向は数メガオーム／スクエアまでのものでさえも同じであった。
Figure 2009509044
実施例７において、一致性を示すための、反射電子（ＢＳＥ）モードによって化学コントラストを高めた断面図である。 実施例７において、一致性を示すための、反射電子（ＢＳＥ）モードによって化学コントラストを高めた断面図である。

Claims (8)

  1. 溶媒中の溶液に、
    ・０．４〜４０ｍＭ、好ましくは０．４〜１８ｍＭ、より好ましくは０．４〜１５ｍＭの濃度の銅イオン源と；
    ・１級脂肪族アミン、２級脂肪族アミン、３級脂肪族アミン、芳香族アミン、含窒素複素環化合物およびオキシムからなる群から選択される少なくとも１種の銅錯化剤とを含み；
    ・銅／錯化剤のモル比は０．１〜２．５、好ましくは０．３〜１．３であり；かつ、
    ・上記組成物のｐＨが７未満、好ましくは３．５〜６．５
    であることを特徴とする、特に集積回路の配線の製造において銅拡散防止層をコーティングするための、電気めっき用組成物。
  2. 前記溶媒が水および含水アルコール混合物から選択されることを特徴とする、請求項１に記載の電気めっき用組成物。
  3. 前記銅イオン源が、銅塩、特に、硫酸銅、塩化銅、硝酸銅または酢酸銅、好ましくは硫酸銅であることを特徴とする、請求項１または２に記載の電気めっき用組成物。
  4. 前記銅錯化剤が、
    ・１級脂肪族アミン、特に、エチルアミン、シクロヘキシルアミン、エチレンジアミンおよびシクロヘキサンジアミン；
    ・２級脂肪族アミン、特に、ピロリジン；
    ・３級脂肪族アミン、特に、ヒドロキシエチルジエチルアミンおよびテトラエチレンペンタミン；
    ・芳香族アミン、特に、１，２−ジアミノベンゼンおよび３，５−ジメチルアニリン；
    ・含窒素複素環化合物、特に、ピリジン、２，２’−ビピリジン、８−ヒドロキシキノリンスルホネート、１，１０−フェナントロリン、３，５−ジメチルピリジンおよび２，２’−ビピリミジン；および、
    ・オキシム、特に、ジメチルグリオキシム
    から選択されることを特徴とする、請求項１〜３のいずれか１項に記載の電気めっき用組成物。
  5. 前記銅錯化剤が、ピリジン、２，２’−ビピリジン、８−ヒドロキシキノリンスルホネート、１，１０−フェナントロリン、３，５−ジメチルピリジンおよび２，２’−ビピリミジンから選択される含窒素複素環化合物であることを特徴とする、請求項１〜４のいずれか１項に記載の電気めっき用組成物。
  6. 銅錯化剤として、ピリジンおよび２，２’−ビピリジンの混合物を含むことを特徴とする、請求項１〜４のいずれか１項に記載の電気めっき用組成物。
  7. 水溶液中に、
    ・０．４〜４０ｍＭ、好ましくは０．４〜１８ｍＭ、より好ましくは０．４〜１５ｍＭの濃度の硫酸銅と；
    ・銅錯化剤としてピリジンおよび２，２’−ビピリジンの混合物とを含み、
    ・銅／錯化剤のモル比は０．３〜１．３であり；かつ、
    ・上記組成物のｐＨが７未満、好ましくは３．５〜６．５
    であることを特徴とする、請求項６に記載の電気めっき用組成物。
  8. 集積回路の配線の製造において銅拡散防止層をコーティングするための請求項１〜７のいずれか１項に記載の電気めっき用組成物の使用。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010275572A (ja) * 2009-05-26 2010-12-09 Jx Nippon Mining & Metals Corp 貫通シリコンビアを有するめっき物及びその形成方法
KR20150024292A (ko) * 2013-08-26 2015-03-06 램 리써치 코포레이션 다마신 피처들 내의 보텀―업 충진
JP2015533946A (ja) * 2012-09-24 2015-11-26 アルスィメール 電解液及びバリア層上に銅を電気めっきする方法
JP2017508064A (ja) * 2013-12-09 2017-03-23 アヴニ 電気化学的に不活性なカチオンを含む銅電着浴
US11078591B2 (en) 2016-11-03 2021-08-03 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2890983B1 (fr) * 2005-09-20 2007-12-14 Alchimer Sa Composition d'electrodeposition destinee au revetement d'une surface d'un substrat par un metal.
FR2890984B1 (fr) * 2005-09-20 2009-03-27 Alchimer Sa Procede d'electrodeposition destine au revetement d'une surface d'un substrat par un metal.
US7556266B2 (en) 2006-03-24 2009-07-07 Shuffle Master Gmbh & Co Kg Card shuffler with gravity feed system for playing cards
FR2930785B1 (fr) 2008-05-05 2010-06-11 Alchimer Composition d'electrodeposition et procede de revetement d'un substrat semi-conducteur utilisant ladite composition
FR2949121A1 (fr) 2009-08-12 2011-02-18 Alchimer Electrolyte et procede d''electrodeposition de cuivre sur une couche barriere, et substrat semi-conducteur obtenu par un tel procede.
US20110192462A1 (en) * 2010-01-03 2011-08-11 Alchimer, S.A. Solar cells
US20110162701A1 (en) * 2010-01-03 2011-07-07 Claudio Truzzi Photovoltaic Cells
US8575028B2 (en) 2011-04-15 2013-11-05 Novellus Systems, Inc. Method and apparatus for filling interconnect structures
CN103426814B (zh) * 2012-05-24 2015-04-01 中芯国际集成电路制造(上海)有限公司 填充金属的方法
US9243339B2 (en) * 2012-05-25 2016-01-26 Trevor Pearson Additives for producing copper electrodeposits having low oxygen content
US9865501B2 (en) 2013-03-06 2018-01-09 Lam Research Corporation Method and apparatus for remote plasma treatment for reducing metal oxides on a metal seed layer
US20150299886A1 (en) * 2014-04-18 2015-10-22 Lam Research Corporation Method and apparatus for preparing a substrate with a semi-noble metal layer
US9469912B2 (en) 2014-04-21 2016-10-18 Lam Research Corporation Pretreatment method for photoresist wafer processing
US9472377B2 (en) 2014-10-17 2016-10-18 Lam Research Corporation Method and apparatus for characterizing metal oxide reduction
CN104878419A (zh) * 2015-05-22 2015-09-02 中北大学 一种酸性光亮镀铜电镀液及其电镀方法
CN105241831A (zh) * 2015-10-12 2016-01-13 山东博科生物产业有限公司 一种稳定、抗干扰能力强的血清锌检测试剂及检测方法
CN105463529A (zh) * 2015-12-23 2016-04-06 苏州市金星工艺镀饰有限公司 一种装饰性铜锌合金镀液
CN105463530A (zh) * 2015-12-23 2016-04-06 苏州市金星工艺镀饰有限公司 一种装饰性镍铜金三元合金电镀液
FR3050215B1 (fr) 2016-04-15 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de modification d'une surface en oxyde conducteur de l'electricite, utilisation pour l'electrodeposition de cuivre sur cette derniere
US10358738B2 (en) * 2016-09-19 2019-07-23 Lam Research Corporation Gap fill process stability monitoring of an electroplating process using a potential-controlled exit step
FR3061601B1 (fr) 2016-12-29 2022-12-30 Aveni Solution d'electrodeposition de cuivre et procede pour des motifs de facteur de forme eleve
US10443146B2 (en) 2017-03-30 2019-10-15 Lam Research Corporation Monitoring surface oxide on seed layers during electroplating
CN110724983B (zh) * 2019-10-12 2022-02-08 天津大学 一种利用脉冲电沉积法制备纳米铜包覆碳化钨核壳结构粉体的方法
CN111041533B (zh) * 2019-12-31 2021-06-29 苏州清飙科技有限公司 电镀纯钴用电镀液及其应用
FR3123076B1 (fr) 2021-05-19 2023-10-27 Aveni Electrolyte et procédé d'électrodéposition de cuivre et de graphène
WO2023194802A1 (en) 2022-04-05 2023-10-12 Aveni Electrolyte comprising an accelerator agent for bottom-up copper electroplating

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5335898B2 (ja) * 1972-06-26 1978-09-29
JPH05230687A (ja) * 1992-02-19 1993-09-07 Ishihara Chem Co Ltd 電気銅めっき液
JPH06287791A (ja) * 1993-02-19 1994-10-11 Learonal Inc シアン化物を含まない１価金属のメッキ溶液
JP2000273684A (ja) * 1999-03-26 2000-10-03 Ishihara Chem Co Ltd 電気銅メッキ浴及び当該メッキ浴により銅配線形成した半導体デバイス
JP2002004081A (ja) * 2000-06-16 2002-01-09 Learonal Japan Inc シリコンウエハーへの電気めっき方法
JP2002506927A (ja) * 1998-03-20 2002-03-05 セミトウール・インコーポレーテツド 作業部材の上に金属を電解により沈着させる装置および方法
JP2002285377A (ja) * 2001-03-28 2002-10-03 Murata Mfg Co Ltd セラミック電子部品およびその銅電極形成方法
JP2002327278A (ja) * 2001-04-27 2002-11-15 Sumitomo Special Metals Co Ltd 銅めっき液および銅めっき方法
JP2004346422A (ja) * 2003-05-23 2004-12-09 Rohm & Haas Electronic Materials Llc めっき方法
WO2005008759A1 (en) * 2003-07-08 2005-01-27 Applied Materials, Inc. Multiple-step electrodeposition process for direct copper plating on barrier metals

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4009087A (en) * 1974-11-21 1977-02-22 M&T Chemicals Inc. Electrodeposition of copper
JPH01219187A (ja) * 1988-02-25 1989-09-01 Ishihara Chem Co Ltd 電気銅めっき液
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US7244677B2 (en) * 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
US6309969B1 (en) * 1998-11-03 2001-10-30 The John Hopkins University Copper metallization structure and method of construction
US6551484B2 (en) * 1999-04-08 2003-04-22 Applied Materials, Inc. Reverse voltage bias for electro-chemical plating system and method
US6444110B2 (en) * 1999-05-17 2002-09-03 Shipley Company, L.L.C. Electrolytic copper plating method
US6409903B1 (en) * 1999-12-21 2002-06-25 International Business Machines Corporation Multi-step potentiostatic/galvanostatic plating control
US6491806B1 (en) * 2000-04-27 2002-12-10 Intel Corporation Electroplating bath composition
US6323121B1 (en) * 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US6416812B1 (en) * 2000-06-29 2002-07-09 International Business Machines Corporation Method for depositing copper onto a barrier layer
JP2002180259A (ja) * 2000-12-12 2002-06-26 Shipley Co Llc めっき液における金属析出促進化合物および該化合物を含むめっき液
US20030155247A1 (en) * 2002-02-19 2003-08-21 Shipley Company, L.L.C. Process for electroplating silicon wafers
DE10226328B3 (de) * 2002-06-11 2004-02-19 Atotech Deutschland Gmbh Saure Lösung zur Silberabscheidung und Verfahren zum Abscheiden von Silberschichten auf Metalloberflächen
US6974531B2 (en) * 2002-10-15 2005-12-13 International Business Machines Corporation Method for electroplating on resistive substrates
US6897152B2 (en) * 2003-02-05 2005-05-24 Enthone Inc. Copper bath composition for electroless and/or electrolytic filling of vias and trenches for integrated circuit fabrication
US20040206628A1 (en) * 2003-04-18 2004-10-21 Applied Materials, Inc. Electrical bias during wafer exit from electrolyte bath
US20050274622A1 (en) * 2004-06-10 2005-12-15 Zhi-Wen Sun Plating chemistry and method of single-step electroplating of copper on a barrier metal
FR2890984B1 (fr) * 2005-09-20 2009-03-27 Alchimer Sa Procede d'electrodeposition destine au revetement d'une surface d'un substrat par un metal.
FR2890983B1 (fr) * 2005-09-20 2007-12-14 Alchimer Sa Composition d'electrodeposition destinee au revetement d'une surface d'un substrat par un metal.
JP4125765B2 (ja) 2006-09-28 2008-07-30 日本パーカライジング株式会社 金属のセラミックス皮膜コーティング方法およびそれに用いる電解液ならびにセラミックス皮膜および金属材料

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5335898B2 (ja) * 1972-06-26 1978-09-29
JPH05230687A (ja) * 1992-02-19 1993-09-07 Ishihara Chem Co Ltd 電気銅めっき液
JPH06287791A (ja) * 1993-02-19 1994-10-11 Learonal Inc シアン化物を含まない１価金属のメッキ溶液
JP2002506927A (ja) * 1998-03-20 2002-03-05 セミトウール・インコーポレーテツド 作業部材の上に金属を電解により沈着させる装置および方法
JP2000273684A (ja) * 1999-03-26 2000-10-03 Ishihara Chem Co Ltd 電気銅メッキ浴及び当該メッキ浴により銅配線形成した半導体デバイス
JP2002004081A (ja) * 2000-06-16 2002-01-09 Learonal Japan Inc シリコンウエハーへの電気めっき方法
JP2002285377A (ja) * 2001-03-28 2002-10-03 Murata Mfg Co Ltd セラミック電子部品およびその銅電極形成方法
JP2002327278A (ja) * 2001-04-27 2002-11-15 Sumitomo Special Metals Co Ltd 銅めっき液および銅めっき方法
JP2004346422A (ja) * 2003-05-23 2004-12-09 Rohm & Haas Electronic Materials Llc めっき方法
WO2005008759A1 (en) * 2003-07-08 2005-01-27 Applied Materials, Inc. Multiple-step electrodeposition process for direct copper plating on barrier metals

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010275572A (ja) * 2009-05-26 2010-12-09 Jx Nippon Mining & Metals Corp 貫通シリコンビアを有するめっき物及びその形成方法
JP2015533946A (ja) * 2012-09-24 2015-11-26 アルスィメール 電解液及びバリア層上に銅を電気めっきする方法
KR20150024292A (ko) * 2013-08-26 2015-03-06 램 리써치 코포레이션 다마신 피처들 내의 보텀―업 충진
KR102309859B1 (ko) * 2013-08-26 2021-10-07 램 리써치 코포레이션 다마신 피처들 내의 보텀―업 충진
JP2017508064A (ja) * 2013-12-09 2017-03-23 アヴニ 電気化学的に不活性なカチオンを含む銅電着浴
US11078591B2 (en) 2016-11-03 2021-08-03 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants

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