KR20080049736A - 금속으로 기판의 표면을 코팅하기 위한 전기 도금 조성물 - Google Patents

금속으로 기판의 표면을 코팅하기 위한 전기 도금 조성물 Download PDF

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Abstract

본 발명은 특히 집적회로용 인터커넥트의 조립에 있어서 구리-확산 장벽층을 코팅하기 위한 전기 도금 조성물에 관한 것으로, 본 발명에 따른 상기 조성물은 용매에 용액으로;
- 0.4 내지 40 mM, 바람직하기로는 0.4 내지 18　mM 그리고 더욱 바람직하기로는 0.4 내지 15 mM 사이의 농도로 되는 구리 이온 원;
- 제일급 지방족 아민, 제이급 지방족 아민, 제삼급 지방족 아민, 방향족 아민, 질소 헤테로사이클 및 옥심을 포함하는 군에서 선택된 적어도 하나의 구리 복합 제제;
- 구리/복합 제제 몰 비는 0.1 내지 2.5 사이, 바람직하기로는 0.3 내지 1.3 사이로 됨; 그리고
- 상기 조성물의 pH는 7 이하, 바람직하기로는 3.5 내지 6.5 사이로 됨
을 포함한다.
본 발명은 마이크로전자공학 분야에 적용될 수 있다.

Description

금속으로 기판의 표면을 코팅하기 위한 전기 도금 조성물{Electroplating composition for coating a substrate surface with a metal}
본 발명은 일반적으로 구리로 기판의 표면을 코팅하기 위한 전기 도금 조성물에 관한 것으로, 특히 전기적으로 저항성인 물질로 구성된 표면에, 특히 구리-확산 장벽층의 도막을 위한 조성물에 관한 것이다.
본 발명은 집적회로에서 인터커넥트의 조립을 위해 전자공학의 분야에서 특히 적용될 수 있는 것이다. 이것은 또한 프린트 회로(소위 프린트 회로 기판 또는 프린트 와이어 기판)에서 인터커넥트의 조립을 위해, 또는 인덕터와 같은 휴지 요소의 조립을 위해 기타 전자 분야에서, 또는 집적회로 또는 마이크로시스템(소위 마이크로전기기계의 시스템)에서의 전기기계의 분야에 적용될 수 있는 것이다.
용어 "전기 도금"은 여기서는 기판이 전기적으로 편향되고 그리고 금속 또는 유기금속의 코팅의 전구체를 포함하는 기판의 표면을 상기 금속 또는 유기금속의 코팅으로 커버하여 상기 도막을 형성하기 위한 방법을 의미하는 것으로 이해되어 진다. 기판이 전기적 전도체인 때에는, 전기 도금은 예를 들어, 도막하는 물질(예를 들어 금속성 도막인 경우에는 금속 이온)의 전구체 원을 포함하는 배쓰에 전극 (금속성 또는 유기 금속성의 경우에는 음극) 및 제이 전극 (양극)을 구성하는 도막되어지는 기판과 형성된 코팅의 특성(증착의 균일성 및 미세성, 저항성 등)을 개선하기 위한 임의적으로 다양한 제제 사이에 전류를 임의적으로 존재하는 레퍼런스 전극으로 통과시킴에 의해 수행되어 진다. 국제적 약정에 의해, 대상 기판에 적용된 전압 및 이를 통해 흐르는 전류, 즉 다시 말하면 전기화학적 회로의 음극은 음성이다. 이 약정 내용을 통해, 이들 전류 및 전압이 양성 값으로 언급될 때, 이 값은 상기 전류 또는 상기 전압의 절대값을 나타내는 것을 의미한다.
구리 전기 도금은 특히 집적회로에서 인터커넥트의 조립을 위해 전자공학의 분야에서 사용되어 진다. 구리의 양호한 전기적 전도성과 전자이동의 현상에 대한 이의 높은 저항성, 즉 다시 말하여 전도체를 유의적으로 변형하고 그리고 실패의 중요한 원인이 될 수 있는 전류 밀도의 효과 하에서 구리 원자의 낮은 이동은 이것을 점점 더 보다 적은 식각된 특성의 집적회로용 금속 인터커넥트의 조립을 위한 물질로 선택되게 한다.
집적회로는 일반적으로 실질적인 반도체 장치, 특히 트랜지스터를 실리콘 웨이퍼의 표면 상에 형성함에 의해 조립되어 지고, 상기 반도체 장치는 "라인" 및 "컨택트", 또는 소위 "바이어스(vias)"로 구성된 금속 인터커넥트의 시스템에 의해 함께 연결되어 지고, 적재적인 준위에 위치되고 그리고 유전체 층을 만드는 소위 "상호연결 홀"로 불리는 "트렌치" 및 "웰"을 충진함에 의해 얻어진다.
구리는 식각하기가 어렵고 그리고 많은 물질들 중에서 높은 확산성을 가지기 때문에, 인터커넥트가 일반적으로 다음을 포함하는 일련의 단계에 의해 생성된다:
- 절연 유전체 층의 증착;
- 상기 유전체 층에 인터커넥트 형상의 식각;
- 구리 이동을 방지하기 위해 사용된 장벽층 (일반적으로, 예를 들어 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 또는 텅스텐 탄화물로 제조됨)의 증착;
- 구리로 라인 및 상호연결 홀의 충진; 및
- 화학적 기계적 연마에 의해 과잉의 구리 제거.
이 일련의 단계는, 예를 들어 C.Y. Chang and S.M. Sze "ULSI Technology" McGraw-Hill, New York, (1996), 444-445 페이지에 기술되어 있는 "상감공정(Damascene process)"이라는 이름으로 알려져 있다.
장벽층은 일반적으로 구리에 대해 너무 높은 저항성을 가지므로 전기화학적으로 웨이퍼 규모에서, 용어 "오옴 드롭(ohmic drop)"으로 이 기술 분야의 통상인에게 알려진 효과로 균일하게 또는 일정하게 증착된다. 장벽층의 높은 저항성은 그 구성물질(일반적으로 금속 질화물)의 높은 저항성 및 이의 적은 두께(집적회로 형성 상에 의존하여, 일반적으로 수 nm 내지 수십 nm)로부터 기인되고, 두께는 인터커넥트 형상의 적은 사이즈로 된다.
결론적으로, 구리 전기 도금 단계에 앞서 소위 시드 층이라고 불리는 금속 구리의 얇은 층으로 - 비-전기화학적 방법을 사용하여 - 장벽층을 도포하는 것이 일반적으로 필요하다. 이 시드 층은 장벽층과 마찬가지로 PVD (물리적 증기 증착) 또는 CVD (화학적 증기 증착)와 같은 증기상 증착 기술에 의해 현재 생산되어 진 다.
현행 집적회로의 라인 및 상호연결 홀의 임계적 치수 및 보다 적은 치수에 대한 이들의 경향에 기인하여, 현재의 구리 시드 층의 두께는 약 30 nm이고 그리고 빨리 10 nm 또는 그 이하로 되어야 한다.
CVD 증착은 등각 구리 층, 즉 다시 말하여 도포되어지는 표면의 지형에 정확하게 매치되고 그리고 광범위의 측면 비율에 대해서도 그러한 구리층을 생성한다. 그러나, 화학적 증착에 의해 형성된 구리 층의 확산 배리어에의 점착은 열악하다. 이것은, 구리와 배리어 사이의 강력한 점착이 인터커넥트를 구성하는 구조의 확실성을 공고하게 하기 위해 필요로 되기 때문에, 실질적으로 이러한 타입의 공정에서의 이점을 제한한다.
부가하여, 화학적 증기 증착을 사용하는 공정은 소비되어 지는 것(전구체들)의 높은 비용, 이들을 실행하기 위해 필요로 되는 장비 및 이들의 낮은 효율성 때문에 상대적으로 비싸다.
PVD 증착은 이것이 높은 저항성을 갖는 표면을 CVD 것으로 얻어진 것보다 배리어에 대한 구리의 보다 우수한 점착성으로 도포되어 지는 것을 가능하게 하기 때문에 현행적으로 산업적 관점으로부터 바람직하다.
PVD에 의하여 증착된 코팅의 두께는 도포되는 표면으로부터 나타나는 입체각에 직접적으로 비례한다. 결과적으로, 돌출각을 갖는 표면의 이들 부분은 오목 각을 갖는 표면의 이들 부분보다 더 두꺼운 층으로 도포된다. 이 결과로, 물리적 증기 증착에 의해 형성된 구리 시드 층은 등각이 아니고, 따라서 기판표면의 모든 점 에서 균일한 두께를 가지지 않는다. 특히, 그림자 또는 내물림 효과가 트렌치 또는 바이어스의 날카로운 엣지에서, 이들의 틈을 막아서 이것을 충진하는 것을 불가능하게 하는 점까지 에서 관찰된다. 더욱이, 트렌치 또는 바이어스의 사이드 벽은 시드 층의 불충분한 두께로 도포되어 질 수 있어, 불완전 연속성 충진, 재질 손실 또는 보이드를 초래한다. 부가하여, 형상의 사이드 벽 상에 생성된 시드 층은 기판의 평탄한 표면(트렌치 또는 바이어스의 상단 또는 바닥) 상에 증착된 것과 다른 점착 특성을 나타낸다. 이것은 전자 이동에 대한 저항과 같은 열악한 신뢰성 특성을 이끌어낸다. 다른 말로는, 비-등각 도포는 연속성의 결여로 단지 두께의 차이 만을 초래하지 않고 트렌치 또는 바이어스의 사이드 벽 상에서 층의 점착성이 이로부터 열악하게될 수 있다.
이들 제한은 극히 적은 치수의 트렌치 또는 바이어스(수십 나노미터 정도의 것) 및 극히 높은 측면비를 갖는 진보된 세대의 집적회로에서 PVD 기술을 사용하는 것을 매우 신중을 요하게 한다.
이러한 맥락에서, 여기에 제시된 전기 도금 기술은 화학적 증기 증착 또는 물리적 증기 증착 공정과 저항적인 기판에는 실행될 수 없는 더 종래의 금속 전기 도금 기술에 대한 유리한 대안을 구성한다.
이는 금속 이온을 포함하는 배쓰(bath)에 침지된 기판에 DC 전류를 일반적으로 적용하는 것을 구성되는 종래의 전기 도금이 단지 충분하게 전도성인 표면, 즉 다시 말하면 이것은 가장 진보된 기술에 있어서 구리-확산 배리어를 형성하는 층에 대한 경우가 아닌, 전형적으로 약 수 옴/스퀘어보다 적은 시트 저항성과 그리고 통 상적으로 수십 옴/스퀘어 내지 수백 옴/스퀘어이고 그리고 수천의 옴/스퀘어일 수 있는 시트 저항성을 갖는 표면에만 적용되기 때문이다.
시트 저항성은 박막이나 층의 전기적 저항을 측정하기 위해 이 분야의 숙련가에 의해 사용되는 양이다. 이것은 옴/스퀘어 단위로 표시되고 그리고 이-차원 시스템, 즉 다시 말하면 전류가 층의 평면으로 흐르고 그리고 이층에 대한 직각인 면으로 되지 않는 것에 대한 저항성에 상당한다. 수학적으로는, 시트 저항성 값은 층의 구성 물질의 저항성(오옴.m 또는 마이크로오옴.cm로 표시됨)을 이 층의 두께(m 또는 nm로 표시됨)로 나눔으로 얻어진다.
이때에, 종래의 구리 전기 도금은 주로 시드 층으로 미리 도포되고 그리고 첨가제를 포함하는 산 구리 설페이트 배쓰에 침지된 웨이퍼에 DC 전류를 적용함에 의해 상감공정으로 트렌치 및 웰을 충진하기 위해 사용된다. 금속성 구리로 트렌치 및 웰을 충진하기 위한 이 공정은, 예를 들어 Rosenberg 등의 "Copper metallization for high performance 실리콘 technology" Ann. Rev. Mater. Sci (2000), 30, 229-62에 기술되어 있다.
트렌치 및 웰을 충진하기 위해 구리 시드 층 상에 구리 전기 도금의 사용은 또한 여기에 참고로 합체된 미국 특허 6,893,550에 기술되어 있다.
미국 특허 6,893,550에 기술된 전기 도금 방법은 필수적으로:
- 한 편으로는, 이것은 그의 특징적 화학적 조성물이 적어도 하나의 산, 바람직하기로는 황산, 적어도 하나의 할로겐화 이온, 바람직하기로는 염소, 및 도막의 형성을 촉진하거나 또는 억제할 수 있는 화학적 제제의 조합을 포함하는 전기 도금조를 사용하게 하고; 그리고
- 다른 한편으로는, 이것은 소정의 시퀀스로 적용된 전류의 밀도를 변경하는 것으로 구성되는 것으로 특징되어 진다.
구리 전기 도금은 또한, 예를 들어 미국 특허 6,811,675에서 시드 층에서의 보이드의 충진을 위해 또는 이 층을 수선(시드 수선 또는 시드 고양)하기 위해 천거되었다.
상기한 문헌에 기술된 바람직한 실시형태에서는, 제일 단계는 바람직하기로는 물리적 증착 공정에 의해 수행되어 지고, 여기서 불균일한 "초박"(약 20 nm의 두께) 구리 시드 층이 증착되어 지고, 그런 다음 제이 단계에서는 층의 등각성이 코팅의 밝기를 개선하기 위해 황산 구리, 구리 복합 제제, 바람직하기로는 시트르 산 및 임의적으로 붕산 및/또는 코팅의 저항성을 감소하기 위해 암모니움 설페이트를 포함하는 알카리성 전기 도금 용액(이 용액의 pH는 9 이상임)을 사용하여 전기 도금함에 의해 개선된다. 전기 도금 간에 적용된 전류 밀도는 1　mA/cm2 내지 5 mA/cm2 사이이다.
상기한 문헌에서 이 전기 도금 공정은 또한 구리 시드 층을 생성하기 위해 사용되어 질 수 있다는 것을 나타내고 있지만, 그러나 이 가능성은 예로 설명되어 지지 않았으며 그리고 이들 문헌에서 언급된 바와 같이 높은 전류 밀도에 의하여 요이하게 달성될 수 있는 것이 아니다.
이러한 상황에서 본 발명의 목적은 새로운 기술적 과제, 즉 특히 10 nm 또는 그 이하의 정도의 두께를 가지고 그리고 수 메가오옴/스퀘어까지의 높은 표면 저항을 가질 수 있는 확산 배리어에 대해 월등한 점착성을 가지는 연속적이고 등각의 구리 시드 층을 생성하는 것을 가능하게 하는 신규한 전기 도금 조성물을 어떻게 제공하는가를 해결하기 위한 것이다.
이러한 기술적인 문제를 해결하기 위한 본 발명에 따른 해결책은 용매에서 용액으로 다음을 포함하는 것을 특징으로 하는 특히 집적회로용 인터커넥트의 조립에 있어서 구리-확산 장벽층을 코팅하기 위한 전기 도금 조성물로 구성된다:
- 0.4 내지 40 mM, 바람직하기로는 0.4 내지 18　mM 그리고 더욱 바람직하기로는 0.4 내지 15 mM 사이의 농도로 되는 구리 이온 원;
- 제일급 지방족 아민, 제이급 지방족 아민, 제삼급 지방족 아민, 방향족 아민, 질소 헤테로사이클 및 옥심에서 선택된 적어도 하나의 구리 복합 제제;
- 구리/복합 제제 몰 비는 0.1 내지 2.5 사이, 바람직하기로는 0.3 내지 1.3 사이로 됨; 그리고
- 상기 조성물의 pH는 7 이하, 바람직하기로는 3.5 내지 6.5사이로 됨.
산 배지, 즉 다시 말하여 pH 7 이하에서 사용된 적어도 하나의 질소 원자를 포함하는 다수의 구리 복합 제제는 집적회로 인터커넥트의 조립에 채용된 것과 같은 확산 배리어 표면 상에 직접적으로 연속하는 등각의 구리 시드 층의 형성을 위해 사용될 수 있는 특히 현저한 구리 전기 도금 조성물을 제공한다는 것이 밝혀졌으며, 그리고 이것은 본 발명의 기본을 구성한다.
이 발견의 전부는 질소 원자, 특히 아민을 포함하는 화합물이 산성 배지에서 양자화되어 질 수 있고 따라서 구리와 복합체를 형성할 수 있는 이들의 능력을 상실한다는 것은 알고 있는 이 기술 분야의 숙련가들에게 더욱 놀라운 것이다. 매우 놀랍게도, 구리가, 복합체 구리의 비율이, 종래의 기술에서 추천되고 있는 염기성 배지의 것보다 월등하게 낮은 산 배지에서 보다 더 만족스럽게 장벽층 상에 증착되어 진다는 것이 밝혀졌다.
본 발명의 내용 안에서 사용될 수 있는 구리 복합 제제는 다음으로부터 선택되어 질 수 있다:
- 제일급 지방족 아민, 특히 에틸아민, 시클로헥실아민, 에틸렌디아민 및 시클로헥산디아민;
- 제이급 지방족 아민, 특히 피롤리딘;
- 제삼급 지방족 아민, 특히 하이드록시에틸디에틸아민 및 테트라에틸렌펜타민;
- 방향족 아민, 특히 1,2-디아미노벤젠 및 3,5-디메틸아닐린;
- 질소 헤테로사이클류, 특히 피리딘, 2,2'-비피리딘, 8-하이드록시쿼놀린 설포네이트, 1,10-펜안트롤린, 3,5-디메틸피리딘 및 2,2'-비피리미딘; 및
- 옥심, 특히 디메틸글리옥심.
일반적으로, 본 발명의 범주 내에서 사용될 수 있는 복합 제제의 바람직한 분류의 하나를 구성하는 질소 헤테로사이클류는 그의 각 고리에 용융되거나 또는 되지 않은 5 내지 6개를 포함하는, 1 내지 8 질소 원자를 갖는 모노사이클이나 폴리사이클로 정의될 수 있고, 그리고 할로겐, 수산기 및 1 내지 6개의 탄소원자를 갖는 알킬기로부터 선택된 1 내지 8 원자 또는 원자 군으로 치환되거나 되지 않을 수 있다.
본 발명에 따른 전기 도금 조성물은 하나 또는 그 이상의 복합 제제를 포함할 수 있다.
월등하게 우수한 결과가 금속 표면 상에 흡수되어 질 수 있는 복합 제제로 얻어질 수 있어, 순차로 된 층을 초래한다는 것이 밝혀졌다. 본 발명에 따라 현행적으로 바람직한 구리 복합 제제를 구성하는 이러한 제제는 특히 피리딘, 2,2'-비피리딘 및 이들의 혼합물이고, 특히 혼합물은 피리딘과 2,2'-비피리딘 간의 몰 비가 5:1 내지 1:5 사이, 바람직하기로는 3:1 내지 1:1 사이 그리고 가장 바람직하기로는 약 2:1로 된다.
비록 원론적으로 (용액의 활성 종을 충분하게 용해하고 전기 도금과 계면하지 않는다면) 용매의 특성상에 대한 제한은 없지만, 물 또는 수성 알코올성 용액이 바람직하다.
일반적으로, 본 발명에 따른 전기 도금 조성물은 구리 원, 특히 제이 구리 (Cu2+) 이온을 포함한다.
유익하기로는, 구리 이온의 소스는 특히 황산 구리, 염화 구리, 질산 구리 또는 아세트산 구리, 바람직하기로는 황산 구리와 같은 구리 염이다.
일 특정 실시형태에 따르면, 구리 이온 원은 0.4 내지 40mM 사이, 바람직하기로는 0.4 내지 18　mM 사이 그리고 가장 바람직하기로는 0.4 내지 15　mM 사이의 농도로 전기 도금 조성물에 존재된다.
월등히 우수한 결과는 구리 이온 원이 0.5 내지 4 mM 사이의 농도로 존재하는 조성물로 얻어진다.
본 발명에 따른 전기 도금 조성물에서 구리 이온 원/구리 복합 제제 몰 비는 0.1 내지 2.5 사이, 바람직하기로는 0.3 내지 1.3 사이이다.
일반적으로, 본 발명에 따른 전기 도금 조성물은 7 이하의 pH, 바람직하기로는 3.5 내지 6.5 사이의 pH를 가진다.
이 조성물의 pH는 "Handbook of Chemistry and Physics" 84th edition, David R. Lide, CRC Press에 기술된 것과 같은 완충액에 의해 상기 언급된 pH의 범위 내로 임의적으로 조절되어 질 수 있다.
현재로 바람직한 본 발명에 따른 전기 도금 조성물은 수용액에 다음을 포함한다:
- 0.4 내지 40 mM, 바람직하기로는 0.4 내지 18　mM 그리고 더욱 바람직하기로는 0.4 내지 15 mM 사이의 농도로 되는 황산 구리;
- 구리 복합 제제로서 피리딘과 2,2'-비피리딘의 혼합물;
- 구리/복합 제제 몰 비는 0.3 내지 1.3 사이로 됨; 그리고
- 상기 조성물의 pH는 7 이하, 바람직하기로는 3.5 내지 6.5사이로 됨.
본 발명에 따른 전기 도금 조성물은, 특히 구리 확산 방지 장벽층과 같은 기판의 표면을 본 발명에 따른 전기증착 조성물과 접촉하게 하는 것과, 도막이 상기 기판이 상기 도막을 형성하기에 충분한 장시간 동안 바이어스되는 동안 상기 기판의 표면 상에 형성되어 지는 단계를 포함하는 표준 전기 도금 방법에 채용될 수 있다.
보다 특정적인 잠정적이거나 현행의 프로토콜을 포함하는 실시형태는 이것이 코팅에 대해 특정한 스펙과 그리고 특히 박막(20　nm 이하, 바람직하기로는 10　nm 이하의 두께를 가지는 것)이고, 점착성이고, 등각이고 그리고 일정한 코팅을 가지는 것이 요망되어 질 때 바람직할 수 있다.
놀랍게도, 이에 대한 월등히 뛰어난 결과는, 전기 도금 공정의 도중에, 도포되어 지는 기판이 코팅의 형성에 앞서 상기 전기 도금 조성물 (또는 배쓰)과 접촉되게 하는 조건 및 이 표면이 코팅의 형성 후에 상기 전기 도금 조성물로부터 제거되는 조건을 조절함에 의해 본 발명에 따른 전기 도금 조성물을 사용하여 얻어질 수 있다.
전혀 예측할 수 없게도, 상기 언급한 전기 도금 조성물로서, 전기 도금에 의해 생성된 구리 도막 층과, 전기적 바이어스에 놓이지 않은, 즉 다시 말하여 전기 도금 단계 이전에 이 표면 상에 반대 전극에 대해 또는 레퍼런스 전극에 대해 전기적 흐름 또는 전기적 포텐셜을 부가함이 없이 표면을 전기 도금 조성물과 접촉되게 함으로 생성된 장벽층 간의 점착성을 증진하는 것이 가능하다는 것이 관찰되었다.
이 점착성에 있어서 더욱 보다 실질적인 증진은 코팅되어 지는 기판의 표면이 이 접촉 단계 후 적어도 5초 동안과 그리고 여전히 전기 도금 단계의 전에 전기 도금 조성물과 접촉되어 유지되어 질 때 관찰되어 졌다.
장벽층에 대한 시드 층의 점착성에 있어서의 개선은 놀랍게도 "시드 층/충진 층 또는 밀집 구리 또는 밀집 층" 조합의 부착력, 즉 다시 말하여 " 시드 층이 생성되기 위한 조합의 "조작상의" 부착력을 개선하는 것을 가능하게 한다는 것이 밝혀졌다.
일반적으로, 단일 시드 층의 점착력이 직접적으로 측정되어 지는 것은, 특히 이의 적은 두께에 기인하여 어렵지만, 그러나 얻어진 결과는 본 발명에 따라 생성된 시드 층의 점착력은 명백하게 매우 높다는 것을 나타낸다. 장벽층에 대한 "시드 층/충진 층 또는 밀집 구리 또는 밀집 층" 조합의 부착력의 에너지, 이 에너지는 실질적으로 최적화되어 진 대상의 조작상의 특성으로, 보다 용이하고 보다 유용하게 결정된다. 예를 들어, 이 부착력은 조합의 최상단 표면에 결합된 점착성 테이프를, 예를 들어 풀링 테스트 시스템(pulling test system)을 사용하여 박리함에 의해 정해질 수 있다. 이 방법에서 측정된 부착력 또는 J/m2 로 표현된 계면 에너지는 배리어에 대한 시드 층의 점착성 및 시드 층에 대한 밀집 구리층의 점착성 양자 전반에 걸쳐 특정한다. 하나 또는 다른 계면에 대한 정확한 정보를 제공하지는 않지만, 소망하는 조작상의 특성이 정량되는 것을, 즉 구리/배리어 계면의 강도를 가능하게 한다. 결론적으로, 본 상세한 설명에 있어서, "시드 층의 점착성", "시드 층에 대한 밀집 구리 층의 점착성" 및 "충진 후 구리/배리어 계면의 강도"는 따라서 상호호환적으로 사용될 것이다.
또한, 놀라웁게도 도포된 표면을 전기 도금 조성물로부터 제거한 후 전기적 바이어스 하에, 바람직하기로는 1 내지 10초 동안, 더욱 바람직하기로는 1 내지 5초 사이 동안 유지하여, 전통적인 전기 도금 충진 방법과 호환될 수 있는 전도성을 갖는 시드 층을 얻는 것이 가능하다는 것이 관찰되었다.
따라서, 본 발명에 따른 전기 도금 조성물은 다음으로 포함하는 전기 도금 방법에 바람직하게 사용되어 질 것이다:
- 상기 표면이 전기적 바이어스 하에 있지 않는 동안 코팅되는 상기 표면은 전기 도금 배쓰와 접촉되어지고, 바람직하기로는 이 상태에서 적어도 5초 동안, 바람직하기로는 10 내지 60초 동안 그리고 더 바람직하기로는 약 10 내지 30초 동안 유지하는 "콜드 엔트리(cold entry)"로 언급되는 단계;
- 상기 표면이 상기 코팅을 형성하기에 충분한 장시간 동안 바이어스되어 지는 동안 코팅을 형성하는 단계; 및
- 상기 표면이 여전히 전기적 바이어스 하에 있는 전기 도금 배쓰로부터 분리되는 "핫 엑시트(hot exit)"로 언급되는 단계.
이 방법에서 콜드 엔트리 단계와 핫 엑시트 단계의 조합은 "시드 층/구리 충진" 조합의 보다 나은 점착성을 보다 용이하게 그리고 보다 재현가능하게 달성하는 것을 가능하게 한다.
이 방법에서, 전기 도금에 의한 코팅을 형성하는 단계는 소망하는 코팅을 형성하기에 충분한 기간 동안 수행되어 진다. 이 기간은 이 기술 분야의 통상인에 의해, 증착 시간에 걸쳐 회로에 흐르는 전류의 시간 총합에 동등한, 전하의 작용인 필름의 성장에 의해 용이하게 결정되어 질 수 있다 (패러데이의 법칙).
코팅을 형성하는 단계 동안에, 도포되어 지는 표면은 정전류 모드(고정된 설정 전류로) 또는 정전압 모드(임의적으로 레퍼런스 전극에 대해 고정된 설정 포텐셜로)이거나, 또는 그렇지 않으면 펄스된 모드(펄스된 전류이거나 또는 전압)로 바이어스된다.
또한, 이들 모드의 조합, 예를 들어 정전류 모드에서의 단계를 뒤이어 정전압 모드에서의 단계를 조합하는 것이 가능하다.
일반적으로, 만족스러운 코팅은 정전류 모드에서, 바람직하기로는 0.1 mA/cm2 (스퀘어 센티메터 당 밀리암페어) 내지 5 mA/cm2, 그리고 특히 바람직하기로는 0.1　mA/cm2 내지 1 mA/cm2 사이의 전류 범위 내에서 바이어스함에 의해 얻어질 수 있다.
만족스러운 코팅은 또한 얻어진 셀 전류가 위에 기술된 것과 동일한 전류 범위(0.1 mA/cm2 내지 5 mA/cm2, 그리고 특히 바람직하기로는 0.1　mA/cm2 내지 1 mA/cm2 사이) 내로 되도록 셀 전압을 부가함에 의해, 정전압 모드에서 바이어스함에 의해 얻어질 수 있다. 비록 셀 전압은, 반대 전극으로부터의 거리 또는 멤브레인의 존재와 같은 셀 다자인 변수에 특히 의존하지만, 소정의 전압 및 소정의 형상에 대해 얻어진 전류를 측정하고 그리고 조정함에 의해 셀 전압을 결정하는 것은 이 기술 분야의 통상인에 의해 용이하게 될 것이다.
만족스러운 코팅은 또한 펄스된 모드에서, 바람직하기로는 전압 펄스를 부과하기 위해 바이어스함에 의해 얻어질 수 있다.
일반적으로, 이 단계는 0.1 mA/cm2 내지 5 mA/cm2, 그리고 특히 바람직하기로는 0.1　mA/cm2 내지 1 mA/cm2 사이 범위 내로 단위 면적 당 최대 전류와, 그리고 0 mA/cm2 내지 0.5 mA/cm2, 그리고 특히 바람직하기로는 0　mA/cm2 내지 0.1 mA/cm2 사이 범위 내로 단위 면적 당 최소 전류에 상당하는 전압 펄스를 부과함에 의해 수행되어 질 수 있다.
더욱이, 최대 전압에서 바이어스의 기간은 약 0.5 mA/cm2의 단위 면적 당 최대 전류에 상당하는 전압으로 0.15 내지 5초 사이, 예를 들어 약 2초로 될 수 있고, 반면 최소 전압에서 바이어스의 기간은 약 0.05 mA/cm2의 단위 면적 당 최소 전류에 상당하는 전압으로 0.15 내지 7초 사이, 예를 들어 약 3초로 될 수 있다.
이 단계 동안에 수행되어 지는 주기의 횟수는 희망하는 코팅의 두께에 의존한다.
일반적으로, 이 기술 분야의 통상인은, 아래의 실시예에 의하여 기술되어진, 상기한 일반적인 조건 하에서 증착 비율이 주기 당 약 0.1 nm가 되는 것이 관찰되어 지는 것을 인식함으로 수행되어 지는 주기의 횟수를 쉽게 결정할 수 있을 것이다.
본 발명을 실행하는 후자의 방법은, 특히 그 시트 저항성이 100 000 오옴/스퀘어, 또는 더욱이 수 메가오옴/스퀘어에 이르는, 아주 저항성 기판 상에 구리 시드 층을 생성하는데 사용되어 진다.
유익하기로는, 위에서 언급된 "핫 엑시트" 단계는 정전압 모드, 즉 다시 말하여 도포되는 기판 (웨이퍼)의 전위를 고정된 값에 유지함에 의해 수행되어 지고, 여기서 이 전압은 회로의 반대 전극에 대해서 뿐 아니라 레퍼런스 전극에 대해서, 바람직하기로는 이것이 또한 정전압 모드에서 수행되어 질 때 코팅 증착 단계 동안에서와 같은 전압 준위로 측정되어 진다.
본 발명의 제이의 목적은 집적회로용 인터커넥트의 조립에서 구리-확산 장벽층을 도포하기 위하여 상기에 기술된 전기 도금 조성물을 사용하는 것이다.
이 측면에서, 본 발명은 또한 상기 기판을 상기한 바와 같은 전기증착 조성물과 접촉하게 하는 것과, 상기 표면이 상기 도막을 형성하기에 충분한 시간 동안 바이어스되는 단계를 포함하는, 특히 구리 확산 방지 장벽층과 같은 기판의 표면을 코팅하는 방법을 포괄한다.
특정한 실시형태에 따르면, 구리 확산 방지 장벽층은 탄탈륨 질화물, 탄탈륨, 루테늄, 코발트, 텅스텐, 티타늄 질화물 중에서 선택된 적어도 하나의 물질을 포함하고, 특정 배리어 표면의 예는 탄탈륨 질화물/탄탈륨 이중 층 또는 루테늄 층으로 구성되는 것임.
이 코팅 방법은 위에서 정의된 바와 같이 구리 확산 방지 장벽층 상에 30 nm 또는 그 이하 정도, 예를 들어 10 nm 또는 그 이하 정도의 아주 낮은 두께를 갖는 구리 시드 층의 조제에 특히 유용하다.
도 1a 및 1b는 본 발명의 조성물에 의해 형성된 층의 우수한 등각성 특성을 나타내기 위해 화학적 대비를 고양하는 후위분사된 전자 모드로 나타낸 횡-단면도이다.
본 발명은 본 발명에 따른 조성물이 구리-확산 장벽층으로 도포된 실리콘 기판 상에 구리 시드 층을 증착하기 위해 사용되는 다음의 비 제한적인 실시예에 의하여 보다 자세하게 설명되어 질 것이다. 이들 실시예는 집적회로용 구리 인터커넥터 구조의 조립에 특히 적용될 수 있는 것이다.
실시예 1: 2,2'- 비피리딘 및 피리딘의 혼합물에 기초한 본 발명에 따른 조성물을 사용하여 TaN / Ta 장벽층 상에 구리 시드 층의 증착
A. 장비 및 장치
기판:
본 실시예에서 사용된 기판은 400 nm의 두께를 갖는 실리카 층으로 도포된 200　mm 직경의 실리콘 웨이퍼로, 그 자체는 방사성 스퍼터링에 의해 증착된 15　nm의 두께를 갖는 탄탈륨 질화물 (TaN) 층과 또한 스퍼터링에 의해 증착된 10　nm의 두께를 갖는 탄탈륨 (Ta) 층으로 도포된다.
이 TaN/Ta "이중층"은 집적회로용 구리 인터커넥터 구조의 조립에 "이중 상감" 구조로 사용된 것으로 구리-확산 배리어를 구성한다.
전기 도금 용액:
본 실시예에서 사용된 전기 도금 용액은: 0.3 g/l (또는 1.7mM)의 2,2'-비피리딘; 0.6 g/l (또는 2.4mM)의 CuSO4·5H2O; 및 0.3 ml/l (또는 3.3mM)의 피리딘을 포함하는 수성 용액이다. 이 용액의 pH는 5.8 내지 6.2 사이이다.
장비:
이 실시예에서, 전자공학 산업에서 채용된 것의 대표적인 것인 전기 도금 증착 장비인, 200 mm 웨이퍼를 가공할 수 있는 Semitoolⓡ로부터의 모델 Equinox™이 사용되었다.
이 장비는 시드 층이 층착되어 지고 그리고 린스/드라이 스테이션이 증착 후 사용되는 전기 도금 증착 셀을 포함했다.
이 전기 도금 증착 셀은 비활성 금속(예를 들어, 플라티늄 도포 티타늄) 또는 시드 층을 구성하는 것에 동일한 금속, 이 경우에 있어 구리의 어느 하나로 제조된 양극, 이 셀의 음극을 구성하는 TaN/Ta 장벽층으로 도포된 실리콘 웨이퍼를 포함하고 있다.
이 셀은 또한 30V 및 4A까지 공급할 수 있는 안정화된 전원 및 밀봉에 의해 용액으로부터 물리적으로 격리된, 음극을 전기적으로 접촉하기 위한 장비를 포함한다. 이 전기적 접촉 장비는 일반적으로 고리의 형상을 가지고 그리고 기판이 상기 기판 주위에 일정하게 위치된 다양한 접촉점에서 바이어스되어지게 한다.
이것은 또한 소정의 속도로 상기 웨이퍼를 회전하기 위한 수단을 포함하는, 도포되는 웨이퍼를 지지하기 위한 장비를 포함한다.
B. 실험 프로토콜
본 실시예에서 사용된 전기 도금 방법은 다음의 여러 가지의 연속적인 단계를 포함한다.
단계 1: "콜드 엔트리"
이 단계는 두 개의 하부 단계로 구분된다:
1.1. 상기 언급된 기판이 전기 도금 증착 셀 내로 도입되어져 TaN/Ta 장벽층을 갖는 면이 전기적 접촉 장비와 접촉하게 되고, 후자는 전기적으로 여전히 전기공급되지 않는다.
1.2. 이후에서는 "음극 조합"이라 칭해지는 전기적 접촉 장비와 기판에 의해 형성된 조합은, 예를 들어 침지에 의해 전기 도금 용액과 접촉되게 된다. 5초 또는 그 이하 (예를 들어 2초) 지속하는 이 접촉 단계는 일반적으로 장치가 여전히 전기적으로 전원공급되지 않는 상태로 수행된다. 음극 조합은 바람직하기로는 그런 다음 적어도 5초 (예를 들어 약 30초)의 기간 동안 바이어스됨이 없이 전기 도금 용액에 유지되어 진다.
단계 2: 구리 코팅의 형성
음극 조합은 그런 다음 일반적으로 0.4 mA/cm2 내지 0.8 mA/cm2 사이 (예를 들어 0.6 mA/cm2)의 단위 면적당 전류에 상당하는 셀 전압을 분당 20 내지 60회 (예를 들어 분당 40회)의 속도로 회전되는 동일한 시간에 부과함에 의해 정전압 모드에서 바이어스된다.
당연한 바와 같이, 이 단계의 기간은 시드 층의 목표되어 지는 두께에 의존한다. 이 기간은 이 기술 분야의 통상인에 의해, 회로에 통과된 전하에 의존하여 필름의 성장에 의해 용이하게 결정되어 질 수 있다.
상기 언급된 조건 하에서, 증착 비율은 회로에 통과된 전하 쿨롱당 약 1 nm이다.
이 실시예에서, 전기 도금 단계의 기간은 10 nm의 두께를 가지는 코팅을 얻기 위해서는 약 50초이고, 40 nm의 두께를 가지는 코팅을 얻기 위해서는 약 200초이다.
단계 3: "핫 엑시트 "
이 단계는 다음 두 하부단계로 분할될 수 있다:
3.1. 전기 도금 단계 후, 구리-도포된 음극 조합은 회전속도가 제로로 바이어스 전압하에서 유지되면서, 전기 도금 용액으로부터 꺼집어 내어진다. 이 상태의 기간은 약 2초이다.
그런 다음 회전의 속도는 10초 동안 분당 500회로 증가되고, 음극 조합 바이어스는 이 최종 상태 동안에 컷 오프 된다.
탈 이온수로 전-린스가 셀 내에서 수행되어 진다.
3.2. 시드 층으로 도포된 기판은 그런 다음 탈 이온수로 린스되도록 하기 위해 린스/건조하는 모듈로 이전되어 진다.
린스한 물이 그런 다음 제거되어 질고 그리고 나서 질소 스팀 하에서 건조하는 조작이 수행되어 진다.
회전은 그런 다음 건조되어 지고 코팅되어 진 기판이 제거되어 지도록 하기 위해 정지된다.
이 실시예에서, 엑시트 단계 및 특히 전기 도금 용액으로부터 음극 조합의 제거는 코팅을 형성하는 단계 동안과 같은 수준에서의 바이어스 전압 하에서 수행된다.
C. 얻어진 결과
상기에 기술된 실험적 프로토콜을 적용함에 의해, 우수한 등각성, 점착성 및 저항 특성을 나타내는 10 nm, 20 nm 및 40 nm 두께의 구리 층이 수득되었다.
등각성은 전자현미경으로 스캐닝한 횡단면을 관찰하고 수평면상의 시드 층의 두께를 수직면 상의 것과 비교함에 의해 평가되었다.
시트 저항성은 이 기술 분야의 통상인에게 잘 알려진 "4-포인트" 측정 장비를 사용하여 측정되었다.
점착성 또는 계면 간의 에너지는 시드 층 상에 500 nm 두께 구리 층(플레이트 층)의 전기화학적 증착 후에 측정되어 진다. 이 측정은 구리 층(시드 층 및 플레이트 층)이 기판으로부터 분리될 때까지 강력한 점착성 테이프를 통하여 표면 상에 수직으로 당기는 힘을 증가하면서 적용하는 장치 (풀링 테스트 시스템)를 사용하여 수행되어 진다. 이 힘(박리하는 층의 길이에 의해 배가되어 진 힘)의 노동량 은 기판으로부터 구리 층을 분리하기 위하여 공급되어야 하는 에너지에 동등한 것이다. 박리되는 영역으로 이 에너지를 분할함에 의해, 단위 면적당 에너지가 얻어진다.
측정의 몇몇 결과를 다음 표 1에 나타냈다.
실시예 2: 2,2'- 비피리딘에 기초한 본 발명에 따른 조성물을 사용하여 TaN/Ta 장벽층 상에 구리 시드 층의 증착
A. 장비 및 장치
기판:
본 실시예에서 사용된 기판은 400 nm의 두께를 갖는 실리카 층으로 도포된 길이 6　cm 및 폭 2 cm의 실리콘 쿠폰(coupon)으로 구성되고, 그 자체는 방사성 스퍼터링에 의해 증착된 15　nm의 두께를 갖는 탄탈륨 질화물 (TaN) 층과 그리고 스퍼터링에 의해 증착된 10　nm의 두께를 갖는 탄탈륨 (Ta) 층으로 도포된다.
이 TaN/Ta "이중층"은 집적회로용 구리 인터커넥터의 조립에 "이중 상감" 구조로 사용된 것으로 구리-확산 배리어를 구성한다.
전기 도금 용액:
본 실시예에서 사용된 전기 도금 용액은 CuSO4·5H2O; 및 2,2'-비피리딘을 포함하는 수성 용액이다.
이 용액에서, 구리/복합 제제 (2,2'-비피리딘) 몰 비는, 예를 들어 0.2　g/l (또는 0.8mM) CuSO4(H2O)5 농도로 0.1 내지 2.5 사이(예를 들어 1.4)로 된다. 용액 의 pH 는 4.5 내지 5이다.
장비:
이 실시예는 다음 두 부분으로 구성된 글라스 전기 도금 셀을 사용했다: 전기 도금 용액을 담지하기 위한 셀 및 작동 위치에서 다양한 전극을 유지하기 위한 "커버".
전기 도금 셀은 세 전극을 갖는다:
- 비활성 금속 (플라티늄) 양극;
- 음극을 구성하는 TaN/Ta 층으로 도포된 실리콘 쿠폰, 및
- Ag/AgClO4 레퍼런스 전극.
커넥터는 10V 및 2A까지 정전류를 공급하기 위해 전선으로 연결된 전극을 전기적으로 접촉으로 되도록 하기 위해 사용된다.
B. 실험 프로토콜
본 실시예에서 사용된 전기 도금 방법은 다음의 여러 가지의 연속적인 단계를 포함한다.
단계 1: "핫 엔트리"
전기 도금 용액이 셀에 부어 진다.
각종 전극이 전기 도금 셀의 커버 상에 위치된다.
전극은 바이어스 하에서 전기 도금 용액과 접촉되게 된다.
단계 2: 구리 코팅의 형성
음극은 1　mA (또는 0.125　mA/cm2) 내지 4　mA (또는 0.5　mA/cm2) (예를 들어 2　mA (또는 0.25　mA/cm2))의 전류 영역 내 정전류 모드에서, 또는 2　V 내지 5　V (예를 들어 2　V)의 전압 내 또는 2　V 내지 5　V (예를 들어 2　V)의 전압 범위 내에서 변하는 포텐셜 램프, 20 내지 500　mV/s (예를 들어 50　mV/s) 사이의 스위프 속도와 2 내지 10 (예를 들어 2) 사이의 주기 수를 갖는 주기적 전압전류법 모드에서 정전압 모드 내에서 바이어스된다.
아르곤으로 탈가스하는 것이 채용될 수 있다 - 이것은 셀 내에 유체역학 방식이 확립되어 질 수 있게 한다.
이 단계의 기간은 사용된 전기화학적 증착 모드(정전류적 또는 주기적 전압전류법 모드)에 의존한다. 일반적으로, 이 기간은 2 내지 15분 사이이다. 동일한 증착 모드에 대하여, 이 기간은 시드 층의 목표된 두께 상에 의존하고, 이 기술 분야의 통상인에 의해, 회로에 통과된 전하에 작용인 필름의 성장에 의해 용이하게 결정되어 질 수 있다.
상기 언급된 조건 하에서, 증착 비율은 회로에 통과된 전하 쿨롱당 약 31 nm이다.
이 실시예에서, 주기적 전압전류법 모드에서 전기 도금 단계의 기간은 약 30 nm의 두께를 가지는 코팅을 얻기 위해서는 약 480초이다.
단계 3: "콜드 엑시트 "
바이어스가 제거되고, 전극은 여전히 용액과 접촉되어짐.
그런 다음 음극이 연결 해제되고, 18　㏁ 탈 이온수로 완전하게 린스되고, 그리고 나서 약 2　bar의 가스 압력으로 아르곤 건을 사용하여 건조된다.
C. 얻어진 결과
주기적 전압전류법 모드에서 상기에 기술된 실험적 프로토콜을 적용함에 의해, 연속적인 등각성 구리 층이 20 nm, 30 nm 및 40 nm 두께로 수득되었다(이것은 스캐닝 전자현미경으로 관찰되었음).
30　nm의 두께를 갖는 구리 시드 층은 실시예 1에 기술된 방법에 의해 측정된 4　오옴/스퀘어의 시트 저항성을 가졌다.
실시예 3: 2,2'- 비피리딘 및 피리딘의 혼합물에 기초한 본 발명에 따른 조성물을 사용하여 TaN / Ta 장벽층 상에 구리 시드 층의 증착
A. 장비 및 장치
기판:
본 실시예에서 사용된 기판은 실시예 2의 것과 동일한 것이다.
용액:
이 실시예에서 사용된 용액은 2,2'-비피리딘, 피리딘 및 CuSO4(H2O)5를 포함하는 수성 용액이다. 구리/복합 제제 (2,2'-비피리딘 및 피리딘) 몰비는 동일한 정도의 크기의 두 복합 제제의 질량농도에 대해, 예를 들어 0.2　g/l (또는 0.8mM) CuSO4(H2O)5 농도로 0.1 내지 2.5 사이(예를 들어 0.5)로 된다. 용액의 pH 는 5.8 내지 6.2이다.
장비:
본 실시예에서 사용된 장비는 실시예 2의 것과 동일한 것이다.
B. 실험적 프로토콜 :
본 실시예에서 사용된 실험적 프로토콜은 실시예 2의 것과 동일한 것이다.
C. 얻어진 결과
주기적 전압전류법 모드에서 실험적 프로토콜을 적용함에 의해, 연속적인 등각성 구리 층이 10 nm, 20 nm 및 40 nm 두께로 수득되었다(스캐닝 전자현미경으로 관찰되었음).
20　nm 및 10　nm의 두께를 갖는 구리 시드 층은 실시예 1에 기술된 방법에 의 해 측정된 각각 8　오옴/스퀘어 및 18　오옴/스퀘어의 시트 저항성을 가졌다.
실시예 4: 피리딘 유도체에 기초한 본 발명에 따른 조성물을 사용하여 TaN/Ta 장벽층 상에 구리 시드 층의 증착
A. 장비 및 장치
기판:
본 실시예에서 사용된 기판은 실시예 2의 것과 동일한 것이다.
용액:
이 실시예에서 사용된 용액은 3,5-디메틸피리딘 및 CuSO4(H2O)5를 포함하는 수성 용액이다. 구리/복합 제제 (3,5-디메틸피리딘) 몰비는, 예를 들어 0.2　g/l (또는 0.8mM) CuSO4(H2O)5 농도로 0.1 내지 2.5 사이(예를 들어 1)로 된다. 용액의 pH 는 4.5 내지 5이다.
장비:
본 실시예에서 사용된 장비는 실시예 2의 것과 동일한 것이다.
B. 실험적 프로토콜 :
본 실시예에서 사용된 프로토콜은 실시예 2의 것과 동일한 것이다.
C. 얻어진 결과
정전류 모드에서 실험적 프로토콜을 적용함에 의해, 연속적인 등각성 구리 층이 25 nm 및 35 nm 두께로 수득되었다(스캐닝 전자현미경으로 관찰되었음).
25　nm 및 35　nm의 두께를 갖는 구리 시드 층은 실시예 1에 기술된 방법에 의해 측정된 각각 5　오옴/스퀘어 및 4　오옴/스퀘어의 시트 저항성을 가졌다.
실시예 5: 지방족 폴리아민에 기초한 본 발명에 따른 조성물을 사용하여 TaN/Ta 장벽층 상에 구리 시드 층의 증착
A. 장비 및 장치
기판:
본 실시예에서 사용된 기판은 실시예 2의 것과 동일한 것이다.
용액:
이 실시예에서 사용된 용액은 0.36　g/l (또는 1.9mM) 농도의 테트라에틸펜타민 및 0.6　g/l (또는 2.4mM) 농도의 CuSO4(H2O)5를 포함하는 수성 용액이다. 구리/복합 제제 (테트라에틸펜타민) 몰비는, 예를 들어 0.6　g/l)의 CuSO4(H2O)5 농도는 1.26이지만, 0.1 내지 2.5 사이에서 변할 수 있다. 용액의 pH 는 5.1이다.
장비:
본 실시예에서 사용된 장비는 실시예 2의 것과 동일한 것이다.
B. 실험적 프로토콜 :
본 실시예에서 사용된 전기도금 방법은 다음의 여러 가지의 연속적인 단계를 포함한다.
단계 1: "콜드 엔트리"
전기 도금 용액이 셀에 부어 진다.
각종 전극이 전기 도금 셀의 커버 상에 위치된다.
전극은 전기 도금 용액과 접촉되게 된다. 이 단계에서, 이렇게 얻어진 조합은 여전히 전기적으로 바이어스되지 않는다(이것은 그의 열린-회로 포텐셜에 있다).
조합은 이 단계(예를 들어, 비 전기적 바이어스 하에서)에서 10 내지 60초 (예를 들어 30초) 동안 유지되어 진다.
단계 2: 구리 코팅의 형성
음극은 2　mA (또는 0.25　mA/cm2) 내지 8　mA (또는 1　mA/cm2) (예를 들어 6　mA (또는 0.75　mA/cm2))의 전류 영역 내 정전류 모드에서 바이어스된다.
아르곤으로 탈가스하는 것이 채용될 수 있다 - 이것은 셀 내에 유체역학 방식이 확립되어 질 수 있게 한다.
이 단계의 기간은 시드 층의 목표된 두께 상에 의존하고, 이 기술 분야의 통상인에 의해, 회로에 통과된 전하에 작용인 필름의 성장에 의해 용이하게 결정되어 질 수 있다.
상기 언급된 조건 하에서, 증착 비율은 회로에 통과된 전하 쿨롱당 약 33 nm이다.
이 실시예에서, 전기 도금 단계의 기간은 약 40 nm의 두께를 가지는 코팅을 얻기 위해서는 약 200초이다.
단계 3: "핫 엑시트 "
음극은 그런 다음 용액으로부터 제거되고, 바이어스는 여전히 적용됨.
음극이 그런 다음 연결 해제되고, 18　㏁ 탈 이온수로 완전하게 린스되고, 그리고 나서 약 2　bar의 가스 압력으로 아르곤 건을 사용하여 건조된다.
C. 얻어진 결과
상기 기술된 실험적 프로토콜을 적용함에 의해, 연속적인 등각성 구리 층이 30 nm 및 40 nm 두께로 수득되었다(스캐닝 전자현미경으로 관찰되었음).
40　nm의 두께를 갖는 구리 시드 층은 실시예 1에 기술된 방법에 의해 측정된 각각 8　오옴/스퀘어의 시트 저항성을 가졌다.
실시예 6: 2,2'- 비피리딘 및 피리딘의 혼합물에 기초한 본 발명에 따른 조성물을 사용하여 Ru 장벽층 상에 구리 시드 층의 증착
A. 장비 및 장치
기판:
본 실시예에서 사용된 기판은 400 nm의 두께를 갖는 실리카 층으로 도포된 폭 2　cm와 길이 6 cm의 실리콘 쿠폰으로, 그 자체는 스퍼터링에 의해 증착된 30　nm의 두께를 갖는 루테늄 (Ru) 층으로 도포된다. 이 기판의 시트 저항성은 7.5 오옴/스퀘어이다.
이 Ru 층은 진보된 집적회로용 커버 인터커넥터의 조립에 "이중 상감" 구조로 사용된 것으로 구리-확산 배리어를 구성한다.
용액:
이 실시예에서 사용된 용액은 실시예 1의 것과 동일한 것이다.
장비:
본 실시예에서 사용된 장비는 실시예 2의 것과 동일한 것이다.
B. 실험적 프로토콜 :
본 실시예에서 사용된 전기 도금 방법은 실시예 5의 것과 동일한 것이다.
C. 얻어진 결과
상술된 실험적 프로토콜을 적용함에 의해, 연속적인 등각성 구리 층이 40 nm 두께로 수득되었다(스캐닝 전자현미경 하에서 관찰되었음).
이 구리 시드 층은 실시예 1에 기술된 방법에 의해 측정된 2.5　오옴/스퀘어의 시트 저항성을 가졌다.
실시예 7: 2,2'- 비피리딘 및 피리딘의 혼합물에 기초한 본 발명에 따른 조성물을 사용하여 TaN / Ta 장벽층 상에 구리 시드 층의 증착
A. 장비 및 장치
기판:
본 실시예에서 사용된 기판은 실시예 1에서 사용된 것과 동일한 것이다.
전기 도금 용액:
본 실시예에서 사용된 전기 도금 용액은 Oxkem에 의해 공급받은 0.4 g/l (또는 2.56mM)의 2,2'-비피리딘(순도 99.7%); Alfa Aesar에 의해 공급받은 0.8 g/l (또는 3.2mM)의 CuSO4·5H2O (순도 99.995%); 및 Aldrich에 의해 공급받은 0.367 ml/l (또는 4mM)의 피리딘을 포함하여 크린룸 환경 (등급 10,000 또는 ISO 7)에서 제조된 수성(탈-이온수 18.2 Mohm.cm) 용액이다.
제조 후, 용액은 0.2㎛로 여과되었다.
이 용액의 pH는 5.94이다.
장비:
본 실시예에서 사용된 장비는 실시예 1에서 사용된 것과 동일한 것이다.
B. 실험적 프로토콜 :
본 실시예에서 사용된 전기 도금 방법은 실시예 1에서 사용된 것과 동일한 것이다.
C. 얻어진 결과
상술된 실험적 프로토콜을 적용함에 의해, 우수한 등각성(첨부된 도 1a 및 1b 참고), 점착성 및 저항 특성을 보여주는 10 nm 및 20 nm 두께의 구리 층이 수득되었다.
이 층의 우수한 등각성 특성은 화학적 대비를 고양하는 후위분사된 전자 모드로 횡-단면도를 나타내는 도 1a 및 1b에 도시되어 져 있다.
트렌치 상의 등각성은 또한 스케터로미터리를 사용하여 라지 스케일(0.01mm2)로 특징되어 진다. 이들 측정은 트렌치의 상단, 하단 및 측벽에서 7　nm의 구리 층 두께를 나타냈고, 그리고 SEM 횡-단면으로 관찰된 실질적 두께와 양호하게 조화된다.
스케터로미터리를 제외하고, 모든 특성화 방법은 실시예 1에서 사용된 것과 동일한 것이다.
하기 표 1은 상기 실시예 1 내지 7에서 얻어진 결과를 나타낸다. 유사한 경향이 또한 수백 오옴/스퀘어, 또는 수만 오옴/스퀘어 또는 수 메가오옴/스퀘어의 처리 전 시트 저항성에 대해 관찰되었다.
구리 시드 층 두께 (nm) 시트 저항성 (오옴/스퀘어) 점착성 (J/㎡)
처리 전 처리 후
실시예 1 20 23 8 11 내지 13
실시예 1 10 23 18 11 내지 13
실시예 2 30 23 4 3 내지 5
실시예 3 20 23 8 5 내지 7
실시예 3 10 23 18 5 내지 7
실시예 4 25 23 4 1 내지 3
실시예 4 35 23 5 1 내지 3
실시예 5 40 23 8 <1
실시예 6 40 7.5 2.5 >20
실시예 7 20 22 5.3 >20
실시예 7 10 21 15 >20

Claims (8)

  1. 집적회로용 인터커넥트의 조립에 있어서 구리-확산 장벽층을 코팅하기 위한 전기 도금 조성물에 있어서, 상기 조성물은 용매에 용액으로 다음을 포함하는 것을 특징으로 하는 전기 도금 조성물:
    - 0.4 내지 40 mM, 바람직하기로는 0.4 내지 18　mM 그리고 더욱 바람직하기로는 0.4 내지 15 mM 사이의 농도로 되는 구리 이온 원;
    - 제일급 지방족 아민, 제이급 지방족 아민, 제삼급 지방족 아민, 방향족 아민, 질소 헤테로사이클 및 옥심을 포함하는 군에서 선택된 적어도 하나의 구리 복합 제제;
    - 구리/복합 제제 몰 비는 0.1 내지 2.5 사이, 바람직하기로는 0.3 내지 1.3 사이로 됨; 그리고
    - 상기 조성물의 pH는 7 이하, 바람직하기로는 3.5 내지 6.5 사이로 됨.
  2. 제 1항에 있어서, 상기 용매는 물 및 수성 알코올성 혼합물로부터 선택됨을 특징으로 하는 전기 도금 조성물.
  3. 제 1항 또는 제 2항 중 어느 한 항에 있어서, 상기 구리 이온 원은 특히 황 산 구리, 염화 구리, 질산 구리 또는 아세트산 구리, 바람직하기로는 황산 구리와 같은 구리 염임을 특징으로 하는 전기 도금 조성물.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 구리 복합제제는:
    - 제일급 지방족 아민, 특히 에틸아민, 시클로헥실아민, 에틸렌디아민 및 시클로헥산디아민;
    - 제이급 지방족 아민, 특히 피롤리딘;
    - 제삼급 지방족 아민, 특히 하이드록시에틸디에틸아민 및 테트라에틸렌펜타민;
    - 방향족 아민, 특히 1,2-디아미노벤젠 및 3,5-디메틸아닐린;
    - 질소 헤테로사이클류, 특히 피리딘, 2,2'-비피리딘, 8-하이드록시쿼놀린 설포네이트, 1,10-펜안트롤린, 3,5-디메틸피리딘 및 2,2'-비피리미딘; 및
    - 옥심, 특히 디메틸글리옥심으로부터 선택된 것임을 특징으로 하는 전기 도금 조성물.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 구리 복합제제는 피리딘, 2,2'-비피리딘, 8-하이드록시쿼놀린 설포네이트, 1,10-펜안트롤린, 3,5-디메틸피리딘 및 2,2'-비피리미딘으로부터 선택된 질소 헤테로사이클임을 특징으로 하는 전기 도금 조성물.
  6. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 조성물은 구리 복합제제로서 피리딘과 2,2'-비피리딘의 혼합물을 포함함을 특징으로 하는 전기 도금 조성물.
  7. 제 6항에 있어서, 상기 조성물은 수용액에 다음을 포함함을 특징으로 하는 전기 도금 조성물:
    - 0.4 내지 40 mM, 바람직하기로는 0.4 내지 18　mM 그리고 더욱 바람직하기로는 0.4 내지 15 mM 사이의 농도로 되는 황산 구리;
    - 구리 복합 제제로서 피리딘과 2,2'-비피리딘의 혼합물;
    - 구리/복합 제제 몰 비는 0.3 내지 1.3 사이로 됨; 그리고
    - 상기 조성물의 pH는 7 이하, 바람직하기로는 3.5 내지 6.5사이로 됨.
  8. 집적회로용 인터커넥트의 조립에 있어서 구리-확산 장벽층을 코팅하기 위한 청구항 1 내지 7 중 어느 한 항에 따른 전기 도금 조성물의 용도.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160105808A (ko) * 2013-12-09 2016-09-07 아베니 전기화학적 불활성 양이온을 함유하는 구리 전착 배쓰

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2890983B1 (fr) * 2005-09-20 2007-12-14 Alchimer Sa Composition d'electrodeposition destinee au revetement d'une surface d'un substrat par un metal.
FR2890984B1 (fr) * 2005-09-20 2009-03-27 Alchimer Sa Procede d'electrodeposition destine au revetement d'une surface d'un substrat par un metal.
US7556266B2 (en) 2006-03-24 2009-07-07 Shuffle Master Gmbh & Co Kg Card shuffler with gravity feed system for playing cards
FR2930785B1 (fr) * 2008-05-05 2010-06-11 Alchimer Composition d'electrodeposition et procede de revetement d'un substrat semi-conducteur utilisant ladite composition
JP5388191B2 (ja) * 2009-05-26 2014-01-15 Ｊｘ日鉱日石金属株式会社 貫通シリコンビアを有するめっき物及びその形成方法
FR2949121A1 (fr) 2009-08-12 2011-02-18 Alchimer Electrolyte et procede d''electrodeposition de cuivre sur une couche barriere, et substrat semi-conducteur obtenu par un tel procede.
US20110162701A1 (en) * 2010-01-03 2011-07-07 Claudio Truzzi Photovoltaic Cells
US20110192462A1 (en) * 2010-01-03 2011-08-11 Alchimer, S.A. Solar cells
US8575028B2 (en) 2011-04-15 2013-11-05 Novellus Systems, Inc. Method and apparatus for filling interconnect structures
CN103426814B (zh) * 2012-05-24 2015-04-01 中芯国际集成电路制造(上海)有限公司 填充金属的方法
US9243339B2 (en) * 2012-05-25 2016-01-26 Trevor Pearson Additives for producing copper electrodeposits having low oxygen content
FR2995912B1 (fr) * 2012-09-24 2014-10-10 Alchimer Electrolyte et procede d'electrodeposition de cuivre sur une couche barriere
US9865501B2 (en) 2013-03-06 2018-01-09 Lam Research Corporation Method and apparatus for remote plasma treatment for reducing metal oxides on a metal seed layer
US20150053565A1 (en) * 2013-08-26 2015-02-26 Lam Research Corporation Bottom-up fill in damascene features
US20150299886A1 (en) * 2014-04-18 2015-10-22 Lam Research Corporation Method and apparatus for preparing a substrate with a semi-noble metal layer
US9469912B2 (en) 2014-04-21 2016-10-18 Lam Research Corporation Pretreatment method for photoresist wafer processing
US9472377B2 (en) 2014-10-17 2016-10-18 Lam Research Corporation Method and apparatus for characterizing metal oxide reduction
CN104878419A (zh) * 2015-05-22 2015-09-02 中北大学 一种酸性光亮镀铜电镀液及其电镀方法
CN105241831A (zh) * 2015-10-12 2016-01-13 山东博科生物产业有限公司 一种稳定、抗干扰能力强的血清锌检测试剂及检测方法
CN105463529A (zh) * 2015-12-23 2016-04-06 苏州市金星工艺镀饰有限公司 一种装饰性铜锌合金镀液
CN105463530A (zh) * 2015-12-23 2016-04-06 苏州市金星工艺镀饰有限公司 一种装饰性镍铜金三元合金电镀液
FR3050215B1 (fr) 2016-04-15 2018-04-13 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de modification d'une surface en oxyde conducteur de l'electricite, utilisation pour l'electrodeposition de cuivre sur cette derniere
US10358738B2 (en) * 2016-09-19 2019-07-23 Lam Research Corporation Gap fill process stability monitoring of an electroplating process using a potential-controlled exit step
US10329683B2 (en) 2016-11-03 2019-06-25 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants
FR3061601B1 (fr) 2016-12-29 2022-12-30 Aveni Solution d'electrodeposition de cuivre et procede pour des motifs de facteur de forme eleve
US10443146B2 (en) 2017-03-30 2019-10-15 Lam Research Corporation Monitoring surface oxide on seed layers during electroplating
CN110724983B (zh) * 2019-10-12 2022-02-08 天津大学 一种利用脉冲电沉积法制备纳米铜包覆碳化钨核壳结构粉体的方法
CN111041533B (zh) * 2019-12-31 2021-06-29 苏州清飙科技有限公司 电镀纯钴用电镀液及其应用
FR3123076B1 (fr) 2021-05-19 2023-10-27 Aveni Electrolyte et procédé d'électrodéposition de cuivre et de graphène
WO2023194802A1 (en) 2022-04-05 2023-10-12 Aveni Electrolyte comprising an accelerator agent for bottom-up copper electroplating

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5335898B2 (ko) * 1972-06-26 1978-09-29
US4009087A (en) * 1974-11-21 1977-02-22 M&T Chemicals Inc. Electrodeposition of copper
JPH01219187A (ja) * 1988-02-25 1989-09-01 Ishihara Chem Co Ltd 電気銅めっき液
JP2678701B2 (ja) 1992-02-19 1997-11-17 石原薬品 株式会社 電気銅めっき液
US5302278A (en) * 1993-02-19 1994-04-12 Learonal, Inc. Cyanide-free plating solutions for monovalent metals
US5969422A (en) * 1997-05-15 1999-10-19 Advanced Micro Devices, Inc. Plated copper interconnect structure
US7244677B2 (en) * 1998-02-04 2007-07-17 Semitool. Inc. Method for filling recessed micro-structures with metallization in the production of a microelectronic device
TWI223678B (en) * 1998-03-20 2004-11-11 Semitool Inc Process for applying a metal structure to a workpiece, the treated workpiece and a solution for electroplating copper
US6309969B1 (en) * 1998-11-03 2001-10-30 The John Hopkins University Copper metallization structure and method of construction
JP4258011B2 (ja) 1999-03-26 2009-04-30 石原薬品株式会社 電気銅メッキ浴及び当該メッキ浴により銅配線形成した半導体デバイス
US6551484B2 (en) * 1999-04-08 2003-04-22 Applied Materials, Inc. Reverse voltage bias for electro-chemical plating system and method
US6444110B2 (en) * 1999-05-17 2002-09-03 Shipley Company, L.L.C. Electrolytic copper plating method
US6409903B1 (en) * 1999-12-21 2002-06-25 International Business Machines Corporation Multi-step potentiostatic/galvanostatic plating control
US6491806B1 (en) * 2000-04-27 2002-12-10 Intel Corporation Electroplating bath composition
US6323121B1 (en) * 2000-05-12 2001-11-27 Taiwan Semiconductor Manufacturing Company Fully dry post-via-etch cleaning method for a damascene process
US20050006245A1 (en) * 2003-07-08 2005-01-13 Applied Materials, Inc. Multiple-step electrodeposition process for direct copper plating on barrier metals
JP2002004081A (ja) * 2000-06-16 2002-01-09 Learonal Japan Inc シリコンウエハーへの電気めっき方法
US6416812B1 (en) * 2000-06-29 2002-07-09 International Business Machines Corporation Method for depositing copper onto a barrier layer
JP2002180259A (ja) * 2000-12-12 2002-06-26 Shipley Co Llc めっき液における金属析出促進化合物および該化合物を含むめっき液
JP4207394B2 (ja) * 2001-03-28 2009-01-14 株式会社村田製作所 セラミック電子部品の銅電極形成方法
JP4595237B2 (ja) * 2001-04-27 2010-12-08 日立金属株式会社 銅めっき液および銅めっき方法
US20030155247A1 (en) * 2002-02-19 2003-08-21 Shipley Company, L.L.C. Process for electroplating silicon wafers
DE10226328B3 (de) * 2002-06-11 2004-02-19 Atotech Deutschland Gmbh Saure Lösung zur Silberabscheidung und Verfahren zum Abscheiden von Silberschichten auf Metalloberflächen
US6974531B2 (en) * 2002-10-15 2005-12-13 International Business Machines Corporation Method for electroplating on resistive substrates
US6897152B2 (en) * 2003-02-05 2005-05-24 Enthone Inc. Copper bath composition for electroless and/or electrolytic filling of vias and trenches for integrated circuit fabrication
US20040206628A1 (en) * 2003-04-18 2004-10-21 Applied Materials, Inc. Electrical bias during wafer exit from electrolyte bath
JP2004346422A (ja) * 2003-05-23 2004-12-09 Rohm & Haas Electronic Materials Llc めっき方法
US20050274622A1 (en) * 2004-06-10 2005-12-15 Zhi-Wen Sun Plating chemistry and method of single-step electroplating of copper on a barrier metal
FR2890983B1 (fr) * 2005-09-20 2007-12-14 Alchimer Sa Composition d'electrodeposition destinee au revetement d'une surface d'un substrat par un metal.
FR2890984B1 (fr) * 2005-09-20 2009-03-27 Alchimer Sa Procede d'electrodeposition destine au revetement d'une surface d'un substrat par un metal.
JP4125765B2 (ja) 2006-09-28 2008-07-30 日本パーカライジング株式会社 金属のセラミックス皮膜コーティング方法およびそれに用いる電解液ならびにセラミックス皮膜および金属材料

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160105808A (ko) * 2013-12-09 2016-09-07 아베니 전기화학적 불활성 양이온을 함유하는 구리 전착 배쓰

Also Published As

Publication number Publication date
EP1937875A2 (fr) 2008-07-02
WO2007034116A2 (fr) 2007-03-29
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EP1937875B1 (fr) 2019-03-06
IL189661A (en) 2015-04-30
CN101263247A (zh) 2008-09-10
CA2622917A1 (fr) 2007-03-29
US9133560B2 (en) 2015-09-15
JP5235669B2 (ja) 2013-07-10
CN101263247B (zh) 2011-04-13
FR2890983A1 (fr) 2007-03-23
TW200730669A (en) 2007-08-16
FR2890983B1 (fr) 2007-12-14
TWI418667B (zh) 2013-12-11
WO2007034116A3 (fr) 2007-12-06
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