KR101360595B1 - 반도체 장치의 조립에 있어서 인터컨넥터를 형성하기 위해 직접 동 이식 및 충진을 하기 위한 방법 및 조성물 - Google Patents

반도체 장치의 조립에 있어서 인터컨넥터를 형성하기 위해 직접 동 이식 및 충진을 하기 위한 방법 및 조성물 Download PDF

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Abstract

본 발명의 목적은 일반적으로 반도체 장치의 조립에 있어서 인터컨넥터를 형성하기 위해 직접 구리를 이식하고 그리고 충진하기 위한 방법 및 조성물이다.
본 발명에 따르면, 상기 방법은:
- 솔벤트 내에 용액으로, 45 내지 200 mM 사이의 농도, 보다 바람직하기로는 45 내지 100 mM 사이의 농도로 구리 이온 원과 30 내지 200 mM 사이의 농도, 보다 바람직하기로는 60 내지 200 mM 사이의 농도로 2 내지 4 아민 관능기를 갖는 지방족 폴리아민인 적어도 하나의 구리 복합제를; 0.2 내지 2 사이의 몰 비율, 보다 바람직하기로는 0.3 내지 1.5 사이의 몰 비율로 되는 구리/복합제를 포함하는 전해질 구리 조를 제공하는 것;
- 상기 기판의 상기 구리 확산 배리어 층을 상기 전해질 구리 조와 접촉되게 하는 것,
- 전기도금되어 지는 구리의 두께에 따라 조정된 기간 동안 기판에 전기적으로 바이어스를 적용하는 것,
- 상기 전해질 구리 조로부터 기판을 제거하는 것을 포함한다.

Description

반도체 장치의 조립에 있어서 인터컨넥터를 형성하기 위해 직접 동 이식 및 충진을 하기 위한 방법 및 조성물{Method and compositions for direct copper plating and filling to form interconnects in the fabrication of semiconductor devices}
본 발명은 일반적으로 반도체 장치의 조립에 있어서 인터컨넥터를 형성하기 위해 직접 구리를 이식하고 그리고 충진하는 방법 및 조성물에 관한 것이다.
구리 금속화는 알루미늄에 비하여 그의 보다 낮은 비저항과 그의 개선된 전자이동 저항성에 기인하여 오늘날의 극초대규모 집적회로(ultra large scale integration; ULSI) 반도체 장치에 필요로 한 멀티레벨 인터컨넥터를 형성하기 위해 광범위하게 채용되어 왔다.
멀티레벨 인터컨넥터는 다양한 신호 뿐 아니라 전력을 분배하고 그리고 직접회로의 다른 영역에 그라운드하기 위해 사용되는 구리 라인의 네트워크(또한 트렌치라고 불림)를 구성한다. 보다 실질적인 이스테이트-효율성이 되도록 하기 위해, 이들 라인들은 유전체 물질에 의해 분리된 몇몇 준위로 스택되고 그리고 준위들은 비아스로 불리는 수직 간극을 통해 상호에 대해 연결되어 진다.
라인들과 비아스는 상감공정(Damascene process) 시퀀스[예를 들어 S. Wolf: "Silicon processing for the VLSI Era", Vol.4, p.671-687 참고]를 사용하여 형성되어 지는데 여기서, 인터컨넥터 시스템의 각 준위에서, 형상은 유전체 물질로 에칭되고 그리고 연속적으로 평탄화되어 지기 전에 구리로 충진되어 진다. 이 시퀀스의 단순화된 버젼은 다음과 같이 기술되어 질 수 있다:
- 트렌치 및/또는 비아스를 형성하기 위해 유전체 물질의 드라이 에칭
- 구리는 빠른 확산제이고 그리고, 공정 간에, 실리콘으로 구성되는 하부에 놓인 트랜지스터에 도달할 수 있어 장치 결함을 야기할 수 있기 때문에 Cu 확산 배리어(통상적으로 TaN/Ta)의 증착(전통적으로 물리적 증착 - PVD에 의함).
- 전통적으로 PVD에 의한 구리의 "시드 층"의 증착; 이 층은 전통적인 구리 전기도금 공정이 일정한 필름보다도 Cu의 비접촉 삼차원 클러스터를 생성하는 확산 배리어 층의 높은 비저항을 극복하기 위해 필요로 되어짐 [US 특허출원 제2005145499호 참고]
- 비아스와 트렌치를 충진하기 위해 구리의 전기화학적 증착(전기도금)
- 유전체로 채워 넣어진 구리 라인으로 하기 위해 화학적 기계적 연마(chemical mechanical polishing; CMP)에 의한 평탄화. 이들 라인 및 비아스의 강한 형성 기술은 ULSI 장치의 신뢰성을 공고하게 하기 위해 요구되어 진다.
장치 직접 밀도가 증가함에 따라, 회로 상의 라인의 깊이, 비아스 및 다른 특성이 감소하고, 반면 다른 레벨 내 및 이들 간의 높이 또는 거리는 거의 일정하게 남는다. 결과적으로, 이들의 높이-대-폭 비율로 정의된 라인 및 비아스의 측면 비율은 증가하는 경향이 있어, 구리로 이들을 채우는 것을 어렵게 만든다.
이들 점점 더 수축하는 차원은 PVD와 같은 물리적 증착 공정이 이것이 상감 시퀀스에서 시드 층 증착에 대한 경우에서와 같이 사용되도록 되어 질 때 심각한 문제이다. 구리 전기도금에 의해 충진하는 적절한 갭을 공고하게 하기 위해 구리 시드 층은 매우 낮은 두께(약 10 nm)에서 조차도 등각이고 연속적이어야 한다.
PVD 기술은 본질적으로 지향성이고 그리고 따라서 적은 형상 및/또는 높은 측면 비율에 대한 이들의 필요조건을 충족하기 위한 적절한 단계 포함범위를 가지지 않는다. 예를 들어, PVD 공정은 협소한 형상의 탑 코너에 증착되어 지는 부가적 물질을 초래한다(내물림 효과). 구리 전기도금에 앞서 형상 폭의 이 압축은 완전한 갭 충진을 달성하는 것을 매우 힘들게 만든다. 더욱이, 이들의 차원 때문에, 적은 형상은 극히 얇은 시드 층 (10 nm 이하)을 필요로 한다. PVD 공정의 불량한 등각성과 조합된 이 두께 필요조건은 형상 측벽 상에 나타나는 시드 층에 불연속을 초래하여, 결함이 있고 그리고 불완전한 구리 갭 충진으로 이끈다.
화학적 증기 증착(chemical vapor deposition; CVD) 또는 원자층증착(atomic layer deposition; ALD)과 같은 대안적인 증착 기술이 구리 시드 층을 증착하기 위해 사용되어 질 수 있지만[US 특허 6,887,522 및 US 특허 6,849,122 참고], 이들 공정도 여전히 몇몇 종류의 내물림 효과를 나타내고 있고 그리고 이들은 불소-함유 전구체의 사용에 기인하여 하부에 있는 배리어 층에 구리의 빈약한 접착을 생성하는 경향이 있고, 따라서 장치 생산성을 손상한다. 이들 CVD 및 ALD 공정은 이들의 증착 비율이 매우 낮기 때문에 형상을 충진하기 위하여 사용되어 질 수 없어, 이들 을 반도체 장비 제조의 높은 생산성 환경에 맞지 않게 한다.
배리어 물질 상에 바로 비전해 구리 증착이 형상을 충진하기 위해 제안되어 왔다. 그러나, 여분의 활성화 단계가 자주 필요로 되어 지고 그리고 점착이 또한 문제이다 (W.L. Goh and K.T.Tan "the use of electroless copper seed in electrochemical deposited copper interconnect", Thin Solid Films, vol.462-463, Sep.2004, p. 275-278 참고).
직접 도금 및 충진을 위해, 전통적인 구리도금 화학으로 전기도금과 보다 잘 조화할 수 있게 하고 그리고 덜 저항성으로 만들기 위해 확산 배리어 물질을 바꾸는 것이 또한 제안되었다 [US 특허 6,812,143 참고]. 이 접근법은 새로운 물질을 도입하여야 하는 불이익을 가지고 그리고 상감 시퀀스의 몇몇 공정의 유의성 있는 네트워크를 필요로 한다.
형상의 차원이 감소함에 따라, 시드 층의 사용은 효율적인 측면 비율을 증가하기 위하여 보다 유의적으로 기여할 수 있고 그리고 구리 전기도금에 의한 갭의 충진을, 단지 가능은 하더라도, 보다 어렵게 한다.
구리 시드 층을 형성할 수 있는 전기 분해 구리 조(bath)는 이것이 일반적으로 "솔기(seam)"(충진 기울기가 비아의 측벽으로부터 현저하게 발생할 때 나타나는, 비아(via) 내의 중앙 노치)로 알려진 충진 결함의 형성으로 부적절한 도막을 만들기 때문에 갭을 충진하기 위해 정상적으로 사용될 수 없다. 이러한 솔기는 국소적으로 낮은 구리 밀도에 기인하여 구조적 약점을 유발할 수 있다. 더욱이, 이 솔기는 오염물질에 대해 확산 경로일 수 있다(상기 오염물질은 예를 들어 화학적 연마 용액의 사용에 기인한 것일 수 있다). 대안적으로, 구리 시드 단계 후 트렌치를 채우기 위해 사용되어 지는 것과 같은 전통적인 전기도금 조는 옴의 강하 효과에 기인하여, 배리어 물질 상에서 바로 시작하는 일정한 커버리지를 제공할 수 없다: 현재하는 구리 전기도금 조는 전도체 표면 상에 바닥-상부 구리 성장을 수행하도록 실질적으로 디자인됨. 마지막으로, 단일 단계로 트렌치를 충진하는 것은 어려운 챌린지를 구성하는데, 이는 이것이 내물림 및/또는 불연속성을 회피하기 위해, 그리고 그런 다음 완전한 무솔기 충진을 보장하기 위해 비-등각이거나 또는 바닥-상부 성장으로 지속하기 위해 등각의 증착으로 시작하기 위한 공정을 실질적으로 찾고 있기 때문이다.
확산 배리어 물질 상에 직접적으로 수행된 갭을 충진할 수 있는 단일 단계 전기도금은 따라서 상기 문제를 경감하고 그리고 숙련가에게 솔직히 필요하지 않은 해결책을 구성한다.
부가하여, 숙련가는 이러한 공정이 오늘날 두 개의 장비, 즉 시드 증착을 이한 것 하나와 구리 이식을 위한 것 하나를 필요로 하는 시퀀스(트렌치/비아 충진 후 시드 증착)를 수행하기 위해 하나의 단일 도구가 사용되어 질 수 있기 때문에 생산성 이익을 발생한다는 것을 인지하여야 한다. 이 후자의 장점은 또한 차원의 수축에 관한 상기-언급된 기술적 요소가 제조에 있어서 본 발명의 목적의 도입에 동기를 부여하는데 선택적이다는 것과 그리고 본 발명은 비용관점 단독으로부터 매력을 끌 수 있다는 것을 제시한다.
상술한 제한에 기인하여, 단일의 공정 단계에서, 단일의 화학 조를 사용하여 :(1) 그 특성에 관계없이 확산 배리어 상에, 그리고 특히 산업 표준 Ta 기재 배리어 상에 양호한 접합으로 직접적으로 구리를 도금할 수 있고 그리고 (2) 예를 들어, 구리 시드 층을 사용함이 없이 그리고 제조에 사용할 수 있는 비율로 형상을 충진할 수 있는 공정에 대한 명확한 필요성이 있다.
본 발명은 미리 구리 시드 층을 형성함이 없이 구리 확산 배리어 상에 직접적으로 구리로 도금하고 형상을 충진하는 상기 언급된 이슈에 대한 것이다.
본 발명에 따르면, 단일 전해질의 구리 조가 얻어진 구리 막을 완전하게 충진함으로 미리 처리될 수 있거나 또는 처리될 수 없는 구리 확산 배리어 물질 상에 직접적으로, "솔기", 트렌치, 비아 및 배리어 물질로 미리 도포된 다른 특성과 같은 어떤 결함 없이, 구리를 전기도금을 하기 위해 사용되어 질 수 있다는 것이 밝혀졌다. 이렇게 증착된 구리는 어닐링 후 낮은 비저항과 하도 배리어에 강력한 접합력을 나타낸다는 것이 놀랍게도 밝혀졌다. 낮은 비저항은 낮은 신호 전도 지연을 공고하게 하는데 특히 유익하고 그리고 양호한 접합은 양호한 전자 이동 저항을 공고하게 하는데 특히 유익하다. 또한 상기 전해질의 구리 조는 산업적 공정 필요조건과 조화할 수 있는 상대적으로 짧은 증착 시간 후에 도달되어 지는 갭 충진을 가능하게 한다는 것이 놀랍게도 밝혀졌다. 본 발명은 마이크로 전자공학에서 구리 인터컨넥터를 위하여 통상적으로 사용된 다양한 확산 배리어 물질(탄탈륨, 질화 탄탈륨, 티타늄, 질화 티타늄, 텅스텐, 질화 텅스텐, 텅스텐 카바이드, 코발트, 류테늄 등) 상에 전기도금을 하기 위해 유리하게 사용되어 질 수 있다.
본 발명의 제일 측면에 따르면, 본 발명은 충진을 보조하기 위해 선택적으로 사용된 부가제 및 복합제에서 특정적으로 선택된 적어도 하나인, 구리 원을 일반적으로 포함하는 전해질 구리 조에 대한 것이다.
더욱 자세하게는, 본 발명의 전해질 구리 조는, 솔벤트에 용액으로, 45 내지 200 mM 사이의 농도, 보다 바람직하기로는 45 내지 100 mM 사이의 농도로 구리 이온의 근원과 30 내지 200 mM 사이의 농도, 보다 바람직하기로는 60 내지 200 mM 사이의 농도로 2 내지 4 아민 관능기를 갖는 지방족 폴리아민인 적어도 하나의 구리 복합제를; 0.2 내지 2 사이의 몰 비율, 보다 바람직하기로는 0.3 내지 1.5 사이의 몰 비율로의 구리/복합제를 포함한다.
본 발명에 따른 바람직한 전해질 구리 조는 필수적으로, 솔벤트에 용액으로, 45 내지 100 mM 사이의 농도, 보다 바람직하기로는 50 내지 80 mM 사이의 농도로 구리 이온의 근원과 60 내지 200 mM 사이의 농도, 보다 바람직하기로는 90 내지 180 mM 사이의 농도로 2 내지 4 아민 관능기를 갖는 지방족 폴리아민인 적어도 하나의 구리 복합제를; 0.3 내지 1.5 사이의 몰 비율, 보다 바람직하기로는 0.4 내지 0.8 사이의 몰 비율로의 구리/복합제를 포함한다.
본 발명의 전해질 구리 조는 두 개 내지 네 개의 아민 관능기를 가지는 지방족 폴리아민류의 기로부터 선택되어 진 하나 또는 그 이상의 특정한 복합제를 포함한다. 이러한 복합제는 이들이 구리 도금 및 충진이 단일 단계로의 전기도금 방법에서 도달되어 지는 것을 가능하게 한다는 점에서 유일하다는 것이 밝혀 지게 되었다. 충분히 중요하게, 이들 제제를 포함하는 제형은 제조에 이용되어 질 수 있는 증착 비율을, 예를 들어 시드의 증착 시간과 전기도금 단계의 합보다 보다 짧은, 아주 적은 분의 증착 시간을 초래한다. 본 발명은 증착 시간이 적어도 100 nm/min 정도로 되게 도달되어 지도록 하는 것을 가능하게 하는 것이 관찰되었다.
용어 "폴리아민"은 여기서는 적어도 두 개의 프라이머리 아민 기-NH2를 갖는 유기화합물을 의미하는 것으로 이해되어 진다
본 발명에 따라 복합제로 사용되어 질 수 있는 바람직한 지방족 폴리아민류는 2 내지 4 아민 관능기를 갖는 알킬렌-폴리아민 및 폴리알킬렌-폴리아민으로 구성된 군으로부터 선택되고, 바람직하기로는 에틸렌디아민, 디에틸렌트리아민, 트리에틸렌테트라아민 및 디프로필렌트리아민으로 구성된 군으로부터 선택된다.
본 발명의 구성 내에서, 특히 바람직한 지방족 폴리아민류는 에틸렌디아민 및 디에틸렌트리아민이다.
월등한 결과는 특히 지방족 폴리아민이 약 95 내지 160 mM의 농도로 존재하는 에틸렌디아민인 조의 조성물로 얻어졌다.
또한, 월등한 결과는 특히 지방족 폴리아민이 약 160 mM의 농도로 존재하는 디에틸렌트리아민인 조의 조성물로 얻어졌다.
일반적으로, 본 발명의 전해질 구리 조는 구리 이온 원을 포함하고, 특히 제2구리의 (Cu2 +) 이온을 포함한다.
유익하기로는, 상기 언급한 구리 이온 원은 특히, 황산동, 염산동, 질산동 또는 초산동과 같은 구리 염이고, 바람직하기로는 황산동이다.
특히 바람직한 구리 이온 원은 황산동 오수화물이다.
월등한 결과는 특히 구리 이온 원이 65 mM의 농도로 존재하는 황산동 오수화물인 조의 조성물로 얻어졌다.
일반적으로, 본 발명의 전해질 구리 조는 솔벤트를 포함한다.
비록 원론적으로는 솔벤트의 특성에는 (이것이 조의 활성 종을 적절하게 용해하고 그리고 전기도금을 방해하지만 않는다면) 특히 아무런 제한이 있는 것은 아니지만, 물 또는 하이드로알코올 용액이 바람직할 것이다.
복합제에 의존하여, 본 발명의 전해질 구리 조는 산성이거나 또는 알칼리일 수 있다. 조의 pH 값은 통상적으로 pH-조정 부가제를 부가함에 의해 조절되어 질 수 있다. 그러나, 이것은 일반적으로 필요로 하지 않다.
평탄한 표면에 비하여 형상의 도금 비율을 증진하기 위하여 가속제 또는 억제제와 같은 유기 부가제가 임의적으로 본 발명의 전해질 조에 사용되어 질 수 있다. 예를 들어, 폴리에틸렌글리콜과 같은 폴리에테르와 조합한 염소 이온이 억제제로서 사용되어 질 수 있다. 롬앤하스 일렉트로닉 머테리얼 엘.엘.씨.(Rohm&Haas Electronic Materials L. L. C.) (Marlborough, Ma, USA)사로부터의 Nanoplate™ C-3200과 같은 상업적으로 이용할 수 있는 억제제도 또한 본 발명의 전해질 조에 사용되어 질 수 있다. 예를 들어 또한 비스(소디움설포프로필) 디설파이드 (SPS)와 같은 황-기재 유기 분자가 가속제로 사용되어 질 수 있다. 롬앤하스 일렉트로닉 머테리얼 엘.엘.씨. 사로부터의 Nanoplate™ B-3200과 같은 상업적으로 이용할 수 있는 가속제도 또한 본 발명의 전해질 조에 사용되어 질 수 있다.
도금된 막의 품질을 고양하기 위해 레벨링 제제 및 습윤제와 같은 다른 부가제도 선택적으로 본 발명의 전해질 조에 사용되어 질 수 있다.
본 발명의 제이의 측면에 따르면, 본 발명은 패턴화된 기판 상에 증착된 구리 확산 배리어 층 위에 직접적으로 구리를 도금하고, 그리고 이 방법과 동일한 단계에서, 구리로 패턴화된 기판의 표면 형상을 충진하는 공정 또는 방법에 관한 것이다.
이 방법에 따르면, 구리 확산 배리어 물질로 도포된 기판 표면이 일반적으로 상술된 바와 같은 본 발명의 전해질 구리 조에 침지되어 진다. 기판은 배리어 표면이 희망하는 구리 막 두께에 의존하여 소정의 시간 동안 전기적으로 바이어스되도록 하는 방식으로 전기적으로 연결되어 지고 그리고 분극되어 진다.
더욱 자세하게는, 본 발명에 따른 방법은 다음을 포함한다:
- 솔벤트 내에 용액으로, 45 내지 200 mM 사이의 농도, 보다 바람직하기로는 45 내지 100 mM 사이의 농도로 구리 이온의 근원과 30 내지 200 mM 사이의 농도, 보다 바람직하기로는 60 내지 200 mM 사이의 농도로 2 내지 4 아민 관능기를 갖는 지방족 폴리아민인 적어도 하나의 구리 복합제를; 0.2 내지 2 사이의 몰 비율, 보다 바람직하기로는 0.3 내지 1.5 사이의 몰 비율로의 구리/복합제를 포함하는 전해질 구리 조를 제공하는 것;
- 상기 기판의 상기 구리 확산 배리어 층을 상기 전해질 구리 조와 접촉되게 하는 것,
- 전기도금되어 지는 구리의 두께에 따라 조정된 기간 동안 기판에 전기적으로 바이어스를 적용하는 것,
- 상기 전해질 구리 조로부터 기판을 제거하는 것.
본 발명의 공정의 일 실시형태에 따르면, 확산 배리어 물질로 도포된 기판 표면이 본 발명의 전해질 구리 조에 침지되어 진다. 이 침지는 도포되어 지는 표면에 적용된 비 전기적 바이어스로 수행(콜드 엔트리; cold entry)되거나 또는 증착을 위해 사용된 바이어스와 동일한 극성을 갖는 전기적 바이어스로 수행(핫 엔트리; hot entry)되어질 수 있다.
도막 형성 단계 동안에, 기판은 배리어 표면이 소망하는 도막을 형성하기 위해 충분한 시간의 기간 동안 음극으로 바이어스되어 지는 방식으로 전기적으로 연결되고 그리고 분극되어 진다. 이 시간의 기간은 이 기술분야의 숙련가에 의해 용이하게 결정되어 질 수 있을 것인데, 여기서 막의 성장은 전하의 기능으로, 이것은 증착 시간에 걸쳐 회로로 흐르는 전기적 흐름인 전류의 전체 시간과 같다 (페러데이의 법칙).
도막 단계의 종단 점에서, 기판은 전해질 구리 조로부터 제거되어 진다. 이 제거 단계는 표면에 적용된 비 전기적 바이어스로 수행(콜드 엑시트; cold exit)되거나 또는 어떤 극성의 전기적 바이어스로 수행(핫 엑시트; hot exit)되어질 수 있다.
도막 형성의 단계 동안, 도포되어 지는 표면은 음극으로 바이어스 되어 진다. 더욱 자세하게는, 이것은 다른 전류 또는 가능한 파장형태를 통해 성취되어 질 수 있다.
예를 들어, 표면은 정전류 모드(일정한 바이어스 전류로) 뿐 아니라 정전압 모드(선택적으로 레퍼런스 전극에 대해 일정한 바이어스 포텐셜로)로 연속적으로 음극으로 바이어스되어 질 수 있다.
일반적으로, 만족스러운 도포 및 충진은 2 mA/cm2 (스퀘어 센티메터 당 밀리암페어) 내지 25 mA/cm2 범위, 그리고 더욱 특히는 4　mA/cm2 내지 15 mA/cm2 사이의 전류 범위 내에서 바람직하기로는 정전류 모드에서 바이어스함에 의해 얻어질 수 있다.
만족스러운 코팅은 또한 얻어진 셀 전류가 이전에서 지시된 것과 동일한 전류 범위 내로 되도록 하는 방식으로 셀 전압을 적용함에 의해, 정전압 모드에서 바이어스함에 의해 얻어질 수 있다. 비록 셀 전압은 반대 전극으로부터의 거리 또는 멤브레인의 존재와 같은 셀 디자인 변수에 특히 의존하지만, 소정의 전압 및 소정의 형상에 대해 얻어진 전류를 측정하고 그리고 조정함에 의해 셀 전압을 결정하는 것은 이 기술 분야의 통상인에 의해 용이하게 될 것이다.
표면은 또한 여기에 레퍼런스로 합체되어 진 미국 특허출원 제2006/0065,536호에 기술된 바와 같은 다른 크기의 일련의 정전압 및 정전류 단계에서 음극으로 바이어스 되어 질 수 있다.
도포되어 지는 표면은 또한 펄스된 모드(전류 뿐 아니라 전압도 펄스되어 짐)에서 음극적으로 바이어스되어 질 수 있다. 이 경우에 있어서, 전기적인 바이어스는 배리어 물질, 그의 두께 및 기판 사이즈에 의존하는 크기를 갖는, 직교하는 펄스와 같은 전류 또는 전압의 일련의 주기적인 펄스의 형태를 가질 수 있고, 여기서 이들 펄스는 유익하기로는 바이어스가 적용되지 않는 시간 간격에 의해 분리되어 진다.
만족스러운 도포는 또한 펄스 모드에서, 바람직하기로는 단일극성 (음극의) 전압 펄스를 부과하기 위해 바이어스함에 의해 얻어질 수 있다.
일반적으로, 이 단계는 바이어싱이 전혀 적용되지 않는 시간 간격에 의해 분리된, 2 mA/cm2 내지 40 mA/cm2, 그리고 특히 바람직하기로는 4　mA/cm2 내지 25 mA/cm2 사이 범위 내에서 단위 면적 당 전류에 상당하는 전압 펄스를 부과하도록 하기 위해 수행되어 질 수 있다.
하나의 특정한 형태에 따르면, 바이어스의 기간은 0.001 내지 1초 사이, 예를 들어 약 0.5초로 될 수 있고, 반면 바이어스가 적용되지 않는 시간 간격의 기간은 약 0.001 내지 5초 사이, 예를 들어 약 1.5초로 될 수 있다.
이 단계 동안에 수행되어 지는 주기의 수는 기대된 도포의 두께에 의존하게 된다.
일반적으로, 이 기술 분야의 숙련가는 상기 언급된 일반적인 조건에서, 증착 비율은 주기 당 약 1 nm이다는 것이 관찰되어 진 아래에 실시예에 의해 기술된 것을 인지하므로 수행되어 지는 주기의 수를 쉽사리 결정할 것이다.
일 실시형태에서, 각 주기적인 음극의 펄스는 1 ms 내지 1 s 사이 동안 지속될 것이고 그리고 전기적 바이어스가 기판에 적용되어 지지 않는 1 ms 내지 5 s의 기간 동안에 의해 다음 것으로부터 분리되어 질 것이다.
특히 협소한 라인과 적은 비아스(80 nm 보다 적음)에 대해 개선된 충진 수행성의 이점을 취하게 위해, 다른 보다 복잡한 파형이 사용되어 질 수 있다.
특히 흥미를 끄는 하나의 파형은 리버스 펄스로 명명되어 지고 그리고 여기에 레퍼런스로 합체되어 진 미국 특허 제6,664,633호 및 또한 미국 특허출원 제2003/183,527호에 자세하게 기술되어 있다.
이 타입의 파형에 있어서, 일련의 교호하는 음극 및 양극의 전류 또는 전압 펄스는 도포되어 지는 표면에 적용되어 진다. 일반적으로, 양극 펄스는 음극 펄스에 비하여 보다 낮은 크기와 보다 짧은 기간을 가진다. 음극 및 양극 펄스는 도포되는 기판에 바이어스가 적용되지 않는 시간 간격에 의해 분리될 수 있거나 또는 분리되지 않을 수 있다.
음극의 바이어싱 동안에, 구리는 본 발명의 전해질 구리 조로부터 도포되어 지는 표면 상에 증착되어 진다.
양극의 바이어싱 동안에, 얼마간의 구리는 이미 증착되어 진 층으로부터 제거되어 진다. 이 제거는 우세하기로는 형상의 정단에서의 돌출하는 코너 상에서 일어나고, 이에 의해 형상의 정단 간극이 확대되어 진다. 이것은 특히 보다 적은 형상에서의 개선된 충진 특성을 가능하게 한다.
평탄한 표면 상에서, 양성 펄스는 밝은 구리 증착을 이끄는 연마 효과를 가진다.
만족스러운 도포는 또한 펄스 리버스 모드에서, 바람직하기로는 이중극성 (음극의 그리고 양극의) 전압 펄스를 부과하기 위해 바이어스함에 의해 얻어질 수 있다.
일반적으로, 이 단계는 0.4　mA/cm2 내지 1 mA/cm2 사이 범위 내로 단위 면적 당 최대 양극 전류에 상당하는 양극의 전압 펄스에 의해 분리된 2 mA/cm2 내지 40 mA/cm2, 그리고 더욱 특히는 4　mA/cm2 내지 25 mA/cm2 사이 범위 내로 단위 면적 당 최대 음극의 전류에 상당하는 일련의 전압 펄스를 부과하도록 하기 위해 수행되어 질 수 있다. 음극과 양극의 펄스 사이에는 바이어스가 적용되지 않는 시간 간격이 있을 수 있다. 이들 시간 간격의 기간은 0.001 내지 5초 사이일 수 있다.
이 단계 동안에 수행되어 지는 주기의 수는 기대된 도포의 두께에 의존하게 된다.
일반적으로, 이 기술 분야의 숙련가는 상기 언급된 일반적인 조건에서, 증착 비율은 주기 당 약 1 nm이다는 것이 관찰되어 진 아래에 실시예에 의해 기술된 것을 인지하므로 수행되어 지는 주기의 수를 쉽사리 결정할 것이다.
하나의 특정한 실시형태에 있어서, 패턴화된 기판의 표면(구리 배리어 물질로 만들어진 것임) 상에 구리를 전기도금 하기 위한 본 발명의 방법은 다음을 포함한다:
- 도포되어 지는 상기 표면이 상기 기판이 전기적으로 바이어스 하에 있지 않는 동안 전해질 조와 접촉하게 하는 "콜드 엔트리"로 언급되는 단계;
- 상기 표면이 상기 도막을 형성하기에 충분한 긴 시간 동안 바이어스되어 지는 도막을 형성하는 단계;
- 상기 표면이 이것이 여전히 전기적으로 바이어스 하에 있는 동안에 전해질 조로부터 분리되는 "핫 엣시트"로 언급되는 단계.
본 발명의 이 실시형태에 따른 방법의 "콜드 엔트리" 단계 동안에, 도포되어 지는 기판의 표면은 바람직하기로는 전해질 조와 적어도 5초의 기간 동안, 바람직하기로는 10 내지 60초 동안 그리고 더욱 바람직하기로는 약 30초 동안 접촉되도록 유지되어 진다.
본 발명에 따른 방법의 "핫 엑시트" 단계 동안에, 구리로 도포된 기판 표면은 전기도금 조로부터 바람직하기로는 1 내지 10초의 기간 동안, 그리고 더욱 바람직하기로는 약 1 내지 5초의 기간 동안 전기적 바이어스 하에 있는 동안 제거되어 진다.
유익하기로는, "핫 엑시트" 단계는 정전압 모드에서, 즉 다시 말하여 고정된 값에 기판의 전위를 유지함에 의해 수행되어 지며, 이 포텐셜은 바람직하기로는 이것은 또한 정전압 모드에서 수행되어 질 때 코팅 증착 단계 동안과 동일한 전압준위에서 회로의 반대 전극에 대해서 뿐 아니라 레퍼런스 전극에 대해 측정되어 진다.
본 발명의 방법의 하나의 다른 특정한 실시형태에 있어서, 엔트리 기울기는 기판이 이것에 적용된 전기적 바이어스 하에서 전해질 구리 조에 침지되어 지는 "핫 엔트리"이다.
제삼의 측면에 따르면, 본 발명은 패턴화된 기판 상에 증착된 구리 확산 배리어 층 위에 직접적으로 구리를 전기도금 하기 위해, 그리고 이 방법의 동일한 단계에서, 구리로 패턴화된 기판의 표면 형상을 충진하기 위해, 본 발명의 전해질 구리 조의 사용에 관한 것이다.
일 실시형태에 있어서, 기판은 직접회로를 제조하는 공정에 있는 실리콘 웨이퍼로, 도포되어 지는 그 표면은 질화 탄탈륨/탄탈륨(TaN/Ta) 기재의 이중 층, 질화 탄탈륨(TaN) 층, 질화 탄탈륨 실리콘(TaSiN) 층, 티타늄(Ti) 층, 질화 티타늄(TiN) 층, 질화 티타늄 실리콘(TiSiN) 층, 질화 텅스텐(WN) 층, 질화 텅스텐 탄소(WCN) 층, 코발트-기재 층 및 루테늄-기재 층으로 구성된 군으로부터 선택된 구리 확산 배리어 층의 것이다.
본 발명은 본 발명에 따른 방법이 구리 확산 배리어 층으로 도포된 실리콘 기판 상에 구리를 도금하고 충진하기 위해 사용되어 지는 다음의 비 제한적인 실시예에 의하여 자세하게 설명될 것이다. 이 방법은 특히 직접 회로 및 반도체 장치를 위한 구리 인터컨넥터 구조의 제조에 적용할 수 있다.
이들 실시예에서, 조 조성물은 오로지 물(물-수용성 알코올과 선택적으로), 구리 원 및 복합제를 포함하고 그리고 양호한 결과(갭 충진, 양호한 접합력 및 낮은 비저항, 고비율)를 얻기에 충분하다는 것이 인지되어야 한다. 물론, 부가적인 부가제들(충진을 보조하고 및/또는 pH를 조정하기 위해 통상적으로 사용되는 것)은 더 부가되어 질 수 있다.
또한 구리는 비처리된 배리어 층(다음 실시예에서의 경우인 것) 상에 바로 증착되어 질 수 있다고 인지되어야 한다. 그러나, 본 발명은 비처리된 배리어 층 상에의 증착에 한정되어 지지는 않는다. 어떤 경우에는, 이것은 배리어 층을 처음으로 변형하는 것(가스 풀림 형성, 전해질 처리, 산 처리, 전기화학적 처리)에 적절할 수 있다.
도 1은 트렌치 패턴된 기판 상에 수행된 본 발명의 방법에 따라 PVD TaN/Ta 확산 배리어로 라인되고 그리고 구리로 충진된 트렌치 패턴(트렌치 폭 200 nm / 공간 100 nm)의 SEM 횡-단면 이미지를 나타낸다.
도 2는 트렌치 패턴된 기판 상에 수행된 본 발명의 방법에 따라 PVD TaN/Ta 확산 배리어로 라인되고 그리고 구리로 충진된, 트렌치 패턴(트렌치 폭 140 nm / 공간 140 nm)의 화학적 기계적 연마 (Chemical Mechanical Polishing; CMP) 후 SEM 횡-단면 이미지를 나타낸다.
도 3은 구리 증착 후 시트 저항성 직경 프로필이다.
실시예 1
본 실시예에서 사용된 기판은 플라즈마-고양 화학적 증기 증착(plasma-enhanced chemical vapor deposition; PECVD)에 의하여 증착된 400 nm 층의 이산화 규소로 도포된 실리콘 작업편으로 구성된다. 이산화 규소 층은 PVD에 의해 증착된 15　nm의 두께를 갖는 탄탈륨 (Ta) 층의 상단에 상에 PVD에 의해 증착된 10　nm의 두께를 갖는 질화 탄탈륨 (TaN)의 층으로 도포되어 진다.
이 TaN/Ta 스택은 상감 구조로 사용된 것과 같은 구리 확산 배리어이다. 이 배리어 스택의 시트 저항성은 21 ohm/square 이다.
블랭킷 기판이 4-점 프로브에 의한 시트 저항성(Rs) 측정을 위해 사용되었다. 블랭킷 기판 상에서의 점착성은 가변형 포스 스터드-풀 테스트(force stud-pull test)에 의해 측정되었다. 블랭킷 기판과 동일한 하층을 갖는 트렌치 패턴의 기판(트렌치 폭 200 nm / 공간 100 nm)이 갭-충진 평가를 위해 사용되었다.갭 충진은 주사형 전자현미경(scanning electron microscope; SEM)의 횡-단면 이미지에 의해 관찰되었다.
이들 기판들은 어떠한 전-처리 없이 사용되었다.
이 특정한 실시예에서 본 발명의 전해질 구리 조는 65 mM의 농도로 CuSO4,(H2O)5와 160 mM의 농도로 에틸렌디아민을 포함하는 수성 용액이다. 이 용액의 pH는 11이다.
장비
전해질 증착을 위해 사용된 셀은 두 부분: 전착을 위한 용액을 함유하기 위한 셀과 각 위치에 다양한 전극을 유지할 뿐 아니라 용액 내에 일관된 유체역학을 위한 아르곤을 공급하는 것이 가능하게 하는 "리드"로 구성된 글라스 셀이다.
컨넥터는 최대 32 볼트와 5 암페어를 제공하는 안정화된 전원 공급에 전선에 의해 전극을 접촉하게 하는 것을 가능하게 한다.
실험 프로토콜
기판은 전해질 구리 조에 침지되어 지고 그리고 다음의 세 가지-단계 프로토콜이 수행되었다:
1) 유도 또는 콜드 엔트리: 기판이 여기에 적용되는 어떠한 전기적 바이어스도 없이 30초 동안 전해질 구리 조에 침지됨.
2) 1.25초(0.75초 오프 그리고 0.5초 온)의 기간 동안 0 V 내지 - 15 V 사이로 주기적인 직교된 펄스 전압의 적용.
3) 핫 엑시트: 기판은 펄스 바이어스에 동등한 준위에서 전기적 바이어스 하에서 구리 전해질 조로부터 꺼내어 짐.
결과
브랭킷 기판 상에서 상기 실험적 프로토콜을 수행함에 의해, 480 nm의 두께, 2 nm/s의 성장율 및 0.05 ohm/square의 시트 저항성 Rs를 갖는 증착으로서 연속적이고 그리고 일정한 구리 층을 얻을 수 있었다.
4% H2 / 96% N2 형성 가스 내에서 350℃에서 5분 동안 어닐링 후, 구리 층의 접착 값은 13.4 J/m2 이었다.
트렌치 패턴된 기판 상에 수행된 본 발명의 방법에 따라 PVD TaN/Ta 확산 배리어로 라인되고 그리고 구리로 충진된 트렌치 패턴(트렌치 폭 200 nm / 공간 100 nm)의 SEM 횡-단면 이미지를 나타내는 도 1에 도시된 바와 같이, 구조의 결함-무 갭-충진이 200 nm의 증착 두께로 얻어졌다.
실시예 2
본 실시예에서 사용된 기판은 플라즈마-고양 화학적 증기 증착(PECVD)에 의하여 증착된 400 nm의 이산화 규소 층으로 도포된 실리콘 작업편으로 구성된다. 이산화 규소 층은 PVD에 의해 증착된 30　nm의 두께를 갖는 루테늄 (Ru) 층으로 도포되어 진다. 이 루테늄 층의 시트 저항성은 8.5 ohm/square 이다.
블랭킷 기판이 4-점 프로브에 의한 시트 저항성(Rs) 측정을 위해 사용되었다. 블랭킷 기판 상에서의 점착성은 가변형 포스 스터드-풀 테스트에 의해 측정되었다.
이들 기판들은 어떠한 전-처리 없이 사용되었다.
이 특정한 실시예에서 본 발명의 전해질 구리 조는 65 mM의 농도로 CuSO4,(H2O)5와 160 mM의 농도로 에틸렌디아민을 포함하는 수성 용액이다. 이 용액의 pH는 11이다.
장비
전해질 증착을 위해 사용된 셀은 두 부분: 전착을 위한 용액을 함유하기 위한 셀과 각 위치에 다양한 전극을 유지할 뿐 아니라 용액 내에 일관된 유체역학을 위한 아르곤을 공급하는 것이 가능하게 하는 "리드"로 구성된 글라스 셀이다.
컨넥터는 최대 32 볼트와 5 암페어를 제공하는 안정화된 전원에 전선에 의해 전극을 접촉하게 하는 것을 가능하게 한다.
실험 프로토콜
기판은 전해질 구리 조에 침지되어 지고 그리고 다음의 세 가지-단계 프로토콜이 수행되었다:
1) 유도 또는 콜드 엔트리: 기판이 여기에 적용되는 어떠한 전기적 바이어스도 없이 30초 동안 전해질 구리 조에 침지됨.
2) 1.25초(0.75초 오프 그리고 0.5초 온)의 기간 동안 0 V 내지 - 12 V 사이로 주기적인 직교된 펄스 전압의 적용.
3) 핫 엑시트: 기판은 펄스 바이어스에 유사한 준위에서 전기적 바이어스 하에서 구리 전해질 조로부터 꺼내어 짐.
결과
브랭킷 기판 상에서 상기 실험적 프로토콜을 수행함에 의해, 700 nm의 두께, 2.33 nm/s의 성장율 및 0.028 ohm/square의 시트 저항성 Rs를 갖는 증착으로서 연속적이고 그리고 일정한 구리 층을 얻을 수 있었다.
4% H2 / 96% N2 형성 가스 내에서 350℃에서 5분 동안 어닐링 후, 스카치 테이프 시험으로 구리 층의 벗겨짐이 없어 15 J/m2을 초과하는 점착 값을 나타냈다. 이었다. 어닐링 후, Rs 값은 0.022 ohm/square에서 대략적으로 20 % 개선되어 졌다.
실시예 3
이 실시예에서 사용된 기판은 플라즈마-고양 화학적 증기 증착(PECVD)에 의하여 증착된 400 nm의 이산화 규소 층으로 도포된 직경 200 mm의 실리콘 웨이퍼로 구성된다. 이산화 규소 층은 PVD에 의해 증착된 10　nm의 두께를 갖는 탄탈륨 (Ta) 층의 상단에 상에 PVD에 의해 증착된 15　nm의 두께를 갖는 질화 탄탈륨 (TaN)의 층으로 도포되어 진다.
이 TaN/Ta 스택은 상감 구조로 사용된 것과 같은 구리 확산 배리어이다. 이 배리어 스택의 시트 저항성은 45 ohm/square 이다.
블랭킷 기판이 4-점 프로브에 의한 시트 저항성(Rs) 측정을 위해 사용되었다. 블랭킷 기판 상에서의 점착성은 스카치 테이프에 의해 측정되었다. 블랭킷 기판과 동일한 하층을 갖는 트렌치 패턴의 기판(트렌치 폭 200 nm / 공간 100 nm)이 갭-충진 평가를 위해 사용되었다.갭 충진은 집속 이온빔(focused ion beam; FIB) 및 SEM 횡-단면 이미지에 의해 관찰되었다.
이들 기판들은 어떠한 전-처리 없이 사용되었다.
이 특정한 실시예에서 본 발명의 전해질 구리 조는 65 mM의 농도로 CuSO4,(H2O)5와 95 mM의 농도로 에틸렌디아민을 포함하는 수성 용액이다. 이 용액의 pH는 6이다.
장비
200 mm 웨이퍼가 구리 전기도금 적용을 위해 상업화된 산업적 도구에서 가공되어 졌다. 이 도구는 그 자체의 용액 순환 시스템을 갖는 전기화학적 셀이 장착되어 있다. 이 전기화학적 셀은 구리 양극 및 양극과 음극인 웨이퍼 사이에 설치된 디퓨저(diffuser)를 수용한다. 봉인된 링은 웨이퍼에 전류를 공급하기 위해 사용되어 진다. 이 전류는 최대 (32V, 5A)를 공급할 수 있는 전력 공급 유닛트에 의해 공급되어 진다.
구리 증착 후에, 웨이퍼는 상기 동일한 도구 상에 위치된 SRD (스핀 린스 드라이; spin rinse dry) 챔버에서 수세되어 진다.
실험 프로토콜
기판은 전해질 구리 조에 침지되어 지고 그리고 다음의 세 가지-단계 프로토콜이 수행되었다:
1) 핫 엔트리: 기판이 여기에 적용되는 전기적 바이어스를 갖는 전해질 구리 조에 침지됨.
2) 32 V의 일정한 전압의 적용.
3) 핫 엑시트: 기판은 펄스 바이어스에 유사한 준위에서 전기적 바이어스 하에서 구리 전해질 조로부터 꺼내어 짐.
결과
브랭킷 기판 상에서 상기 실험적 프로토콜을 수행함에 의해, 480 nm의 평균 두께, 4 nm/s의 성장율 및 0.056 ohm/square의 평균 시트 저항성 Rs를 갖는 증착으로서 연속적이고 그리고 일정한 구리 층을 얻을 수 있었다.
웨이퍼는 400℃에서 30분 동안 어닐링 후 스카치 테이프 시험을 거쳐 점착성에 대해 시험되었다.
트렌치 패턴된 기판 상에 수행된 본 발명의 방법에 따라 PVD TaN/Ta 확산 배리어로 라인되고 그리고 구리로 충진된, 트렌치 패턴(트렌치 폭 140 nm / 공간 140 nm)의 화학적 기계적 연마 (Chemical Mechanical Polishing; CMP) 후 SEM 횡-단면 이미지를 나타내는 도 2에 도시된 바와 같은, 구조의 결함-무 갭-충진이 수득되었다.
실시예 4
본 실시예에서 사용된 기판은 플라즈마-고양 화학적 증기 증착(PECVD)에 의하여 증착된 400 nm의 이산화 규소 층으로 도포된 실리콘 작업편으로 구성된다. 이산화 규소 층은 PVD에 의해 증착된 15　nm의 두께를 갖는 탄탈륨 (Ta) 층의 상단에 상에 또한 PVD에 의해 증착된 10　nm의 두께를 갖는 질화 탄탈륨 (TaN)의 층으로 도포되어 진다.
이 TaN/Ta 스택은 상감 구조로 사용된 것과 같은 구리 확산 배리어이다. 이 배리어 스택의 시트 저항성은 21 ohm/square 이다.
블랭킷 기판이 4-점 프로브에 의한 시트 저항성(Rs) 측정을 위해 사용되었다. 블랭킷 기판 상에서의 점착성은 가변형 포스 스터드-풀 테스트에 의해 측정되었다.
이들 기판들은 어떠한 전-처리 없이 사용되었다.
이 특정한 실시예에서 본 발명의 전해질 구리 조는 65 mM의 농도로 CuSO4,(H2O)5와 160 mM의 농도로 디에틸렌트리아민을 포함하는 수성 용액이다. 이 용액의 pH는 11이다.
장비
전해질 증착을 위해 사용된 셀은 두 부분: 전착을 위한 용액을 함유하기 위한 셀과 각 위치에 다양한 전극을 유지할 뿐 아니라 용액 내에 일관된 유체역학을 위한 아르곤을 공급하는 것이 가능하게 하는 "리드"로 구성된 글라스 셀이다.
컨넥터는 최대 32 볼트와 5 암페어를 제공하는 안정화된 전원에 전선에 의해 전극을 접촉하게 하는 것을 가능하게 한다.
실험 프로토콜
기판은 전해질 구리 조에 침지되어 지고 그리고 다음의 세 가지-단계 프로토콜이 수행되었다:
1) 유도 또는 콜드 엔트리: 기판이 여기에 적용되는 어떠한 전기적 바이어스도 없이 30초 동안 전해질 구리 조에 침지됨.
2) 1.25초(0.75초 오프 그리고 0.5초 온)의 기간 동안 0 V 내지 - 10 V 사이로 주기적인 직교된 펄스 전압의 적용.
3) 핫 엑시트: 기판은 펄스 바이어스에 유사한 준위에서 전기적 바이어스 하에서 구리 전해질 조로부터 꺼내어 짐.
결과
브랭킷 기판 상에서 상기 실험적 프로토콜을 수행함에 의해, 450 nm의 두께, 1.9 nm/s의 성장율 및 0.12 ohm/square의 시트 저항성 Rs를 갖는 증착으로서 연속적이고 그리고 일정한 구리 층을 얻을 수 있었다.
4% H2 / 96% N2 형성 가스 내에서 350℃에서 5분 동안 어닐링 후, 접착 값은 5 J/m2 이었다.
실시예 5
본 실시예에서 사용된 기판은 플라즈마-고양 화학적 증기 증착(PECVD)에 의 하여 증착된 400 nm의 이산화 규소 층으로 도포된 200 mm의 실리콘 웨이퍼로 구성된다. 이산화 규소 층은 PVD에 의해 증착된 15　nm의 두께를 갖는 질화 탄탈륨 (TaN)의 층으로 도포되어 진다.
100 ohm/square의 평균 시트 저항성을 갖는 이 TaN 층은 상감 구조로 사용된 것과 같은 구리 확산 배리어를 구성한다.
블랭킷 기판이 4-점 프로브에 의한 시트 저항성(Rs) 측정을 위해 사용되었다. 블랭킷 기판 상에서의 점착성은 가변형 포스 스터드-풀 테스트에 의해 측정되었다. 이들 기판들은 어떠한 전-처리 없이 사용되었다.
이 특정한 실시예에서 본 발명의 전해질 구리 조는 pH 6을 갖고, 65 mM의 농도로 CuSO4,(H2O)5와 95 mM의 농도로 에틸렌디아민을 포함하는 수성 용액이다.
장비
200 mm 웨이퍼가 구리 전기도금 적용을 위해 상업화된 산업적 도구에서 가공되어 졌다. 이 도구는 그 자체의 용액 순환 시스템을 갖는 전기화학적 셀이 장착되어 있다. 이 전기화학적 셀은 구리 양극 및 양극과 음극인 웨이퍼 사이에 설치된 디퓨저를 수용했다. 봉인된 링은 웨이퍼에 전류를 공급하기 위해 사용되어 진다. 이 전류는 최대 (32V, 5A)를 공급할 수 있는 전력 공급 유닛트에 의해 공급되어 진다.
구리 증착 후에, 웨이퍼는 상기 동일한 도구 상에 위치된 SRD (스핀 린스 드 라이) 챔버에서 수세되어 진다.
실험 프로토콜
기판은 전해질 구리 조에 침지되어 지고 그리고 다음의 세 가지-단계 프로토콜이 수행되었다:
1) 유도 또는 콜드 엔트리: 기판이 여기에 적용되는 어떠한 전기적 바이어스도 없이 5초 동안 전해질 구리 조에 침지됨.
2) 1.25초(0.75초 오프 그리고 0.5초 온)의 기간 동안 0 A 내지 3.5 A 또는 5 A 사이로 주기적인 직교된 펄스 전류의 적용.
3) 핫 엑시트: 기판은 펄스 바이어스에 유사한 준위에서 전기적 바이어스 하에서 구리 전해질 조로부터 꺼내어 짐.
결과
-3.5 A 뿐 아니라 -5 A로의 펄스로, 브랭킷 기판 상에서 상기 실험적 프로토콜을 수행함에 의해, 450 nm의 평균 두께 및 0.055 ohm/square의 평균 시트 저항성으로 연속적이고 그리고 일정한 구리 층을 수득하였다.
구리 증착 후 시트 저항성 직경 프로필이 도 3에 나타내어 졌다.
보다 높은 성장율이 -3.5 A 펄스 (1.8 - 2 nm/s)에 비하여 -5 A 펄스 (2.3 - 2.5 nm/s)로 얻어졌다. 이러한 구리 층 상에서의 점착력은 매우 높고, 10 J/m2 보다 양호한 것으로 측정되었다.
실시예 6
본 실시예에서 사용된 기판은 플라즈마-고양 화학적 증기 증착(PECVD)에 의하여 증착된 400 nm의 이산화 규소 층으로 도포된 200 mm의 실리콘 웨이퍼로 구성된다. 이산화 규소 층은 다음의 다양한 층으로 도포되어 진다:
- PVD에 의하여 그 상단에 증착된 15 nm의 순수 탄탈륨을 가지고, PVD에 의해 증착된 10 nm의 질화 탄탈륨(TaN)(21 ohm/sq의 시트 저항성).
- PVD에 의해 증착된 15 nm의 질화 탄탈륨(TaN)(100 ohm/sq의 시트 저항성).
- PVD에 의해 증착된 5 nm의 질화 탄탈륨(TaN)(380 ohm/sq의 시트 저항성).
이들 층은 상감 구조로 사용된 것과 같은 구리 확산 배리어이다.
블랭킷 기판이 4-점 프로브에 의한 시트 저항성(Rs) 측정을 위해 사용되었다. 블랭킷 기판 상에서의 점착성은 가변형 포스 스터드-풀 테스트에 의해 측정되었다. 이들 기판들은 어떠한 전-처리 없이 사용되었다.
이 특정한 실시예에서 본 발명의 전해질 구리 조는 pH 6을 가지고 그리고 65 mM의 농도로 CuSO4,(H2O)5와 95 mM의 농도로 에틸렌디아민을 포함하는 수성 용액이다.
장비
200 mm 웨이퍼가 구리 전기도금 적용을 위해 상업화된 산업적 도구에서 가공되어 졌다. 이 도구는 그 자체의 용액 순환 시스템을 갖는 전기화학적 셀이 장착되어 있다. 이 전기화학적 셀은 구리 양극 및 양극과 음극인 웨이퍼 사이에 설치된 디퓨저를 수용했다. 봉인된 링은 웨이퍼에 전류를 공급하기 위해 사용되어 진다. 이 전류는 최대 (32V, 5A)를 공급할 수 있는 전력 공급 유닛트에 의해 공급되어 진다.
구리 증착 후에, 웨이퍼는 상기 동일한 도구 상에 위치된 SRD (스핀 린스 드라이) 챔버에서 수세되어 진다.
실험 프로토콜
기판은 전해질 구리 조에 침지되어 지고 그리고 다음의 세 가지-단계 프로토콜이 수행되었다:
1) 유도 또는 콜드 엔트리: 기판이 여기에 적용되는 어떠한 전기적 바이어스도 없이 5초 동안 전해질 구리 조에 침지됨.
2) 1.25초(0.75초 오프 그리고 0.5초 온)의 기간 동안 0 A 내지 - 3.5 A 사이로 주기적인 직교된 펄스 전류의 적용.
3) 핫 엑시트: 기판은 펄스 바이어스에 유사한 준위에서 전기적 바이어스 하에서 구리 전해질 조로부터 꺼내어 짐.
결과
20 - 380 ohm/sq의 범위에서의 시트 저항성을 갖는 다양한 브랭킷 기판 상에서 상기 실험적 프로토콜을 수행함에 의해, 450 nm의 평균 두께 및 0.055 - 0.06 ohm/square 범위의 평균 시트 저항성으로 연속적이고 그리고 일정한 구리 층을 수득하였다(표 1 참고).
이러한 구리 층 상에서의 점착력은 매우 높고, 10 J/m2 보다 양호한 것으로 측정되었다.
표 1
기판 평균 시트 저항성
(ohm/sq)		 구리 증착 후 평균 시트
저항성(ohm/sq)		 성장률
(nm/s)
TaN/Ta
(10nm/15nm)		 21 0.059 1.8
TaN 15nm 100 0.055 1.9
TaN 5nm 380 0.060 1.9
표 1: 450nm의 증착된 구리에 대한 다양한 웨이퍼 상에서 측정된 시트 저항성 및 성장률.
상기 상세한 설명으로부터 알 수 있는 바와 같이, 본 발명에 따른 단일 단계 구리 충진 방법은 단일 제형의 사용으로 인하여, 이전의 다-단계 및 다-용액 공정에 비하여 명백하게 보다 유익하다.

Claims (14)

  1. 패턴화된 기판 상에 증착된 구리 확산 배리어 층 위에, 전-처리 없이, 직접적으로 구리를 전기도금하고, 그리고 이 방법과 동일한 단계에서, 구리로 패턴화된 기판의 표면 형상을 충진하는 방법으로, 상기 방법은:
    - 솔벤트 내에 용액으로, 45 내지 200 mM 사이의 농도로 구리 이온 원과 30 내지 200 mM 사이의 농도로 2 내지 4 아민 관능기를 갖는 지방족 폴리아민인 적어도 하나의 구리 복합제를; 0.2 내지 2 사이의 몰 비율로 되는 구리/복합제를 포함하는 전해질 구리 조를 제공하는 것;
    - 상기 기판의 상기 구리 확산 배리어 층을 상기 전해질 구리 조와 접촉되게 하는 것,
    - 구리 확산 배리어 층 상에 직접적으로 구리를 전기도금하고 그리고 패턴화된 기판의 표면 형상을 구리로 충진하기 위해, 전기도금되어 지는 구리의 두께에 따라 조정된 기간 동안 기판에 전기적으로 바이어스를 적용하는 것,
    - 상기 전해질 구리 조로부터 기판을 제거하는 것
    을 포함하는 구리 전기도금 방법.
  2. 제 1항에 있어서, 전기적 바이어스는 배리어에 의존하는 크기를 갖는 전류 또는 전압의 일련의 주기적 펄스의 형태를 가짐을 특징으로 하는 방법.
  3. 제 1항에 있어서, 전기적 바이어스는 배리어 물질에 의존하는 크기를 갖는 연속적 전압 또는 전류 분극화의 형태를 가짐을 특징으로 하는 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 지방족 폴리아민은 2 내지 4 아민 관능기를 갖는 알킬렌-폴리아민 및 폴리알킬렌-폴리아민으로 구성된 군으로부터 선택됨을 특징으로 하는 방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 지방족 폴리아민은 에틸렌디아민, 디에틸렌트리아민, 트리에틸렌테트라아민 및 디프로필렌트리아민으로 구성된 군으로부터 선택됨을 특징으로 하는 방법.
  6. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 지방족 폴리아민은 에틸렌디아민 및 디에틸렌트리아민으로 구성된 군으로부터 선택됨을 특징으로 하는 방법.
  7. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 전해질 구리 조는, 솔벤트에 용액으로, 45 내지 100 mM 사이의 농도로 구리 이온 원과 60 내지 200 mM 사이의 농도로 2 내지 4 아민 관능기를 갖는 지방족 폴리아민인 적어도 하나의 구리 복합제를; 0.3 내지 1.5 사이의 몰 비율의 구리/복합제를 포함함을 특징으로 하는 방법.
  8. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 전해질 구리 조는, 솔벤트에 용액으로, 50 내지 80 mM 사이의 농도로 구리 이온 원과 90 내지 180 mM 사이의 농도로 2 내지 4 아민 관능기를 갖는 지방족 폴리아민인 적어도 하나의 구리 복합제를; 0.4 내지 0.8 사이의 몰 비율의 구리/복합제를 포함함을 특징으로 하는 방법.
  9. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 전해질 구리 조에서, 상기 솔벤트는 물 및 수성알코올 혼합물로부터 선택되어 지고 그리고 구리 이온 원은 구리 염임을 특징으로 하는 방법.
  10. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 전해질 구리 조에서, 상기 솔벤트는 물 및 수성알코올 혼합물로부터 선택되어 지고 그리고 구리 이온 원은 황산동, 염산동, 질산동 또는 초산동으로 구성된 군에서 선택된 것임을 특징으로 하는 방법.
  11. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 기판은 직접회로를 제조하는 공정에 있는 실리콘 웨이퍼로, 도포되어 지는 그 표면은 질화 탄탈륨/탄탈륨(TaN/Ta) 기재의 이중 층, 질화 탄탈륨(TaN) 층, 질화 탄탈륨 실리콘(TaSiN) 층, 티타늄(Ti) 층, 질화 티타늄(TiN) 층, 질화 티타늄 실리콘(TiSiN) 층, 질화 텅스텐(WN) 층, 질화 텅스텐 탄소(WCN) 층, 코발트-기재 층 및 루테늄-기재 층으로 구성된 군으로부터 선택된 구리 확산 배리어 층의 것임을 특징으로 하는 방법.
  12. 삭제
  13. 삭제
  14. 삭제
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100808796B1 (ko) * 2006-10-09 2008-03-03 동부일렉트로닉스 주식회사 전해 도금 방법
FR2930785B1 (fr) * 2008-05-05 2010-06-11 Alchimer Composition d'electrodeposition et procede de revetement d'un substrat semi-conducteur utilisant ladite composition
JP5388191B2 (ja) * 2009-05-26 2014-01-15 Ｊｘ日鉱日石金属株式会社 貫通シリコンビアを有するめっき物及びその形成方法
FR2949121A1 (fr) * 2009-08-12 2011-02-18 Alchimer Electrolyte et procede d''electrodeposition de cuivre sur une couche barriere, et substrat semi-conducteur obtenu par un tel procede.
US20110162701A1 (en) * 2010-01-03 2011-07-07 Claudio Truzzi Photovoltaic Cells
US20110192462A1 (en) * 2010-01-03 2011-08-11 Alchimer, S.A. Solar cells
KR20130108978A (ko) * 2010-06-11 2013-10-07 알쉬메 구리 도금 조성물 및 이 조성물을 사용한 반도체 기판에서 공동을 충진하기 위한 공정
FR2961220B1 (fr) * 2010-06-11 2012-08-17 Alchimer Composition d'electrodeposition de cuivre et procede de remplissage d'une cavite d'un substrat semi-conducteur utilisant cette composition
EP2528089B1 (en) * 2011-05-23 2014-03-05 Alchimer Method for forming a vertical electrical connection in a layered semiconductor structure
CN103426814B (zh) * 2012-05-24 2015-04-01 中芯国际集成电路制造(上海)有限公司 填充金属的方法
FR2995912B1 (fr) 2012-09-24 2014-10-10 Alchimer Electrolyte et procede d'electrodeposition de cuivre sur une couche barriere
TWI478861B (zh) * 2012-11-22 2015-04-01 Univ Nat Chunghsing Electrodeposition of copper nanoparticles
US9349636B2 (en) 2013-09-26 2016-05-24 Intel Corporation Interconnect wires including relatively low resistivity cores
CN103579101A (zh) * 2013-11-05 2014-02-12 复旦大学 采用脉冲电镀铜方式实现铜互连的方法
JP6474410B2 (ja) 2013-12-09 2019-02-27 アヴニ 電気化学的に不活性なカチオンを含む銅電着浴
JP6585434B2 (ja) * 2014-10-06 2019-10-02 株式会社荏原製作所 めっき方法
SG11201703892PA (en) * 2014-12-09 2017-06-29 Intel Corp Microelectronic substrates having copper alloy conductive route structures
US10329683B2 (en) 2016-11-03 2019-06-25 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants
FR3061601B1 (fr) 2016-12-29 2022-12-30 Aveni Solution d'electrodeposition de cuivre et procede pour des motifs de facteur de forme eleve
KR102056980B1 (ko) 2017-03-31 2019-12-17 제이엑스금속주식회사 황산구리, 황산구리 용액, 도금액, 황산구리의 제조 방법, 반도체 회로 기판의 제조 방법 및 전자기기의 제조 방법
CN110724983B (zh) * 2019-10-12 2022-02-08 天津大学 一种利用脉冲电沉积法制备纳米铜包覆碳化钨核壳结构粉体的方法
US11972973B1 (en) 2023-10-04 2024-04-30 Chun-Ming Lin Semiconductor structure and method of manufacturing a semiconductor structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002506927A (ja) * 1998-03-20 2002-03-05 セミトウール・インコーポレーテツド 作業部材の上に金属を電解により沈着させる装置および方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5151168A (en) * 1990-09-24 1992-09-29 Micron Technology, Inc. Process for metallizing integrated circuits with electrolytically-deposited copper
US6309969B1 (en) * 1998-11-03 2001-10-30 The John Hopkins University Copper metallization structure and method of construction
JP3271756B2 (ja) * 1999-03-01 2002-04-08 日本電気株式会社 半導体装置の製造方法
US20050145499A1 (en) 2000-06-05 2005-07-07 Applied Materials, Inc. Plating of a thin metal seed layer
US20050006245A1 (en) 2003-07-08 2005-01-13 Applied Materials, Inc. Multiple-step electrodeposition process for direct copper plating on barrier metals
JP2002004081A (ja) * 2000-06-16 2002-01-09 Learonal Japan Inc シリコンウエハーへの電気めっき方法
US20020092673A1 (en) * 2001-01-17 2002-07-18 International Business Machines Corporation Tungsten encapsulated copper interconnections using electroplating
US6464779B1 (en) 2001-01-19 2002-10-15 Novellus Systems, Inc. Copper atomic layer chemical vapor desposition
KR20020092444A (ko) * 2001-02-23 2002-12-11 가부시키 가이샤 에바라 세이사꾸쇼 구리-도금 용액, 도금 방법 및 도금 장치
JP4207394B2 (ja) 2001-03-28 2009-01-14 株式会社村田製作所 セラミック電子部品の銅電極形成方法
JP2002329682A (ja) 2001-04-27 2002-11-15 Anelva Corp Ｃｕ薄膜作製方法
US6723219B2 (en) 2001-08-27 2004-04-20 Micron Technology, Inc. Method of direct electroplating on a low conductivity material, and electroplated metal deposited therewith
US6664633B1 (en) 2001-09-10 2003-12-16 Lsi Logic Corporation Alkaline copper plating
WO2003060959A2 (en) 2002-01-10 2003-07-24 Semitool, Inc. Method for applying metal features onto barrier layers using electrochemical deposition
US6812143B2 (en) 2002-04-26 2004-11-02 International Business Machines Corporation Process of forming copper structures
JP4224434B2 (ja) * 2004-06-30 2009-02-12 パナソニック株式会社 半導体装置及びその製造方法
US7438794B2 (en) 2004-09-30 2008-10-21 Intel Corporation Method of copper electroplating to improve gapfill

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002506927A (ja) * 1998-03-20 2002-03-05 セミトウール・インコーポレーテツド 作業部材の上に金属を電解により沈着させる装置および方法

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Publication number Publication date
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WO2007096390A1 (en) 2007-08-30

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