JP2009267398A5 - - Google Patents

Claims (19)

1. 半導体素子のためのパッケージを作製する製法であって、
   金属層を設ける工程と、
   前記金属層を貫いて穴のパターンをパンチング加工して、ダイパッドと複数のピンとを画定する工程と、
   前記金属層の一部をスタンピング加工して、前記複数のピンに含まれるピンの一部を前記ダイパッドの水平面の上方に持ち上げ、且つ、該ピンに正方形と長方形とを除く複雑な横断面外形を付与する工程と、
   前記ピンの前記持ち上げられた一部と前記複雑な横断面外形との少なくとも一部分をパッケージボディ内部に封入する工程と、
   を含む製法。
2. 前記スタンピング加工が前記ダイパッドの一部もしくはピンの一部に窪みを形成する工程をさらに含むことを特徴とする、請求項１に記載の製法。
3. 前記複雑な横断面外形によって前記パッケージボディ内部の前記ピンを機械的に噛み合わせることを特徴とする、請求項１又は２に記載の製法。
4. 前記複雑な横断面外形が、面取り型、砂時計型、Ｔ字型、Ｉ字型、凹型、凸型、もしくは鋸歯型から選択される、請求項１〜３のいずれか１項に記載の製法。
5. 前記スタンピング加工によって前記ダイパッドの外周と隣接した穴を作ることを特徴とする、請求項１〜４のいずれか１項に記載の製法。
6. ダウンボンド・ランウェイ領域が前記ダイパッドの縁と前記穴との間に画定されることを特徴とする、請求項５に記載の製法。
7. 前記パンチング加工によって０．１５ｍｍ以上の幅を示す前記複数のピンを作ることを特徴とする、請求項１〜６のいずれか１項に記載の製法。
8. 前記パンチング加工によって０．４ｍｍ以上の間隔幅を有する前記複数のピンを作ることを特徴とする、請求項１〜７のいずれか１項に記載の製法。
9. 前記金属層を設ける工程が銅ロールを設ける工程を含むことを特徴とする、請求項１〜８のいずれか１項に記載の製法。
10. 前記銅ロールを設ける工程が約０．００４〜０．０２０インチの間の厚さを有する銅ロールを設ける工程を含むことを特徴とする、請求項９に記載の製法。
11. 前記ピンの一部に電気めっきを施す工程をさらに含むことを特徴とする、請求項１〜１０のいずれか１項に記載の製法。
12. 前記ダイパッドのダイ取付部に電気めっきを施す工程をさらに含むことを特徴とする、請求項１１に記載の製法。
13. 前記ダイ取付部の周囲に防止帯を形成するために電気めっきされた前記ダイパッドを酸化する工程をさらに含むことを特徴とする、請求項１２に記載の製法。
14. 電気伝導性接着材料を用いてダイを前記ダイパッドに取付る工程をさらに含むことを特徴とする、請求項１〜１３のいずれか１項に記載の製法。
15. 前記電気伝導性接着材料を前記ダイの裏側に前塗布することを特徴とする、請求項１４に記載の製法。
16. 前記ダイの取付に先立って前記電気伝導性接着材料を前記ダイパッドに塗布することを特徴とする、請求項１４に記載の製法。
17. 前記電気伝導性接着材料の延展がオキサイド防止帯によって抑えられることを特徴とする、請求項１４〜１６のいずれか１項に記載の製法。
18. 電気伝導性のクリップを前記ダイ上の接触点とピンとの間に設ける工程をさらに含むことを特徴とする、請求項１４〜１７のいずれか１項に記載の製法。
19. 前記パンチング加工によって周囲の金属ロールの直交する部分およびダイパッドと一体になった少なくとも２つのピンを作ることを特徴とする、請求項１〜１８のいずれか１項に記載の製法。