JP2009260277A5 - - Google Patents

Claims (18)

1. ゲート電極を被覆するゲート絶縁層と、
   前記ゲート絶縁層上に設けられた微結晶半導体層と、
   前記微結晶半導体層及び前記ゲート絶縁層に重畳する非晶質半導体層と、
   前記非晶質半導体層上に設けられ、ソース領域又はドレイン領域を形成する一導電型を
   付与する不純物元素が添加された一対の不純物半導体層と、
   を有し、
   前記ゲート絶縁層は、前記微結晶半導体層の端部と接する近傍において、段差を有し、
   前記微結晶半導体層に接する第１の膜厚より、前記微結晶半導体層の外側の第２の膜厚
   が薄いことを特徴とする薄膜トランジスタ。
2. ゲート電極を覆う微結晶半導体層と、
   前記ゲート電極及び前記微結晶半導体層の間に設けられ、前記微結晶半導体層と接する
   領域において、前記微結晶半導体層と接しない領域の表面より隆起しているゲート絶縁層
   と、
   前記微結晶半導体層及び前記ゲート絶縁層に重畳する非晶質半導体層と、
   前記非晶質半導体層上に設けられ、ソース領域又はドレイン領域を形成する一導電型を
   付与する不純物元素が添加された一対の不純物半導体層と、
   を有することを特徴とする薄膜トランジスタ。
3. ゲート電極を覆う微結晶半導体層と、
   前記ゲート電極及び前記微結晶半導体層の間に設けられ、前記微結晶半導体層と接する
   領域が凸状であるゲート絶縁層と、
   前記微結晶半導体層及び前記ゲート絶縁層に重畳する非晶質半導体層と、
   前記非晶質半導体層上に設けられ、ソース領域又はドレイン領域を形成する一導電型を
   付与する不純物元素が添加された一対の不純物半導体層と、
   を有することを特徴とする薄膜トランジスタ。
4. 請求項１乃至３のいずれか一項において、前記ゲート絶縁層と、前記非晶質半導体層は
   、前記微結晶半導体層の周辺で接することを特徴とする薄膜トランジスタ。
5. 請求項１乃至４のいずれか一項において、前記微結晶半導体層にドナーとなる不純物元
   素が添加されていることを特徴とする薄膜トランジスタ。
6. 請求項１乃至５のいずれか一項において、前記微結晶半導体層及び前記非晶質半導体層
   の間に、微結晶半導体層を有することを特徴とする薄膜トランジスタ。
7. 請求項１乃至５のいずれか一項において、前記微結晶半導体層及び前記非晶質半導体層
   の間に、ドナーとなる不純物元素を有する微結晶半導体層を有することを特徴とする薄膜
   トランジスタ。
8. 請求項７において、前記ドナーとなる不純物元素の濃度は、前記ソース領域又はドレイ
   ン領域を形成する一導電型を付与する不純物元素が添加された一対の不純物半導体層より
   低いことを特徴とする薄膜トランジスタ。
9. ゲート電極を被覆するゲート絶縁層と、
   前記ゲート絶縁層上に設けられた第１の微結晶半導体層及び第２の微結晶半導体層と、 前記第１の微結晶半導体層、前記第２の微結晶半導体層及び前記ゲート絶縁層上に、第
   ３の微結晶半導体層と、
   前記第３の微結晶半導体層上に非晶質半導体層と、
   前記非晶質半導体層上にソース領域及びドレイン領域と、を有し、
   前記第１の微結晶半導体層及び前記第２の微結晶半導体層はドナーとなる不純物元素を含み、
   前記第３の微結晶半導体層は前記第１の微結晶半導体層と前記第２の微結晶半導体層との間で前記ゲート絶縁層と接し、
   前記ゲート絶縁層は、前記第１の微結晶半導体層と前記第２の微結晶半導体層との間の第１の領域で第１の膜厚を有し、前記第１の微結晶半導体層又は前記第２の微結晶半導体層に接する第２の領域で第２の膜厚を有し、
   前記第１の膜厚は前記第２の膜厚よりも薄いことを特徴とする薄膜トランジスタ。
10. 請求項９において、前記第１の微結晶半導体層又は前記第２の微結晶半導体層と、前記
    ゲート絶縁層との界面は、前記第３の微結晶半導体層と、前記非晶質半導体層との界面と
    、同じ又は概略同じ高さであることを特徴とする薄膜トランジスタ。
11. 請求項９において、前記第３の微結晶半導体層上の第４の微結晶半導体層を有し、前記
    第４の微結晶半導体層はドナーとなる不純物元素を含み、
    前記非晶質半導体層は前記第４の微結晶半導体層上に設けられることを特徴とする薄膜
    トランジスタ。
12. 請求項９において、前記第１の微結晶半導体層上の第１のバッファ層と、
    前記第２の微結晶半導体層上の第２のバッファ層と、を有し、
    前記第３の微結晶半導体層は前記第１のバッファ層及び前記第２のバッファ層を覆い、
    前記第１のバッファ層は非晶質半導体層であり、
    前記第２のバッファ層は非晶質半導体層であることを特徴とする薄膜トランジスタ。
13. 請求項９において、前記第１の微結晶半導体層上の第１のバッファ層と、
    前記第２の微結晶半導体層上の第２のバッファ層と、を有し、
    前記第３の微結晶半導体層は前記第１のバッファ層及び前記第２のバッファ層を覆い、
    前記第１のバッファ層は非晶質半導体層及び前記非晶質半導体層上の絶縁層からなり、
    前記第２のバッファ層は非晶質半導体層及び前記非晶質半導体層上の絶縁層からなるこ
    とを特徴とする薄膜トランジスタ。
14. ゲート電極を被覆するゲート絶縁層と、
    前記ゲート絶縁層上に設けられた第１の微結晶半導体層及び第２の微結晶半導体層と、 前記第１の微結晶半導体層、前記第２の微結晶半導体層及び前記ゲート絶縁層と重なる非晶質半導体層と、
    前記非晶質半導体層上にソース領域及びドレイン領域と、を有し、
    前記第１の微結晶半導体層及び前記第２の微結晶半導体層はドナーとなる不純物元素を含み、
    前記非晶質半導体層は前記第１の微結晶半導体層と前記第２の微結晶半導体層との間で前記ゲート絶縁層と接し、
    前記ゲート絶縁層は、前記第１の微結晶半導体層と前記第２の微結晶半導体層との間の
    第１の領域で第１の膜厚を有し、前記第１の微結晶半導体層又は前記第２の微結晶半導体
    層に接する第２の領域で第２の膜厚を有し、
    前記第１の膜厚は前記第２の膜厚よりも小さいことを特徴とする薄膜トランジスタ。
15. ゲート電極を被覆するゲート絶縁層と、
    前記ゲート絶縁層上に設けられた第１の微結晶半導体層と、
    前記第１の微結晶半導体層及び前記ゲート絶縁層と重なる第２の微結晶半導体層と、
    前記第２の微結晶半導体層上に非晶質半導体層と、
    前記非晶質半導体層上にソース領域及びドレイン領域と、を有し、
    前記第１の微結晶半導体層はドナーとなる不純物元素を含み、
    前記第２の微結晶半導体層は前記第１の微結晶半導体層の外側で前記ゲート絶縁層と接し、
    前記ゲート絶縁層は、前記第１の微結晶半導体層と接する第１の領域で第１の膜厚を有し、前記第２の微結晶半導体層に接する第２の領域で第２の膜厚を有し、
    前記第２の膜厚は前記第１の膜厚よりも小さいことを特徴とする薄膜トランジスタ。
    
16. 請求項１乃至１５のいずれか一項において、前記微結晶半導体層、前記第１の微結晶半
    導体層、前記第２の微結晶半導体層、前記第３の微結晶半導体層、または前記第４の微結
    晶半導体層は、微結晶シリコン層であることを特徴とする薄膜トランジスタ。
17. 請求項１乃至１６のいずれか一項において、前記非晶質半導体層は非晶質シリコン層で
    あることを特徴とする薄膜トランジスタ。
18. 請求項１乃至１７のいずれか一項に記載の薄膜トランジスタが画素部の各画素に設けら
    れていることを特徴とする表示装置。