JP2009218577A - 保護回路及びそれを有する表示装置 - Google Patents

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Abstract

【課題】保護回路の電気的特性を良好にさせ、占有面積を小さくすることを目的の一とする。また、薄膜トランジスタを有する表示装置の信頼性を高めることを目的の一とする。
【解決手段】基板上に形成される第１配線と、第１配線と交差する第２配線と、第１配線及び第２配線を絶縁する絶縁膜とが形成され、第１配線及び第２配線の交差部において、第１配線または第２配線の一方が、第１配線または第２配線の他方側へ突出する保護回路である。また、第１配線及び第２配線を絶縁する絶縁膜は、第１配線及び第２配線の交差部において、凹部または分離部が形成され、当該領域において、第１配線または第２配線の一方が、第１配線または第２配線の他方側に突出する保護回路である。
【選択図】図２

Description

本発明は、保護回路及びそれを有する表示装置に関する。
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に表示装置のスイッチング素子として開発が急がれている。
表示装置のスイッチング素子として、非晶質半導体膜を用いた薄膜トランジスタ、結晶粒径が１００ｎｍ以上の多結晶半導体膜を用いた薄膜トランジスタ等が用いられている。また、表示装置のスイッチング素子として、微結晶半導体膜を用いた薄膜トランジスタが用いられている（特許文献１及び２）。
薄膜トランジスタに代表される半導体素子では、素子の劣化或いは絶縁破壊に繋がる帯電現象（チャージング）を如何に抑えるかが、半導体装置の作製工程における重要な課題である。
チャージングの発生する原因や環境は極めて複雑で多岐に渡っている。チャージングによる劣化又は絶縁破壊を防ぐために、ダイオード（保護ダイオード）や抵抗体等のインピーダンス素子を用いた保護回路が用いられている。保護回路により放電経路を確保しておくことで、絶縁膜に蓄積された電荷が半導体素子の近傍や配線の交差部で放電するのを防ぎ、放電のエネルギーによる半導体素子の劣化、又は破壊現象（ＥＳＤ：Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ）を防いでいる（特許文献３）。
また、保護回路を設けることで、信号や電源電圧と共に雑音が入力された場合であっても、該雑音による後段の回路の誤動作の防止が可能であり、また該雑音による半導体素子の劣化又は破壊を防いでいる。
特開平４−２４２７２４号公報 特開２００５−４９８３２号公報 特公平８−２７５９７号公報
非晶質半導体膜をチャネル形成領域に有する薄膜トランジスタは、微結晶半導体膜または結晶性半導体膜をチャネル形成領域に有する薄膜トランジスタと比較して電界効果移動度が低い。つまり、電流駆動能力が低い。そのため、非晶質半導体膜を用いた薄膜トランジスタにより保護回路を形成するに際して、十分な静電破壊対策をするには面積の大きい薄膜トランジスタを形成せざるを得ないため、表示装置の狭額縁化を阻害してしまうという問題がある。また、逆スタガ型の薄膜トランジスタにおいて、ゲート絶縁膜を介してゲート電極または走査線上に形成される非晶質半導体膜には、ソース電極及びドレイン電極が重畳し且つ電気的に接続している。面積の大きい薄膜トランジスタを形成することで、ゲート電極またはゲート電極に電気的に接続される走査線と、ソース電極またはドレイン電極、若しくはソース電極またはドレイン電極に電気的に接続される信号線と重なる面積も増え、走査線及び信号線の間の電気的容量が増大してしまい、消費電力の増大を招くという問題もある。
また、抵抗体を保護回路に用いる場合において、平面上で短絡させる保護回路の場合も同様に、保護回路の面積を十分にとる必要があり、素子基板における保護回路の占有面積が大きくなり、表示部の面積が小さくなるという問題がある。
また、表示装置を少ない工程で歩留まりよく作製するためには、画素内に形成されるスイッチング素子と、保護回路とが同時に形成されることが好ましい。
上記課題に鑑み、保護回路の電気的特性を良好にさせ、表示装置における保護回路の占有面積を小さくすることを目的の一とする。また、薄膜トランジスタを有する表示装置の信頼性を高めることを目的の一とする。
基板上に形成される第１配線と、第１配線と交差する第２配線と、第１配線及び第２配線の間に形成される絶縁膜とを有し、第１配線及び第２配線の交差部において、第１配線または第２配線の一方が、第１配線または第２配線の他方側へ突出することを特徴とする保護回路である。また、第１配線及び第２配線の間に形成される絶縁膜は、第１配線及び第２配線の交差部において、凹部または分離部が形成され、当該領域において、第１配線または第２配線の一方が、第１配線または第２配線の他方側に突出する保護回路である。
また、基板上において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線と、基板上に第２方向に延在する第２配線と、第１配線及び第２配線とを絶する絶縁膜とが形成される。また、第１配線及び第２配線の交差部において、第１配線または第２配線の一方が、第１配線または第２配線の他方側へ突出する保護回路である。
また、基板上において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、基板上に第２方向に延在し、第１方向に並設された複数の第２配線及び第２コモン線と、第１配線及び第１コモン線、並びに第２配線及び第２コモン線の間に形成される絶縁膜とを有する。また、第１コモン線及び第２配線の交差部において、第１コモン線または第２配線の一方が、第１コモン線または第２配線の他方側へ突出し、第２コモン線及び第１配線の交差部において、第２コモン線または第１配線の一方が、第２コモン線または第１配線の他方側へ突出する保護回路である。
また、基板上において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、第１配線及び第１コモン線上に少なくとも形成される膜と、当該膜上に形成される絶縁膜と、絶縁膜上に形成され、且つ第２方向に延在し、第１方向に並設された複数の第２配線及び第２コモン線とを有する、また、第１コモン線及び第２配線の交差部において、第１配線及び第１コモン線上に少なくとも形成される膜に凹部または分離部が形成され、第２コモン線及び第１配線の交差部において、第１配線及び第１コモン線上に少なくとも形成される膜に凹部または分離部が形成される保護回路である。
また、基板上において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、第１配線及び第１コモン線上に少なくとも形成される膜と、当該膜上に形成され、且つ第２方向に延在し、第１方向に並設された複数の第２配線及び第２コモン線とを有する。また、第１コモン線及び第２配線の交差部において、第１配線及び第１コモン線上に少なくとも形成される膜に凹部または分離部が形成され、第２コモン線及び第１配線の交差部において、第１配線及び第１コモン線上に少なくとも形成される膜に凹部または分離部が形成されることを特徴とする保護回路である。なお、第１配線及び第１コモン線上に少なくとも形成される膜としては、絶縁膜、半導体膜等がある。
また、基板上に画素部と、画素部の周辺に設けられる周辺部とを有する表示装置であって、画素部において、薄膜トランジスタと、薄膜トランジスタに接続する画素電極とを有し、画素部の周辺部において、基板上に形成される第１配線と、第１配線と交差する第２配線と、第１配線及び第２配線の間に形成される絶縁膜とを有する。また、第１配線及び第２配線の交差部において、第１配線または第２配線の一方が、第１配線または第２配線の他方側へ突出する。
また、基板上に画素部と、画素部の周辺に設けられる周辺部とを有する表示装置であって、基板上において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線と、基板上に第２方向に延在する第２配線と、第１配線及び第２配線の間に形成される絶縁膜とを有する。また、画素部において、薄膜トランジスタと、薄膜トランジスタに接続する画素電極とを有し、周辺部であって、且つ第１配線及び第２配線の交差部において、第１配線または第２配線の一方が、第１配線または第２配線の他方側へ突出する。
また、基板上に画素部と、画素部の周辺に設けられる周辺部とを有する表示装置であって、基板上において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、基板上に第２方向に延在し、第１方向に並設された複数の第２配線及び第２コモン線と、第１配線及び第１コモン線と、第２配線及び第２コモン線との間に形成される絶縁膜とを有する。また、画素部において、薄膜トランジスタと、薄膜トランジスタに接続する画素電極とを有し、周辺部であって、且つ第１コモン線及び第２配線の交差部において、第１コモン線または第２配線の一方が、第１コモン線または第２配線の他方側へ突出し、画素部の周辺部であって、且つ第２コモン線及び第１配線の交差部において、第２コモン線または第１配線の一方が、第２コモン線または第１配線の他方側へ突出する。
また、基板上に画素部と、画素部の周辺に設けられる周辺部とを有する表示装置であって、基板上において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、第１配線及び第１コモン線を覆う絶縁膜と、第１配線及び第１コモン線を覆う絶縁膜上に少なくとも形成される膜と、少なくとも膜上に形成され、且つ第２方向に延在し、第１方向に並設された複数の第２配線及び第２コモン線と、を有する。また、画素部において、薄膜トランジスタと、薄膜トランジスタに接続する画素電極とを有し、周辺部であって、且つ第１コモン線及び第２配線の交差部において、第１配線及び第１コモン線を覆う絶縁膜上に少なくとも形成される膜に凹部または分離部が形成され、画素部の周辺部であって、且つ第２コモン線及び第１配線の交差部において、第１配線及び第１コモン線を覆う絶縁膜上に少なくとも形成される膜に凹部または分離部が形成される。
また、基板上に画素部と、画素部の周辺に設けられる周辺部とを有する表示装置であって、基板上において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、第１配線及び第１コモン線上に少なくとも形成される膜と、膜上に形成される絶縁膜と、絶縁膜上に形成され、且つ第２方向に延在し、第１方向に並設された複数の第２配線及び第２コモン線と、を有する。また、画素部において、薄膜トランジスタと、薄膜トランジスタに接続する画素電極とを有し、周辺部であって、且つ第１コモン線及び第２配線の交差部において、第１配線及び第１コモン線上に少なくとも形成される膜に凹部または分離部が形成され、画素部の周辺部であって、且つ第２コモン線及び第１配線の交差部において、第１配線及び第１コモン線上に少なくとも形成される膜に凹部または分離部が形成される。
なお、上記構成において、上記第１配線及び第１コモン線を覆う絶縁膜上に少なくとも形成される膜、または第１配線及び第１コモン線上に少なくとも形成される膜は絶縁膜、半導体膜、または絶縁膜及び半導体膜の積層である。
第１コモン線または第２配線の一方は、第１コモン線または第２配線の他方へ向けて先細りしていてもよい。また、第２コモン線または第１配線の一方は、第２コモン線または第１配線の他方へ向けて先細りしていてもよい。
また、第１コモン線及び第２配線の交差部において、第１コモン線は複数の開口部を有してもよい。また、第１配線及び第２コモン線の交差部において、第１配線は複数の開口部を有してもよい。
また、第１コモン線及び第２の配線の交差部においては、第１コモン線及び第２の配線が９０°に重なり合う場合に限定されない。また、第２コモン線及び第１の配線の交差部においては、第２コモン線及び第１の配線が９０°に重なり合う場合に限定されない。
また、第１コモン線、第２コモン線は、画素部の周辺部に形成される配線であり、共通電位配線ともいう。第１コモン線、第２コモン線は、第１配線及び第２配線が静電気等で放電し、スイッチング素子、代表的には薄膜トランジスタに過電流が流れ、破壊されるのを防止するための配線である。また、第１コモン線、第２コモン線には、外部から一定電位の信号が入力される。または、第１コモン線、第２コモン線は、接地電位に接続され、固定電位となる。
また、ここでは、並設とは、複数のものを並べて設けることをいう。
また、ここでは、凹部とは、ある領域が周りに比べて凹んでいる領域であり、且つ凹みの底が繋がっている領域である。凹みの底は、凹みを形成する対象物の下の層に達しておらず、また、接していない。言い換えると、凹みを形成する対象物の下の層が露出されていない凹みである。また、言い換えると、凹みを形成する対象物の下の層と、凹みを充填する層とが接していない凹みである。また、凹みを形成する対象物の下の層と、凹みの内部に設けられる層とが接していない凹みである。
また、ここでは、開口部とは、凹みが反対側まで突き抜けていてあいている空所のことをいう。言い換えると、凹みを形成する対象物の下の層が露出されている凹みである。また、言い換えると、凹みを形成する対象物の下の層と、凹みを充填する層とが接している凹みである。
また、第１配線はゲート配線であり、第２配線はソース配線であり、第１配線及び第２配線の交差部において、薄膜トランジスタが形成される。
また、第１配線と、第１コモン線とは、同時に形成されるため、同一の層上に形成される。また、第２配線と、第２コモン線とは、同時に形成されるため、同一の層上に形成される。また、第１配線と、第１コモン線とは、同時に形成されるため、同一の材料で形成される。また、第２配線と、第２コモン線とは、同時に形成されるため、同一の材料で形成される。
第１コモン線及び第２配線の交差部において、第１コモン線または第２配線の一方が、第１コモン線または第２配線の他方側へ突出し、第２配線に高電位が印加された場合、第１コモン線及び第２配線の間に形成される絶縁膜において、絶縁破壊が生じ、電流は第１コモン線へ流れる。また、第２コモン線及び第１配線の交差部において、第２コモン線または第１配線の一方が、第２コモン線または第１配線の他方側へ突出し、第１配線に高電位が印加された場合、第２コモン線及び第１配線の間に形成される絶縁膜において、絶縁破壊が生じ、電流は第２コモン線へ流れる。この結果、画素部の薄膜トランジスタや、第１配線及び第２配線の交差部における電荷帯電及びそれに伴う短絡を低減することができる。
また、上記構成において、第１配線を走査線とし、第２配線を信号線とし、走査線及び信号線の交差部において、画素電極に接続するスイッチング素子を設けた表示装置としてもよい。走査線と、信号線と同時に形成される第２コモン線との間で保護回路が形成される。また、信号線と、走査線と同時に形成される第１コモン線との間で保護回路が形成される。
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には有機ＥＬ（エレクトロルミネッセンス）及び無機ＥＬが含まれる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明の一は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
なお、本明細書において、なお本明細書にて用いる第１、第２、第３、乃至第Ｎ（Ｎは自然数）という用語は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
２本の配線（例えば配線及びコモン線）の交差部において保護回路を形成するため、保護回路の占有面積を小さくすることができる。また、スイッチング素子を有する表示装置の信頼性を高めることができる。また、表示装置の狭額縁化が可能である。
本実施の形態の保護回路を有する素子基板を説明する平面図である。 本実施の形態の保護回路を説明する断面図及び平面図である。 本実施の形態の保護回路を説明する断面図及び平面図である。 本実施の形態の保護回路を説明する断面図及び平面図である。 本実施の形態の保護回路の作製工程を説明する断面図及び平面図である。 本実施の形態の保護回路の作製工程を説明する断面図及び平面図である。 本実施の形態の保護回路を説明する断面図及び平面図である。 本実施の形態の保護回路を説明する断面図である。 本実施の形態の保護回路を説明する断面図である。 本実施の形態の保護回路を説明する断面図及び平面図である。 本実施の形態の保護回路を説明する断面図及び平面図である。 本実施の形態の保護回路を説明する断面図及び平面図である。 本実施の形態の保護回路の作製工程を説明する断面図である。 本実施の形態の保護回路の作製工程を説明する平面図である。 本実施の形態の保護回路の作製工程を説明する断面図である。 本実施の形態の保護回路の作製工程を説明する平面図である。 本実施の形態の保護回路の作製工程を説明する断面図である。 本実施の形態の保護回路の作製工程を説明する断面図である。 本実施の形態の保護回路の作製工程を説明する断面図である。 本実施の形態に適用可能な多階調マスクを説明する図である。 本実施の形態の保護回路の作製工程を説明する平面図である。 本実施の形態の表示パネルを説明する斜視図である。 本実施の形態の表示装置を用いた電子機器を説明する斜視図である。 本実施の形態の表示装置を用いた電子機器を説明する図である。 本実施の形態の表示装置を用いた電子機器を説明する斜視図である。
以下に示す実施の形態について、図面を用いて以下に説明する。但し、本実施の形態は以下の説明に限定されず、本実施の形態の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本実施の形態は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本実施の形態の構成において、同じものを指す符号は異なる図面間で共通して用いる。
（実施の形態１）
ここでは、保護回路の構造について、以下に示す。なお、図１に示す素子基板１０００において、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線を走査線とし、第２方向に延在し、第１方向に並設された複数の第２配線を信号線とする。画素部に設けられる画素において、画素電極の電位を制御するスイッチング素子が設けられるアクティブマトリクス型表示装置の場合、走査線はゲート電極に接続される。または、走査線の一部がゲート電極として機能する。このため、以下、第１配線をゲート配線１３０１として示す。また、信号線は、スイッチング素子のソースに接続されることから、以下、第２配線をソース配線１３０２と示す。しかしながら、第２配線がスイッチング素子のドレインに接続される場合は、第２配線をドレイン配線とすることができる。
本実施の形態では、図１に示す素子基板１０００において、複数のゲート配線１３０１と、当該複数のゲート配線と交差する複数のソース配線１３０２と、ゲート配線１３０１及びソース配線１３０２の交点に設けられたスイッチング素子と、スイッチング素子に接続される画素電極が形成される。また、スイッチング素子及び画素電極により画素１３０３を構成する。また、画素がマトリックス状に配置されている領域が画素部１３００である。また、ゲート配線１３０１及びソース配線１３０２の端部にはゲート配線入力端子部１３０１ａ、ソース配線入力端子部１３０２ａが設けられる。また、ゲート配線入力端子部１３０１ａ、ソース配線入力端子部１３０２ａと、画素部との間には、ゲート配線１３０１と並設され、絶縁膜を介してソース配線と交差する第１コモン線１３１１と、ソース配線１３０２と並設され、絶縁膜を介してゲート配線と交差する第２コモン線１３１２とが形成される。また、第１コモン線１３１１の端部には、第１コモン線入力端子部１３００ａ（単に端子部１３００ａともよぶ）が設けられ、第２コモン線１３１２の端部には、第２コモン線入力端子部１３００ｂ（単に端子部１３００ｂともよぶ）が設けられ、また、画素には液晶素子または発光素子が形成される。ゲート配線入力端子部１３０１ａは、ゲート配線に信号を入力するためのＩＣ（半導体集積回路）やＦＰＣが接続される。また、ソース配線入力端子部１３０２ａは、ソース配線に信号を入力するためのＩＣ（半導体集積回路）やＦＰＣが接続される。また、第１コモン線入力端子部１３００ａ、第２コモン線入力端子部１３００ｂには、それぞれＦＰＣが接続され、一定電位が入力される。また、第１配線及び第２配線に流れる電流がＦＰＣへ出力される。なお、第１コモン線入力端子部１３００ａ、第２コモン線入力端子部１３００ｂは、接地電位に接続され、固定電位としてもよい。
また、画素部１３００の周辺部においては、各ゲート配線１３０１及び第２コモン線１３１２の交差部に保護回路１３１３が設けられており、各ソース配線１３０２及び第１コモン線１３１１の交差部に保護回路１３１４が設けられる。
次に、保護回路１３１３の構造について、以下に示す。
図２は、本実施の形態に示す保護回路１３１３の平面図及び断面図である。図２（Ａ）は、図２（Ｂ）に示すゲート配線１３０１と第２コモン線１３１２の交差部の平面図におけるＡ−Ｂの断面図である。
図２（Ａ）に示すように、基板１００１上にゲート配線１３０１が形成され、ゲート配線１３０１を覆うように絶縁膜１３２２が形成される。また、ゲート配線１３０１と重畳する絶縁膜１３２２には凹部１３２５が形成される。絶縁膜１３２２上には第２コモン線１３１２が形成される。絶縁膜１３２２の凹部１３２５に第２コモン線１３１２を構成する材料が充填されるため、第２コモン線１３１２は、ゲート配線１３０１側へ突出している。言い換えると、絶縁膜１３２２の凹部１３２５の内部に第２コモン線１３１２を構成する材料が設けられるため、第２コモン線１３１２は、ゲート配線１３０１側へ突出している。ゲート配線１３０１、凹部を有する絶縁膜１３２２、及び第２コモン線１３１２により保護回路１３１３を構成する。
本実施の形態で示す保護回路１３１３は、ゲート配線１３０１に高電圧がかかった場合、ゲート配線１３０１及び第２コモン線１３１２の間で絶縁破壊が生じ、電流は第２コモン線１３１２へ流れる。この結果、画素部の薄膜トランジスタや、ゲート配線１３０１及びソース配線１３０２の交差部における電荷帯電及びそれに伴う短絡を低減することができる。また、ゲート配線１３０１及び第２コモン線１３１２の交差部において保護回路を構成しているため、平面において対向する導電膜間で放電させる保護回路と比較して、平面における保護回路の占有面積を低減することが可能である。
このとき、第２コモン線１３１２は、ゲート配線１３０１側へ先細りことが好ましい。即ち、絶縁膜１３２２の凹部は、ゲート配線１３０１側が頂点である円錐状や円錐台状、多角錐状、多角錐台状であることが好ましい。このような形状の凹部に第２コモン線１３１２が形成されることで、さらにゲート配線１３０１及び第２コモン線１３１２の間での絶縁破壊が生じやすく、画素部の薄膜トランジスタや、ゲート配線１３０１及びソース配線１３０２の交差部における電荷帯電及びそれに伴う短絡を低減することができる。
基板１００１は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。
ゲート配線１３０１及び第１コモン線１３１１は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート配線１３０１及び第１コモン線１３１１の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。
ゲート配線１３０１及び第１コモン線１３１１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート配線１３０１及び第１コモン線１３１１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される微結晶半導体膜や配線の段切れ防止が可能である。また、ゲート配線１３０１及び第１コモン線１３１１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート配線１３０１及び第１コモン線１３１１の抵抗率を低減することが可能であり、基板の大面積化が可能である。
なお、ゲート配線１３０１及び第１コモン線１３１１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程で容量配線も同時に形成することができる。
絶縁膜１３２２は、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、その他の無機絶縁膜、ポリイミド、エポキシ樹脂、アクリル樹脂等の有機絶縁膜で形成することができる。また、ここでは、絶縁膜１３２２は単層で形成しているが、積層構造としてもよい。
第２コモン線１３１２及びソース配線１３０２は、アルミニウム、銅、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの、マイグレーション防止金属、耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、絶縁膜１３２２側をチタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の平面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。
また、ゲート配線１３３１は、図３（Ａ）乃至（Ｃ）に示すように、第２コモン線１３１２との交差部において、複数の開口部を有してもよい。図３（Ｂ）は、ゲート配線１３３１ａに２つの長方形の開口部１３３２ａを有する形態であり、図３（Ｃ）は、ゲート配線１３３１ｂに２つの多角形の開口部１３３２ｂを有する形態である。ゲート配線１３３１に開口部を設けると、開口部の間の領域のゲート配線は幅が狭いため突起形状となる。また、ゲート配線１３３１の側面が傾斜を有するように形成すると、図３（Ａ）に示すように、開口部の間の領域のゲート配線１３３１の断面形状が、第２コモン線１３１２側へ向かって尖った突起状となる。このため、ゲート配線１３３１及び第２コモン線１３１２の間に設けられる絶縁膜を介して、ゲート配線１３３１及び第２コモン線１３１２は互いに突出しているため、絶縁破壊が生じやすい。このため、画素部の薄膜トランジスタや、ゲート配線１３３１及びソース配線１３０２の交差部における電荷帯電及びそれに伴う短絡を低減することができる。
図２及び図３においては、ゲート配線１３０１、１３３１及び第２コモン線１３１２が重畳する領域においては、凹部を有する絶縁膜が形成されているが、図２及び図３において、図４に示すように、ゲート配線１３０１及び第２コモン線１３１２が重畳する領域において、第１絶縁膜及び第２絶縁膜が形成され、第１絶縁膜または第２絶縁膜において複数の膜に分離され、当該分離された膜の間に分離部１３２８ａがあり、当該分離部１３２８ａにおいて、第２コモン線１３１２がゲート配線１３０１側へ突出する形態とすることもできる。
図４（Ａ）に示すように、基板１００１上にゲート配線１３０１が形成され、ゲート配線１３０１上に第１絶縁膜１３２３が形成される。第１絶縁膜１３２３上であって、ゲート配線１３０１と重なる領域には、第２絶縁膜１３２７ａ、１３２７ｂが分離され、分離部１３２８ａがある。即ち、第２絶縁膜１３２７ａ、１３２７ｂが、ゲート配線１３０１上方で一定の間隔を置いて設けられている。また、第１絶縁膜１３２３、第２絶縁膜１３２７ａ、１３２７ｂ上に第２コモン線１３１２が形成されている。第２コモン線１３１２は、分離された第２絶縁膜１３２７ａ、１３２７ｂの側面に接している。第２絶縁膜１３２７ａ、１３２７ｂが分離された分離部１３２８ａにおいて第２コモン線１３１２が、ゲート配線１３０１側へ突出している。このため、ゲート配線入力端子部１３０１ａを介してゲート配線１３０１に静電気等で高電圧がかかった場合、またはスイッチング素子内で静電気が発生した場合、ゲート配線１３０１及び第２コモン線１３１２の間で絶縁破壊が生じ、電流は第２コモン線１３１２へ流れる。この結果、画素部のスイッチング素子や、ゲート配線１３０１及びソース配線１３０２の交差部における電荷帯電及びそれに伴う短絡を低減することができる。
また、第２絶縁膜１３２７ａ、１３２７ｂの側面は傾斜していることが好ましい。この結果、分離部１３２８ａは、ゲート配線１３０１側へ先細りした形状となるため、ゲート配線１３０１に高電圧が印加された場合、ゲート配線１３０１及び第２コモン線１３１２で絶縁破壊をしやすく、ゲート配線１３０１及びソース配線の交差部や、薄膜トランジスタにおける短絡を低減することができる。
ここでは、第２絶縁膜が分離され、第１絶縁膜でゲート配線及び第２コモン線を分離する形状を示したが、第１絶縁膜が分離され、第２絶縁膜でゲート配線及び第２コモン線を絶縁する形状としてもよい。
第１絶縁膜１３２３または第２絶縁膜１３２７ａ、１３２７ｂは、絶縁膜１３２２に示す無機絶縁膜及び有機絶縁膜を適宜用いることができる。なお、図４に示すように、第１絶縁膜上に分離された第２絶縁膜を形成する場合は、第２絶縁膜を選択的にエッチングできるように、各絶縁膜の材料を選択することが好ましい。一例としては、第１絶縁膜を無機絶縁膜で形成し、第２絶縁膜を有機絶縁膜で形成することができる。
なお、図４（Ａ）及び（Ｂ）においては、ゲート配線が延在する方向に分離され（分離部１３２８ａ）るが、この代わりに、図４（Ｃ）に示すように、第２コモン線１３１２が延在する方向に分離され（分離部１３２８ｂ）てもよい。このとき絶縁層１３２７ｃ、１３２７ｄが形成される。さらには、図４（Ｄ）に示すように、ゲート配線１３０１が延在する方向及び第２コモン線１３１２が延在する方向両方に分離され（分離部１３２８ｃ）てもよい。この場合は、十字状の分離部が形成される。また、絶縁層１３２７ｅ〜１３２７ｈが形成される。
なお、ここでは、ゲート配線１３０１及び第２コモン線１３１２が重畳する領域に形成される保護回路１３１３を示したが、第１コモン線１３１１及びソース配線１３０２が重畳する領域で形成される保護回路１３１４も図２及び図３に示す保護回路の構造と同様の形状となる。この場合は、図２乃至図４に示すゲート配線１３０１、１３３１を第１コモン線１３１１とし、第２コモン線１３１２をソース配線１３０２とすればよい。この結果、第１コモン線１３１１及びソース配線１３０２の間に凹部を有する絶縁膜を形成し、当該凹部にソース配線が形成されることで、第１コモン線１３１１及びソース配線１３０２の間での絶縁破壊が生じやすく、画素部のスイッチング素子や、ゲート配線１３０１及びソース配線１３０２の交差部における電荷帯電及びそれに伴う短絡を低減することができる。
なお、本実施の形態では、画素部に設けられる画素において、画素電極の電位を制御するスイッチング素子が設けられるアクティブマトリクス型表示装置の形態を元に示したが、画素にスイッチング素子が設けられないパッシブマトリクス型表示装置の形態においても、本実施の形態に示す保護回路を設けることができる。この場合は、第１方向に延在し、第１方向と交差する第２方向に並設された複数の第１配線を行配線または列配線の一方とし、第２方向に延在し、第１方向に並設された複数の第２配線を行配線または列配線の他方とすることができる。
本実施の形態の保護回路は、基板の上下方向、即ち基板上に形成される膜の膜厚方向において絶縁破壊することが可能な構成の保護回路である。このため、保護回路の占有面積を低減することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１において図２及び図４に示した保護回路の作製方法について、図５及び図６を用いて示す。
図５（Ｄ）は、ゲート配線１３０１及び第２コモン線１３１２の交差部における平面図であり、図５（Ｄ）のＡ−Ｂの断面図を図５（Ｃ）に示す。
図５（Ａ）に示すように、基板１００１上にゲート配線１３０１を形成する。次に、ゲート配線１３０１上に第１絶縁膜１３２３を形成する。次に、第１絶縁膜１３２３上に第２絶縁膜１３２４を形成する。第１絶縁膜１３２３及び第２絶縁膜１３２４の材料は適宜絶縁材料を用いればよい。しかしながら、第２絶縁膜１３２４のみを選択的にエッチングできるような組み合わせとすることが好ましい。例えば、第１絶縁膜１３２３を無機絶縁膜で形成し、第２絶縁膜１３２４を感光性樹脂で形成する。この場合、無機絶縁膜としては、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、酸化窒化アルミニウム等があり、感光性樹脂としては、アクリル樹脂、ポリイミド、シロキサンポリマー等がある。このような組み合わせとすることで、第２絶縁膜１３２４を所望の形状に露光した後現像することで、第１絶縁膜１３２３を露出する凹部を形成することができる。また、第１絶縁膜１３２３を無機絶縁膜で形成し、第２絶縁膜１３２４を、アクリル樹脂、ポリイミド、シロキサンポリマー等の非感光性樹脂で形成してもよい。この結果、第２絶縁膜１３２４を選択的にドライエッチングまたはウエットエッチングすることができる。
次に、図５（Ｂ）に示すように、第２絶縁膜１３２４を選択的にエッチングし、第１絶縁膜１３２３を露出する凹部１３２５を形成する。即ち、開口部を有する第２絶縁膜１３２６を形成する。
次に、図５（Ｃ）に示すように、第１絶縁膜１３２３の露出部及び第２絶縁膜１３２６上に第２コモン線１３１２を形成する。この結果、ゲート配線１３０１側へ突出した第２コモン線１３１２を形成することができる。第２コモン線１３１２はゲート配線１３０１側へ突出しているため、ゲート配線１３０１及び第２コモン線１３１２の交差部において絶縁破壊をすることが可能であるため、ゲート配線１３０１に高電圧が印加されても、第２コモン線１３１２に電流を流すことが可能であるため、画素部におけるスイッチング素子や配線交差部における短絡を低減することができる。
なお、図５（Ｄ）では、開口部の平面形状を円としたが、楕円、多角形等とすることができる。
次に、図４に示す保護回路の作製方法について、図６を用いて示す。図６に示す第２絶縁膜１３２７ａ、１３２７ｂが分離されている点が図５と異なる。
図６（Ｄ）のＡ−Ｂの断面図を図６（Ｃ）に示す。
図６（Ａ）に示すように、基板１００１上にゲート配線１３０１を形成する。次に、ゲート配線１３０１上に第１絶縁膜１３２３を形成する。次に、第１絶縁膜１３２３上に第２絶縁膜１３２４を形成する。
次に、図６（Ｂ）に示すように、第２絶縁膜１３２４を選択的にエッチングし、分離された第２絶縁膜１３２７ａ、１３２７ｂを形成する。第２絶縁膜１３２７ａ、１３２７ｂは分離され、ゲート配線１３０１上に分離部１３２８ａがある。なお、ここでは、第２絶縁膜１３２４の一部を除去して、第２絶縁膜１３２７ａ、１３２７ｂを形成したが、液滴吐出法（インクジェット法）で組成物を選択的に吐出し、焼成して、第２絶縁膜１３２７ａ、１３２７ｂを形成してもよい。
次に、図６（Ｃ）に示すように、第１絶縁膜１３２３の露出部及び第２絶縁膜１３２７ａ、１３２７ｂ上に第２コモン線１３１２を形成する。この結果、ゲート配線１３０１側へ突出した第２コモン線１３１２を形成することができる。第２コモン線１３１２はゲート配線１３０１側へ突出しているため、ゲート配線１３０１及び第２コモン線１３１２の交差部において絶縁破壊をすることが可能であるため、ゲート配線１３０１に高電圧が印加されても、第２コモン線１３１２に電流を流すことが可能であるため、画素部における薄膜トランジスタや配線交差部における短絡を低減することができる。
なお、図６（Ａ）乃至（Ｄ）においては、ゲート配線が延在する方向に分離され（分離部１３２８ａ）るが、この代わりに、図４（Ｃ）に示すように、第２コモン線１３１２が延在する方向に分離され（分離部１３２８ｂ）てもよい。さらには、図４（Ｄ）に示すように、ゲート配線１３０１が延在する方向及び第２コモン線１３１２が延在する方向両方に分離され（分離部１３２８ｃ）てもよい。この場合は、十字状の分離部が形成される。
また、ここでは、ゲート配線１３０１及び第２コモン線１３１２が重畳する領域に形成される保護回路の作製を示したが、第１コモン線１３１１及びソース配線１３０２が重畳する領域で形成される保護回路も図２及び図３に示す保護回路の構造と同様の形状となる。この場合は、図５及び図６に示すゲート配線１３０１を第１コモン線１３１１とし、第２コモン線１３１２をソース配線１３０２とすればよい。この結果、第１コモン線１３１１及びソース配線１３０２の間に凹部を有する絶縁膜を形成し、当該凹部にソース配線が形成されることで、第１コモン線１３１１及びソース配線１３０２の間での絶縁破壊が生じやすく、画素部の薄膜トランジスタや、ゲート配線１３０１及びソース配線１３０２の交差部における電荷帯電及びそれに伴う短絡を低減することができる。
以上の工程により、基板の上下方向、即ち基板上に形成される膜の膜厚方向において絶縁破壊することが可能な保護回路を作製することが可能である。この結果、占有面積の小さい保護回路を作製することができる。
（実施の形態３）
本実施の形態では、ゲート配線上方に、凹部を有する、または分離された半導体膜が形成され、半導体膜上方に第２コモン線が形成され、ゲート配線及び第２コモン線の間にゲート配線及び第２コモン線を絶縁化する絶縁膜が形成される保護回路の構造について、図７乃至図１２を用いて示す。
図７（Ｂ）及び（Ｃ）は、ゲート配線１３０１及び第２コモン線１３１２の交差部における平面図であり、図７（Ｂ）のＣ−Ｄの断面図を図７（Ａ）に示す。
基板１００１上にゲート配線１３０１が形成され、ゲート配線１３０１を覆うように絶縁膜１３４１ａ、１３４１ｂが形成される。絶縁膜１３４１ｂ上には、分離された半導体膜の積層体が形成される。ここでは、非晶質半導体膜１３４４及び一導電型を付与する不純物元素が添加された半導体膜１３４６の積層体と、非晶質半導体膜１３４５及び一導電型を付与する不純物元素が添加された半導体膜１３４７の積層体とが、分離され（分離部１３４８）ている。また、分離部１３４８はゲート配線１３０１上に形成される。なお、分離部１３４８の形状は、実施の形態１の図４（Ｂ）〜（Ｄ）に示す分離部１３２８ａ〜１３２８ｃの形状を適宜適用することができる。
また、半導体膜の積層体及び絶縁膜１３４１ｂ上には第２コモン線１３１２ａ〜１３１２ｃが形成される。半導体膜の積層体が分離された分離部１３４８に第２コモン線１３１２ａ〜１３１２ｃを構成する材料が充填されるため、第２コモン線１３１２ａ〜１３１２ｃは、ゲート配線１３０１側へ突出している。また、絶縁膜１３４１ａ、１３４１ｂによって、ゲート配線１３０１及び第２コモン線１３１２ａ〜１３１２ｃが絶縁されている。
絶縁膜１３４１ａ、１３４１ｂは、実施の形態１に示す絶縁膜１３２２に列挙する材料を適宜用いることができる。
非晶質半導体膜１３４４、１３４５は、基板上の画素に形成される画素電極のスイッチング素子として薄膜トランジスタやダイオードが形成される場合、薄膜トランジスタやダイオードの非晶質半導体膜と同時に形成することができる。非晶質半導体膜１３４４、１３４５としては、非晶質シリコン膜、非晶質シリコンゲルマニウム膜、非晶質ゲルマニウム膜等を用いて形成する。
一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７は、基板上の画素に形成される画素電極のスイッチング素子として薄膜トランジスタのソース領域及びドレイン領域と同時に形成することができる。一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７としては、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。リンまたはボロンの濃度を１×１０１９〜１×１０２１ａｔｏｍｓ／ｃｍ３とすることで、第２コモン線１３１２ａ〜１３１２ｃとオーミックコンタクトすることが可能である。一対の一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一対の一導電型を付与する不純物元素が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。なお、スイッチング素子としてダイオードを用いる場合は、一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７として、リンが添加されたｎ型半導体膜またはボロンが添加されたｐ型半導体膜を形成することができる。
なお、図７（Ｂ）では、分離部１３４８において、保護回路を形成したが、図７（Ｃ）に示すように、半導体膜の積層に開口部１３４９を形成し、開口部１３４９において、第２コモン線１３１２ａ〜１３１２ｃを構成する材料を充填してもよい。この結果、第２コモン線１３１２ａ〜１３１２ｃを、半導体膜の積層の開口部１３４９においてゲート配線１３０１側へ突出させることで、保護回路を形成することができる。
第２コモン線１３１２ａ〜１３１２ｃは、分離部１３４８または開口部１３４９においてゲート配線１３０１側へ突出しているため、ゲート配線１３０１に高電圧がかかった場合、ゲート配線１３０１及び第２コモン線１３１２の間で絶縁破壊が生じ、このとき生じる電流は第２コモン線１３１２へ流れる。この結果、画素部のスイッチング素子や、ゲート配線１３０１及びソース配線１３０２の交差部における電荷帯電及びそれに伴う短絡を低減することができる。
また、画素部のスイッチング素子として薄膜トランジスタやダイオードを用いる場合、薄膜トランジスタやダイオードと形成すると同時に保護回路を形成することができるため、少ない工程で歩留まり高く表示装置を作製することができる。
図７とは、半導体膜の積層体の積層構造の異なる保護回路について、図８を用いて示す。
図８に示す保護回路は、絶縁膜１３４１ｂと、第２コモン線１３１２ａ〜１３１２ｃの間に形成される半導体膜の積層体が、微結晶半導体膜１３５１、非晶質半導体膜１３５３、及び一導電型を付与する不純物元素が添加された半導体膜１３４６の積層体と、微結晶半導体膜１３５２、非晶質半導体膜１３５４、及び一導電型を付与する不純物元素が添加された半導体膜１３４７の積層体で形成されている点が、図７と異なる。なお、ここでは、積層体の間に分離部１３４８がある形態を示したが、分離された半導体膜の積層体の代わりに、図７（Ｃ）に示すように、開口部を有する半導体膜の積層体を形成してもよい。
微結晶半導体膜１３５１、１３５２は、微結晶シリコン膜、微結晶シリコンゲルマニウム膜、微結晶ゲルマニウム膜等を用いて形成する。
微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、複数の微結晶半導体の間に非単結晶半導体が存在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
微結晶半導体膜１３５１、１３５２の厚さは、５ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下、好ましくは１０ｎｍ以上２５ｎｍ以下で形成する。
また、微結晶半導体膜１３５１、１３５２に含まれる酸素濃度、及び窒素濃度は、代表的には３×１０１９ａｔｏｍｓ／ｃｍ３未満、更に好ましくは３×１０１８ａｔｏｍｓ／ｃｍ３未満、炭素の濃度を３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、または炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜１３５１、１３５２の欠陥の生成を抑制する事ができる。さらには、酸素、または窒素が微結晶半導体膜中に入っていると、結晶化しにくい。このため、微結晶半導体膜１３５１、１３５２中の酸素濃度、窒素濃度が比較的低いことで、微結晶半導体膜１３５１、１３５２の結晶性を高めることができる。
また、微結晶半導体膜１３５１、１３５２に、アクセプターとなる不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。アクセプターとなる不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度は、ドナーとなる不純物元素の１０分の１程度、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
非晶質半導体膜１３５３、１３５４は、非晶質半導体膜を用いる。または、フッ素、塩素等のハロゲンが含まれる非晶質半導体膜を用いる。非晶質半導体膜１３５３、１３５４の厚さを５０ｎｍ〜２００ｎｍとする。非晶質半導体膜としては、アモルファスシリコン膜、またはゲルマニウムを含むアモルファスシリコン膜等がある。
微結晶半導体膜１３５１、１３５２に非晶質半導体膜１３５３、１３５４が接すると、微結晶半導体膜の酸化を低減することが可能である。
以上により、第２コモン線１３１２ａ〜１３１２ｃを、半導体膜の積層体の分離部または凹部においてゲート配線１３０１側へ突出させることで、保護回路を形成することができる。
次に、図７及び図８とは、半導体膜の積層体の積層構造の異なる保護回路について、図９を用いて示す。
図９に示す保護回路は、絶縁膜１３４１ｂと、第２コモン線１３１２ａ〜１３１２ｃの間に形成される半導体膜の積層体が、ドナーとなる不純物元素が添加された微結晶半導体膜１３６１、非晶質半導体膜１３６３、非晶質半導体膜１３６５、及び一導電型を付与する不純物元素が添加された半導体膜１３６７の積層体と、ドナーとなる不純物元素が添加された微結晶半導体膜１３６２、非晶質半導体膜１３６４、非晶質半導体膜１３６６、及び一導電型を付与する不純物元素が添加された半導体膜１３６８の積層体とで形成されている点が、図７及び図８と異なる。なお、ここでは、積層体が分離され（分離部１３４８）ている形態を示したが、分離された半導体膜の積層体の代わりに、図７（Ｃ）に示すように、開口部を有する半導体膜の積層体を形成してもよい。
ドナーとなる不純物元素が添加された微結晶半導体膜１３６１、１３６２は、図８に示す微結晶半導体膜１３５１、１３５２にドナーとなる不純物元素が添加されたものである。ドナーとなる不純物元素としては、リン、砒素、またはアンチモン等がある。
また、ドナーとなる不純物元素の濃度は、６×１０１５ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは３×１０１６ａｔｏｍｓ／ｃｍ３以上３×１０１７ａｔｏｍｓ／ｃｍ３以下であることが好ましい。微結晶半導体膜に含まれるドナーとなる不純物元素の濃度を上記範囲とすることにより、絶縁膜１３４１ｂ及びドナーとなる不純物元素が添加された微結晶半導体膜１３６１、１３６２の界面における微結晶半導体膜の結晶性を高めることが可能であり、ドナーとなる不純物元素が添加された微結晶半導体膜１３６１、１３６２の抵抗を低減することが可能である。
ドナーとなる不純物元素が添加された微結晶半導体膜１３６１、１３６２の側面は、分離部１３４８と接する領域においては、第２コモン線１３１２ａ〜１３１２ｃと接するが、当該領域以外の側面においては、非晶質半導体膜１３６５、１３６６に覆われている。
以上により、第２コモン線１３１２ａ〜１３１２ｃを、半導体膜の積層体の分離部１３４８または凹部においてゲート配線１３０１側へ突出させることで、保護回路を形成することができる。
図７乃至図９に適用可能な保護回路の断面構造及び平面構造について、図１０を用いて示す。ここでは、非晶質半導体膜１３４４及び一導電型を付与する不純物元素が添加された半導体膜１３４６の積層体と、非晶質半導体膜１３４５及び一導電型を付与する不純物元素が添加された半導体膜１３４７の積層体が分離されている図７の構造を元に説明するが、適宜図８及び図９に適用可能である。
図１０（Ａ）は、図１０（Ｂ）に示す平面図におけるＣ−Ｄの断面図である。図１０（Ａ）に示すように、基板１００１上に、ゲート配線１３０１が形成され、ゲート配線１３０１上に、絶縁膜１３４１ａ、１３４１ｂが形成され、絶縁膜１３４１ｂ上に半導体膜の積層体が形成される。また、半導体膜の積層体及び絶縁膜１３４１ｂ上に絶縁膜１３７２が形成される。また、絶縁膜１３７２上に第２コモン線１３１２ａ〜１３１２ｃが形成される。絶縁膜１３４１ａ、１３４１ｂと、絶縁膜１３７２とにより、ゲート配線１３０１及び第２コモン線１３１２ａ〜１３１２ｃを絶縁する。また、絶縁膜１３７２により、第２コモン線１３１２ａ〜１３１２ｃと、半導体膜の積層体とを絶縁する。また、半導体膜の積層体が分離され、当該分離部１３４８において、第２コモン線１３１２ａ〜１３１２ｃはゲート配線１３０１側へ突出している。
以上により、第２コモン線１３１２ａ〜１３１２ｃを、半導体膜の積層体の分離部または凹部においてゲート配線１３０１側へ突出させることで、保護回路を形成することができる。
なお、図１０（Ｂ）においては、半導体膜の積層体の分離部１３４８において、第２コモン線１３１２ａ〜１３１２ｃはゲート配線１３０１側に突出しているが、図１０（Ｃ）に示すように半導体膜の積層体に開口部１３４９が形成され、当該領域おいて、第２コモン線１３１２ａ〜１３１２ｃがゲート配線１３０１側に突出させることで、保護回路を形成することができる。
また、図１０に示す保護回路において、ゲート配線１３０１及び半導体膜の積層体の間に形成される絶縁膜１３４１ａ、１３４１ｂを設けなくとも良い。この構造について、図１１を用いて示す。
図１１（Ａ）は、図１１（Ｂ）に示す平面図におけるＣ−Ｄの断面図である。絶縁膜を介さずゲート配線１３０１に半導体膜の積層体が接している点が、図１０（Ａ）と異なる点である。即ち、絶縁膜１３７２は、半導体膜の積層体及びゲート配線１３０１上に形成されている。絶縁膜１３７２により、ゲート配線１３０１及び第２コモン線１３１２ａ〜１３１２ｃを絶縁する。また、絶縁膜１３７２により、第２コモン線１３１２ａ〜１３１２ｃと、半導体膜の積層体とを絶縁する。また、半導体膜の積層体の分離部１３４８において、第２コモン線１３１２ａ〜１３１２ｃはゲート配線１３０１側へ突出させることで、保護回路を形成することができる。
なお、図１１（Ｂ）においては、半導体膜の積層体の分離部１３４８において、第２コモン線１３１２ａ〜１３１２ｃはゲート配線１３０１側に突出しているが、図１１（Ｃ）に示すように半導体膜の積層体に開口部１３４９が形成され、当該領域おいて、第２コモン線１３１２ａ〜１３１２ｃがゲート配線１３０１側に突出させることで、保護回路を形成することができる。
次に、図７乃至図１１に示す保護回路に適用可能な構成について、図１２を用いて示す。図１２（Ａ）に示すように、ゲート配線１３７１は、第２コモン線１３１２ａ〜１３１２ｃとの交差部において、複数の開口部１３７６を有してもよい。図１２（Ｂ）は、ゲート配線１３７１に２つの長方形の開口部１３７６を有する形態であり、図１２（Ｃ）は、ゲート配線１３７１に２つの多角形の開口部１３７８を有する形態である。ゲート配線１３７１に開口部を設けると、開口部の間の領域のゲート配線は幅が狭いため突起形状となる。また、ゲート配線１３７１の側面が傾斜を有するように形成すると、図１２（Ａ）に示すように、開口部の間の領域のゲート配線１３７１は断面形状が第２コモン線１３１２ａ〜１３１２ｃ側へ向かって尖った突起となる。このため、間に設けられる絶縁膜を介して、ゲート配線１３７１及び第２コモン線１３１２ａ〜１３１２ｃは各々が突出しているため、絶縁破壊が生じやすい。このため、画素部の薄膜トランジスタや、ゲート配線１３７１及びソース配線１３０２の交差部における電荷帯電及びそれに伴う短絡を低減することができる。
なお、ここでは、半導体膜の積層体の分離部１３７７において、ゲート配線及び第２コモン線各々が突き出しているが、この代わりに半導体膜の積層体に凹部を設け、当該領域においてゲート配線及び第２コモン線各々を突き出す構造としてもよい。
（実施の形態４）
本実施の形態では、薄膜トランジスタと同時に実施の形態３に示す保護回路を作製する工程について、以下に示す。なお、本実施の形態では、同一のゲート配線において薄膜トランジスタ及び保護回路が形成される形態を示す。
図８に示す保護回路及び薄膜トランジスタの作製工程について、図１３を用いて示す。なお、図１３の左側において保護回路が形成される領域の断面を示し、右側において画素内に形成されるスイッチング素子として薄膜トランジスタが形成される領域の断面を示す。また、図１３の右側は、図１４に示すＱ−Ｒの断面図でもある。なお、本実施の形態では、画素内に形成されるスイッチング素子として薄膜トランジスタを示したが、薄膜トランジスタの代わりに、ダイオード、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）、またはＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）を用いることもできる。
図１３（Ａ）に示すように、基板１００１上に導電膜１０１１を形成する。導電膜１０１１としては、実施の形態１に示すゲート配線１３０１、及び第１コモン線１３１１に列挙した材料を用いて形成することができる。導電膜１０１１は、スパッタリング法、ＣＶＤ法、めっき法、印刷法、液滴吐出法等を用いて形成する。
次に、導電膜１０１１上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電膜１０１１を所望の形状にエッチングして、図１３（Ｂ）に示すように、ゲート配線１３０１を形成する。この後、レジストマスクを除去する。
次に、ゲート配線１３０１及び基板１００１上にゲート絶縁膜１０２２を形成する。ゲート絶縁膜１０２２としては、実施の形態１に示す絶縁膜１３４１ａ、１３４１ｂに列挙した材料を用いて形成することができる。ゲート絶縁膜１０２２は、ＣＶＤ法やスパッタリング法等を用いて形成する。
次に、ゲート絶縁膜１０２２上に半導体膜を形成する。ここでは、半導体膜として、微結晶半導体膜１０２３及び非晶質半導体膜１０２４を積層して形成する。微結晶半導体膜１０２３としては、プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、微結晶半導体膜１０２３を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶半導体膜を形成する。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。
また、微結晶半導体膜の成膜処理においては、シラン及び水素の他、反応ガスにヘリウムを加えても良い。ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶半導体膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
非晶質半導体膜１０２４としては、シリコン、またはゲルマニウムを含む堆積性気体を用いたプラズマＣＶＤ法により非晶質半導体膜を形成することができる。または、シリコン、またはゲルマニウムを含む堆積性気体に、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。または、シランガスの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記水素化半導体膜に、フッ素、塩素、臭素、またはヨウ素等のハロゲンを添加してもよい。
微結晶半導体膜１０２３及び非晶質半導体膜１０２４の形成工程においてグロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までの高周波電力、代表的には、２７．１２ＭＨｚ、６０ＭＨｚを印加することで行われる。
また、非晶質半導体膜１０２４は、ターゲットにシリコン、ゲルマニウム等の半導体を用いて水素、または希ガスでスパッタリングして形成することができる。
また、微結晶半導体膜１０２３を形成した後、プラズマＣＶＤ法により非晶質半導体膜１０２４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が微結晶半導体膜１０２３に供給され、微結晶半導体膜１０２３を水素化したのと同等の効果が得られる。すなわち、微結晶半導体膜１０２３上に非晶質半導体膜１０２４を堆積することにより、微結晶半導体膜１０２３に水素を拡散させて、ダングリングボンドの終端をすることができる。
微結晶半導体膜１０２３の表面に、非晶質半導体膜１０２４、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、微結晶半導体膜１０２３に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、微結晶半導体膜１０２３の表面に非晶質半導体膜を形成することで、微結晶粒の酸化を防ぐことができる。また、薄膜トランジスタへの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、非晶質半導体膜の膜厚を厚く形成すると、ドレイン耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを回避することができる。
非晶質半導体膜１０２４は、エネルギーギャップが、微結晶半導体膜１０２３に比べて大きく、また抵抗率が高く、移動度が微結晶半導体膜１０２３の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜１０２３との間に形成される非晶質半導体膜１０２４は高抵抗領域として機能し、微結晶半導体膜１０２３がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
なお、ここでは、半導体膜として、微結晶半導体膜１０２３及び非晶質半導体膜１０２４を積層した構造としたが、微結晶半導体膜、または非晶質半導体膜の単層で形成してもよい。さらには、結晶性半導体膜を単層で形成してもよい。半導体膜として非晶質半導体膜の単層を形成することで、図７に示す保護回路の形成が可能である。
次に、半導体膜上に一導電型を付与する不純物元素が添加された半導体膜１０２５を形成する（図１３（Ｂ）参照）。一導電型を付与する不純物元素が添加された半導体膜１０２５としては、シリコン、またはゲルマニウムを含む堆積性気体と、フォスフィンとを用いたプラズマＣＶＤ法により形成する。
次に、一導電型を付与する不純物元素が添加された半導体膜１０２５上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて一導電型を付与する不純物元素が添加された半導体膜１０２５、非晶質半導体膜１０２４、及び微結晶半導体膜１０２３を所望の形状にエッチングして、図１３（Ｃ）に示すように、薄膜トランジスタを形成する領域において、微結晶半導体膜１０３１、非晶質半導体膜１０３２、及び一導電型を付与する不純物元素が添加された半導体膜１０３３を形成する。
また、保護回路を形成する領域において、微結晶半導体膜１３５１、１３５２、非晶質半導体膜１３５３、１３５４、及び一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７を形成する。なお、半導体膜の積層体である微結晶半導体膜１３５１、非晶質半導体膜１３５３、及び一導電型を付与する不純物元素が添加された半導体膜１３４６と、積層体である微結晶半導体膜１３５２、非晶質半導体膜１３５４、及び一導電型を付与する不純物元素が添加された半導体膜１３４７とは、分離部１３４８において、分離されている。なお、半導体膜の積層体を分離せず、一部がエッチングされている凹部を設けてもよい。この後レジストマスクを除去する。
次に、半導体膜の積層体及びゲート絶縁膜１０２２上に導電膜１０３４を形成する。導電膜１０３４としては、実施の形態１に示すソース配線、第２コモン線１３１２ａ〜１３１２ｃに列挙した材料を用いて形成することができる。導電膜１０３４は、ＣＶＤ法やスパッタリング法、印刷法、液滴吐出法等を用いて形成する。
次に、導電膜１０３４上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電膜１０３４を所望の形状にエッチングして、図１３（Ｄ）に示すように、薄膜トランジスタを形成する領域において、ソース配線１３０２及びドレイン電極１０４２を形成する。また、保護回路を形成する領域において、第２コモン線１３１２を形成する。
次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された半導体膜をエッチングして、ソース領域及びドレイン領域１０４３、１０４４を形成する。なお、当該エッチング工程において、非晶質半導体膜１０３２の一部もエッチングする。一部エッチングされた、凹部が形成された非晶質半導体膜１０３２を非晶質半導体膜１０４５と示す。ソース領域及びドレイン領域の形成工程と、非晶質半導体膜の凹部とを同一工程で形成することができる。非晶質半導体膜１０４５の凹部の深さを、非晶質半導体膜１０４５の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域の距離を離すことが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、レジストマスクを除去する。
次に、露出している非晶質半導体膜にダメージが入らず、且つ該非晶質半導体膜に対するエッチングレートが低い条件でドライエッチングしてもよい。この工程により、ソース領域及びドレイン領域間の非晶質半導体膜１０４５上のエッチング残渣物、レジストマスクの残渣、及びレジストマスクの除去に用いる装置内の汚染源を除去することが可能であり、ソース領域及びドレイン領域間の絶縁を確実なものとすることができる。この結果、薄膜トランジスタのリーク電流を低減することが可能であり、オフ電流が小さく、耐圧の高い薄膜トランジスタを作製することが可能である。なお、エッチングガスには例えば塩素を含むガス、フッ素を含むガス等を用いればよい。
以上の工程により、画素部において薄膜トランジスタを形成する。また、周辺部において、保護回路を形成することができる。
次に、図１３（Ｅ）に示すように、第２コモン線１３１２、ソース配線１３０２、ドレイン電極１０４２、ゲート絶縁膜１０２２上に、保護絶縁膜１０５１を形成する。保護絶縁膜１０５１としては、窒化珪素膜、窒化酸化珪素膜、酸化珪素膜、または酸化窒化珪素膜を用いて形成することができる。なお、保護絶縁膜１０５１は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。
次に、保護絶縁膜１０５１上に平坦化膜１０５２を形成してもよい。平坦化膜１０５２としては、アクリル樹脂、ポリイミド、エポキシ樹脂、シロキサンポリマー等の有機絶縁膜を用いて形成することができる。ここでは、感光性の有機樹脂を用いて平坦化膜１０５２を形成する。次に、平坦化膜１０５２を感光した後、現像して、図１３（Ｆ）に示すように、保護絶縁膜１０５１を露出する。次に、平坦化膜１０５２をマスクとして用いて保護絶縁膜１０５１をエッチングして、ドレイン電極１０４２の一部を露出するコンタクトホールを形成する。
次に、コンタクトホールに画素電極１０６１を形成する。ここでは、平坦化膜１０５２上に導電膜を形成した後、導電膜上にレジストを塗布する。次に、フォトマスクを用いたフォトリソグラフィー工程により形成したレジストマスクを用いて導電膜をエッチングして、画素電極１０６１を形成する。なお、図１３（Ｆ）の右側は図１４のＱ−Ｒにおける断面図に相当する。
画素電極１０６１は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯとも示す。）、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
また、画素電極１０６１として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
ここでは、画素電極１０６１としては、スパッタリング法によりＩＴＯ膜を成膜した後、ＩＴＯ膜上にレジストを塗布する。次に、フォトマスクを用いてレジストを露光及び現像し、レジストマスクを形成する。次に、レジストマスクを用いてＩＴＯ膜をエッチングして画素電極１０６１を形成する。この後、レジストマスクを除去する。
以上により、薄膜トランジスタを形成すると同時に図８に示す保護回路を形成することができる。このため、少ない工程で、保護回路及び薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。また、狭額縁化が可能な素子基板を作製することができる。
次に、図９に示す保護回路及び薄膜トランジスタの作製工程について、図１３、図１５及び図１６を用いて示す。なお、図１５の左側において保護回路が形成される領域の断面を示し、右側において画素内に形成されるスイッチング素子として薄膜トランジスタが形成される領域の断面を示す。また、図１５の右側は、図１６に示すＱ−Ｒの断面図でもある。
図１３（Ａ）の工程を経て、図１５（Ａ）に示すように、基板１００１上に、ゲート配線１３０１を形成する。
次に、ゲート配線１３０１及び基板１００１上にゲート絶縁膜１０２２を形成する。
次に、ゲート絶縁膜１０２２上に半導体膜を形成する。ここでは、半導体膜として、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６及び非晶質半導体膜１０２７を積層して形成する。ドナーとなる不純物元素が添加された微結晶半導体膜１０２６の成膜方法を以下に示す。
プラズマＣＶＤ装置の反応室内において、シリコンまたはゲルマニウムを含む堆積性気体と、水素とを混合し、グロー放電プラズマにより、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６を形成する。シリコンまたはゲルマニウムを含む堆積性気体の流量に対して、水素の流量を１０〜２０００倍、好ましくは５０〜２００倍に希釈して微結晶半導体膜を形成する。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。また、上記原料ガスと共に、リン、砒素、アンチモン等を含む気体を混合することで、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６を形成することができる。ここでは、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６としては、シランと、水素及び／または希ガスと共にフォスフィンを混合して、グロー放電プラズマにより、リンを含む微結晶シリコン膜を形成することができる。
ドナーとなる不純物元素が添加された微結晶半導体膜１０２６の形成工程においてグロー放電プラズマの生成は、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚ、２７．１２ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までの高周波電力、代表的には２７．１２ＭＨｚ、６０ＭＨｚを印加することで行われる。
また、シリコンまたはゲルマニウムを含む堆積性気体の代表例としては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
なお、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６を形成する代わりに、ゲート絶縁膜１０２２としてドナーとなる不純物元素が添加された絶縁膜を形成し、その上にドナーとなる不純物元素を含まない半導体膜を形成してもよい。例えば、ドナーとなる不純物元素（リン、砒素、またはアンチモン）を含む酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜等をゲート絶縁膜として形成することができる。また、ゲート絶縁膜１０２２を積層構造とする場合、微結晶半導体膜に接する層または基板１００１に接する層にドナーとなる不純物元素を添加してもよい。
ゲート絶縁膜１０２２としてドナーとなる不純物元素が添加された絶縁膜の形成方法としては、ゲート絶縁膜の原料気体と共に、ドナーとなる不純物元素を含む気体を用いてゲート絶縁膜を形成すればよい。例えば、シラン、アンモニア、及びフォスフィンを用いたプラズマＣＶＤ法によりリンを含む窒化珪素膜を形成することができる。また、シラン、一酸化二窒素、及びアンモニア、並びにフォスフィンを用いたプラズマＣＶＤ法により、リンを含む酸化窒化珪素膜を形成することができる。
また、ゲート絶縁膜１０２２を形成する前に、成膜装置の反応室内にドナーとなる不純物元素を含む気体を流し、ゲート絶縁膜１０２２表面及び反応室内壁にドナーとなる不純物元素を吸着させてもよい。この後、ゲート絶縁膜１０２２を形成した後、微結晶半導体膜を形成することで、ドナーとなる不純物元素を取り込みながらゲート絶縁膜１０２２及び微結晶半導体膜が堆積するため、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６を形成することができる。
また、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６を形成する前に、成膜装置の反応室内にドナーとなる不純物元素を含む気体を流し、ゲート絶縁膜１０２２及び反応室内壁にドナーとなる不純物元素を吸着させてもよい。この後、微結晶半導体膜を堆積することで、ドナーとなる不純物元素を取り込みながら微結晶半導体膜が堆積するため、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６を形成することができる。
なお、ここでは、ドナーとなる不純物元素が添加された微結晶半導体膜１０２６上に非晶質半導体膜を形成した構造としたが、ドナーとなる不純物元素が添加された微結晶半導体膜を単層で形成してもよい。
次に、非晶質半導体膜上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて、非晶質半導体膜１０２７及びドナーとなる不純物元素が添加された微結晶半導体膜１０２６を所望の形状にエッチングして、図１５（Ｂ）に示すように、薄膜トランジスタを形成する領域において、ドナーとなる不純物元素が添加された微結晶半導体膜１０３６、及び非晶質半導体膜１０３８を形成する。また、保護回路を形成する領域において、ドナーとなる不純物元素が添加された微結晶半導体膜１０３５、及び非晶質半導体膜１０３７を形成する。この後、レジストマスクを除去する。
次に、半導体膜の積層体及びゲート絶縁膜上に非晶質半導体膜１０２４を形成する。次に、非晶質半導体膜１０２４上に一導電型を付与する不純物元素が添加された半導体膜１０２５を形成する。
次に、一導電型を付与する不純物元素が添加された半導体膜１０２５上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて一導電型を付与する不純物元素が添加された半導体膜１０２５、非晶質半導体膜１０２４、非晶質半導体膜１０３７、及びドナーとなる不純物元素が添加された微結晶半導体膜１０３５を所望の形状にエッチングして、図１５（Ｃ）に示すように、薄膜トランジスタを形成する領域において、非晶質半導体膜１０３２、及び一導電型を付与する不純物元素が添加された半導体膜１０３３を形成する。なお、非晶質半導体膜１０３２及び一導電型を付与する不純物元素が添加された半導体膜１０３３は、図１５（Ｃ）に示すように、ドナーとなる不純物元素が添加された微結晶半導体膜１０３６及び非晶質半導体膜１０３８に重なる。また、ドナーとなる不純物元素が添加された微結晶半導体膜１０３６の側面が非晶質半導体膜１０３２に覆われる。
また、保護回路を形成する領域において、ドナーとなる不純物元素が添加された微結晶半導体膜１３６１、１３６２、非晶質半導体膜１３６３、１３６４、非晶質半導体膜１３６５、１３６６、及び一導電型を付与する不純物元素が添加された半導体膜１３６７、１３６８を形成する。なお、半導体膜の積層体である、ドナーとなる不純物元素が添加された微結晶半導体膜１３６１、非晶質半導体膜１３６３、非晶質半導体膜１３６５、及び一導電型を付与する不純物元素が添加された半導体膜１３６７と、積層体であるドナーとなる不純物元素が添加された微結晶半導体膜１３６２、非晶質半導体膜１３６４、非晶質半導体膜１３６６、及び一導電型を付与する不純物元素が添加された半導体膜１３６８とは、分離され（分離部１３４８）ている。なお、半導体膜の積層体を分離せず、一部がエッチングされている凹部を設けてもよい。この後レジストマスクを除去する。
次に、半導体膜の積層体及びゲート絶縁膜１０２２上に導電膜１０３４を形成する。
次に、導電膜１０３４上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電膜１０３４を所望の形状にエッチングして、図１５（Ｄ）に示すように、薄膜トランジスタを形成する領域において、ソース配線１３０２及びドレイン電極１０４２を形成する。また、保護回路を形成する領域において、第２コモン線１３１２を形成する。
次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された半導体膜をエッチングして、ソース領域及びドレイン領域１０４３、１０４４を形成する。また、当該エッチング工程において、非晶質半導体膜１０３２の一部もエッチングする。一部エッチングされた、凹部が形成された非晶質半導体膜１０３２を非晶質半導体膜１０４５と示す。ソース領域及びドレイン領域の形成工程と、非晶質半導体膜の凹部とを同一工程で形成することができる。この後、レジストマスクを除去する。
次に、露出している非晶質半導体膜１０４５にダメージが入らず、且つ該非晶質半導体膜１０４５に対するエッチングレートが低い条件でドライエッチングしてもよい。
以上の工程により、画素部において薄膜トランジスタを形成する。また、周辺部において、保護回路を形成することができる。
次に、図１３（Ｅ）及び図１３（Ｆ）に示す工程を経て、図１５（Ｅ）に示すように、保護絶縁膜１０５１、平坦化膜１０５２、及びドレイン電極に接続する画素電極１０６１を形成する。なお、図１５（Ｅ）の右側は図１６のＱ−Ｒにおける断面図に相当する。
以上の工程により、薄膜トランジスタを形成すると同時に図９に示す保護回路を形成することができる。このため、少ない工程で、保護回路及び薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。また、狭額縁化が可能な素子基板を作製することができる。
次に、図１０に示す保護回路及び薄膜トランジスタの作製工程について、図１３、図１７及び図１８を用いて示す。なお、図１７の左側において保護回路が形成される領域の断面を示し、右側において画素内に形成されるスイッチング素子として薄膜トランジスタが形成される領域の断面を示す。
図１３（Ａ）の工程を経て、図１７（Ａ）に示すように、基板１００１上に、ゲート配線１３０１を形成する。
次に、ゲート配線１３０１及び基板１００１上にゲート絶縁膜１０２２を形成する。
次に、ゲート絶縁膜１０２２上に半導体膜を形成する。ここでは、半導体膜として、非晶質半導体膜を形成する。なお、ここでは、半導体膜として非晶質半導体膜を単層で形成したが、半導体膜として微結晶半導体膜または結晶性半導体膜を単層で形成してもよい。また、図１３に示すように、微結晶半導体膜及び非晶質半導体膜を積層してもよい。
次に半導体膜上に一導電型を付与する不純物元素が添加された半導体膜を形成する。次に、一導電型を付与する不純物元素が添加された半導体膜上にレジストを塗布し、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて、非晶質半導体膜及び一導電型を付与する不純物元素が添加された半導体膜を所望の形状にエッチングして、薄膜トランジスタを形成する領域において、非晶質半導体膜１０３９、一導電型を付与する不純物元素が添加された半導体膜１０３３を形成する。また、保護回路を形成する領域において、非晶質半導体膜１３４４、１３４５、及び一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７を形成する。なお、半導体膜の積層体である非晶質半導体膜１３４４、及び一導電型を付与する不純物元素が添加された半導体膜１３４６と、積層体である非晶質半導体膜１３４５、及び一導電型を付与する不純物元素が添加された半導体膜１３６７とは、分離され（分離部１３４８）ている。なお、半導体膜の積層体を分離せず、一部がエッチングされている凹部を設けてもよい。この後、レジストマスクを除去する。
次に、半導体膜の積層体及びゲート絶縁膜上に絶縁膜１０６２ａを形成する。なお、半導体膜の積層体である非晶質半導体膜１３４４、及び一導電型を付与する不純物元素が添加された半導体膜１３４６と、積層体である非晶質半導体膜１３４５、及び一導電型を付与する不純物元素が添加された半導体膜１３４７とは、分離され（分離部１３４８）ている。また、当該分離部１３４８を絶縁膜１０６２ａが覆う。
次に、絶縁膜１０６２ａ上にレジストを塗布し、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて絶縁膜１０６２ａを所望の形状にエッチングして、図１７（Ｂ）に示すように、薄膜トランジスタが形成される領域の一導電型を付与する不純物元素が添加された半導体膜１０３３の一部を露出する絶縁膜１０６２ｂを形成する。この後、レジストマスクを除去する。
次に、絶縁膜１０６２ｂ及び露出された一導電型を付与する不純物元素が添加された半導体膜１０３３上に導電膜１０３４を形成する。
次に、導電膜１０３４上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電膜１０３４を所望の形状にエッチングして、図１７（Ｃ）に示すように、薄膜トランジスタを形成する領域において、ソース配線１３０２及びドレイン電極１０４２を形成する。また、保護回路を形成する領域において、第２コモン線１３１２を形成する。
次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された半導体膜をエッチングして、ソース領域及びドレイン領域１０４３、１０４４を形成する。また、当該エッチング工程において、非晶質半導体膜１０３９の一部もエッチングする。一部エッチングされた、凹部が形成された非晶質半導体膜１０３９を非晶質半導体膜１０４５と示す。ソース領域及びドレイン領域の形成工程と、非晶質半導体膜の凹部とを同一工程で形成することができる。この後、レジストマスクを除去する。
以上の工程により、画素部において薄膜トランジスタを形成する。また、周辺部において、保護回路を形成することができる。
次に、図１３（Ｅ）及び図１３（Ｆ）に示す工程を経て、図１７（Ｄ）に示すように、保護絶縁膜１０５１、平坦化膜１０５２、及びドレイン電極１０４２に接続する画素電極１０６１を形成する。
以上の工程により、薄膜トランジスタを形成すると同時に図１０に示す保護回路を形成することができる。このため、少ない工程で、保護回路及び薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。また、狭額縁化が可能な素子基板を作製することができる。
次に、図１１に示す保護回路及び薄膜トランジスタの作製工程について、図１３及び１８を用いて示す。なお、図１８の左側において保護回路が形成される領域の断面を示し、右側において画素内に形成されるスイッチング素子として薄膜トランジスタが形成される領域の断面を示す。
図１３（Ａ）の工程を経て、基板１００１上に、ゲート配線１３０１を形成する。次に、ゲート配線１３０１及び基板１００１上にゲート絶縁膜１０２２を形成する。
次に、ゲート絶縁膜１０２２上にレジストを塗布した後、フォトリソグラフィー工程により形成したレジストマスクを用いて、ゲート絶縁膜１０２２の一部をエッチングして、図１８（Ａ）に示すように、ゲート絶縁膜１０７１を形成する。ここでは、保護回路が形成される領域において、ゲート配線１３０１を露出させる。この後、レジストマスクを除去する。
次に、ゲート絶縁膜１０７１上に半導体膜を形成する。ここでは、半導体膜として、非晶質半導体膜１０２９を形成する。なお、ここでは、半導体膜として非晶質半導体膜を単層で形成したが、半導体膜として微結晶半導体膜または結晶性半導体膜を単層で形成してもよい。また、図１３に示すように、微結晶半導体膜及び非晶質半導体膜を積層してもよい。
次に半導体膜上に一導電型を付与する不純物元素が添加された半導体膜１０２５を形成する（図１８（Ｂ）参照）。次に、一導電型を付与する不純物元素が添加された半導体膜１０２５上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて、非晶質半導体膜１０２９及び一導電型を付与する不純物元素が添加された半導体膜１０２５を所望の形状にエッチングして、薄膜トランジスタを形成する領域において、非晶質半導体膜１０３９、一導電型を付与する不純物元素が添加された半導体膜１０３３を形成する。また、保護回路を形成する領域において、非晶質半導体膜１３４４、１３４５、及び一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７を形成する。なお、半導体膜の積層体である非晶質半導体膜１３４４、及び一導電型を付与する不純物元素が添加された半導体膜１３４６と、積層体である非晶質半導体膜１３４５、及び一導電型を付与する不純物元素が添加された半導体膜１３４７とは、分離され（分離部１３４８）ている。なお、半導体膜の積層体を分離せず、一部がエッチングされている凹部を設けてもよい。この後、レジストマスクを除去する。
次に、半導体膜の積層体及びゲート絶縁膜上に絶縁膜１０６２ａを形成する（図１８（Ｃ）参照）。なお、半導体膜の積層体である非晶質半導体膜１３４４、及び一導電型を付与する不純物元素が添加された半導体膜１３４６と、積層体である非晶質半導体膜１３４５、及び一導電型を付与する不純物元素が添加された半導体膜１３４７とは、分離され（分離部１３４８）ている。また、当該分離部１３４８を絶縁膜１０６２ａが覆う。
次に、絶縁膜１０６２ａ上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて絶縁膜１０６２ａを所望の形状にエッチングして、図１８（Ｄ）に示すように、薄膜トランジスタが形成される領域の一導電型を付与する不純物元素が添加された半導体膜１０３３の一部を露出する絶縁膜１０６２ｂを形成する。この後、レジストマスクを除去する。
次に、絶縁膜１０６２ｂ及び露出された一導電型を付与する不純物元素が添加された半導体膜１０３３上に導電膜１０３４を形成する。
次に、導電膜１０３４上にレジストを塗布した後、フォトリソグラフィー工程を用いて形成したレジストマスクを用いて導電膜１０３４を所望の形状にエッチングして、図１８（Ｅ）に示すように、薄膜トランジスタを形成する領域において、ソース配線１３０２及びドレイン電極１０４２を形成する。また、保護回路を形成する領域において、第２コモン線１３１２を形成する。
次に、レジストマスクを用いて一導電型を付与する不純物元素が添加された半導体膜をエッチングして、ソース領域及びドレイン領域１０４３、１０４４を形成する。また、当該エッチング工程において、非晶質半導体膜１０３９の一部もエッチングする。一部エッチングされた、凹部が形成された非晶質半導体膜１０３９を非晶質半導体膜１０４５と示す。ソース領域及びドレイン領域の形成工程と、非晶質半導体膜の凹部とを同一工程で形成することができる。この後、レジストマスクを除去する。
次に、露出している非晶質半導体膜１０４５にダメージが入らず、且つ該非晶質半導体膜１０４５に対するエッチングレートが低い条件でドライエッチングしてもよい。
以上の工程により、画素部において薄膜トランジスタを形成する。また、周辺部において、保護回路を形成することができる。
次に、図１３（Ｅ）及び図１３（Ｆ）に示す工程を経て、図１８（Ｆ）に示すように、保護絶縁膜１０５１、平坦化膜１０５２、及びドレイン電極に接続する画素電極１０６１を形成する。
以上の工程により、薄膜トランジスタを形成すると同時に、図１１に示す保護回路を形成することができる。このため、少ない工程で、保護回路及び薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。また、狭額縁化が可能な素子基板を作製することができる。
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図１３、図１９乃至図２１を用いて説明する。ここでは、多階調マスクを用いて薄膜トランジスタを形成する工程を示す。なお、図１９の左側において保護回路が形成される領域の断面を示し、右側において画素内に形成されるスイッチング素子として薄膜トランジスタが形成される領域の断面を示す。また、図１９の右側は、図２１の右側に示すＱ−Ｒの断面図でもある。
図１３（Ａ）の工程を経て、基板１００１上に、ゲート配線１３０１を形成する。次に、ゲート配線１３０１及び基板１００１上にゲート絶縁膜１０２２を形成する。
次に、図１３（Ｂ）の工程を経てゲート絶縁膜１０２２上に微結晶半導体膜１０２３、非晶質半導体膜１０２４、及び一導電型を付与する不純物元素が添加された半導体膜１０２５を順に積層する。なお、微結晶半導体膜１０２３及び非晶質半導体膜１０２４の代わりに、微結晶半導体膜、非晶質半導体膜、または結晶性半導体膜の単層を成膜してもよい。
次に、一導電型を付与する不純物元素が添加された半導体膜上にレジストを塗布し、フォトリソグラフィー工程により形成したレジストマスクを用いて微結晶半導体膜１０２３、非晶質半導体膜１０２４、及び一導電型を付与する不純物元素が添加された半導体膜１０２５を所望の形状にエッチングして、薄膜トランジスタを形成する領域において、微結晶半導体膜１０７３、非晶質半導体膜１０７４、及び一導電型を付与する不純物元素が添加された半導体膜１０７５を形成する。また、保護回路を形成する領域において、微結晶半導体膜１３５１、１３５２、非晶質半導体膜１３５３、１３５４、及び一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７を形成する。この後、レジストマスクを除去する（図１９（Ａ）参照）。
なお、保護回路を形成する領域において、半導体膜の積層体である微結晶半導体膜１３５１、非晶質半導体膜１３５３、及び一導電型を付与する不純物元素が添加された半導体膜１３４６と、積層体である微結晶半導体膜１３５２、非晶質半導体膜１３５４、及び一導電型を付与する不純物元素が添加された半導体膜１３４７とは、分離され（分離部１３４８）ている。なお、半導体膜の積層体を分離せず、一部がエッチングされている凹部を設けてもよい。
次に、図１９（Ｂ）に示すように、ゲート絶縁膜１０２２及び一導電型を付与する不純物元素が添加された半導体膜１３４６、１３４７、及び１０７５上に導電膜１０３４を形成する。
次に、導電膜１０３４上にレジストを塗布する。レジストは、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
次に、多階調マスクを用いて、レジストに光を照射した後現像して、レジストマスク１０８１を形成する。
ここで、多階調マスク１５９ａ、１５９ｂを用いた露光について、図２０を用いて説明する。
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するレジストマスクを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
多階調マスクの代表例としては、図２０（Ａ）に示すようなグレートーンマスク１５９ａ、図２０（Ｃ）に示すようなハーフトーンマスク１５９ｂがある。
図２０（Ａ）に示すように、グレートーンマスク１５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透光率が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透光率を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
グレートーンマスク１５９ａに露光光を照射した場合、図２０（Ｂ）に示すように、遮光部１６４においては、光透光率１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透光率１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透光率の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
図２０（Ｃ）に示すように、ハーフトーンマスク１５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
ハーフトーンマスク１５９ｂに露光光を照射した場合、図２０（Ｄ）に示すように、遮光部１６８においては、光透光率１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透光率１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透光率の調整は、半透過部１６７の材料により調整により可能である。
多階調マスクを用いて露光した後、現像することで、図１９（Ｂ）に示すように、膜厚の異なる領域を有するレジストマスク１０８１を形成することができる。また、保護回路が形成される領域においては、第２コモン線を形成するためのレジストマスク１０８１を形成する。
次に、レジストマスク１０８１により、微結晶半導体膜１０７３、非晶質半導体膜１０７４、一導電型を付与する不純物元素が添加された半導体膜１０７５、及び導電膜１０３４をエッチングし分離する。この結果、図１９（Ｃ）に示すような、微結晶半導体膜１０８３、非晶質半導体膜１０８４、一導電型を付与する不純物元素が添加された半導体膜１０８５、及び導電膜１０８６を形成することができる。
次に、レジストマスク１０８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート配線１３０１の一部と重畳する領域）は除去され、図１９（Ｃ）に示すように、分離されたレジストマスク１０９１を形成することができる。
次に、レジストマスク１０９１を用いて、導電膜１０８６をエッチングし分離する。この結果、図１９（Ｄ）に示すような、ソース配線１３０２、ドレイン電極１０９６を形成することができる。レジストマスク１０９１を用いて導電膜１０８６をウエットエッチングすると、導電膜１０８６が等方的にエッチングされる。この結果、レジストマスク１０９１より面積の小さいソース配線１３０２、及びドレイン電極１０９６を形成することができる。また、レジストマスクを用いて導電膜をエッチングして第２コモン線１３１２を形成する。
次に、レジストマスク１０９１を用いて、一導電型を付与する不純物元素が添加された半導体膜１０８５をエッチングして、一対のソース領域１０９３及びドレイン領域１０９４を形成する。なお、当該エッチング工程において、非晶質半導体膜１０８４の一部もエッチングされる。一部エッチングされた非晶質半導体膜を非晶質半導体膜１０９２と示す。なお、非晶質半導体膜１０９２には凹部が形成される。ソース領域及びドレイン領域の形成工程と、非晶質半導体膜１０９２の凹部とを同一工程で形成することができる。ここでは、非晶質半導体膜１０８４の一部が、レジストマスク１０８１と比較して面積が縮小したレジストマスク１０９１で一部エッチングされたため、ソース領域１０９３及びドレイン領域１０９４の外側に非晶質半導体膜１０９２が突出した形状となる。また、ソース配線１３０２、及びドレイン電極１０９６の端部と、ソース領域１０９３及びドレイン領域１０９４の端部は一致せずずれており、ソース配線１３０２、ドレイン電極１０９６の端部の外側に、ソース領域１０９３及びドレイン領域１０９４の端部が形成される。この後、レジストマスク１０９１を除去する。
次に、露出している非晶質半導体膜１０９２にダメージが入らず、且つ該非晶質半導体膜１０９２に対するエッチングレートが低い条件でドライエッチングしてもよい。
図１９（Ｄ）に示すように、ソース配線１３０２、ドレイン電極１０９６の端部と、ソース領域１０９３及びドレイン領域１０９４の端部は一致せずずれた形状となることで、ソース配線１３０２、ドレイン電極１０９６の端部の距離が離れるため、配線間のリーク電流やショートを防止することができる。このため逆スタガ型の薄膜トランジスタを作製することができる。
以上の工程により、画素部において薄膜トランジスタを形成する。また、周辺部において、保護回路を形成することができる。
次に、図１３（Ｅ）及び図１３（Ｆ）に示す工程を経て、図１９（Ｅ）に示すように、保護絶縁膜１０５１、平坦化膜１０５２、及びドレイン電極に接続する画素電極１０６１を形成する。
以上の工程により、薄膜トランジスタを形成すると同時に保護回路を形成することができる。このため、少ない工程で、保護回路及び薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。また、狭額縁化が可能な素子基板を作製することができる。
なお、図１３乃至図１９において、ゲート配線１３０１を形成する場合、第２コモン線１３１２と交差する領域において、複数の開口部を設けてもよい。このような構造とすることで、図１２に示すように、ゲート配線１３０１及び第２コモン線１３１２の交差部において、ゲート配線の一部を突起状とすることが可能であるため、ゲート配線１３０１及び第２コモン線１３１２間において、絶縁破壊しやすい構造とすることができる。
なお、本実施の形態では、薄膜トランジスタとして逆スタガ薄膜トランジスタを用いて示したが、この代わりにトップゲート薄膜トランジスタを用いることが可能である。その場合も、薄膜トランジスタのゲート配線と共に、ゲート配線と並列する第１コモン線を形成し、ソース配線と共に、ソース配線と並列する第２コモン線を形成すればよい。
（実施の形態５）
次に、表示装置の一形態である表示パネルの構成について、以下に示す。
図２２に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２、保護回路６０１６、及び走査線駆動回路６０１４が形成された素子基板は、上記実施の形態に示す素子基板を用いて形成する。非晶質半導体膜を用いた薄膜トランジスタよりも高い電界効果移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジスタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。ＳＯＩを用いたトランジスタにおいては、ガラス基板上に設けられた単結晶半導体層を用いたトランジスタを含む。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。信号線駆動回路６０１３及びＦＰＣ６０１５の間、または信号線駆動回路６０１３及び画素部６０１２の間に、上記実施の形態に示す保護回路が設けられる。保護回路６０１６は、上記実施の形態で示す保護回路のほか、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図２２（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４が形成された素子基板とＦＰＣ６０２５が接続している表示装置パネルの形態を示す。画素部６０２２、保護回路６０２６、及び走査線駆動回路６０２４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５及び保護回路６０２６を介して、画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。ＦＰＣ６０２５及び画素部６０２２の間に、上記実施の形態に示す保護回路６０２６が設けられる。保護回路６０２６は、上記実施の形態で示す保護回路のほか、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、上記実施の形態に示す薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図２２（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２、保護回路６０３６、及び走査線駆動回路６０３４は、上記実施の形態に示す薄膜トランジスタを用いて形成する。
信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５及び保護回路６０３６を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。シフトレジスタ６０３３ｂ及びアナログスイッチ６０３３ａの間に、上記実施の形態に示す保護回路６０３６が設けられる。保護回路６０３６は、上記実施の形態で示す保護回路のほか、薄膜トランジスタ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成される保護回路を設けてもよい。
図２２に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、上記実施の形態に示す薄膜トランジスタを用いて形成することができる。
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図２２に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
なお、ここで用いる信号線駆動回路は、シフトレジスタとアナログスイッチ有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
（実施の形態６）
上記実施の形態により得られる素子基板、及びそれを用いた表示装置等は、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに上記実施の形態を実施できる。
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２３に示す。
図２３（Ａ）はテレビジョン装置である。表示パネルを、図２３（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
図２３（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン操作機２００６にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面２００８を発光表示パネルで形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面２００８を発光表示パネルで形成し、サブ画面２００８は点滅可能とする構成としても良い。
図２４はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
勿論、本実施の形態はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
主画面２００３、サブ画面２００８において、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させたテレビ装置の量産性を高めることができる。また、テレビ装置の小型化が可能である。
図２３（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した素子基板、及びそれを有する表示装置を適用することで、コントラスト等の画像品質を向上させた携帯電話機の量産性を高めることができる。また、携帯電話機の小型化が可能である。
また、図２３（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、コントラスト等の画像品質を向上させたコンピュータの量産性を高めることができる。また、コンピュータの小型化が可能である。
図２３（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。上記実施の形態の発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す素子基板、及びそれを有する表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。また、照明器具の小型化が可能である。
図２５は上記実施の形態を適用したスマートフォン携帯電話機の構成の一例であり、図２５（Ａ）が正面図、図２５（Ｂ）が背面図、図２５（Ｃ）が展開図である。スマートフォン携帯電話機は、筐体１１１１及び１１１２二つの筐体で構成されている。スマートフォン携帯電話機は、携帯電話と携帯情報端末の双方の機能を備えており、コンピュータを内蔵し、音声通話以外にも様々なデータ処理が可能である。
筐体１１１１においては、表示部１１０１、スピーカ１１０２、マイクロフォン１１０３、操作キー１１０４、ポインティングディバイス１１０５、表面カメラ用レンズ１１０６、外部接続端子ジャック１１０７、イヤホン端子１００８等を備え、筐体１１１２においては、キーボード１２０１、外部メモリスロット１２０２、裏面カメラ１２０３、ライト１２０４等により構成されている。また、アンテナは筐体１１１１内部に内蔵されている。
また、上記構成に加えて、非接触ＩＣチップ、小型記録装置等を内蔵していてもよい。
重なり合った筐体１１１１と筐体１１１２（図２５（Ａ））は、スライドし図２５（Ｃ）のように展開する。表示部１１０１には、上記実施の形態に示される表示装置を組み込むことが可能であり、使用形態に応じて表示の方向が適宜変化する。表示部１１０１と同一面上に表面カメラ用レンズ１１０６を備えているため、テレビ電話としての使用が可能である。
スピーカ１１０２及びマイクロフォン１１０３は音声通話に限らず、テレビ電話、録音、再生等の用途に使用できる。操作キー１１０４では、電話の発着信、電子メール等の簡単な情報入力、画面のスクロール、カーソル移動等が可能である。
また、書類の作成、携帯情報端末としての使用等、取り扱う情報が多い場合は、キーボード１２０１を用いると便利である。更に、重なり合った筐体１１１１と筐体１１１２（図２５（Ａ））は、スライドし図２５（Ｃ）のように展開し、携帯情報端末として使用する場合は、キーボード１２０１、ポインティングディバイス１１０５を用いることで、円滑な操作が可能である。外部接続端子ジャック１１０７はＡＣアダプタ及びＵＳＢケーブル等の各種ケーブルと接続可能であり、充電及びパーソナルコンピュータ等とのデータ通信が可能である。また、外部メモリスロット１２０２に記録媒体を挿入し、より大量のデータ保存及び移動に対応できる。
筐体１１１２の裏面（図２５（Ｂ））には、裏面カメラ１２０３及びライト１２０４を備えており、表示部１１０１をファインダーとし静止画及び動画の撮影が可能である。
また、上記機能構成に加えて、赤外線通信機能、ＵＳＢポート、テレビワンセグ受信機能、非接触ＩＣチップ、イヤホンジャック等を備えたものであってもよい。
上記実施の形態に示す表示装置を適用することにより、量産性を高めることができる。また、スマートフォン携帯電話機の小型化が可能である。

Claims (29)

  1. 基板上に形成される第１配線と、
    前記第１配線と交差する第２配線と、
    前記第１配線及び前記第２配線の間に形成される絶縁膜とを有し、
    前記第１配線及び前記第２配線の交差部において、前記第１配線または前記第２配線の一方が、前記第１配線または前記第２配線の他方側へ突出することを特徴とする保護回路。
  2. 基板上において、第１方向に延在し、前記第１方向と交差する第２方向に並設された複数の第１配線と、
    前記基板上に前記第２方向に延在する第２配線と、
    前記第１配線及び前記第２配線の間に形成される絶縁膜とを有し、
    前記第１配線及び前記第２配線の交差部において、前記第１配線または前記第２配線の一方が、前記第１配線または前記第２配線の他方側へ突出することを特徴とする保護回路。
  3. 請求項１または２において、前記第１配線及び前記第２配線の交差部において、前記絶縁膜に凹部または分離部が形成されることを特徴とする保護回路。
  4. 基板上において、第１方向に延在し、前記第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、
    前記基板上に前記第２方向に延在し、前記第１方向に並設された複数の第２配線及び第２コモン線と、
    前記第１配線及び前記第１コモン線と、前記第２配線及び前記第２コモン線との間に形成される絶縁膜とを有し、
    前記第１コモン線及び前記第２配線の交差部において、前記第１コモン線または前記第２配線の一方が、前記第１コモン線または前記第２配線の他方側へ突出し、
    前記第２コモン線及び前記第１配線の交差部において、前記第２コモン線または前記第１配線の一方が、前記第２コモン線または前記第１配線の他方側へ突出することを特徴とする保護回路。
  5. 請求項４において、前記第１コモン線または前記第２配線の一方は、前記第１コモン線または前記第２配線の他方へ向けて先細りしていることを特徴とする保護回路。
  6. 請求項４において、前記第２コモン線または前記第１配線の一方は、前記第２コモン線または前記第１配線の他方へ向けて先細りしていることを特徴とする保護回路。
  7. 基板上において、第１方向に延在し、前記第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、
    前記第１配線及び前記第１コモン線を覆う絶縁膜と、
    前記第１配線及び前記第１コモン線と重なる絶縁膜上に少なくとも形成される膜と、
    少なくとも前記膜上に形成され、且つ前記第２方向に延在し、前記第１方向に並設された複数の第２配線及び第２コモン線と、
    を有し、
    前記第１コモン線及び前記第２配線の交差部において、前記膜に凹部または分離部が形成され、
    前記第２コモン線及び前記第１配線の交差部において、前記膜に凹部または分離部が形成されることを特徴とする保護回路。
  8. 基板上において、第１方向に延在し、前記第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、
    前記第１配線及び前記第１コモン線上に少なくとも形成される膜と、
    前記膜上に形成される絶縁膜と、
    前記絶縁膜上に形成され、且つ前記第２方向に延在し、前記第１方向に並設された複数の第２配線及び第２コモン線と、
    を有し、
    前記第１コモン線及び前記第２配線の交差部において、前記膜に凹部または分離部が形成され、
    前記第２コモン線及び前記第１配線の交差部において、前記膜に凹部または分離部が形成されることを特徴とする保護回路。
  9. 請求項７または８において、前記膜は絶縁膜であることを特徴とする保護回路。
  10. 請求項７または８において、前記膜は半導体膜であることを特徴とする保護回路。
  11. 請求項４乃至１０のいずれか一項において、前記第１コモン線及び前記第２配線の交差部において、前記第１コモン線は、複数の開口部を有することを特徴とする保護回路。
  12. 請求項４乃至１１のいずれか一項において、前記第２コモン線及び前記第１配線の交差部において、前記第１配線は、複数の開口部を有することを特徴とする保護回路。
  13. 基板上に画素部と、前記画素部の周辺に設けられる周辺部とを有する表示装置であって、
    前記画素部において、薄膜トランジスタと、前記薄膜トランジスタに接続する画素電極とを有し、
    前記周辺部において、前記基板上に形成される第１配線と、
    前記第１配線と交差する第２配線と、
    前記第１配線及び前記第２配線の間に形成される絶縁膜とを有し、
    前記第１配線及び前記第２配線の交差部において、前記第１配線または前記第２配線の一方が、前記第１配線または前記第２配線の他方側へ突出することを特徴とする表示装置。
  14. 基板上に画素部と、前記画素部の周辺に設けられる周辺部とを有する表示装置であって、
    前記基板上において、第１方向に延在し、前記第１方向と交差する第２方向に並設された複数の第１配線と、
    前記基板上に前記第２方向に延在する第２配線と、
    前記第１配線及び前記第２配線の間に形成される絶縁膜とを有し、
    前記画素部において、薄膜トランジスタと、前記薄膜トランジスタに接続する画素電極とを有し、
    前記周辺部であって、且つ前記第１配線及び前記第２配線の交差部において、前記第１配線または前記第２配線の一方が、前記第１配線または前記第２配線の他方側へ突出することを特徴とする表示装置。
  15. 請求項１３または１４において、前記第１配線及び前記第２配線の交差部において、前記絶縁膜に凹部または分離部が形成されることを特徴とする表示装置。
  16. 基板上に画素部と、前記画素部の周辺に設けられる周辺部とを有する表示装置であって、
    前記基板上において、第１方向に延在し、前記第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、
    前記基板上に前記第２方向に延在し、前記第１方向に並設された複数の第２配線及び第２コモン線と、
    前記第１配線及び前記第１コモン線と、前記第２配線及び前記第２コモン線との間に形成される絶縁膜とを有し、
    前記画素部において、薄膜トランジスタと、前記薄膜トランジスタに接続する画素電極とを有し、
    前記周辺部であって、且つ前記第１コモン線及び前記第２配線の交差部において、前記第１コモン線または前記第２配線の一方が、前記第１コモン線または前記第２配線の他方側へ突出し、
    前記画素部の周辺部であって、且つ前記第２コモン線及び前記第１配線の交差部において、前記第２コモン線または前記第１配線の一方が、前記第２コモン線または前記第１配線の他方側へ突出することを特徴とする表示装置。
  17. 請求項１６において、前記第１コモン線または前記第２配線の一方は、前記第１コモン線または前記第２配線の他方へ向けて先細りしていることを特徴とする表示装置。
  18. 請求項１６において、前記第２コモン線または前記第１配線の一方は、前記第２コモン線または前記第１配線の他方へ向けて先細りしていることを特徴とする表示装置。
  19. 基板上に画素部と、前記画素部の周辺に設けられる周辺部とを有する表示装置であって、
    前記基板上において、第１方向に延在し、前記第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、
    前記第１配線及び前記第１コモン線を覆う絶縁膜と、
    前記第１配線及び前記第１コモン線と重なる絶縁膜上に少なくとも形成される膜と、
    少なくとも前記膜上に形成され、且つ前記第２方向に延在し、前記第１方向に並設された複数の第２配線及び第２コモン線と、
    を有し、
    前記画素部において、薄膜トランジスタと、前記薄膜トランジスタに接続する画素電極とを有し、
    前記画素部の周辺部であって、且つ前記第１コモン線及び前記第２配線の交差部において、前記膜に凹部または分離部が形成され、
    前記画素部の周辺部であって、且つ前記第２コモン線及び前記第１配線の交差部において、前記膜に凹部または分離部が形成されることを特徴とする表示装置。
  20. 基板上に画素部と、前記画素部の周辺に設けられる周辺部とを有する表示装置であって、
    前記基板上において、第１方向に延在し、前記第１方向と交差する第２方向に並設された複数の第１配線及び第１コモン線と、
    前記第１配線及び前記第１コモン線上に少なくとも形成される膜と、
    前記膜上に形成される絶縁膜と、
    前記絶縁膜上に形成され、且つ前記第２方向に延在し、前記第１方向に並設された複数の第２配線及び第２コモン線と、
    を有し、
    前記画素部において、薄膜トランジスタと、前記薄膜トランジスタに接続する画素電極とを有し、
    前記周辺部であって、且つ前記第１コモン線及び前記第２配線の交差部において、前記膜に凹部または分離部が形成され、
    前記周辺部であって、且つ前記第２コモン線及び前記第１配線の交差部において、前記膜に凹部または分離部が形成されることを特徴とする表示装置。
  21. 請求項１９または２０において、前記膜は絶縁膜であることを特徴とする表示装置。
  22. 請求項１９または２０において、前記膜は半導体膜であることを特徴とする表示装置。
  23. 請求項１６乃至２２のいずれか一項において、前記第１コモン線及び前記第２配線の交差部において、前記第１コモン線は、複数の開口部を有することを特徴とする表示装置。
  24. 請求項１６乃至２３のいずれか一項において、前記第２コモン線及び前記第１配線の交差部において、前記第１配線は、複数の開口部を有することを特徴とする表示装置。
  25. 請求項１３乃至２４のいずれか一項において、
    前記第１配線はゲート配線であり、
    前記第２配線はソース配線であり、
    前記第１配線及び前記第２配線の交差部において、前記薄膜トランジスタを有することを特徴とする表示装置。
  26. 請求項１６乃至２５のいずれか一項において、前記第１配線と、前記第１コモン線とは、同一の層上に形成されることを特徴とする表示装置。
  27. 請求項１６乃至２５のいずれか一項において、前記第２配線と、前記第２コモン線とは、同一の層上に形成されることを特徴とする表示装置。
  28. 請求項１６乃至２５のいずれか一項において、前記第１配線と、前記第１コモン線とは、同一の材料で形成されることを特徴とする表示装置。
  29. 請求項１６乃至２５のいずれか一項において、前記第２配線と、前記第２コモン線とは、同一の材料で形成されることを特徴とする表示装置。
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