JPH10282525A - 液晶表示装置 - Google Patents
液晶表示装置Info
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- JPH10282525A JPH10282525A JP9957597A JP9957597A JPH10282525A JP H10282525 A JPH10282525 A JP H10282525A JP 9957597 A JP9957597 A JP 9957597A JP 9957597 A JP9957597 A JP 9957597A JP H10282525 A JPH10282525 A JP H10282525A
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- circuit line
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- circuit
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Abstract
(57)【要約】
【課題】 走査ライン及びデータラインに静電保護素子
を介して短絡ラインを接続した液晶表示装置において、
製造工程数を少なくする。 【解決手段】 短絡ラインは、上下辺部の第１短絡ライ
ン８Ａと左右辺部の第２短絡ライン８Ｂとに分断されて
いる。この場合、第１短絡ライン８Ａはゲート絶縁膜下
に設けられ、第２短絡ライン８Ｂはゲート絶縁膜上に設
けられている。そして、第１と第２短絡ライン８Ａ、８
Ｂは、第１クロス用接続パッド１６Ａ上に配置された第
１クロス材、対向電極及び第２クロス用接続パッド１６
Ｂ上に配置された第２クロス材を介して電気的に接続さ
れている。この結果、ゲート絶縁膜上に第２短絡ライン
８Ｂ等を形成する前に、第１と第２短絡ライン８Ａ、８
Ｂを直接電気的に接続するためのコンタクトホールをゲ
ート絶縁膜に形成する必要がなく、その分だけ製造工程
数を少なくすることができる。
を介して短絡ラインを接続した液晶表示装置において、
製造工程数を少なくする。 【解決手段】 短絡ラインは、上下辺部の第１短絡ライ
ン８Ａと左右辺部の第２短絡ライン８Ｂとに分断されて
いる。この場合、第１短絡ライン８Ａはゲート絶縁膜下
に設けられ、第２短絡ライン８Ｂはゲート絶縁膜上に設
けられている。そして、第１と第２短絡ライン８Ａ、８
Ｂは、第１クロス用接続パッド１６Ａ上に配置された第
１クロス材、対向電極及び第２クロス用接続パッド１６
Ｂ上に配置された第２クロス材を介して電気的に接続さ
れている。この結果、ゲート絶縁膜上に第２短絡ライン
８Ｂ等を形成する前に、第１と第２短絡ライン８Ａ、８
Ｂを直接電気的に接続するためのコンタクトホールをゲ
ート絶縁膜に形成する必要がなく、その分だけ製造工程
数を少なくすることができる。
Description
【０００１】
【発明の属する技術分野】この発明は液晶表示装置に関
する。
する。
【０００２】
【従来の技術】アクティブマトリクス型の液晶表示装置
には、静電気を帯びた他の物体と接触しても、薄膜トラ
ンジスタ（アクティブ素子）が静電破壊しないようにす
るために、静電対策を施したものがある。
には、静電気を帯びた他の物体と接触しても、薄膜トラ
ンジスタ（アクティブ素子）が静電破壊しないようにす
るために、静電対策を施したものがある。
【０００３】図６は従来のこのような液晶表示装置にお
けるアクティブ素子基板上に形成されたものの一部を省
略した全体的な等価回路的平面図を示し、図７はその一
部の等価回路的平面図を示したものである。アクティブ
素子基板１上には、マトリクス状に配置された複数の画
素電極２と、これらの画素電極２にそれぞれ接続された
薄膜トランジスタ３と、行方向に延ばされ、薄膜トラン
ジスタ３に走査信号を供給するための複数の走査ライン
４と、列方向に延ばされ、薄膜トランジスタ３にデータ
信号を供給するための複数のデータライン５と、行方向
に延ばされ、画素電極２との間で補助容量部Ｃｓを形成
する複数の補助容量ライン６と、図６において右下部に
配置された複数の入力ライン７と、複数の画素電極２の
周囲に配置された枠状の短絡ライン８と、短絡ライン８
の上辺部及び下辺部の各外側において短絡ライン８の上
辺部及び下辺部と各データライン５の上端部及び下端部
にそれぞれ接続された容量結合型の静電保護素子９と、
短絡ライン８の左辺部及び右辺部の各外側において短絡
ライン８の左辺部及び右辺部と各走査ライン４の左端部
及び右端部にそれぞれ接続された容量結合型の静電保護
素子１０とが設けられている。
けるアクティブ素子基板上に形成されたものの一部を省
略した全体的な等価回路的平面図を示し、図７はその一
部の等価回路的平面図を示したものである。アクティブ
素子基板１上には、マトリクス状に配置された複数の画
素電極２と、これらの画素電極２にそれぞれ接続された
薄膜トランジスタ３と、行方向に延ばされ、薄膜トラン
ジスタ３に走査信号を供給するための複数の走査ライン
４と、列方向に延ばされ、薄膜トランジスタ３にデータ
信号を供給するための複数のデータライン５と、行方向
に延ばされ、画素電極２との間で補助容量部Ｃｓを形成
する複数の補助容量ライン６と、図６において右下部に
配置された複数の入力ライン７と、複数の画素電極２の
周囲に配置された枠状の短絡ライン８と、短絡ライン８
の上辺部及び下辺部の各外側において短絡ライン８の上
辺部及び下辺部と各データライン５の上端部及び下端部
にそれぞれ接続された容量結合型の静電保護素子９と、
短絡ライン８の左辺部及び右辺部の各外側において短絡
ライン８の左辺部及び右辺部と各走査ライン４の左端部
及び右端部にそれぞれ接続された容量結合型の静電保護
素子１０とが設けられている。
【０００４】そして、走査ライン４の右端部は、アクテ
ィブ素子基板１の右辺部の図６において点線で示す半導
体チップ搭載エリア１１内に設けられた接続パッド１２
に接続されている。データライン５の下端部は、アクテ
ィブ素子基板１の下辺部の図６において点線で示す半導
体チップ搭載エリア１３内に設けられた接続パッド１４
に接続されている。補助容量ライン６の左端部は共通ラ
イン１５に接続されている。この共通ライン１５には短
絡ライン８の左辺部上下端も接続されている。共通ライ
ン１５の上下端及び短絡ライン８の右辺部上下端は、図
６において一点鎖線で示すシール材配置位置の外側に設
けられたクロス用接続パッド１６に接続されている。入
力ライン７の一端部は、アクティブ素子基板１の右辺下
部に設けられた接続パッド１７に接続されている。入力
ライン７の所定の１本の他端部は所定の１つのクロス用
接続パッド１６に接続されている。残りの入力ライン７
の他端部は半導体チップ搭載エリア１１、１３内に設け
られた接続パッド１８、１９に接続されている。
ィブ素子基板１の右辺部の図６において点線で示す半導
体チップ搭載エリア１１内に設けられた接続パッド１２
に接続されている。データライン５の下端部は、アクテ
ィブ素子基板１の下辺部の図６において点線で示す半導
体チップ搭載エリア１３内に設けられた接続パッド１４
に接続されている。補助容量ライン６の左端部は共通ラ
イン１５に接続されている。この共通ライン１５には短
絡ライン８の左辺部上下端も接続されている。共通ライ
ン１５の上下端及び短絡ライン８の右辺部上下端は、図
６において一点鎖線で示すシール材配置位置の外側に設
けられたクロス用接続パッド１６に接続されている。入
力ライン７の一端部は、アクティブ素子基板１の右辺下
部に設けられた接続パッド１７に接続されている。入力
ライン７の所定の１本の他端部は所定の１つのクロス用
接続パッド１６に接続されている。残りの入力ライン７
の他端部は半導体チップ搭載エリア１１、１３内に設け
られた接続パッド１８、１９に接続されている。
【０００５】次に、このアクティブ素子基板１を有する
液晶表示装置の一部の具体的な構造について図８を参照
して説明する。アクティブ素子基板１の上面には薄膜ト
ランジスタ３のゲート電極Ｇが形成されている。また、
図９に示すように、アクティブ素子基板１の上面には、
ゲート電極Ｇの形成と同時に、接続パッド１２を含む走
査ライン４、走査ライン４に接続された静電保護素子１
０の一方の電極、接続パッド１７〜１９を含む入力ライ
ン７、補助容量ライン６、短絡ライン８の上辺部と下辺
部、短絡ライン８の上辺部及び下辺部に接続された静電
保護素子９の一方の電極、補助容量ライン６及び短絡ラ
イン８の上辺部と下辺部に接続された共通ライン１５、
共通ライン１５の上下端及び短絡ライン８の上辺部右端
と下辺部右端に接続されたクロス用接続パッド１６が形
成されている。この場合、短絡ライン８の上辺部左右端
及び下辺部左右端には接続パッド８ａが形成されてい
る。また、入力ライン７の所定の１本は所定の１つのク
ロス用接続パッド１６に接続されている。
液晶表示装置の一部の具体的な構造について図８を参照
して説明する。アクティブ素子基板１の上面には薄膜ト
ランジスタ３のゲート電極Ｇが形成されている。また、
図９に示すように、アクティブ素子基板１の上面には、
ゲート電極Ｇの形成と同時に、接続パッド１２を含む走
査ライン４、走査ライン４に接続された静電保護素子１
０の一方の電極、接続パッド１７〜１９を含む入力ライ
ン７、補助容量ライン６、短絡ライン８の上辺部と下辺
部、短絡ライン８の上辺部及び下辺部に接続された静電
保護素子９の一方の電極、補助容量ライン６及び短絡ラ
イン８の上辺部と下辺部に接続された共通ライン１５、
共通ライン１５の上下端及び短絡ライン８の上辺部右端
と下辺部右端に接続されたクロス用接続パッド１６が形
成されている。この場合、短絡ライン８の上辺部左右端
及び下辺部左右端には接続パッド８ａが形成されてい
る。また、入力ライン７の所定の１本は所定の１つのク
ロス用接続パッド１６に接続されている。
【０００６】図８に戻って説明を続けると、ゲート電極
Ｇ等を含むアクティブ素子基板１の上面全体にはゲート
絶縁膜２１が形成されている。ゲート電極Ｇに対応する
部分におけるゲート絶縁膜２１の上面にはアモルファス
シリコン等からなる半電極薄膜２２が形成されている。
半電極薄膜２２の上面中央部にはブロッキング層２３が
形成されている。ブロッキング層２３の上面両側にはｎ
+シリコンからなるコンタクト層２４、２５が形成され
ている。コンタクト層２４、２５の上面にはソース電極
Ｓ及びドレイン電極Ｄが形成されている。また、ソース
電極Ｓ及びドレイン電極Ｄの形成と同時に、ゲート絶縁
膜２１の上面には、図６を参照して説明すると、接続パ
ッド１４を含むデータライン５、データライン５に接続
された静電保護素子９の他方の電極、短絡ライン８の左
辺部と右辺部及び短絡ライン８の左辺部及び右辺部に接
続された静電保護素子１０の他方の電極が形成されてい
る。この場合、短絡ライン８の左辺部上下端及び右辺部
上下端は、ゲート絶縁膜２１に形成されたコンタクトホ
ール部８ｂ（図８参照）を介して短絡ライン８の上辺部
左右端及び下辺部左右端の接続パッド８ａ（図８、図９
参照）に接続されている。なお、薄膜トランジスタ３の
近傍におけるゲート絶縁膜２１の上面には、ソース電極
Ｓ等の形成前に、画素電極２が形成され、この画素電極
２にソース電極Ｓが接続されている。薄膜トランジスタ
３等を含むゲート絶縁膜２１の上面全体にはオーバーコ
ート膜２６が形成されている。オーバーコート膜２６の
上面の表示領域には配向膜２７が形成されている。クロ
ス用接続パッド１６に対応する部分におけるオーバーコ
ート膜２６及びゲート絶縁膜２１にはコンタクトホール
２８が形成されている。また、図示していないが、接続
パッド１２、１７〜１９に対応する部分におけるオーバ
ーコート膜２６及びゲート絶縁膜２１にもコンタクトホ
ールが形成されている。
Ｇ等を含むアクティブ素子基板１の上面全体にはゲート
絶縁膜２１が形成されている。ゲート電極Ｇに対応する
部分におけるゲート絶縁膜２１の上面にはアモルファス
シリコン等からなる半電極薄膜２２が形成されている。
半電極薄膜２２の上面中央部にはブロッキング層２３が
形成されている。ブロッキング層２３の上面両側にはｎ
+シリコンからなるコンタクト層２４、２５が形成され
ている。コンタクト層２４、２５の上面にはソース電極
Ｓ及びドレイン電極Ｄが形成されている。また、ソース
電極Ｓ及びドレイン電極Ｄの形成と同時に、ゲート絶縁
膜２１の上面には、図６を参照して説明すると、接続パ
ッド１４を含むデータライン５、データライン５に接続
された静電保護素子９の他方の電極、短絡ライン８の左
辺部と右辺部及び短絡ライン８の左辺部及び右辺部に接
続された静電保護素子１０の他方の電極が形成されてい
る。この場合、短絡ライン８の左辺部上下端及び右辺部
上下端は、ゲート絶縁膜２１に形成されたコンタクトホ
ール部８ｂ（図８参照）を介して短絡ライン８の上辺部
左右端及び下辺部左右端の接続パッド８ａ（図８、図９
参照）に接続されている。なお、薄膜トランジスタ３の
近傍におけるゲート絶縁膜２１の上面には、ソース電極
Ｓ等の形成前に、画素電極２が形成され、この画素電極
２にソース電極Ｓが接続されている。薄膜トランジスタ
３等を含むゲート絶縁膜２１の上面全体にはオーバーコ
ート膜２６が形成されている。オーバーコート膜２６の
上面の表示領域には配向膜２７が形成されている。クロ
ス用接続パッド１６に対応する部分におけるオーバーコ
ート膜２６及びゲート絶縁膜２１にはコンタクトホール
２８が形成されている。また、図示していないが、接続
パッド１２、１７〜１９に対応する部分におけるオーバ
ーコート膜２６及びゲート絶縁膜２１にもコンタクトホ
ールが形成されている。
【０００７】一方、対向基板４１の下面にはクロム等か
らなるブラックマスク４２が設けられ、その下面には
赤、緑、青の各カラーフィルタ要素４３が設けられ、そ
の下面全体にはオーバーコート膜４４が設けられ、その
下面の所定の箇所には対向電極４５が設けられ、その下
面の表示領域には配向膜４６が設けられている。そし
て、対向基板４１とアクティブ素子基板１とはシール材
（図示せず）を介して貼り合わされ、シール材の内側に
おける両基板１、４１間には液晶４７が封入されてい
る。この場合、クロス用接続パッド１６とこれに対向す
る対向電極４５とは、コンタクトホール２８の部分に配
置されたクロス材４８を介して電気的に接続されてい
る。
らなるブラックマスク４２が設けられ、その下面には
赤、緑、青の各カラーフィルタ要素４３が設けられ、そ
の下面全体にはオーバーコート膜４４が設けられ、その
下面の所定の箇所には対向電極４５が設けられ、その下
面の表示領域には配向膜４６が設けられている。そし
て、対向基板４１とアクティブ素子基板１とはシール材
（図示せず）を介して貼り合わされ、シール材の内側に
おける両基板１、４１間には液晶４７が封入されてい
る。この場合、クロス用接続パッド１６とこれに対向す
る対向電極４５とは、コンタクトホール２８の部分に配
置されたクロス材４８を介して電気的に接続されてい
る。
【０００８】次に、この液晶表示装置における静電対策
について図７を参照して説明する。一例として、１列目
のデータライン５が静電気の帯電により高電位になった
とする。すると、１列目のデータライン５に接続された
静電保護素子９が導通し、短絡ライン８、共通ライン１
５、補助容量ライン６及び対向電極４５が１列目のデー
タライン５と同電位となる。次に、例えば２列目のデー
タライン５に接続された静電保護素子９について見る
と、この静電保護素子９も導通し、２列目のデータライ
ン５が短絡ライン８、共通ライン１５、補助容量ライン
６及び対向電極４５と同電位となる。かくして、短絡ラ
イン８、共通ライン１５、補助容量ライン６、対向電極
４５及びすべてのデータライン５が同電位となる。即
ち、１列目のデータライン５に帯電した静電気は、短絡
ライン８、共通ライン１５、補助容量ライン６、対向電
極４５及び残りのすべてのデータライン５に逃げること
になる。この結果、１列目のデータライン５に接続され
た薄膜トランジスタ３が静電破壊しないようにすること
ができる。なお、走査ライン４が静電気の帯電により高
電位になった場合も上記とほぼ同様であるので、その説
明を省略する。
について図７を参照して説明する。一例として、１列目
のデータライン５が静電気の帯電により高電位になった
とする。すると、１列目のデータライン５に接続された
静電保護素子９が導通し、短絡ライン８、共通ライン１
５、補助容量ライン６及び対向電極４５が１列目のデー
タライン５と同電位となる。次に、例えば２列目のデー
タライン５に接続された静電保護素子９について見る
と、この静電保護素子９も導通し、２列目のデータライ
ン５が短絡ライン８、共通ライン１５、補助容量ライン
６及び対向電極４５と同電位となる。かくして、短絡ラ
イン８、共通ライン１５、補助容量ライン６、対向電極
４５及びすべてのデータライン５が同電位となる。即
ち、１列目のデータライン５に帯電した静電気は、短絡
ライン８、共通ライン１５、補助容量ライン６、対向電
極４５及び残りのすべてのデータライン５に逃げること
になる。この結果、１列目のデータライン５に接続され
た薄膜トランジスタ３が静電破壊しないようにすること
ができる。なお、走査ライン４が静電気の帯電により高
電位になった場合も上記とほぼ同様であるので、その説
明を省略する。
【０００９】
【発明が解決しようとする課題】ところで、従来のこの
ような液晶表示装置では、まず図９に示すように、アク
ティブ素子基板１の上面に短絡ライン８の上辺部及び下
辺部等を形成し、次いでその上面全体にゲート絶縁膜２
１を形成し、次いでその上面に短絡ライン８の左辺部及
び右辺部等を形成することになる。この場合、上述した
ように、短絡ライン８の左辺部上下端及び右辺部上下端
を、ゲート絶縁膜２１に形成されたコンタクトホール部
８ｂを介して短絡ライン８の上辺部左右端及び下辺部左
右端の接続パッド８ａに接続している。したがって、ゲ
ート絶縁膜２１の上面に短絡ライン８の左辺部及び右辺
部等を形成する前に、ゲート絶縁膜２１にコンタクトホ
ール部８ｂのためのコンタクトホールを形成しておく必
要がある。この結果、このコンタクトホールを形成する
ための工程が必要となり、その分だけ製造工程数が増え
るという問題があった。この発明の課題は、製造工程数
を少なくすることである。
ような液晶表示装置では、まず図９に示すように、アク
ティブ素子基板１の上面に短絡ライン８の上辺部及び下
辺部等を形成し、次いでその上面全体にゲート絶縁膜２
１を形成し、次いでその上面に短絡ライン８の左辺部及
び右辺部等を形成することになる。この場合、上述した
ように、短絡ライン８の左辺部上下端及び右辺部上下端
を、ゲート絶縁膜２１に形成されたコンタクトホール部
８ｂを介して短絡ライン８の上辺部左右端及び下辺部左
右端の接続パッド８ａに接続している。したがって、ゲ
ート絶縁膜２１の上面に短絡ライン８の左辺部及び右辺
部等を形成する前に、ゲート絶縁膜２１にコンタクトホ
ール部８ｂのためのコンタクトホールを形成しておく必
要がある。この結果、このコンタクトホールを形成する
ための工程が必要となり、その分だけ製造工程数が増え
るという問題があった。この発明の課題は、製造工程数
を少なくすることである。
【００１０】
【課題を解決するための手段】この発明は、走査ライ
ン、データライン及び前記走査ライン及び前記データラ
インにそれぞれ静電保護素子を介して接続された短絡ラ
インを備えたアクティブ素子基板と、対向電極を備えた
対向基板とがシール材を介して互いに貼り合わされ、前
記シール材の内側における前記両基板間に液晶が封入さ
れた液晶表示装置において、前記短絡ラインを前記走査
ラインに沿う方向に延びる第１短絡ラインと前記データ
ラインに沿う方向に延びる第２短絡ラインとに分断し、
前記第１短絡ライン及び前記第２短絡ラインを前記対向
電極に電気的に接続したものである。
ン、データライン及び前記走査ライン及び前記データラ
インにそれぞれ静電保護素子を介して接続された短絡ラ
インを備えたアクティブ素子基板と、対向電極を備えた
対向基板とがシール材を介して互いに貼り合わされ、前
記シール材の内側における前記両基板間に液晶が封入さ
れた液晶表示装置において、前記短絡ラインを前記走査
ラインに沿う方向に延びる第１短絡ラインと前記データ
ラインに沿う方向に延びる第２短絡ラインとに分断し、
前記第１短絡ライン及び前記第２短絡ラインを前記対向
電極に電気的に接続したものである。
【００１１】この発明によれば、短絡ラインを走査ライ
ンに沿う方向に延びる第１短絡ラインとデータラインに
沿う方向に延びる第２短絡ラインとに分断しても、この
分断された第１短絡ラインと第２短絡ラインは対向電極
を介して電気的に接続されることになる。この結果、第
１短絡ラインと第２短絡ラインとを電気的に接続するた
めのコンタクトホールをその間に介在された絶縁膜に形
成する必要がなく、ひいてはその分だけ製造工程数を少
なくすることができる。
ンに沿う方向に延びる第１短絡ラインとデータラインに
沿う方向に延びる第２短絡ラインとに分断しても、この
分断された第１短絡ラインと第２短絡ラインは対向電極
を介して電気的に接続されることになる。この結果、第
１短絡ラインと第２短絡ラインとを電気的に接続するた
めのコンタクトホールをその間に介在された絶縁膜に形
成する必要がなく、ひいてはその分だけ製造工程数を少
なくすることができる。
【００１２】
【発明の実施の形態】図１はこの発明の一実施形態にお
ける液晶表示装置のアクティブ素子基板上に形成された
ものの一部の等価回路的平面図を示したものである。こ
の図において、図６と同一名称部分には同一の符号を付
し、その説明を適宜省略する。この実施形態では、枠状
の短絡ラインは４つに分断され、つまり上辺部及び下辺
部の第１短絡ライン８Ａと左辺部及び右辺部の第２短絡
ライン８Ｂとに分断されている。そして、第１短絡ライ
ン８Ａの左右端部は、図１において一点鎖線で示すシー
ル材配置位置の外側に設けられた第１クロス用接続パッ
ド１６Ａに接続されている。第２短絡ライン８Ｂの上下
端部は、同じくシール材配置位置の外側に設けられた第
２クロス用接続パッド１６Ｂに接続されている。この場
合、図１において右下部の第１クロス用接続パッド１６
Ａは所定の１本の入力ライン７に接続されている。
ける液晶表示装置のアクティブ素子基板上に形成された
ものの一部の等価回路的平面図を示したものである。こ
の図において、図６と同一名称部分には同一の符号を付
し、その説明を適宜省略する。この実施形態では、枠状
の短絡ラインは４つに分断され、つまり上辺部及び下辺
部の第１短絡ライン８Ａと左辺部及び右辺部の第２短絡
ライン８Ｂとに分断されている。そして、第１短絡ライ
ン８Ａの左右端部は、図１において一点鎖線で示すシー
ル材配置位置の外側に設けられた第１クロス用接続パッ
ド１６Ａに接続されている。第２短絡ライン８Ｂの上下
端部は、同じくシール材配置位置の外側に設けられた第
２クロス用接続パッド１６Ｂに接続されている。この場
合、図１において右下部の第１クロス用接続パッド１６
Ａは所定の１本の入力ライン７に接続されている。
【００１３】次に、図１に示すアクティブ素子基板１を
有する液晶表示装置の一部の具体的な構造について図２
を参照して説明する。なお、図２において、図８と同一
名称部分には同一の符号を付し、その説明を適宜省略す
る。アクティブ素子基板１の上面には第１クロス用接続
パッド１６Ａが形成されている。また、図３に示すよう
に、アクティブ素子基板１の上面には、第１クロス用接
続パッド１６Ａの形成と同時に、接続パッド１２及びゲ
ート電極（図示せず）を含む走査ライン４、走査ライン
４に接続された静電保護素子１０の一方の電極、接続パ
ッド１７〜１９を含む入力ライン７、補助容量ライン
６、上辺部と下辺部の第１短絡ライン８Ａ、上辺部と下
辺部の第１短絡ライン８Ａに接続された静電保護素子９
の一方の電極、補助容量ライン６及び上辺部と下辺部の
第１短絡ライン８Ａに接続された共通ライン１５が形成
されている。この場合、共通ライン１５の上下端及び上
辺部と下辺部の第１短絡ライン８Ａの右端は第１クロス
用接続パッド１６Ａに接続されている。また、入力ライ
ン７の所定の１本は所定の１つの第１クロス用接続パッ
ド１６Ａに接続されている。
有する液晶表示装置の一部の具体的な構造について図２
を参照して説明する。なお、図２において、図８と同一
名称部分には同一の符号を付し、その説明を適宜省略す
る。アクティブ素子基板１の上面には第１クロス用接続
パッド１６Ａが形成されている。また、図３に示すよう
に、アクティブ素子基板１の上面には、第１クロス用接
続パッド１６Ａの形成と同時に、接続パッド１２及びゲ
ート電極（図示せず）を含む走査ライン４、走査ライン
４に接続された静電保護素子１０の一方の電極、接続パ
ッド１７〜１９を含む入力ライン７、補助容量ライン
６、上辺部と下辺部の第１短絡ライン８Ａ、上辺部と下
辺部の第１短絡ライン８Ａに接続された静電保護素子９
の一方の電極、補助容量ライン６及び上辺部と下辺部の
第１短絡ライン８Ａに接続された共通ライン１５が形成
されている。この場合、共通ライン１５の上下端及び上
辺部と下辺部の第１短絡ライン８Ａの右端は第１クロス
用接続パッド１６Ａに接続されている。また、入力ライ
ン７の所定の１本は所定の１つの第１クロス用接続パッ
ド１６Ａに接続されている。
【００１４】図２に戻って説明を続けると、第１クロス
用接続パッド１６Ａ等を含むアクティブ素子基板１の上
面全体にはゲート絶縁膜２１が形成されている。ゲート
絶縁膜２１の上面には第２クロス用接続パッド１６Ｂが
形成されている。また、第２クロス用接続パッド１６Ｂ
の形成と同時に、ゲート絶縁膜２１の上面には、図１を
参照して説明すると、接続パッド１４及びドレイン電極
（図示せず）を含むデータライン５、ソース電極（図示
せず）、データライン５に接続された静電保護素子９の
他方の電極、左辺部と右辺部の第２短絡ライン８Ｂ及び
左辺部と右辺部の第２短絡ライン８Ｂに接続された静電
保護素子１０の他方の電極が形成されている。この場
合、左辺部及び右辺部の第２短絡ライン８Ｂの上下端は
第２クロス用接続パッド１６Ｂに接続されている。第２
クロス用接続パッド１６Ｂ等を含むゲート絶縁膜２１の
上面全体にはオーバーコート膜２６が形成されている。
第１クロス用接続パッド１６Ａに対応する部分における
オーバーコート膜２６及びゲート絶縁膜２１には第１コ
ンタクトホール２８Ａが形成されている。また、第２ク
ロス用接続パッド１６に対応する部分におけるオーバー
コート膜２６及びゲート絶縁膜２１には第２コンタクト
ホール２８Ｂが形成されている。さらに、図示していな
いが、接続パッド１２、１７〜１９に対応する部分にお
けるオーバーコート膜２６及びゲート絶縁膜２１にもコ
ンタクトホールが形成されている。
用接続パッド１６Ａ等を含むアクティブ素子基板１の上
面全体にはゲート絶縁膜２１が形成されている。ゲート
絶縁膜２１の上面には第２クロス用接続パッド１６Ｂが
形成されている。また、第２クロス用接続パッド１６Ｂ
の形成と同時に、ゲート絶縁膜２１の上面には、図１を
参照して説明すると、接続パッド１４及びドレイン電極
（図示せず）を含むデータライン５、ソース電極（図示
せず）、データライン５に接続された静電保護素子９の
他方の電極、左辺部と右辺部の第２短絡ライン８Ｂ及び
左辺部と右辺部の第２短絡ライン８Ｂに接続された静電
保護素子１０の他方の電極が形成されている。この場
合、左辺部及び右辺部の第２短絡ライン８Ｂの上下端は
第２クロス用接続パッド１６Ｂに接続されている。第２
クロス用接続パッド１６Ｂ等を含むゲート絶縁膜２１の
上面全体にはオーバーコート膜２６が形成されている。
第１クロス用接続パッド１６Ａに対応する部分における
オーバーコート膜２６及びゲート絶縁膜２１には第１コ
ンタクトホール２８Ａが形成されている。また、第２ク
ロス用接続パッド１６に対応する部分におけるオーバー
コート膜２６及びゲート絶縁膜２１には第２コンタクト
ホール２８Ｂが形成されている。さらに、図示していな
いが、接続パッド１２、１７〜１９に対応する部分にお
けるオーバーコート膜２６及びゲート絶縁膜２１にもコ
ンタクトホールが形成されている。
【００１５】そして、第１クロス用接続パッド１６Ａと
これに対向する対向電極４５とは、第１コンタクトホー
ル２８Ａの部分に配置された第１クロス材４８Ａを介し
て電気的に接続されている。第２クロス用接続パッド１
６Ｂとこれに対向する対向電極４５とは、第２コンタク
トホール２８Ｂの部分に配置された第２クロス材４８Ｂ
を介して電気的に接続されている。この結果、第１短絡
ライン８Ａと第２短絡ライン８Ｂとは、第１クロス用接
続パッド１６Ａ、第１クロス材４８Ａ、対向電極４５、
第２クロス材４８Ｂ及び第２クロス用接続パッド１６Ｂ
を介して電気的に接続されることになる。したがって、
第１短絡ライン８Ａと第２短絡ライン８Ｂとを直接電気
的に接続する必要はない。この結果、第２短絡ライン８
Ｂ等を形成する前に、第１短絡ライン８Ａと第２短絡ラ
イン８Ｂとを直接電気的に接続するためのコンタクトホ
ールをゲート絶縁膜２１に形成する必要もなく、ひいて
はその分だけ製造工程数を少なくすることができる。な
お、第１及び第２クロス材４８Ａ、４８Ｂを配置するた
めの第１及び第２コンタクトホール２８Ａ、２８Ｂの形
成は、他のコンタクトホールの形成と同時に行うことが
できる。したがって、第１及び第２コンタクトホール２
８Ａ、２８Ｂを形成しても、製造工程数が増えないよう
にすることができる。
これに対向する対向電極４５とは、第１コンタクトホー
ル２８Ａの部分に配置された第１クロス材４８Ａを介し
て電気的に接続されている。第２クロス用接続パッド１
６Ｂとこれに対向する対向電極４５とは、第２コンタク
トホール２８Ｂの部分に配置された第２クロス材４８Ｂ
を介して電気的に接続されている。この結果、第１短絡
ライン８Ａと第２短絡ライン８Ｂとは、第１クロス用接
続パッド１６Ａ、第１クロス材４８Ａ、対向電極４５、
第２クロス材４８Ｂ及び第２クロス用接続パッド１６Ｂ
を介して電気的に接続されることになる。したがって、
第１短絡ライン８Ａと第２短絡ライン８Ｂとを直接電気
的に接続する必要はない。この結果、第２短絡ライン８
Ｂ等を形成する前に、第１短絡ライン８Ａと第２短絡ラ
イン８Ｂとを直接電気的に接続するためのコンタクトホ
ールをゲート絶縁膜２１に形成する必要もなく、ひいて
はその分だけ製造工程数を少なくすることができる。な
お、第１及び第２クロス材４８Ａ、４８Ｂを配置するた
めの第１及び第２コンタクトホール２８Ａ、２８Ｂの形
成は、他のコンタクトホールの形成と同時に行うことが
できる。したがって、第１及び第２コンタクトホール２
８Ａ、２８Ｂを形成しても、製造工程数が増えないよう
にすることができる。
【００１６】なお、上記実施形態では、図２に示すよう
に、第１クロス用接続パッド１６Ａと対向電極４５とを
第１クロス材４８Ａを介して電気的に接続し、第２クロ
ス用接続パッド１６Ｂと対向電極４５とを第２クロス材
４８Ｂを介して電気的に接続しているが、これに限定さ
れるものではない。例えば、図４に示すように、第１ク
ロス用接続パッド１６Ａの近傍に第２クロス用接続パッ
ド１６Ｂを配置し、オーバーコート膜２６及びゲート絶
縁膜２１に形成された１つのコンタクトホール２８の部
分に配置された１つの共通クロス材４８を介して両クロ
ス用接続パッド１６Ａ、１６Ｂと対向電極４５とを電気
的に接続するようにしてもよい。この場合、図５に示す
ように、第１クロス用接続パッド１６Ａの近傍に第２ク
ロス用接続パッド１６Ｂを同心円状に配置するようにし
てもよい。図４あるいは図５に示すようにした場合に
は、コンタクトホール２８の部分にクロス材材料を１つ
１つ塗布して共通クロス材４８を形成するとき、クロス
材材料の塗布数を少なくすることができる。
に、第１クロス用接続パッド１６Ａと対向電極４５とを
第１クロス材４８Ａを介して電気的に接続し、第２クロ
ス用接続パッド１６Ｂと対向電極４５とを第２クロス材
４８Ｂを介して電気的に接続しているが、これに限定さ
れるものではない。例えば、図４に示すように、第１ク
ロス用接続パッド１６Ａの近傍に第２クロス用接続パッ
ド１６Ｂを配置し、オーバーコート膜２６及びゲート絶
縁膜２１に形成された１つのコンタクトホール２８の部
分に配置された１つの共通クロス材４８を介して両クロ
ス用接続パッド１６Ａ、１６Ｂと対向電極４５とを電気
的に接続するようにしてもよい。この場合、図５に示す
ように、第１クロス用接続パッド１６Ａの近傍に第２ク
ロス用接続パッド１６Ｂを同心円状に配置するようにし
てもよい。図４あるいは図５に示すようにした場合に
は、コンタクトホール２８の部分にクロス材材料を１つ
１つ塗布して共通クロス材４８を形成するとき、クロス
材材料の塗布数を少なくすることができる。
【００１７】また、上記実施形態では、図１に示すよう
に、第１クロス用接続パッド１６ａ及び第２クロス用接
続パッド１６ｂをそれぞれ４個ずつ設けた場合について
説明したが、これに限らず、例えば、第１クロス用接続
パッド１６ａを図１の右下部のみに１個設け、第２クロ
ス用接続パッド１６ｂを図１の下辺部左右のみに２個設
けるようにしてもよい。また、上記実施形態では、走査
ライン４及びデータライン５の各１本に２つずつの静電
保護素子１０、９を設けた場合について説明したが、こ
れに限らず、各１本のいずれかに例えば接続パッド１
２、１４側のみに１つずつ設けるようにしてもよい。こ
の場合、第１短絡ライン８Ａ及び第２短絡ライン８Ｂは
それぞれ１本ずつとする。
に、第１クロス用接続パッド１６ａ及び第２クロス用接
続パッド１６ｂをそれぞれ４個ずつ設けた場合について
説明したが、これに限らず、例えば、第１クロス用接続
パッド１６ａを図１の右下部のみに１個設け、第２クロ
ス用接続パッド１６ｂを図１の下辺部左右のみに２個設
けるようにしてもよい。また、上記実施形態では、走査
ライン４及びデータライン５の各１本に２つずつの静電
保護素子１０、９を設けた場合について説明したが、こ
れに限らず、各１本のいずれかに例えば接続パッド１
２、１４側のみに１つずつ設けるようにしてもよい。こ
の場合、第１短絡ライン８Ａ及び第２短絡ライン８Ｂは
それぞれ１本ずつとする。
【００１８】
【発明の効果】以上説明したように、この発明によれ
ば、第１短絡ラインと第２短絡ラインとを対向電極を介
して電気的に接続しているので、第１短絡ラインと第２
短絡ラインとを電気的に接続するためのコンタクトホー
ルをその間に介在された絶縁膜に形成する必要がなく、
ひいてはその分だけ製造工程数を少なくすることができ
る。
ば、第１短絡ラインと第２短絡ラインとを対向電極を介
して電気的に接続しているので、第１短絡ラインと第２
短絡ラインとを電気的に接続するためのコンタクトホー
ルをその間に介在された絶縁膜に形成する必要がなく、
ひいてはその分だけ製造工程数を少なくすることができ
る。
【図１】この発明の一実施形態における液晶表示装置の
アクティブ素子基板上に形成されたものの一部の等価回
路的平面図。
アクティブ素子基板上に形成されたものの一部の等価回
路的平面図。
【図２】図１に示すアクティブ素子基板を有する液晶表
示装置の具体的な構造の一部の断面図。
示装置の具体的な構造の一部の断面図。
【図３】図１に示すアクティブ素子基板において、アク
ティブ素子基板の上面に形成された配線の等価回路的平
面図。
ティブ素子基板の上面に形成された配線の等価回路的平
面図。
【図４】この発明の他の実施形態における液晶表示装置
の一部の断面図。
の一部の断面図。
【図５】この発明のさらに他の実施形態における液晶表
示装置の一部の断面図。
示装置の一部の断面図。
【図６】従来の液晶表示装置のアクティブ素子基板上に
形成されたものの一部を省略した全体的な等価回路的平
面図。
形成されたものの一部を省略した全体的な等価回路的平
面図。
【図７】図６に示すものの一部の等価回路的平面図。
【図８】図６及び図７に示すアクティブ素子基板の具体
的な構造の一部の断面図。
的な構造の一部の断面図。
【図９】図６及び図７に示すアクティブ素子基板におい
て、アクティブ素子基板の上面に形成された配線の等価
回路的平面図。
て、アクティブ素子基板の上面に形成された配線の等価
回路的平面図。
１ アクティブ素子基板 ４ 走査ライン ５ データライン ６ 補助容量ライン ８Ａ 第１短絡ライン ８Ｂ 第２短絡ライン ９、１０ 静電保護素子 １６Ａ 第１クロス用接続パッド １６Ｂ 第２クロス用接続パッド ４１ 対向基板 ４５ 対向電極 ４８ａ 第１クロス材 ４８ｂ 第２クロス材
Claims (4)
- 【請求項１】 走査ライン、データライン及び前記走査
ライン及び前記データラインにそれぞれ静電保護素子を
介して接続された短絡ラインを備えたアクティブ素子基
板と、対向電極を備えた対向基板とがシール材を介して
互いに貼り合わされ、前記シール材の内側における前記
両基板間に液晶が封入された液晶表示装置において、前
記短絡ラインは前記走査ラインに沿う方向に延びる第１
短絡ラインと前記データラインに沿う方向に延びる第２
短絡ラインとに分断され、前記第１短絡ライン及び前記
第２短絡ラインは前記対向電極に電気的に接続されてい
ることを特徴とする液晶表示装置。 - 【請求項２】 請求項１記載の発明において、前記第１
短絡ラインは前記走査ラインと同一の平面に配置され、
前記第２短絡ラインは前記データラインと同一の平面に
配置されていることを特徴とする液晶表示装置。 - 【請求項３】 請求項１または２記載の発明において、
前記第１短絡ラインと前記対向電極との電気的接続はそ
の間に介在された第１クロス材を介しての接続であり、
前記第２短絡ラインと前記対向電極との電気的接続はそ
の間に介在された第２クロス材を介して接続であること
を特徴とする液晶表示装置。 - 【請求項４】 請求項３記載の発明において、前記両ク
ロス材は１つの共通クロス材からなっていることを特徴
とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9957597A JPH10282525A (ja) | 1997-04-03 | 1997-04-03 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9957597A JPH10282525A (ja) | 1997-04-03 | 1997-04-03 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10282525A true JPH10282525A (ja) | 1998-10-23 |
Family
ID=14250915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9957597A Pending JPH10282525A (ja) | 1997-04-03 | 1997-04-03 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10282525A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001255549A (ja) * | 2000-03-09 | 2001-09-21 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| JP2003043511A (ja) * | 2001-08-01 | 2003-02-13 | Toshiba Corp | 表示装置用電極基板及び液晶表示装置 |
| JP2006267545A (ja) * | 2005-03-24 | 2006-10-05 | Sanyo Epson Imaging Devices Corp | 電気光学装置および電子機器 |
| JP2009218577A (ja) * | 2008-02-15 | 2009-09-24 | Semiconductor Energy Lab Co Ltd | 保護回路及びそれを有する表示装置 |
-
1997
- 1997-04-03 JP JP9957597A patent/JPH10282525A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001255549A (ja) * | 2000-03-09 | 2001-09-21 | Matsushita Electric Ind Co Ltd | 液晶表示装置 |
| JP2003043511A (ja) * | 2001-08-01 | 2003-02-13 | Toshiba Corp | 表示装置用電極基板及び液晶表示装置 |
| JP2006267545A (ja) * | 2005-03-24 | 2006-10-05 | Sanyo Epson Imaging Devices Corp | 電気光学装置および電子機器 |
| JP2009218577A (ja) * | 2008-02-15 | 2009-09-24 | Semiconductor Energy Lab Co Ltd | 保護回路及びそれを有する表示装置 |
| US8541785B2 (en) | 2008-02-15 | 2013-09-24 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| JP2014075586A (ja) * | 2008-02-15 | 2014-04-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
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