JP2008536336A5 - - Google Patents

Claims (22)

1. １μｍから２μｍの深さを有する複数のトレンチ構造を含む少なくとも１つのアレイ領域を含む半導体基板であって、前記トレンチ構造の各々は、前記トレンチ構造の垂直側壁上に配置されたチャネルを有するセレクト・トランジスタを含み、前記トレンチ構造がトレンチ分離領域によって分離されている、半導体基板と、
   前記トレンチ構造の各々の底壁の下に配置されたソース拡散部と、
   前記半導体基板の表面に配置された酸化物／窒化物／酸化物ゲート誘電体を含み、前記トレンチ構造に隣接する、メモリ・トランジスタと、
   を含む不揮発性ランダム・アクセス・メモリ・セル。
2. 前記ソース拡散部の各々に接する、前記半導体基板内に配置された共通埋め込みソースをさらに含む、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
3. 前記共通埋め込みソースはＮ−バンド領域である、請求項２に記載の不揮発性ランダム・アクセス・メモリ・セル。
4. 前記セレクト・トランジスタは、前記トレンチ構造の各々の側壁上のセレクト・ゲート誘電体と、導電性充填材料とを含み、前記ソース拡散部が前記セレクト・トランジスタのソースであり、前記メモリ・トランジスタの拡散部が前記セレクト・トランジスタのドレインである、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
5. 前記導電性充填材料は、ドープされたポリシリコンを含む、請求項４に記載の不揮発性ランダム・アクセス・メモリ・セル。
6. 前記セレクト・トランジスタの表面に配置されたセレクト・ゲート・コンタクトをさらに含む、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
7. 前記セレクト・トランジスタの前記表面はシリサイドを含む、請求項６に記載の不揮発性ランダム・アクセス・メモリ・セル。
8. 前記セレクト・ゲート・コンタクトは第１の金属レベルと接する、請求項６に記載の不揮発性ランダム・アクセス・メモリ・セル。
9. 前記メモリ・トランジスタは、ビットライン・コンタクトを通してビットラインと接する拡散領域を含む、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
10. 前記少なくとも１つのアレイ領域に隣接したアレイ周辺部領域をさらに含み、前記アレイ周辺部領域は、前記少なくとも１つのアレイ領域の前記半導体基板内に形成されたアレイ・ウェル領域とは異なる導電性を有する、前記アレイ領域を囲むウェル領域を前記半導体基板内に含む、請求項１に記載の不揮発性ランダム・アクセス・メモリ・セル。
11. １μｍから２μｍの深さを有する複数のトレンチ構造を含む少なくとも１つのアレイ領域を含む半導体基板であって、前記トレンチ構造の各々は、前記トレンチ構造の垂直側壁上に配置されたチャネルを有するセレクト・トランジスタを含む下部と、酸化物／窒化物／酸化物ゲート誘電体を含むメモリ・トランジスタを含む上部とを含む、半導体基板と、
    前記トレンチ構造の間に配置されたトレンチ分離領域と、
    前記トレンチ構造の各々の底壁の下に配置されたソース拡散部と、
    を含む不揮発性ランダム・アクセス・メモリ・セル。
12. 前記セレクト・トランジスタは、前記下部における前記トレンチ構造の各々の側壁にあるセレクト・ゲート誘電体と導電性充填材料とを含み、前記ソース拡散部が前記セレクト・トランジスタのソースであり、前記メモリ・トランジスタの拡散部が前記セレクト・トランジスタのドレインである、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
13. 前記メモリ・トランジスタは導電性材料をさらに含み、前記メモリ・トランジスタの前記導電性材料は前記セレクト・トランジスタの導電性材料と同じであり、前記セレクト・トランジスタの前記チャネルは前記メモリ・トランジスタのチャネルとして機能する、請求項１１に記載の不揮発性ランダム・アクセス・メモリ・セル。
14. 不揮発性ランダム・アクセス・メモリ・セルを形成する方法であって、
    複数のトレンチ構造を半導体基板のアレイ領域内に形成するステップであって、前記トレンチ構造の各々は１μｍから２μｍの深さを有する、ステップと、
    前記トレンチ構造の各々の下にソース拡散部を形成し、前記トレンチ構造の各々の側壁に沿って垂直セレクト・チャネルを形成するステップと、
    前記トレンチ構造の各々の内部にセレクト・トランジスタを形成するステップと、
    前記トレンチ構造の間にトレンチ分離領域を設けるステップと、
    前記半導体基板の表面に酸化物／窒化物／酸化物ゲート誘電体を含むメモリ・トランジスタを形成するステップであって、前記メモリ・トランジスタは前記トレンチ構造に隣接して配置される、ステップと、
    を含む方法。
15. 前記ソース拡散部はイオン注入によって形成され、前記垂直セレクト・チャネルは傾斜イオン注入プロセスを用いて形成される、請求項１４に記載の方法。
16. 前記セレクト・トランジスタを形成する前記ステップは、前記トレンチ構造の各々の側壁にセレクト・ゲート誘電体を形成し、次に前記トレンチ構造の各々を導電性材料で充填するステップを含む、請求項１４に記載の方法。
17. 前記トレンチ構造の各々の前記ソース拡散部の各々に接する共通埋め込みソースを形成するステップをさらに含む、請求項１４に記載の方法。
18. 前記メモリ・トランジスタの拡散部をビットライン・コンタクトを通してビットラインに接触させるステップと、前記セレクト・トランジスタの上面をセレクト・ゲート・コンタクトを通して第１の金属レベルに接触させるステップとをさらに含む、請求項１４に記載の方法。
19. 不揮発性ランダム・アクセス・メモリ・セルを形成する方法であって、
    複数のトレンチ構造を半導体基板のアレイ領域内に形成するステップであって、前記トレンチ構造の各々は１μｍから２μｍの深さを有する、ステップと、
    前記トレンチ構造の各々の下にソース拡散部を形成し、前記トレンチ構造の各々の側壁に沿って垂直セレクト・チャネルを形成するステップと、
    前記トレンチ構造の各々の下部内にセレクト・トランジスタを形成するステップと、
    前記トレンチ構造の各々の上部内に酸化物／窒化物／酸化物ゲート誘電体を含むメモリ・トランジスタを形成するステップと、
    前記トレンチ構造の間にトレンチ分離領域を形成するステップと、
    を含む方法。
20. 前記セレクト・トランジスタを形成する前記ステップは、前記トレンチ構造の各々の側壁にセレクト・ゲート誘電体を形成し、前記トレンチ構造の各々の前記上部から前記セレクト・ゲート誘電体を除去するステップを含む、請求項１９に記載の方法。
21. 前記メモリ・トランジスタの前記酸化物／窒化物／酸化物ゲート誘電体は、セレクト・ゲート誘電体としても用いられる、請求項１９に記載の方法。
22. 前記メモリ・トランジスタの拡散部をビットライン・コンタクトを通してビットラインに接触させるステップと、前記セレクト・トランジスタの上面をセレクト・ゲート・コンタクトを通して第１の金属レベルに接触させるステップとを含む、請求項１９に記載の方法。