KR20100078968A - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 25
- 238000005530 etching Methods 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 19
- 239000012535 impurity Substances 0.000 claims description 8
- 230000002265 prevention Effects 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052796 boron Inorganic materials 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims description 3
- 125000006850 spacer group Chemical group 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 abstract 2
- 230000000694 effects Effects 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
본 발명은 수직형 채널을 갖는 반도체 소자에서 플로팅 바디 효과(Floating Body effect)를 개선하여 트랜지스터 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 제1하드마스크막을 형성하는 단계와, 상기 제1하드마스크막 및 반도체 기판을 식각하여 제1홈을 형성하는 단계와, 상기 제1홈과 이격해서 상기 제1홈 아래의 반도체 기판 부분에 펀치 방지층을 형성하는 단계와, 상기 제1홈 내에 제2하드마스크막을 매립하는 단계 및 상기 제1하드마스크막 및 그 아래의 반도체 기판 부분을 식각하여 다수의 제2홈을 형성하는 단계를 포함한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 수직형 채널을 갖는 반도체 소자에서 플로팅 바디 효과(Floating Body effect)를 개선하여 트랜지스터 특성을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트라인, 워드라인, 캐패시터의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다. 그 중 하나의 방법으로서, 소오스 및 드레인을 활성 영역 내에 각각 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터 구조를 적용한 반도체 소자가 제안되었다.
상기 수직형 채널을 갖는 트랜지스터는 반도체 기판 내에 형성된 홈의 측벽에 게이트 절연막과 게이트 도전막으로 이루어진 게이트를 형성하고, 상기 게이트를 중심으로 하여 상기 홈의 상하에 각각 소오스 및 드레인을 형성함으로써 구현된다.
그러므로, 상기 수직형 트랜지스터는 트랜지스터의 면적이 감소되더라도 채 널 길이에 구애받지 않는다.
한편, 이와 같은 수직형 트랜지스터를 구비한 반도체 소자를 구현하는 데 있어서, 비트라인을 셀의 소자분리 영역에 이온주입 공정을 통해 매몰 비트라인 구조로 형성하는 기술이 제안된 바 있다. 이때, 이온주입 공정으로 형성하는 매몰 비트라인의 저항을 감소시키기 위하여 상기 이온주입 공정의 도우즈를 증가시키고 있다.
그러나, 상기 매몰 비트라인의 저항을 감소시키기 위해 높은 도우즈를 갖도록 수행된 이온주입 공정으로 인하여 상기 매몰 비트라인이 반도체 기판 내에서 넓은 부피로 형성되는 문제가 있다. 이로 인해, 수직형 채널 영역이 상기 매몰 비트라인에 의해 차단되어 플로팅 바디 효과(Floating Body effect)가 유발하게 된다.
그러므로, 상기 수직형 트랜지스터를 갖는 반도체 소자의 경우, 매몰 비트라인의 저항을 개선하기 위해 이온주입 공정의 도우즈를 증가시키는 종래의 방법은 적용하기 곤란하다.
본 발명은 수직형 채널을 갖는 반도체 소자에서 플로팅 바디 효과(Floating Body Effect)를 개선할 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 트랜지스터 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 제1하드마스크막을 형성하는 단계와, 상기 제1하드마스크막 및 반도체 기판을 식각하여 제1홈을 형성하는 단계와, 상기 제1홈과 이격해서 상기 제1홈 아래의 반도체 기판 부분에 펀치 방지층을 형성하는 단계와, 상기 제1홈 내에 제2하드마스크막을 매립하는 단계 및 상기 제1하드마스크막 및 그 아래의 반도체 기판 부분을 식각하여 다수의 제2홈을 형성하는 단계를 포함한다.
상기 제1하드마스크막 및 제2 하드마스크막은 질화막을 형성한다.
상기 펀치 방지층은 P형 불순물을 20∼80KeV 에너지에서 1.0×1014∼1.0×1015이온/cm2의 도우즈로 수행한다.
상기 P형 불순물은 보론이다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 제2홈을 형성하는 단계 후, 상기 제2홈의 아래에 제3홈을 형성하여 필라형 액티브를 형성하는 단계와, 상기 필라형 액티브들 사이의 반도체 기판 부분에 불순물을 이온주입하여 매몰 비트라인을 형성하는 단계 및 상기 필라형 액티브의 하단부 표면 상에 상기 하단부를 감싸는 게이트를 형성하는 단계를 더 포함한다.
상기 제3홈은 상기 필라형 액티브의 넥(Neck) 부분이다.
상기 제3홈은 등방성 식각 방식을 통해 형성한다.
본 발명의 실시예에 따른 반도체 소자의 제조방법은, 상기 필라형 액티브를 형성하는 단계 전, 상기 제2홈에 의해 노출된 제2하드마스크막 및 그 아래의 반도체 기판 부분의 양측벽에 스페이서를 형성하는 단계를 더 포함한다.
본 발명은 수직형 채널을 갖는 반도체 소자에서 필라형 액티브의 넥 부분 아래에 펀치 방지층을 형성함으로써, 매몰 비트라인들간의 펀치-쓰루(Punch-through)를 방지할 수 있으므로, 이에 따라, 플로팅 바디 효과(Floating Body effect)를 억제할 수 있다. 그 결과, 본 발명은 트랜지스터 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 반도체 기판(100) 상에 질화막으로 이루어진 제1하드마스크막(102)을 형성한 후, 상기 제1하드마스크막(102) 상에 비트라인 형성 영역을 노출하는 제1마스크 패턴(104)을 형성한다.
도 1b를 참조하면, 상기 제1마스크 패턴(104)을 이용해서 노출된 상기 제1하드마스크막(102) 및 그 아래의 반도체 기판(100)을 식각하여 제1홈(H1)을 형성한다. 그런 다음, 상기 제1홈(H1)과 이격해서 상기 제1홈(H1) 아래의 반도체 기판(100) 부분에 펀치 방지층(106)을 형성한다. 상기 펀지 방지층(106)은, 예를 들 어, 보론(B)과 같은 고농도의 P형 불순물을 20∼80KeV 에너지에서 1.0×1014∼1.0×1015이온/cm2의 도우즈로 수행하여 형성한다.
도 1c를 참조하면, 상기 제1마스크 패턴을 제거한다. 그런 다음, 상기 제1홈(H1)을 매립하도록 질화막으로 이루어진 제2제하드마스크막(108)을 형성한 후, 상기 제1하드마스크막(102)의 상면이 노출되도록 상기 제2하드마스크막(108)을 CMP(Chemical mechanical polishing)한다.
도 1d를 참조하면, 상기 제2하드마스크막(108) 상에 상기 제1하드마스크막(102)을 노출하는 제2마스크 패턴(도시안됨)을 형성한 후, 상기 제2마스크 패턴을 이용해서 상기 제1하드마스크막(102) 및 그 아래의 반도체 기판(100) 부분을 식각하여 다수의 제2홈(H2)을 형성한다. 그리고 나서, 상기 제2홈(H2)에 의해 노출된 상기 제2하드마스크막(108) 및 그 아래의 반도체 기판(100) 부분의 양측벽에 질화막으로 이루어진 스페이서(S)를 형성한다.
도 1e를 참조하면, 상기 제2홈(H2) 아래의 반도체 기판(100) 부분을 등방성 식각 방식을 통해 제3홈(H3)을 형성하여 필라형 액티브(P)를 형성한다. 상기 제3홈(H3)은 상기 필라형 액티브(P)의 양측면이 움푹 들어간 상기 필라형 액티브(P)의 넥(Neck) 부분을 나타내며, 상기 필라형 액티브(P)의 제3홈(H3), 즉, 상기 넥 부분 아래에 펀치 방지층(106)이 형성됨이 바람직하다. 그리고, 상기 필라형 액티브(P)는, 예를 들어, 1,500Å∼2,000Å의 높이를 갖는다.
도 1f를 참조하면, 상기 필라형 액티브(P)들 사이의 반도체 기판(100) 부분 에 불순물을 이온주입하여 매몰 비트라인(BL)을 형성한다.
여기서, 본 발명의 실시예에서는 상기 필라형 액티브(P)의 넥 부분 아래에 펀치 방지층을 형성함으로써, 상기 매몰 비트라인(BL)들간의 펀치-쓰루를 방지할 수 있으며, 이에 따라, 플로팅 바디 효과를 억제할 수 있다.
도 1g를 참조하면, 상기 필라형 액티브(P)의 하단부 표면 상에 상기 제3홈(H3)을 게이트 물질로 매립하여 상기 필라형 액티브(P)의 하단부 표면 상에 상기 하단부를 감싸는 게이트(G)를 형성한다. 상기 게이트(G)는 게이트 절연막(110) 및 게이트 도전막(112)으로 이루어진다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명의 실시예에서는 수직형 채널을 갖는 반도체 소자에서 필라형 액티브의 넥 부분 아래 영역에 보론이 이온주입된 펀치 방지층을 형성함으로써, 상기 펀치 방지층을 통하여 매몰 비트라인들간의 펀치 쓰루를 방지할 수 있다.
또한, 본 발명의 실시예에서는, 상기 매몰 비트라인들간의 펀치 쓰루를 방지함으로써, 플로팅 바디 효과를 억제할 수 있으며, 따라서, 본 발명의 실시예에서는 트랜지스터 특성을 효과적으로 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 1g는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
Claims (8)
- 반도체 기판 상에 제1하드마스크막을 형성하는 단계;상기 제1하드마스크막 및 반도체 기판을 식각하여 제1홈을 형성하는 단계;상기 제1홈과 이격해서 상기 제1홈 아래의 반도체 기판 부분에 펀치 방지층을 형성하는 단계;상기 제1홈 내에 제2하드마스크막을 매립하는 단계; 및상기 제1하드마스크막 및 그 아래의 반도체 기판 부분을 식각하여 다수의 제2홈을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1하드마스크막 및 제2 하드마스크막은 질화막을 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 펀치 방지층은 P형 불순물을 20∼80KeV 에너지에서 1.0×1014∼1.0×1015이온/cm2의 도우즈로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 P형 불순물은 보론인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2홈을 형성하는 단계 후,상기 제2홈의 아래에 제3홈을 형성하여 필라형 액티브를 형성하는 단계;상기 필라형 액티브들 사이의 반도체 기판 부분에 불순물을 이온주입하여 매몰 비트라인을 형성하는 단계; 및상기 필라형 액티브의 하단부 표면 상에 상기 하단부를 감싸는 게이트를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제3홈은 상기 필라형 액티브의 넥(Neck) 부분인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제3홈은 등방성 식각 방식을 통해 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 필라형 액티브를 형성하는 단계 전,상기 제2홈에 의해 노출된 제2하드마스크막 및 그 아래의 반도체 기판 부분의 양측벽에 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080137361A KR20100078968A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자의 제조방법 |
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|---|---|
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Family
ID=42640129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080137361A KR20100078968A (ko) | 2008-12-30 | 2008-12-30 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100078968A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748265B2 (en) | 2011-12-26 | 2014-06-10 | SK Hynix Inc. | Semiconductor device with buried bit line and method for fabricating the same |
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2008
- 2008-12-30 KR KR1020080137361A patent/KR20100078968A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US8748265B2 (en) | 2011-12-26 | 2014-06-10 | SK Hynix Inc. | Semiconductor device with buried bit line and method for fabricating the same |
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