JP2008218522A - 配線構造及びその形成方法並びにプリント配線板 - Google Patents

配線構造及びその形成方法並びにプリント配線板 Download PDF

Info

Publication number
JP2008218522A
JP2008218522A JP2007050490A JP2007050490A JP2008218522A JP 2008218522 A JP2008218522 A JP 2008218522A JP 2007050490 A JP2007050490 A JP 2007050490A JP 2007050490 A JP2007050490 A JP 2007050490A JP 2008218522 A JP2008218522 A JP 2008218522A
Authority
JP
Japan
Prior art keywords
wiring
layer
wiring layer
connection hole
hole electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2007050490A
Other languages
English (en)
Other versions
JP4331769B2 (ja
Inventor
Kenji Nagase
健司 長瀬
Kenichi Kawabata
賢一 川畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2007050490A priority Critical patent/JP4331769B2/ja
Priority to US12/007,830 priority patent/US20080202803A1/en
Priority to EP08001425A priority patent/EP1965421A3/en
Priority to CN2008100828346A priority patent/CN101257004B/zh
Priority to KR1020080018602A priority patent/KR101504348B1/ko
Publication of JP2008218522A publication Critical patent/JP2008218522A/ja
Application granted granted Critical
Publication of JP4331769B2 publication Critical patent/JP4331769B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/4007—Surface contacts, e.g. bumps
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/421—Blind plated via connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2405—Shape
    • H01L2224/24051—Conformal with the semiconductor or solid-state device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H01L2224/82035—Reshaping, e.g. forming vias by heating means
    • H01L2224/82039—Reshaping, e.g. forming vias by heating means using a laser
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01012—Magnesium [Mg]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0102—Calcium [Ca]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01037—Rubidium [Rb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01038—Strontium [Sr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0104—Zirconium [Zr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01057—Lanthanum [La]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01073—Tantalum [Ta]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01074—Tungsten [W]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01088—Radium [Ra]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0495—5th Group
    • H01L2924/04953—TaN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0364—Conductor shape
    • H05K2201/0367—Metallic bump or raised conductor not used as solder bump
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09472—Recessed pad for surface mounting; Recessed electrode of component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09645—Patterning on via walls; Plural lands around one hole
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
    • H05K2201/09745—Recess in conductor, e.g. in pad or in metallic substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/05—Patterning and lithography; Masks; Details of resist
    • H05K2203/0502—Patterning and lithography
    • H05K2203/054—Continuous temporary metal layer over resist, e.g. for selective electroplating
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/11—Treatments characterised by their effect, e.g. heating, cooling, roughening
    • H05K2203/1152—Replicating the surface structure of a sacrificial layer, e.g. for roughening
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H05K3/064—Photoresists
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/49155—Manufacturing circuit on or in base

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】被配線体とそれに接続される配線パターン（層）との接続性を十分に高めることができる配線構造等を提供する。
【解決手段】半導体内蔵基板１は、コア基板１１の両面に導電パターン１３が形成され、また、コア基板１１上に積層された樹脂層１６内に半導体装置１４が配置されたものである。樹脂層１６には、導電パターン１３及び半導体装置１４のバンプ１４ｐが設けられ、それらの上部にビアホール１９ａ，１９ｂが形成されている。また、ビアホール１９ａ，１９ｂの内部では、導電パターン１３及び半導体装置１４のバンプ１４ｐにビアホール電極部２３ａ，２３ｂが接続されている。ビアホール電極部２３ａ，２３ｂは、上面に凹部を有し、その凹部の縁端部を含む側壁がビアホール１９ａ，１９ｂの内壁と接しないように設けられたものである。
【選択図】図１

Description

本発明は、多層プリント配線板や部品内蔵プリント配線板等における配線構造に関する。
半導体ＩＣチップ等の電子部品の高密度実装構造として、絶縁層と配線層を交互に積層した多層プリント基板や、電子部品を埋め込んだ絶縁層を有する部品内蔵プリント基板が知られている。このような構造を有するプリント配線板において、絶縁層の下部や内部に配置された下部配線層、内蔵電子部品の電極、バンプ等の被配線体に配線層を接続する方法としては、絶縁層にビアホールとよばれる接続孔を形成して被配線体を露出させ、このビアホールの内部で被配線体と配線層を接続させる方法が知られている（特許文献１、特許文献２参照）。
ところで、一般に、配線の形成方法としては、配線パターン部分に選択的に配線層を形成するアディティブ法、基板全面に下地層を形成した後、該下地層の配線パターン部分以外を選択的に除去又はマスクし、パターン状に残った又は露出した下地層を利用してこの上に配線層を形成するセミアディティブ法、基板全面に導体層を形成した後、該導体層の配線パターン部分以外を選択的に除去して配線層を形成するサブトラクティブ法等が知られている。そして、ビアホール内で被配線体と配線層とを接続させるビアホール接続の場合においても、これらの配線形成方法が採用されることが多い。
例えば、特許文献１には、多層プリント配線板において、ビアホールの内壁を含む基板全面に導体層を形成し、フォトリソグラフィ及びエッチングにより該導体層の配線パターン部分以外を選択的に除去して配線パターンを形成する方法（サブトラクティブ法）が開示されている。
また、特許文献２には、部品内蔵プリント配線板において、ビアホールの内壁を含む基板全面に下地導電層を形成し、その後、その下地導電層の配線パターン部分以外をマスクし、露出した下地導電層を基体とした電気メッキ等を行うことにより配線パターンを形成する方法（セミアディティブ法）が開示されている。
特開２００６−１００７７３号公報 特開２００５−６４４７０号公報
ところで、本発明者らが、上記従来の配線パターン（層）について詳細に検討を行なったところ、下部配線層、電極、バンプといった被配線体と配線層が同種の金属であって両者の界面において金属結合が生じているにも拘わらず、両者の接続が不十分となり得ることが判明した。こうなると、かかる配線構造を有する配線板やデバイス等の信頼性を十分に高く維持することが困難となってしまう。
そこで、本発明はかかる事情に鑑みてなされたものであり、被配線体とそれに接続される配線パターン（層）との接続性を十分に高めることができる配線構造及びその製造方法、並びに、その配線構造を有するプリント配線板を提供することを目的とする。
上記課題を解決するために、本発明者らは、配線層が被配線体とビアホール接続する配線構造について鋭意検討した結果、従来の配線層では、製造工程や検査工程における加熱及び冷却処理時に、配線層と被配線体との接続界面領域において、配線層を被配線体からずらすように（配線層を動かすように）作用する応力が配線層内部に印加され得ること、及び、その内部応力の程度が、配線層の形状パラメータによって影響を受けることを見出し、本発明を完成するに至った。
すなわち、本発明による配線構造は、接続孔が形成された絶縁層と、接続孔の底部に少なくとも一部が露出するように配置された被配線体と、接続孔の内部で被配線体と接続されており、上面の少なくとも一部に凹部を有し、且つ、該凹部の縁端部を含む側壁が前記接続孔の内壁と接しないように設けられた配線層とを備えるものである。
ここで、本発明における「絶縁層」とは、電気的絶縁材料からなる層をいい、例えば、多層プリント配線板における層間絶縁層や、部品内蔵プリント配線板における部品内蔵層等が含まれる。また、「被配線体」とは、配線層によって配線が施される対象、換言すれば配線と接続されるものをいい、例えば、多層プリント配線板における下部配線層や、部品内蔵プリント配線板における内蔵電子部品の電極等が含まれる。さらに、「配線層」とは、被配線体をプリント配線板に実装されている他の部品等と電気的に接続させるための配線パターンを構成する層をいう。またさらに、接続孔の「内壁」とは、接続孔が例えばカップ状（一方端が閉塞された筒状）のように側壁と底壁とを明確に分けることができるものの場合、側壁を示し、側壁と底壁とが明別できないものの場合には、主として底部に相当する部分以外の壁部を示す。
このように構成された配線構造においては、絶縁層に形成された接続孔の底部に露出した被配線体に配線層が接続されることにより、配線構造が形成されており、配線層は、その上面の少なくも一部に凹部を有し（例えば、単純な台形状をなすのではなく、上面が例えば上面がすり鉢状に凹んだ断面形状とされている。）、さらに、凹部の縁端部を含む側壁、つまり配線層の上端部の側壁の少なくとも一部が接続孔の内壁と接しないように形成されている。
ここで、図１６（Ａ）及び（Ｂ）は、それぞれ、配線層の上面に凹部を有する本発明による配線構造、及び、配線層の上面が平坦である配線構造を概略的に示す模式断面図である。図１６（Ａ）に示す配線構造Ｐは、図示しない基体上に設けられた樹脂層１６ｐ中に、図示しない半導体装置が配されており、その半導体装置のバンプ１４ｐ（被配線体）上に、ビアホール１９ｐが形成されている。また、そのビアホール１９ｐの内部において、上面が凹状に形成されており、且つ、側壁上部（上端部ｔｐを含む側壁）がビアホール１９ｐの内壁と接しないように両者の間に空隙が画成されたビアホール電極部２３ｐ（配線層）がバンプ１４ｐと接続されており、その上部に樹脂層１７ｐが設けられている。一方、図１６（Ｂ）に示す配線構造Ｑは、上面が平坦で且つ側壁全体がビアホールの内壁と接しているビアホール電極部２３ｑを有すること以外は、配線構造Ｐと同様に形成されている。なお、図１６（Ｂ）において、その他の部材を表す符合の添字を「ｑ」で示す。
これらの配線構造Ｐ，Ｑに対して、製造工程や検査工程における加熱及び冷却処理を施した場合、ビアホール電極部２３ｐ，２３ｑには、それらの膨縮によって、それぞれの上端部ｔｐ，ｔｑをはじめとする周部及び内部に熱応力が印加され、特に、ビアホール電極部２３ｐ，２３ｑとバンプ１４ｐ，１４ｑとの界面領域では、両者に生じる熱膨張率及び熱収縮率の相違により、バンプ１４ｐ，１４ｑに対してビアホール電極部２３ｐ，２３ｑを移動させるような応力が生じ得る。このような応力（熱歪み）の程度は、ビアホール電極部２３ｐ，２３ｑの形成に先立って、被配線体であるバンプ１４ｐ，１４ｑに加熱冷却処理が施されている場合に殊に顕著となる傾向にある。
このとき、図１６（Ａ）に示す本発明による配線構造Ｐでは、凹部の周縁（縁端部）を含む上端部ｔｐが、ビアホール１９ｐと接しておらず断面尖塔状に形成されているので、ビアホール電極部２３ｐの内部よりも応力が集中し易い傾向にあるが、ビアホール電極部２３ｐの上面に凹部が形成されて窪んでいることにより、かかる応力が凹部で言わば吸収されるように緩和される。すなわち、ビアホール電極部２３ｐの凹部縁端を含む上端部ｔｐがビアホール１９ｐと接しておらず、且つ、その上面に凹部を有しているので、ビアホール電極部２３ｐの内部で発生する熱歪みが凹部で緩和され、ビアホール電極部２３ｐとバンプ１４ｐとの界面領域でビアホール電極部２３ｐをバンプ１４ｐから移動させる（引き剥がす）ように作用する応力が軽減される。
これに対し、図１６（Ｂ）に示す配線構造Ｑでは、ビアホール電極部２３ｑの上面が平坦であり且つ側壁全体がビアホールの内壁と接しているため、ビアホール電極部２３ｑの生じた内部応力の言わば逃げ場がなく、配線構造Ｐに比して熱歪みの緩和作用が小さいので、ビアホール電極部２３ｐとバンプ１４ｑとの界面領域でビアホール電極部２３ｑをバンプ１４ｑから移動させる（引き剥がす）ように作用する応力が軽減され難い。また、配線構造Ｑでは、側壁全体がビアホールの内壁と接しているので、ビアホール電極部２３ｑの体積がビアホール電極部２３ｐよりも大きく、生じる応力自体がビアホール電極部２３ｐに比して大きい。
その結果、配線構造Ｑでは、バンプ１４ｑとビアホール電極部２３ｑとの接触界面領域において、ビアホール電極部２３ｑがバンプ１４ｑからずれる方向に応力（ストレス）が印加され続けることによって、ビアホール電極部２３ｑとバンプ１４ｑとの接続性が低下し得るのに対し、配線構造Ｐでは、そのような応力（ストレス）が軽減されることによって、両者の接続性が高められ、それが経時的に保持される。ただし、作用は上記のものに限定されない。
さらに、配線層の上面の少なくも一部に凹部を有するので、配線層の上面が平坦な場合に比して表面積が増大する。よって、その上部が樹脂等の上部構造で覆われたときに、その上部構造と配線層との接触面積が増大するので、両者の接着性が向上される。またさらに、配線層の上面の少なくも一部に凹部を有して窪みが形成されているので、その凹部（窪み）の縁端部が、その上層の樹脂等の上部構造内に突入するように配され、言わばアンカー効果によって、両者の接着性（樹脂等の固定力）がより一層向上される。このことは、図１６（Ａ）に示す例では、ビアホール電極部２３ｐの上端部ｔｐが尖塔状をなしており、その上に形成された樹脂層１７ｐへ食い込むように（アンカーを打ち込んだように）配されることから、容易に理解される。
また、配線層が、凹部の縁端部から被配線体に向かって断面積が増大する部分を含むものであると好ましい。なお、本発明において配線層の「断面積」とは、接続孔の開口端で画定される面に平行な平面における断面積をいう。この場合、配線層は、その断面積（容積又は断面幅ととらえてもよい）が例えば徐々に増大する部分を含む形状とされ、接続孔の底部に向かって末広がり（例えば、山状、台形状、錐状；ただし側壁面が平滑面であってもなくともよい）、逆言すれば、接続孔の開口端に向かって先細り状の部分を含む形体とされる。
このようにすれば、例えば上記図１６（Ａ）に示されるビアホール電極部２３ｐのような断面尖塔状をなす上端部ｔｐを形成し易くなり、ビアホール電極部２３ｐの上面に形成された凹部と相俟って、ビアホール電極部２３ｐに印加される応力の緩和作用が高められる。
さらに、配線層が、被配線体と接続する部位から接続孔の開口に向かって断面積が増大する部分を含むものであると好適である。かかる構成の具体例としては、例えば、上記図１６（Ａ）に示される配線構造Ｐのように、接続孔であるビアホール１９ｐが底部から開口に向かって徐々に径が大きくされており、そのビアホール１９ｐの底部を充填するように配線層であるビアホール電極部２３ｐが形成された構造が挙げられる。このように構成すれば、ビアホール電極部２３ｐと被配線体であるバンプ１４ｐとの界面領域に印加される応力が、ビアホール電極部２３ｐの底部側壁（つまりビアホール１９の底部内壁）に沿って拡散され、ビアホール電極部２３ｐの内部応力がより一層緩和され得る。ただし、作用はこれに限定されない。
またさらに、配線層が、接続孔の内壁の少なくとも一部と該配線層とが接していない空間領域が画成されるように設けられたものであるとより好ましい。かかる構造例としては、上記図１６（Ａ）に示すように、接続孔であるビアホール１９ｐの内壁と配線層であるビアホール電極部２３ｐとが接していない空間領域が画成された配線構造が挙げられる。
ここで、前記従来の配線形成方法においては、配線層をパターニングする際に位置ずれが起こり得るので、こうした位置ずれを許容して配線層を確実に接続するべく、配線層をビアホール上部の外側から絶縁層の表面にまで延出させる配線構造が採用される傾向にあった。すなわち、図１５（Ａ）及び（Ｂ）に示すように、従来のビアホール接続では、ビアホール１５０上に形成される配線層１５３の幅ｗがビアホール１５０の開口径ｒよりも大きくなるように設計される傾向にあった。
この場合、隣り合う配線層間の絶縁距離ｚは、図示の如く、それらが絶縁層表面上に延在している部位間の最短距離となり、その絶縁距離ｚを十分に確保するためには、ビアホール間隔（ビアホールピッチ）をある程度広くせざるを得ない。したがって、ビアホールの狭ピッチ化を伴う被配線体の配置間隔の狭小化によるプリント配線板の高密度化が制限されているというのが実状であった。
また、高密度実装を実現するには、配線自体を細くし且つ配線パターンを狭ピッチ化し、これにより配線間隔（絶縁距離）を確保することも考えられるが、被配線体と配線層との位置ずれが生じた場合、両者を確実に接続できないおそれがあり、こうなると十分な接続強度が担保されずに断線したり、接続抵抗が不都合な程度にまで高くなってしまったりといった問題が生じ得る。
これに対し、本発明による配線構造では、上述の如く、接続孔の内部において、その内壁側に配線層が存在しない空隙が画成されるので、隣接する接続孔が形成され、それぞれに上記構成の配線層が設けられている場合でも、配線層間（配線パターンにおける隣接する配線間）の絶縁は、接続孔間の距離で確保され得る。加えて、配線層が末広がりとされていれば、被配線体と配線層との接続部位（すなわち接続孔の底部における被配線体の露出面）において大きな接続面積を確保できるので、配線層のパターニングにおいて、配線層が被配線体と位置ずれを生じたとしても、両者の接続が十分に確保される。
さらに、配線層が被配線体に向かって断面積が増大する部分を含み、且つ接続孔の内壁と配線層とが接していない空間領域（空隙）、言い換えれば、接続孔の内壁の開口端から底部側に向けて配線層が接していない領域が画成されていれば、接続孔の内部において、その空隙分の配線層容積が削減される。よって、配線構造全体の薄型化が図られ、さらにこれにより、配線量が減少するので、配線抵抗及び寄生容量を低下させることができる。
またさらに、接続孔の内壁と配線層との間に空隙が画成されることから、上記図１６（Ａ）に示すような断面尖塔状をなすビアホール電極部２３ｐの上端部ｔｐを形成し易くなり、ビアホール電極部２３ｐに印加される応力の緩和作用が更に高められる。さらにまた、配線層の幅を接続孔の寸法以下の値にし得るので、配線層幅を狭公差で管理できるとともに、配線量が更に低減され、これにより配線構造全体の配線抵抗及び寄生容量が一層軽減される。しかも、配線構造の製造時に、少なくとも接続孔内の開口端部近傍に空隙が生じるので、万一、導電性異物等が配線層付近に混入しても、この空隙で捕集することができ、異物による配線層間の短絡を防止できるといった効果も期待される。
ここで、配線層は、その全体が接続孔の内部に収容されていても、或いは、接続孔の外部に突出していてもよく、換言すれば、配線層は、その少なくとも一部で接続孔を充填するように設けられていてもよく、その全部が接続孔の内側領域に設けられていてもよく、或いは、配線層の上面レベルが接続孔の開口端（開放端）レベルより低くても高く設けられていてもよく、いずれの場合においても、上面の少なくとも一部が凹状をなし、且つ、その凹部の縁端部を含む側壁が接続孔の内壁と接しないように設けられていればよい。また、配線層が、末広がりの形体をなしており、接続孔の開口端における配線層の幅（開口端面に平行な断面における最大幅）が、接続孔の開口幅径（接続孔の開口端の最大幅）よりも小さくされていると好ましい。
さらに、配線層が、接続孔の底部に露出した被配線体の露出面の全体を覆うように設けられているとより好ましい。このようにすれば、配線層と被配線体との界面に不純物が混入することに起因する配線強度の低下や接続抵抗の上昇が抑えられる。
また、本発明によるプリント配線板は、本発明の配線構造を備えて好適に構成されるものであり、接続孔が形成された絶縁層、接続孔の底部に少なくとも一部が露出するように絶縁層の下部又は内部に配置された被配線体、及び、接続孔の内部で被配線体と接続されており、上面の少なくとも一部に凹部を有し、且つ、凹部の縁端部を含む側壁が接続孔の内壁と接しないように設けられた配線層を備える配線構造が連設されたものである。
加えて、本発明による配線構造の形成方法は、本発明の配線構造を有効に形成するための方法であり、被配線体上に絶縁層を形成する絶縁層形成工程と、被配線体の少なくとも一部を露出させるように、絶縁層に少なくとも一つの接続孔を形成する接続孔形成工程と、接続孔の内部で被配線体と配線層とを接続する配線層接続工程とを備え、配線層接続工程においては、配線層の上面の少なくとも一部に凹部が形成されるように、且つ、配線層の凹部の縁端部を含む側壁が接続孔の内壁と接しないように配線層を形成する方法である。
本発明の配線構造等によれば、接続孔の内部で被配線体と接続されており、上面の少なくとも一部に凹部を有し、且つ、凹部の縁端部を含む側壁が接続孔の内壁と接しないように設けられた配線層を備えることにより、配線層に熱応力が印加されても、その内部応力を緩和して被配線体と配線層との接続性を十分に高めることができ、これにより、その配線構造を備える配線板やデバイスの信頼性を向上させることができる。
以下、本発明の実施の形態について詳細に説明する。なお、図面中、同一の要素には同一の符号を付し、重複する説明を省略する。また、上下左右等の位置関係は、特に断らない限り、図面に示す位置関係に基づくものとする。さらに、図面の寸法比率は、図示の比率に限定されるものではない。また、以下の実施の形態は、本発明を説明するための例示であり、本発明をその実施の形態のみに限定する趣旨ではない。さらに、本発明は、その要旨を逸脱しない限り、さまざまな変形が可能である。
図１（Ａ）は、本発明による配線構造の好適な一実施形態を備える半導体内蔵基板の一例の要部の概略を示す平面図であり、図１（Ｂ）は、図１（Ａ）のＢ−Ｂ線に沿う断面図である。
半導体内蔵基板１（プリント配線板）は、コア基板１１の両面に導電パターン１３（被配線体）が形成され、また、コア基板１１上に積層された樹脂層１６内に半導体装置１４が配置されたものである。樹脂層１６には、その下部／上部（コア基板１１側）及び内部に配置された導電パターン１３及び半導体装置１４のバンプ１４ｐ（被配線体）が樹脂層１６から突出又は露呈するように、ビアホール１９ａ，１９ｂ（接続孔）が設けられている。さらに、ビアホール１９ａ，１９ｂの内部おいては、バンプ１４ｐ及び導電パターン１３が、それぞれ、導電パターン２２のビアホール電極部２３ａ，２３ｂ（ともに配線層）と接続されている。
ビアホール電極部２３ａ，２３ｂは、先述した図１６（Ａ）に示す配線構造Ｐのビアホール電極部２３ｐと同様に、それらの断面において上面に凹部が形成されている。それらの凹部は、図１（Ａ）に示す如く、ビアホール１９ａ，１９ｂ内の平面領域に設けられている。また、ビアホール電極部２３ａ，２３ｂは、上記凹部の周縁（縁端部）を含む側壁がビアホール１９ａ，１９ｂの内壁と接しないように設けられ、図示において断面台形状部分を含んで成形されており、換言すれば、略上半分部分が、導電パターン１３及びバンプ１４ｐに向かって断面積が増大するように末広がりに形成されており、その両側においてビアホール１９ａ，１９ｂの内壁における底部近傍に接し且つそれより上部では接しておらず、ビアホール１９ａ，１９ｂの内壁とビアホール電極部２３ａ，２３ｂとの間に空間領域（空隙）が画成されている。さらに、ビアホール電極部２３ａ，２３ｂの側壁斜面端は、ビアホール１９ａ，１９ｂの側壁上に当接するように形成されている。
コア基板１１は、半導体内蔵基板１全体の機械強度を確保する基材としての役割を果たすものであり、特に限定されるものではないが、例えば、樹脂基板等を用いることができる。樹脂基板の材料としては、ガラスクロス、ケブラー、アラミド、液晶ポリマー等の樹脂クロス、フッ素樹脂の多孔質シート等からなる芯材に、熱硬化性樹脂や熱可塑性樹脂等が含浸された材料を用いることが好ましく、その厚みは２０μｍ〜２００μｍ程度であることが好ましい。また、レーザ加工が施される基板用途としては、加工条件の均一化を目的として、ＬＣＰ、ＰＰＳ、ＰＥＳ，ＰＥＥＫ，ＰＩ等の芯材のないシート材料を用いてもよい。
ここで、半導体装置１４は、ベアチップ状態の半導体ＩＣ（ダイ）等の半導体部品である。図１４は、半導体装置１４の概略構造を示す斜視図である。半導体装置１４は、略矩形板状をなすその主面１４ａに多数のランド電極（図示せず）及びその上に接合されたバンプ１４ｐを有している。なお、図示においては、四隅にのみバンプ１４ｐを表示し、それ以外のバンプの表示を省略した。
また、特に限定されるものではないが、半導体装置１４の裏面１４ｂは研磨されており、これにより半導体装置１４の厚さｔ（主面１４ａから裏面１４ｂまでの距離）は、通常の半導体装置に比して薄くされており、例えば、好ましくは２００μｍ以下、より好ましくは１０〜１００μｍ程度とされる。一方、裏面１４ｂは、半導体装置１４の更なる薄型化を図るべく、エッチング、プラズマ処理、レーザ照射、ブラスト研磨、バフ研磨、薬品処理等による粗面化処理等を行うと好ましい。
なお、半導体装置１４の裏面１４ｂの研磨は、ウェハの状態で多数の半導体装置１４に対して一括して行い、その後、ダイシングにより個別の半導体装置１４に分離することが好ましい。研磨により薄くする前にダイシングによって個別の半導体装置１４に切断分離した場合には、樹脂等により半導体装置１４の主面１４ａを覆った状態で裏面１４ｂを研磨することもできる。
バンプ１４ｐの種類は、特に制限されず、スタッドバンプ、プレートバンプ、メッキバンプ、ボールバンプ等の各種のバンプを例示できる。図示においては、プレートバンプを例示した。
バンプ１４ｐとしてスタッドバンプを用いる場合には、銀（Ａｇ）や銅（Ｃｕ）、金（Ａｕ）をワイヤボンディングにて形成することができ、プレートバンプを用いる場合には、メッキ、スパッタ又は蒸着によって形成することができる。また、メッキバンプを用いる場合には、メッキによって形成することができ、ボールバンプを用いる場合には、半田ボールをランド電極上に載置した後、これを溶融させるか、クリーム半田をランド電極上に印刷した後、これを溶融させることによって形成することができる。また、導電性材料をスクリーン印刷し、これを硬化させた円錐状、円柱状等のバンプや、ナノペーストを印刷し、加熱によりこれを焼結させてなるバンプを用いることもできる。
バンプ１４ｐに使用可能な金属種としては、特に限定されず、例えば、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケル（Ｎｉ）、スズ（Ｓｎ）、クロム（Ｃｒ）、ニッケル・クロム合金、半田等が挙げられ、これらのなかでは、銅を用いることが好ましい。バンプ１４ｐの材料として銅を用いると、例えば金を用いた場合に比して、ランド電極に対する高い接合強度を得ることが可能となり、半導体装置１４の信頼性が高められる。
また、バンプ１４ｐの寸法形状は、ランド電極間の間隔（ピッチ）に応じて適宜設定することができ、例えば、ランド電極のピッチが約１００μｍである場合には、バンプ１４ｐの最大幅径を１０〜９０μｍ程度、高さを２〜１００μｍ程度にすればよい。なお、バンプ１４ｐは、ウェハのダイシングにより個別の半導体装置１４に切断分離した後、ワイヤボンダーを用いて各ランド電極に接合することができる。
樹脂層１６は、導電パターン１３や半導体装置１４を外部から電気的に絶縁する絶縁層であり、用いられる材料としては、例えば、ビニルベンジル樹脂、ポリビニルベンジルエーテル化合物樹脂、ビスマレイミドトリアジン樹脂（ＢＴレジン）、ポリフェニレエーテル（ポリフェニレンエーテルオキサイド）樹脂（ＰＰＥ，ＰＰＯ）、シアネートエステル樹脂、エポキシ＋活性エステル硬化樹脂、ポリフェニレンエーテル樹脂（ポリフェニレンオキサオド樹脂）、硬化性ポリオレフィン樹脂、ベンゾシクロブテン樹脂、ポリイミド樹脂、芳香族ポリエステル樹脂、芳香族液晶ポリエステル樹脂、ポリフェニレンサルファイド樹脂、ポリエーテルイミド樹脂、ポリアクリレート樹脂、ポリエーテルエーテルケトン樹脂、フッ素樹脂、エポキシ樹脂、フェノール樹脂又はベンゾオキサジン樹脂の単体、又は、これらの樹脂に、シリカ、タルク、炭酸カルシウム、炭酸マグネシウム、水酸化アルミニウム、水酸化マグネシウム、ホウ酸アルミウイスカ、チタン酸カリウム繊維、アルミナ、ガラスフレーク、ガラス繊維、窒化タンタル、窒化アルミニウム等を添加した材料、さらに、これらの樹脂に、マグネシウム、ケイ素、チタン、亜鉛、カルシウム、ストロンチウム、ジルコニウム、錫、ネオジウム、サマリウム、アルミニウム、ビスマス、鉛、ランタン、リチウム及びタンタルのうち少なくとも１種の金属を含む金属酸化物粉末を添加した材料、またさらには、これらの樹脂に、ガラス繊維、アラミド繊維等の樹脂繊維等を配合した材料、或いは、これらの樹脂をガラスクロス、アラミド繊維、不織布等に含浸させ材料、等を挙げることができ、電気特性、機械特性、吸水性、リフロー耐性等の観点から、適宜選択して用いることができる。なお、樹脂層１６の厚さに限定はないが、通常は１０〜１００μｍ程度である。
ビアホール１９ａ，１９ｂは、被配線体である導電パターン１３や半導体装置１４を導電パターン２２と物理的に接続させるために樹脂層１６に設けられた接続孔であり、導電パターン１３や半導体装置１４のバンプ１４ｐの少なくとも一部が樹脂層１６から露出するような位置及び深さを有する。すなわち、導電パターン１３及びバンプ１４ｐは、その少なくとも一部が、ビアホール１９ａ，１９ｂの底部に露出するように設けられている。
ビアホール１９ａ，１９ｂの形成方法に限定はなく、例えば、レーザ加工、エッチング加工、ブラスト加工等の公知の方法を用いることができる。レーザ加工による場合には、スミアが発生するので、接続孔形成後デスミア処理を行うことが好ましい。
ビアホール１９ａ，１９ｂの形体は、それらの内部で導電パターン１３及びバンプ１４ｐとビアホール電極部２３ａ，２３ｂとが物理的に接続可能な寸法形状であればよく、その深さや目的とする実装密度、接続安定性等を考慮して適宜決定でき、開口端の直径が５〜２００μｍ程度の円筒状、最大径が５〜２００μｍ程度の角筒状のものを例示でき、直筒であってもなくても構わず、図示においては、一例として、逆角錐状の形体を示した。かかる底部から開口端部に向けて徐々に幅径が大きくなるようなビアホール１９ａ，１９ｂは、例えば、エッチング加工やブラスト加工等によって穿設され得る。
また、導電パターン２２は、被配線体である導電パターン１３とバンプ１４ｐとを電気的に接続する配線層である。この導電パターン２２の材料にも特に制限はなく、一般に配線に用いられる金属等の導体を用いることができ、導電パターン１３やバンプ１４ｐの材料と同じであっても、異なっていってもよく、導電パターン２２を形成する際にエッチング工程を含む場合には、エッチャント（ウェットエッチの場合のエッチング液、ドライエッチの場合のエッチャント粒子等）が導電パターン１３やバンプ１４ｐの材料をエッチングしないものを適宜選択して用いることができる。
また、導電パターン２２の厚さも特に限定されないが、過度に薄いと接続安定性が低下するため、通常は５〜７０μｍ程度とされる。また、本実施形態のように、導電パターン２２の厚さをビアホール１９ａ，１９ｂの深さよりも薄くすると、ビアホール接続部において、導電パターン２２（ビアホール電極部２３ａ，２３ｂ）がビアホール１９ａ，１９ｂの内部に収容され、配線高さが低減されて薄型化に寄与できるとともに、配線量を削減して配線抵抗や寄生容量を低下させ、接続安定性を高めることができるので好ましい。
次に、半導体内蔵基板１の製造方法の一例について、図面を参照しながら説明する。図２〜図１１は、半導体内蔵基板１を製造する手順の一例を示す工程図である。
まず、コア基板１１の両面に銅箔１２が貼り付けられた両面銅箔付き樹脂基板を用意する（図２）。ここで、銅箔１２は、導電パターン１３を形成するためのものであり、プリント配線板用に製造された電解銅箔（硫酸銅水溶液中に銅を溶解イオン化したものを電着ロールにて連続的に電着して銅箔化したもの）や圧延銅箔を使用すれば、その厚みばらつきを極めて小さくすることが可能である。また、必要に応じ、スェップ等の手法で銅箔１２の厚みを調整してもよい。
次に、コア基板１１の両面に設けられた銅箔１２をフォトリソグラフィ及びエッチングにより選択的に除去することにより、コア基板１１上に導電パターン１３を形成する（図３）。このとき、コア基板１１上の所定の領域にある銅箔１２が全面的に除去されることにより、半導体装置１４の搭載領域が確保される。
次いで、コア基板１１上の所定の領域に半導体装置１４をいわゆるフェースアップ状態で載置する（図４）。このとき、半導体装置１４はコア基板１１上に接着剤等を用いて仮止め固定されることが好ましい。
さらに、半導体装置１４が載置されたコア基板１１の両面に片面銅箔付き樹脂シート１５を張り合わせる（図５）。本製造例の片面銅箔付き樹脂シート１５は、Ｂステージのエポキシ樹脂等からなる熱硬化性樹脂シート１６の一方の面に銅箔１７が貼付されたものである。このような片面銅箔付き樹脂シート１５を用意し、その樹脂面をコア基板１１の両面にそれぞれ張り合わせた後、熱間プレスして片面銅箔付き樹脂シート１５をコア基板１１と一体化する。これにより、半導体装置１４はプリント配線板内に内蔵された状態となり、熱硬化性樹脂シート１６が樹脂層１６となる（絶縁層形成工程）。
次に、樹脂層１６の表面に設けられた銅箔１７をコンフォーマル加工により選択的に除去することにより、ビアホール１９ａ，１９ｂを形成するためのマスクパターンを形成する（図６）。コンフォーマル加工をフォトリソグラフィ及びエッチングにより行うと高精度な微細加工を実現することができるので好ましい。なお、特に限定されないが、マスクパターンの開口幅径は１０〜２００μｍ程度に設定することが好ましく、ビアホール１９ａ，１９ｂの深さに応じて開口幅径も大きくすることが好ましい。これにより、半導体装置１４のバンプ１４ｐの直上に開口パターン１８ａが形成され、コア基板１１の表面に形成された導電パターン１３の直上に開口パターン１８ｂが形成される。
それから、コンフォーマル加工が施された銅箔１７をマスクとするサンドブラスト処理により、ビアホール１９ａ，１９ｂを形成する（図７）。サンドブラスト処理では、非金属粒又は金属粒等のブラスト粒子を投射することで被加工体を研削するが、開口パターン１８ａ，１８ｂの直下にバンプ１４ｐや導電パターン１３などの金属層を設けておくことで深さの異なるビアホールを作り分けることができる。こうすれば、ビアホール１９ａの形成では、バンプ１４ｐがストッパーとして機能するので、半導体装置１４がブラスト粒子で損傷を受けることを防止でき、また、ビアホール１９ｂの形成では、内層の導電パターン１３がストッパーとして機能するので、ビアホール１９ｂがそれ以上深く抉られることが抑止される。こうして、ビアホール１９ａ，１９ｂは非貫通孔とされ、バンプ１４ｐ又は導電パターン１３がそれぞれビアホール１９ａ，１９ｂの底部に露出した構造が形成される（接続孔形成工程）。
次に、ビアホール１９ａ，１９ｂの内壁面を含むビアホール１９ａ，１９ｂ内の露出面のほぼ全面に下地導電層２０を成膜する（図８）。下地導電層２０の形成方法としては、無電解メッキ（化学メッキ）法を用いることが好ましいが、スパッタ法、蒸着法等を用いることもできる。下地導電層２０は、その後に行う電解（電気）メッキの下地金属（又はシード層）としての役割を果たし、その厚さは非常に薄くてよく、例えば数十ｎｍから数μｍの範囲より適時選択することができる。次いで、電解メッキ法により下地導電層２０から導体金属を成長させる（図９）。これにより、ビアホール１９ａ，１９ｂの内壁面に下地導電層２０を含む導電層２１が形成される。このとき、電解メッキに使用するメッキ浴の組成、電流密度、電解時間、攪拌方法及び速度、並びに、添加剤の種類といっためっき条件を適宜調整することにより、ビアホール１９ａ，１９ｂ内の中央部における導電層２１に凹み（窪み）を形成する。
その後、フォトリソグラフィにより導電層２１の導電パターン２２となる領域の上にレジスト層２４ａ，２４ｂを形成する（図１０）。ここで、ビアホール１９ａ，１９ｂの内壁と接しないよう導電パターン２２のビアホール電極部２３ａ，２３ｂを形成するために、ビアホール１９ａ，１９ｂ内のレジスト層２４ａ，２４ｂの幅がビアホールの上部開口幅径ｒａ，ｒｂより小さくなるように、それらレジスト層２４ａ，２４ｂを形成する。
次に、レジスト層２４ａ，２４ｂをエッチングマスクとしてエッチングを行い、配線パターン部分以外の導電層２１を選択的に除去し、導電パターン２２（ビアホール電極部２３ａ，２３ｂ）を形成する（図１１：配線層接続工程）。このとき、マスク付近の導電層２１のエッチング速度（エッチレート）がそれ以外の部分より小さくなるため、形成される配線層たるビアホール電極部２３ａ，２３ｂは上部が末広がりの形状となる。
そして、剥離液を用いて導電パターン２２上のレジスト層２４ａ、２４ｂを除去することにより、図１に示す構成の半導体内蔵基板１を得る。
ここで、図１７は、上述した図２〜図１１に示す手順と同様にして製造した配線構造の一例を示す平面写真（図１（Ａ）に示す平面図に相当する写真）であり、図１８Ａ〜１８Ｃは、図１７に示す配線構造のビアホール電極部２３ａ又はビアホール電極部２３ｂ部の周辺を示す断面写真（図１（Ｂ）に示す断面図におけるビアホール電極部２３ａ又はビアホール電極部２３ｂ部の周辺に相当する写真）である。なお、図１８Ａ〜１８Ｃは、ビアホール電極部と、それが接続するバンプの輪郭形状を強調するために、実際に撮影された画像のコントラストを調節した後のものを示す。これらの写真に示すビアホール電極部２３ａ，２３ｂは、その上面が全体として凹んだ形状を有しており、また、微視的に見ると、その表面に微小な突起状の凹凸が形成されていることが確認された。
このように構成された本発明による配線構造を備える半導体内蔵基板１によれば、ビアホール電極部２３ａ，２３ｂに対して、製造工程や検査工程における加熱冷却処理が施されたとき、ビアホール電極部２３ａ，２３ｂには、それらの膨縮によって、内部に熱応力が印加され、特に、ビアホール電極部２３ａ，２３ｂとバンプ１４ｐ及び導電パターン１３との接触界面領域では、両者に生じる熱膨張率及び熱収縮率の相違により、バンプ１４ｐ及び導電パターン１３に対してビアホール電極部２３ａ，２３ｂを移動させるような応力が生じ得る。
この際、ビアホール電極部２３ａ，２３ｂの上面に凹部が形成されており、且つ、上部側壁が傾斜面とされていて各凹部の周縁を含む上端部がビアホール１９ａ，１９ｂの内壁と接していないので、図１６（Ａ）に示すビアホール電極部２３ｐと同様に、内部で生じる熱歪みがその凹部で言わば吸収されるように緩和され、ビアホール電極部２３ａ，２３ｂとバンプ１４ｐ及び導体パターン１３との界面領域でビアホール電極部２３ａ，２３ｂをバンプ１４ｐ及び導体パターン１３から移動させる（引き剥がす）ように作用する応力の程度を、図１６（Ｂ）に示すような上面が平坦なビアホール電極部２３ｑに比して格段に低減させることができる。
また、ビアホール電極部２３ａ，２３ｂが、上面凹部の周縁（縁端部）からバンプ１４ｐ及び導体パターン１３に向かって断面積が増大する部分を含み、上部側壁が傾斜面とされているので、断面尖塔状をなす上端部を形成し易くなり、上面凹部と相俟って、ビアホール電極部２３ａ，２３ｂに印加される応力の緩和作用がより得やすくなる。
さらに、ビアホール１９ａ，１９が底壁から上部開口に向かって徐々に径が大きくされており、ビアホール電極部２３ａ，２３ｂが、バンプ１４ｐ及び導体パターン１３と接続する部位（ビアホール１９ａ，１９の底壁、つまりバンプ１４ｐ及び導体パターン１３の露出面）からビアホール１９ａ，１９ｂの上部開口に向かって断面積が増大する部分を含んでいるので、ビアホール電極部２３ａ，２３ｂとバンプ１４ｐ及び導体パターン１３との界面領域に印加される応力が、ビアホール電極部２３ａ，２３ｂの底部側壁（つまりビアホール１９ａ，１９ｂの底部内壁）に沿って拡散され易く、ビアホール電極部２３ａ，２３ｂの内部応力をより一層緩和させることができる。
ここで、図１９Ａ及び図１９Ｂは、それぞれ配線層（ビアホール電極部２３ａ，２３ｂに相当）の上面に凹部を有する本発明による配線構造、及び、配線層の上面が平坦である配線構造（それぞれ図１６（Ａ）及び（Ｂ）に示す構造に相当する。ただし、いずれも凹部の縁端部を含む側壁がビアホールと接していない。）の一例について、応力解析シミュレーションを行なった結果を示す断面図であり、これらの配線構造を２５℃から１００℃へ加熱したときに生じる最大主応力を、グレースケールの等高線（実際の出力結果はカラー表示）で可視化したものである。
両図中、四角枠で囲んで示す数値は、配線層と被配線体との界面領域における配線層側（図中、黒抜き丸で大まかに示す部位）における応力の計算値を示し、その絶対値が大きいほど、その内部応力の値が大きいことを表している。これらの結果より、図１９Ａに示す上面に凹部を有する配線層を備える配線構造では、上面に凹部を有しない図１９Ｂに示す配線構造に比して、配線層と被配線体との接触界面領域に作用する内部応力が十分に軽減されることが確認された。なお、図１６（Ｂ）に示すようなビアホールの内壁との間に空隙が画成されていないビアホール電極部２３ｑと同様の形状の配線層について、図１９Ａ及び図１９Ｂにおけるのと同様の応力解析シミュレーションを行なったところ、その内部応力の値は、図１９Ｂに示す配線層の場合よりも大きくなる傾向にあることが判明した。
よって、半導体内蔵基板１では、導体パターン１３とビアホール電極部２３ａ、及び、バンプ１４とビアホール電極部２３ｂとの接触界面領域において、ビアホール電極部２３ａ，２３ｂをそれぞれ導体パターン１３及びバンプ１４ｐに対して移動させる（引き剥がす）ように作用する応力を軽減することができ、これにより、両者の接続性を高めることができるとともに、その十分な接続状態を経時的に保持させることが可能となる。
また、ビアホール電極部２３ａ，２３ｂの上面の少なくも一部に凹部が形成されているので、それらの上面が平坦な場合に比して表面積が増大する。よって、ビアホール電極部２３ａ，２３ｂの上部に樹脂等（ソルダーレジスト等）の上部構造が積層されたときに、その上部構造とビアホール電極部２３ａ，２３ｂとの接触面積が増大し、両者の接着性を向上させることができる。またさらに、ビアホール電極部２３ａ，２３ｂの上面の少なくも一部に凹部を有するので、それらの凹部の縁端部が、その上層の樹脂等の上部構造内に突入するような構造が形成され、言わばアンカー効果によって、両者の接着性（樹脂等の固定力）を一層向上させることができる。
さらに、ビアホール１９ａ，１９ｂの内部において、ビアホール電極部２３ａ，２３ｂが、それぞれ導電パターン１３及びバンプ１４ｐに向かってその断面積が徐々に増大する部分を含む形状とされ、ビアホール１９ａ，１９ｂの内壁とビアホール電極部２３ａ，２３ｂとが接していない空間領域が画成されているので、隣接するビアホール１９ａ，１９ａ、及びビアホール１９ａ，１９ｂ間の絶縁は、それらの間の距離で確保される。よって、隣接するビアホール１９ａ，１９ａ、及びビアホール１９ａ，１９ｂ間の絶縁を確実に維持しつつ、導電パターン１３及びバンプ１４ｐとビアホール電極部２３ａ，２３ｂとを確実に接続することができる。これにより、ビアホール１９ａ，１９ｂの狭ピッチ化による半導体内蔵基板１の高密度実装を実現できる。
また、ビアホール電極部２３ａ，２３ｂが末広がりの形体とされていることにより、被導電パターン１３及びバンプ１４ｐとビアホール電極部２３ａ，２３ｂとの接続部位（ビアホール１９ａ，１９ｂの底部における導電パターン１３及びバンプ１４ｐの露出面）において大きな接続面積を確保できるので、ビアホール電極部２３ａ，２３ｂのパターニングにおいて、ビアホール電極部２３ａ，２３ｂが導電パターン１３及びバンプ１４ｐと位置ずれを生じたとしても、両者の接続を十分に確保できる。よって、ビアホール電極部２３ａ，２３ｂと導電パターン１３及びバンプ１４ｐとの十分な接続強度を担保でき、これにより、断線や接続抵抗の上昇を抑止でき、製品の信頼性及び生産性を向上させることが可能となる。
さらに、ビアホール電極部２３ａ，２３ｂが導電パターン１３及びバンプ１４ｐに向かって断面積が増大する部分を含むように形成されてビアホール１９ａ，１９ｂの内壁とビアホール電極部２３ａ，２３ｂとが接していない空間領域（空隙）が画成されているので、その空隙分の配線層容積が削減され、配線構造全体の薄型化を図ることができる。また、このように配線量が減少するので、配線抵抗及び寄生容量を低下させることができる。
加えて、ビアホール電極部２３ａ，２３ｂの内壁と導電パターン１３及びバンプ１４ｐとの間に空隙が画成されることから、ビアホール電極部２３ａ，２３ｂの幅をビアホール１９ａ，１９ｂの寸法以下の値とすることができ、これにより、ビアホール１９ａ，１９ｂの幅を狭公差で管理できるとともに、配線量が更に低減されて配線構造全体の配線抵抗及び寄生容量を一層軽減させることができる。また、配線構造の製造時に、少なくともビアホール１９ａ，１９ｂ内の開口端部近傍に空隙が生じるので、万一、導電性異物等がビアホール電極部２３ａ，２３ｂ付近に混入しても、この空隙で捕集することができ、異物によるビアホール電極部２３ａ，２３ｂ間の短絡を防止することもできる。
また、ビアホール電極部２３ａ，２３ｂの内壁と導電パターン１３及びバンプ１４ｐとの間に空隙が画成されているので、ビルドアップ工法等により絶縁層１６の上に積層される更なる積層材料やソルダーレジスト等と絶縁層１６との間の密着性が、アンカー効果によって高められる。さらに、ビアホール電極部２３ａ，２３ｂが上面に凹部を有するので、その凹部（窪み）の縁端部（上端部）が、その上層に形成され得る樹脂等の上部構造内に突入するように配され、これもまたアンカー効果によって、両者の接着性（樹脂等の固定力）がより一層向上される。
ここで、かかる形体のビアホール電極部２３ａが形成された他の例を図１２（Ａ）〜（Ｆ）に示す。図１２（Ａ）〜（Ｅ）は、ビアホール電極部２３ａが上面に凹部を有しており、また、その幅方向の断面両側において接続孔の内壁と接しておらず空隙が画成された態様を示す断面図であり、図１２（Ｆ）は、ビアホール電極部２３ａが上面に凹部を有しており、また、その幅方向の断面片側でのみ接続孔の内壁と接しておらず空隙が画成された態様を示す断面図である。
また、ビアホール電極部２３ａ，２３ｂが、ビアホール１９ａ，１９ｂの底部における導電パターン１３及びバンプ１４ｐの露出面のほぼ全面を覆うように設けられているので、ビアホール電極部２３ａ，２３ｂを形成する際に用いるエッチング液やその他の不純物が、ビアホール電極部２３ａ，２３ｂと導電パターン１３及びバンプ１４ｐとの接続界面に侵入することを有効に防止でき、配線強度を十分に確保することができるので、ビアホール接続部における電気的接続の信頼性を高め、且つ、接続抵抗を低減することができる。
なお、図１２（Ｂ）に示す態様では、ビアホール１９ａ，１９ｂの内壁の底部近傍がその全周に亘ってビアホール電極部２３ａ，２３ｂと接しているので、導電パターン１３及びバンプ１４ｐの露出面全体が一層確実に覆われる。また、導電パターン１３及びバンプ１４ｐのみならず、ビアホール１９ａ，１９ｂの側壁をもビアホール電極部２３ａ，２３ｂで覆われているので、上方からの水分等の浸入が生じた際にも、導体の腐食を防ぐことができる。
この点に関し、従来は、接続孔の開口端部が配線層により完全に覆われていないと、電気的接続の信頼性が低下したり、接続部の抵抗が増大したりするものと考えられており、それらを防止すべく、配線層を形成する際に接続孔との位置ずれを生じても接続孔の開口端部を完全に覆うことができるように、配線層幅を接続孔の口径よりも大きくするパターン設計が採用される傾向にあった。
しかし、本発明者らの知見によれば、ビアホール接続部における電気的接続の信頼性や抵抗に影響を及ぼすのは、接続孔の開口端部の被覆率ではなく、接続孔の底壁における被配線体の露出面の被覆率であることが判明した。
被配線体の露出面全体を配線層で覆うには、例えば、前述の製造例のようにサブトラクティブ法で配線層を形成する場合、エッチングにより配線パターン部分以外の導電層２１を選択的に除去する時（図１１）に、エッチング処理条件を調整し、導電層２１の除去が導電パターン１３及びバンプ１４ｐに達する前にエッチングを停止するようにすればよい。また、配線層の形成位置にずれが生じても、被配線体の露出面全体が配線層によって覆われるようにするには、エッチング量等のエッチング処理条件を、想定される位置ずれを考慮して適宜設定すればよい。
また、後述の図１３に示すアディティブ法によって配線を形成する場合、配線パターン以外の部分にマスク層１３２を形成する時（図１３（Ｂ））に、マスク層１３２の開口幅ｍａ，ｍｂを被配線体の露出面の幅径ｒ'130a，ｒ'130b（ビアホールの底壁の幅径）よりも大きくすればよい。さらに、配線層の形成位置にずれを生じても、被配線体の露出面全体が配線層によって覆われるようにするには、マスク層１３２の開口幅ｍａ，ｍｂを、想定される位置ずれ分の裕度を包含するように、被配線体の露出面の幅径ｒ'130a，ｒ'130bよりも大きく設定すればよい。
次に、本発明による配線構造を形成する他の例として、アディティブ法（配線パターン部分に選択的に配線層を形成する方法）を用いた配線層の形成方法の一例について、図面を参照しながら説明する。図１３（Ａ）〜（Ｄ）は、本発明の配線構造を形成する手順の別の例を示す工程図である。
まず、被配線体である内部配線層の上表面の一部が露出するように接続孔１３０ａ，１３０ｂが形成された絶縁層１３１を有する多層プリント配線板を用意する（図１３（Ａ）。）
次に、配線パターン以外の部分にフォトレジストからなるマスク層１３２を形成する（図１３（Ｂ））。この際、配線層の両側面が接続孔の上部内壁と接しないようにするために、マスク層１３２の開口幅ｍａ，ｍｂを接続孔１３０ａ，１３０ｂの上部開口幅径ｒ130a，ｒ130bより小さくする。続けて、無電解メッキを行い、上面に凹部を有する配線層１３３ａ，１３３ｂを形成（図１３（Ｃ））した後、剥離液を用いて配線パターン上のマスク層１３２を除去することにより、接続孔の両内壁との間に接続孔の開口端を含む空隙が画成されるように設けられた配線層１３３ａ，１３３ｂが形成される（図１３（Ｄ）：配線層接続工程）。
このようにして得られる配線構造を有する半導体内蔵基板においても、図１に示す半導体内蔵基板１で奏されるのと同様な作用効果を得ることができる。
なお、上述したとおり、本発明は上記実施形態に限定されるものではなく、その要旨を変更しない限度において様々な変形が可能である。例えば、本発明の配線構造は、ビアホール電極部２３ａ，２３ｂの上面全体が凹状をなしていなくてもよく、上面の一部に凹部が形成されていればよく、凹部は断面において左右非対称でも構わない。さらに、ビアホール電極部２３ａ，２３ｂ上面の凹部の形状は、断面すり鉢状に限られず、矩形状や逆台形状等であっても構わない。またさらに、図１８Ａ〜１８Ｃに示す如く、ビアホール電極部２３ａ，２３ｂの上面には、微小な突起状凹凸が形成されていてもよく、この場合、微小突起によるアンカー効果によって、上層との接着性が更に高められるので好ましい。加えて、ビアホール電極部２３ａ，２３ｂは、ビアホール１９ａ，１９ｂの開口レベルよりも外部へ突出していてもよい。
また、配線層が最上層となる単層の構造に限られず、多層プリント配線板の製造に採用されている公知のビルドアップ工法による多層構造に適用することもできる。この場合、図１におけるビアホール１９ａ，１９ｂとビアホール電極部２３ａ，２３ｂとの間に画成された空隙は、その上部に形成される絶縁層で充填されてもよい。また、被配線体は、導電パターン１３や半導体装置のバンプ１４ｐに限定されず、例えば、抵抗器、コンデンサー等の電子部品の電極等、配線層によって配線を施す対象すべてが本発明の被配線体に含まれる。
さらに、本発明の配線構造において配線層が接続する被配線体と他の部品等との位置関係は、同一樹脂層１６内の別平面上にある場合に限定されず、同一層内の同一平面又は別平面上に位置していても、別の層内に位置していてもいずれの態様でもよい。
またさらに、配線層である導電パターン２２は、配線層の幅方向の片側でのみビアホール１９ａ，１９ｂの内壁と接しない態様、つまり、その片側にのみ空隙が画成されていてもよく、絶縁確保の観点からは、配線層の幅方向の両側において接続孔の内壁と接していないことが望ましい。
さらにまた、ビアホール電極部２３ａ，２３ｂの断面形状は、図示の如く六角形状に限定されず、全体として、被配線体に向かって断面積が増大するような末広がりであってもよく、ビアホール１９ａ，１９ｂの内壁とビアホール電極部２３ａ，２３ｂの側壁との間に、ビアホール１９ａ，１９ｂの開口端を含む間隙が画成されていなくてもよい。加えて、ビアホール電極部２３ａ，２３ｂの上面は、全体として基板面と平行でなくともよく、例えば傾斜していても構わない。さらに、ビアホール電極部２３ａ，２３ｂの側壁上部の傾斜面は、凹部の周縁の全体に亘って形成されていなくともよく、凹部の周縁の少なくとも一部に対して設けられていてもよい。
また、上述した製造例では、配線層の形成工程において、レジスト層２４ａ，２４ｂの幅を調節して、接続孔であるビアホール１９ａ，１９ｂの内壁上部に空隙が画成されるように配線層を形成したが、いったん配線層を形成した後、配線層と接続孔の内壁との接触部分をレーザ照射によりトリミングする等の後工程によることもでき、工程を簡略化する観点から、後工程を別途設けることなく、接続孔の内壁の少なくとも一部と接しない配線層を直接形成する方が望ましい。また、上述した製造例では、配線層を形成する方法として、サブトラクティブ法及びアディティブ法を用いる方法を説明したが、セミアディティブ法等を用いても構わない。さらに、ビアホール電極部２３ａ，２３ｂを形成する際に、電解メッキ又は無電解メッキ等で上面が平坦な状態の膜を一旦形成した後、上面の一部にエッチング等を施して凹部を形成してもよい。
以上説明した通り、本発明による配線構造及びその形成方法並びにプリント配線板によれば、被配線体とそれに接続される配線層との接続性を十分に高めることができ、これにより、その配線構造を備える配線板やデバイスの信頼性を向上させることができるので、半導体装置等の能動部品、及び／又は、抵抗、キャパシタ等の受動部品を内蔵する機器、装置、システム、各種デバイス等、特に小型化及び高性能化が要求されるものに広くかつ有効に利用することができる。
（Ａ）及び（Ｂ）は、それぞれ、本発明による配線構造の好適な一実施形態を備える半導体内蔵基板の一例の要部の概略を示す平面図及び断面図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 半導体内蔵基板１を製造する手順の一例を示す工程図である。 （Ａ）〜（Ｆ）は、それぞれ、本発明の配線構造の別の実施形態における配線層を示す断面図である。 本発明の配線構造を形成する手順の別の例を示す工程図である。 半導体装置の概略構造を示す斜視図である。 （Ａ）及び（Ｂ）は、それぞれ、従来の配線構造の一例を示す平面図及び断面図である。 （Ａ）及び（Ｂ）は、それぞれ、配線層の上面に凹部を有する本発明による配線構造、及び、配線層の上面が平坦である配線構造を概略的に示す模式断面図である。 図２〜図１１に示す手順と同様にして製造した配線構造の一例を示す平面写真である。 図１７に示す配線構造のビアホール電極部２３ａ又はビアホール電極部２３ｂ部の周辺を示す断面写真である。 図１７に示す配線構造のビアホール電極部２３ａ又はビアホール電極部２３ｂ部の周辺を示す断面写真である。 図１７に示す配線構造のビアホール電極部２３ａ又はビアホール電極部２３ｂ部の周辺を示す断面写真である。 配線層の上面に凹部を有する本発明による配線構造について、応力解析シミュレーションを行なった結果を示す断面図である。 配線層の上面が平坦である配線構造について、応力解析シミュレーションを行なった結果を示す断面図である。
符号の説明
１…半導体内蔵基板（プリント配線板）、１１…コア基板、１２，１７…銅箔、１３…導電パターン（被配線体）、１４…半導体装置、１４ａ…主面、１４ｂ…裏面、１４ｐ…バンプ（被配線体）、１４ｑ…バンプ、１５…樹脂シート、１６…樹脂層，熱硬化性樹脂シート、１７ｐ，１７ｑ…樹脂層，１８ａ，１８ｂ…開口パターン、１９ａ，１９ｂ，１９ｐ…ビアホール（接続孔）、２０…下地導電層、２１…導電層、２２…導電パターン（配線層）、２３ａ，２３ｂ，２３ｐ…ビアホール電極部（配線層）、２３ｑ…ビアホール電極部、２４ａ，２４ｂ…レジスト層、１３０ａ，１３０ｂ…接続孔、１３１…絶縁層、１３２…マスク層、１３３ａ，１３３ｂ…配線層、１５０…ビアホール、１５３…配線層、Ｐ，Ｑ…配線構造、ｒａ，ｒｂ…ビアホールの上部開口幅径、ｍａ，ｍｂ…マスク層の開口幅、ｒ１３０a，ｒ１３０ｂ…接続孔の上部開口幅径、ｒ'１３０a，ｒ'１３０ｂ…露出面の幅径、ｒ…ビアホールの上部開口径、ｔｐ，ｔｑ…上端部、ｗ…配線層の幅、ｚ…絶縁距離。

Claims (8)

  1. 接続孔が形成された絶縁層と、
    前記接続孔の底部に少なくとも一部が露出するように配置された被配線体と、
    前記接続孔の内部で前記被配線体と接続されており、上面の少なくとも一部に凹部を有し、且つ、該凹部の縁端部を含む側壁が前記接続孔の内壁と接しないように設けられた配線層と、
    を備える配線構造。
  2. 前記配線層は、前記凹部の縁端部から前記被配線体に向かって断面積が増大する部分を含むものである、
    請求項１記載の配線構造。
  3. 前記配線層は、前記被配線体と接続する部位から前記接続孔の開口に向かって断面積が増大する部分を含むものである、
    請求項１又は２記載の配線構造。
  4. 前記配線層は、前記接続孔の内壁の少なくとも一部と該配線層とが接していない空間領域が画成されるように設けられたものである、
    請求項１〜３のいずれか１項に記載の配線構造。
  5. 前記配線層の上端部の幅が、前記接続孔の開口幅径よりも小さくされている、
    請求項１〜４のいずれか１項記載の配線構造。
  6. 前記配線層は、前記接続孔の底部に露出した前記被配線体の露出面の全体を覆うように設けられたものである、
    請求項１〜５のいずれか１項記載の配線構造。
  7. 接続孔が形成された絶縁層、前記接続孔の底部に少なくとも一部が露出するように前記絶縁層の下部又は内部に配置された被配線体、及び、前記接続孔の内部で前記被配線体と接続されており、上面の少なくとも一部に凹部を有し、且つ、該凹部の縁端部を含む側壁が前記接続孔の内壁と接しないように設けられた配線層を備える配線構造が連設された、
    プリント配線板。
  8. 被配線体上に絶縁層を形成する絶縁層形成工程と、
    前記被配線体の少なくとも一部を露出させるように、前記絶縁層に少なくとも一つの接続孔を形成する接続孔形成工程と、
    前記接続孔の内部で前記被配線体と配線層とを接続する配線層接続工程と、
    を備えており、
    前記配線層接続工程においては、前記配線層の上面の少なくとも一部に凹部が形成されるように、且つ、該配線層の該凹部の縁端部を含む側壁が前記接続孔の内壁と接しないように該配線層を形成する、
    配線構造の形成方法。
JP2007050490A 2007-02-28 2007-02-28 配線構造及びその形成方法並びにプリント配線板 Active JP4331769B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2007050490A JP4331769B2 (ja) 2007-02-28 2007-02-28 配線構造及びその形成方法並びにプリント配線板
US12/007,830 US20080202803A1 (en) 2007-02-28 2008-01-16 Wiring structure, forming method of the same and printed wiring board
EP08001425A EP1965421A3 (en) 2007-02-28 2008-01-25 Wiring structure, forming method of the same and printed wiring board
CN2008100828346A CN101257004B (zh) 2007-02-28 2008-02-28 布线构造及其形成方法和印刷布线板
KR1020080018602A KR101504348B1 (ko) 2007-02-28 2008-02-28 배선 구조 및 그 형성 방법, 그리고 프린트 배선판

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007050490A JP4331769B2 (ja) 2007-02-28 2007-02-28 配線構造及びその形成方法並びにプリント配線板

Publications (2)

Publication Number Publication Date
JP2008218522A true JP2008218522A (ja) 2008-09-18
JP4331769B2 JP4331769B2 (ja) 2009-09-16

Family

ID=39463825

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007050490A Active JP4331769B2 (ja) 2007-02-28 2007-02-28 配線構造及びその形成方法並びにプリント配線板

Country Status (5)

Country Link
US (1) US20080202803A1 (ja)
EP (1) EP1965421A3 (ja)
JP (1) JP4331769B2 (ja)
KR (1) KR101504348B1 (ja)
CN (1) CN101257004B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021111674A (ja) * 2020-01-08 2021-08-02 パナソニックＩｐマネジメント株式会社 配線体、タッチセンサ、及び実装基板

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100699874B1 (ko) * 2005-11-08 2007-03-28 삼성전자주식회사 삽입형 연결부를 갖는 비. 지. 에이 패키지 그 제조방법 및이를 포함하는 보드 구조
US20090146295A1 (en) * 2007-12-11 2009-06-11 Hidefumi Narita Ceramic substrate having thermal via
TWI468093B (zh) * 2008-10-31 2015-01-01 Princo Corp 多層基板之導孔結構及其製造方法
US8755196B2 (en) * 2010-07-09 2014-06-17 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5602584B2 (ja) * 2010-10-28 2014-10-08 新光電気工業株式会社 配線基板及びその製造方法
KR101987367B1 (ko) * 2011-12-15 2019-06-11 엘지이노텍 주식회사 인쇄회로기판 및 그의 제조 방법
WO2013142711A1 (en) * 2012-03-22 2013-09-26 Hutchinson Technology Incorporated Ground feature for disk drive head suspension flexures
JP5410580B1 (ja) * 2012-08-09 2014-02-05 日本特殊陶業株式会社 配線基板
JP2014091247A (ja) * 2012-11-02 2014-05-19 Panasonic Corp 半田印刷機及び半田印刷機の半田にじみ検査方法
JP5862584B2 (ja) * 2013-03-08 2016-02-16 株式会社村田製作所 モジュールおよびこのモジュールの製造方法ならびにこのモジュールを備える電子装置
US9275925B2 (en) 2013-03-12 2016-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for an improved interconnect structure
CN104066271B (zh) * 2013-03-21 2017-04-05 广达电脑股份有限公司 印刷电路板与在其电路板上配置集成电路封装元件的方法
CN109637995B (zh) * 2013-09-03 2022-11-22 日月光半导体制造股份有限公司 基板结构、封装结构及其制造方法
US9465501B2 (en) * 2013-09-11 2016-10-11 Eastman Kodak Company Multi-layer micro-wire substrate method
US9620446B2 (en) * 2014-12-10 2017-04-11 Shinko Electric Industries Co., Ltd. Wiring board, electronic component device, and method for manufacturing those
US9070392B1 (en) 2014-12-16 2015-06-30 Hutchinson Technology Incorporated Piezoelectric disk drive suspension motors having plated stiffeners
US10515884B2 (en) 2015-02-17 2019-12-24 Advanced Semiconductor Engineering, Inc. Substrate having a conductive structure within photo-sensitive resin
US10446515B2 (en) 2017-03-06 2019-10-15 Advanced Semiconductor Engineering, Inc. Semiconductor substrate and semiconductor packaging device, and method for forming the same
US10381296B2 (en) * 2017-03-06 2019-08-13 Advanced Semiconductor Engineering, Inc. Semiconductor device package and a method of manufacturing the same
JP6947550B2 (ja) * 2017-06-27 2021-10-13 株式会社ジャパンディスプレイ 表示装置
US11569160B2 (en) * 2018-06-06 2023-01-31 Intel Corporation Patterning of dual metallization layers
US11277917B2 (en) 2019-03-12 2022-03-15 Advanced Semiconductor Engineering, Inc. Embedded component package structure, embedded type panel substrate and manufacturing method thereof
US11296030B2 (en) 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
US10950551B2 (en) 2019-04-29 2021-03-16 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
JP7483595B2 (ja) * 2020-11-13 2024-05-15 新光電気工業株式会社 配線基板、電子装置及び配線基板の製造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60234982A (ja) * 1984-05-09 1985-11-21 Alps Electric Co Ltd パタ−ン形成方法
JP2559700B2 (ja) * 1986-03-18 1996-12-04 富士通株式会社 半導体装置の製造方法
US4714516A (en) * 1986-09-26 1987-12-22 General Electric Company Method to produce via holes in polymer dielectrics for multiple electronic circuit chip packaging
JPH07112041B2 (ja) * 1986-12-03 1995-11-29 シャープ株式会社 半導体装置の製造方法
US4960613A (en) * 1988-10-04 1990-10-02 General Electric Company Laser interconnect process
US5056216A (en) * 1990-01-26 1991-10-15 Sri International Method of forming a plurality of solder connections
JPH0461293A (ja) * 1990-06-29 1992-02-27 Toshiba Corp 回路基板及びその製造方法
US5157589A (en) * 1990-07-02 1992-10-20 General Electric Company Mutliple lamination high density interconnect process and structure employing thermoplastic adhesives having sequentially decreasing TG 's
US5279711A (en) * 1991-07-01 1994-01-18 International Business Machines Corporation Chip attach and sealing method
JPH0521961A (ja) * 1991-07-11 1993-01-29 Nec Corp 多層印刷配線板およびパターン垂直投影装置
JP3383329B2 (ja) * 1992-08-27 2003-03-04 株式会社東芝 半導体装置の製造方法
US5329695A (en) * 1992-09-01 1994-07-19 Rogers Corporation Method of manufacturing a multilayer circuit board
JPH06132693A (ja) * 1992-10-21 1994-05-13 Fujitsu Ltd 配線板構造
JP2502902B2 (ja) * 1992-12-28 1996-05-29 インターナショナル・ビジネス・マシーンズ・コーポレイション プリント配線板およびその製造方法
US5477086A (en) * 1993-04-30 1995-12-19 Lsi Logic Corporation Shaped, self-aligning micro-bump structures
US5470787A (en) * 1994-05-02 1995-11-28 Motorola, Inc. Semiconductor device solder bump having intrinsic potential for forming an extended eutectic region and method for making and using the same
US5796591A (en) * 1995-06-07 1998-08-18 International Business Machines Corporation Direct chip attach circuit card
JP3149352B2 (ja) * 1996-02-29 2001-03-26 インターナショナル・ビジネス・マシーンズ・コーポレ−ション 基板の導体層の形成方法
US5744759A (en) * 1996-05-29 1998-04-28 International Business Machines Corporation Circuit boards that can accept a pluggable tab module that can be attached or removed without solder
KR20070073984A (ko) * 1998-05-19 2007-07-10 이비덴 가부시키가이샤 프린트배선판 및 프린트배선판의 제조방법
JP2000040867A (ja) * 1998-07-24 2000-02-08 Shinko Electric Ind Co Ltd 半導体チップ実装用回路基板
JP2000058709A (ja) * 1998-08-17 2000-02-25 Nec Corp 突起電極構造および突起電極形成方法
JP3577419B2 (ja) * 1998-12-17 2004-10-13 新光電気工業株式会社 半導体装置およびその製造方法
JP3446825B2 (ja) * 1999-04-06 2003-09-16 沖電気工業株式会社 半導体装置およびその製造方法
JP2002124756A (ja) * 2000-10-18 2002-04-26 Nitto Denko Corp 回路基板および回路基板の端子部の接続構造
US6767817B2 (en) * 2002-07-11 2004-07-27 Micron Technology, Inc. Asymmetric plating
JP4181510B2 (ja) * 2003-02-28 2008-11-19 日本特殊陶業株式会社 樹脂製配線基板
US6756305B1 (en) * 2003-04-01 2004-06-29 Xilinx, Inc. Stacked dice bonded with aluminum posts
JP3938921B2 (ja) 2003-07-30 2007-06-27 Ｔｄｋ株式会社 半導体ｉｃ内蔵モジュールの製造方法
JP2005070360A (ja) * 2003-08-22 2005-03-17 Sony Corp 電気回路基板
JP4206885B2 (ja) * 2003-09-26 2009-01-14 ソニー株式会社 半導体装置の製造方法
JP2005209920A (ja) * 2004-01-23 2005-08-04 Casio Micronics Co Ltd プリント配線基板、その製造方法および製造装置、配線回路パターン、ならびにプリント配線板
JP2006100773A (ja) 2004-09-01 2006-04-13 Matsushita Electric Ind Co Ltd 多層配線基板とその製造方法及びこれを用いた電子機器
JP4303282B2 (ja) * 2006-12-22 2009-07-29 Ｔｄｋ株式会社 プリント配線板の配線構造及びその形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021111674A (ja) * 2020-01-08 2021-08-02 パナソニックＩｐマネジメント株式会社 配線体、タッチセンサ、及び実装基板

Also Published As

Publication number Publication date
CN101257004A (zh) 2008-09-03
US20080202803A1 (en) 2008-08-28
KR101504348B1 (ko) 2015-03-19
KR20080080056A (ko) 2008-09-02
JP4331769B2 (ja) 2009-09-16
CN101257004B (zh) 2012-06-06
EP1965421A3 (en) 2009-11-11
EP1965421A2 (en) 2008-09-03

Similar Documents

Publication Publication Date Title
JP4331769B2 (ja) 配線構造及びその形成方法並びにプリント配線板
JP4303282B2 (ja) プリント配線板の配線構造及びその形成方法
TWI414221B (zh) 多層配線基板及其製造方法
US9247644B2 (en) Wiring board and method for manufacturing the same
US9253897B2 (en) Wiring substrate and method for manufacturing the same
US8389871B2 (en) Multilayered wiring board and method of manufacturing the same
US7288724B2 (en) Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate
WO2004103039A1 (ja) 両面配線基板および両面配線基板の製造方法並びに多層配線基板
JP2005216937A (ja) 半導体装置およびその製造方法
TW201225770A (en) Printed circuit board and method for manufacturing the same
JP2009200356A (ja) プリント配線板及びその製造方法
TW201132268A (en) Method of manufacturing multilayer wiring substrate, and multilayer wiring substrate
JP2010135721A (ja) 金属バンプを持つプリント基板及びその製造方法
US20110232943A1 (en) Multilayer wiring board
JP6713187B2 (ja) 多層印刷配線板およびその製造方法
US20110155438A1 (en) Multilayer Wiring Substrate
US9711476B2 (en) Wiring board and electronic component device
JP5221887B2 (ja) 配線基盤の製造方法
JP2010073809A (ja) プリント配線板の製造方法
US10424541B2 (en) Component carrier and method for manufacturing the same
JP4780423B2 (ja) プリント配線板の配線構造及びその形成方法
JP6082233B2 (ja) 配線板及びその製造方法
KR101158213B1 (ko) 전자부품 내장형 인쇄회로기판 및 이의 제조 방법
JP2008124124A (ja) コア基板の製造方法及び配線基板の製造方法
JP2011035182A (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081113

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090427

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090602

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090616

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090618

R150 Certificate of patent or registration of utility model

Ref document number: 4331769

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120626

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130626

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140626

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250