JP2008153668A - 優れたcte性能を有するウェハレベルパッケージおよびその方法 - Google Patents
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Abstract
【課題】予め形成されたダイ受入れキャビティおよび/または基板の上面内に形成された端子コンタクト金属パッドを備えた基板を含む優れたCTE性能を有するウェハレベルパッケージおよびその方法を提供する。
【解決手段】ダイは、接着によってダイ受入れキャビティ内に配置され、誘電体層は、ダイおよび基板上に形成される。少なくとも1つの再配線ビルドアップ層(RDL)が誘電体層上に形成され、ダイビアコンタクトパッドに連結される。接続構造、例えば、UBM18が再配線ビルドアップ層上に形成される。複数の端子導電性バンプ20がUBM18に連結される。
【選択図】図2
【解決手段】ダイは、接着によってダイ受入れキャビティ内に配置され、誘電体層は、ダイおよび基板上に形成される。少なくとも1つの再配線ビルドアップ層(RDL)が誘電体層上に形成され、ダイビアコンタクトパッドに連結される。接続構造、例えば、UBM18が再配線ビルドアップ層上に形成される。複数の端子導電性バンプ20がUBM18に連結される。
【選択図】図2
Description
本発明の分野
本発明は、ウェハレベルパッケージ(WLP)、より具体的には優れたCTE性能を有するウェハレベルパッケージに関する。
本発明は、ウェハレベルパッケージ(WLP)、より具体的には優れたCTE性能を有するウェハレベルパッケージに関する。
従来技術の説明
半導体デバイスの分野において、継続的にデバイスの密度は増加し、デバイスの寸法は縮小している。上で述べられたような状況に適応するために、そのような高密度デバイスのパッケージ化または相互接続の技術への要求もまた増加している。従来は、フリップチップ(flip−chip)の取り付け方法において、ダイ表面上に多数の半田バンプ(solder bumps)が形成されていた。半田バンプの形成は、所望の半田バンプのパターンを生成するための半田マスク(solder mask)を介して、半田複合材料(solder composite material)を用いて実行される可能性がある。チップパッケージの機能は、配電(power distribution)、信号分配(signal distribution)、熱放散、保護、および支持などを含む。半導体が複雑になるにつれて、例えば、リードフレームパッケージ(lead frame package)、フレックスパッケージ(flex package)、リジッドパッケージ(rigid package)技術などの従来のパッケージ技術は、チップ上に高密度の要素を有するさらに小さいチップの生産要求に答えることができない。
半導体デバイスの分野において、継続的にデバイスの密度は増加し、デバイスの寸法は縮小している。上で述べられたような状況に適応するために、そのような高密度デバイスのパッケージ化または相互接続の技術への要求もまた増加している。従来は、フリップチップ(flip−chip)の取り付け方法において、ダイ表面上に多数の半田バンプ(solder bumps)が形成されていた。半田バンプの形成は、所望の半田バンプのパターンを生成するための半田マスク(solder mask)を介して、半田複合材料(solder composite material)を用いて実行される可能性がある。チップパッケージの機能は、配電(power distribution)、信号分配(signal distribution)、熱放散、保護、および支持などを含む。半導体が複雑になるにつれて、例えば、リードフレームパッケージ(lead frame package)、フレックスパッケージ(flex package)、リジッドパッケージ(rigid package)技術などの従来のパッケージ技術は、チップ上に高密度の要素を有するさらに小さいチップの生産要求に答えることができない。
さらに、従来のパッケージ技術は、複数のダイをウェハ上でそれぞれのダイに分割し、それぞれをパッケージしなければならない。したがって、これらの技術は、製造工程に時間がかかる。チップパッケージ技術は、集積回路の進歩に非常に影響を受けるので、電子機器のサイズへの要求が厳しくなるにつれて、パッケージ技術への要求もそのようになる。上で述べた理由のために、今日、パッケージ技術の流れは、ボールグリッドアレー(BGA)、フリップチップ(FC−BGA)、チップスケールパッケージ(CSP)、ウェハレベルパッケージ(WLP)に向いている。「ウェハレベルパッケージ」は、他の複数の工程段階と同様にウェハ上のすべてのパッケージ化およびすべての相互接続が、シンギュレーション(singulation)(ダイシング)されてチップ(ダイ)になる前に、実行されるという意味であると理解される。一般的に、すべての組立工程またはパッケージ化工程が完了した後、複数の半導体ダイを有するウェハから個々の半導体パッケージに分離される。ウェハレベルパッケージは、極めて優れた電気特性とともに極めて小さい寸法を有する。
WLP技術は、ウェハ上でダイが作られてテストされ、その後に表面実装(surface−mount)ラインにおいて組立のためにダイシングされる進歩的なパッケージ化技術である。ウェハレベルパッケージ技術は、単体チップまたはダイとして使用するのではなくウェハ全体を一つの対象物として使用するので、スクライビング工程を実行する前にパッケージ化およびテストが遂行される。さらに、WLPは非常に進歩的な技術であるため、ワイヤーボンディング、ダイマウント、そしてアンダーフィルの工程を省略することができる。WLP技術を利用することによって、費用と製造時間を削減でき、得られるWLPの構造はダイと等しくなる。したがって、この技術は電子デバイスの小型化の要求を満たすことができる。
上で述べられたWLPの利点はあるものの、WLP技術を受け入れるのに影響を与えるいくつかの問題がまだある。例えば、WLP構造の材料間のCTEの差分(不整合)が、構造の機械的な不安定性に対するもう一つの重要な要因となる。インテル社の特許番号US6,271,469号によって開示されているパッケージの構造は、CTEの不整合問題に苦しめられている。それは、従来技術が成形材料(molding compound)によって封止(encapsulate)されたシリコンダイ(silicon die)を用いているからである。知られているように、シリコン材料のCTEは2.3であるが、成形材料のCTEはおよそ20〜40である。その配置は、化合物および誘電体層物質の硬化温度(curing temperature)がより高いために、工程期間中にチップ位置のずれを引き起こし、相互接続パッドがずらされることにより歩留まりおよび動作の問題を引き起こす。温度サイクルの期間に元の位置に戻すのは困難である(もし、硬化温度がTgの付近またはTgを超えていれば、それはエポキシ樹脂の特性により引き起こされる)。それは、従来の構造のパッケージでは大きなサイズを処理できないことを意味し、さらに高い製造費を招く。
さらに、いくつかの技術が、基板の上面に直接形成されたダイの使用を含む。知られているように、再配線層(RDL;re−distribution layer)をエリアアレイ型の複数の金属パッドに関与させる再配線工程(redistribution processes)を通じて、半導体のパッドは再配線される。ビルドアップ層は、パッケージのサイズを増大させる。したがって、パッケージの厚さは増大する。これは、チップのサイズを小さくする要求に矛盾する可能性がある。
さらに、従来技術は、「パネル」型パッケージを形成するために、複雑な工程に苦しめられる。それは封止するための金型および型材の注入を必要とする。ダイおよび化合物の表面を同じレベルで制御するのは、化合物の熱硬化(heat curing)後のゆがみのため見込みがなく、平坦でない表面を研磨するためにCMP工程が必要となる可能性がある。その結果、費用は増加する。
したがって、本発明は、上述の問題を克服し、そしてまた、温度サイクルのより良いボードレベル信頼性試験を提供するために、優れたCTE性能備え、かつ縮小サイズのFO−WLP(Fan Out Wafer Level Package)構造を提供する。
本発明の概要
本発明の目的は、優れたCTE性能備え、かつ縮小サイズのWLPを提供することである。
本発明の目的は、優れたCTE性能備え、かつ縮小サイズのWLPを提供することである。
本発明のさらなる目的は、デバイスサイズを小さくするために、ダイ受入れキャビティ(die receiving cavity)を有する基板を備えたWLPを提供することである。
本発明のさらなる目的は、弾性誘電体層(elastic dielectric layer)、感光層(photosensitive layer)、シリコーン誘電体に基づく層(silicone dielectric based layer)、シロキサン重合体(SINR;siloxane polymer)層、ポリイミド(PI;polyimides)層、またはシリコーン樹脂層(silicone resin layer)を含み、前記ダイおよび前記基板上に形成され、前記ダイと前記基板との間の熱機械的応力(thermal mechanical stress)を吸収するために前記ダイと前記基板との間の間隙を補充する、誘電体層を提供することである。
本発明は、予め形成されたダイ受入れキャビティを有する基板および/または基板の上面内の(FR5/BT基板用の)端子コンタクト金属パッドを含むパッケージ構造を提供する。ダイは接着剤によってダイ受入れキャビティ内に配置され、ダイおよび基板上に誘電体層が形成される。少なくとも一つの再配線ビルドアップ層(RDL)が誘電体層上に形成され、ダイビアコンタクトパッド(die via contact pad)に連結される。接続構造、例えば、UBMが再配線ビルドアップ層および複数の端子コンタクトパッド(terminal contact pads)上に形成される。複数の端子導電性バンプがUBMと連結される。
誘電体層は、弾性誘電体層、シリコーン誘電体に基づく層、BCB、またはPIを含む。シリコーン誘電体に基づく層は、シロキサン重合体層(siloxane polymer)、ダウコーニングのWL5000シリーズ、またはそれらの合成物を含む。あるいは、誘電体層は、感光層を含む。弾性誘電体層、感光層、シリコーン誘電体に基づく層、シロキサン重合体(SINR)層、ポリイミド(PI)層、またはシリコーン樹脂層を含む誘電体層は、ダイおよび基板上に形成され、ダイと基板との間の熱応力を吸収するためにダイと基板との間の間隙を補充する。
基板の材料は、有機エポキシ系FR4、FR5、BT(ビスマレイミドトリアジンエポキシ;Bismaleimide Triazine epoxy)、PCB(プリント基板)、PI(ポリイミド系)、合金、または金属である。合金は、42アロイ(Alloy42;Ni42%−Fe58%)またはコバール(Kovar;Ni29%−Co17%−Fe54%)を含む。あるいは、基板はガラス、セラミックス、またはシリコンでありうる。
図面の簡単な説明
図1は、ファンアウト(fan−out)型WLPの構造の断面図を本発明にしたがって説明する。
図1は、ファンアウト(fan−out)型WLPの構造の断面図を本発明にしたがって説明する。
図2は、ファンアウト型WLPの構造の断面図を本発明にしたがって説明する。
図3は、ファンアウト型WLPの構造の断面図を本発明にしたがって説明する。
図4は、基板とツールの組み合わせの断面図を本発明にしたがって説明する。
図5は、基板とツールの組み合わせの平面図を本発明にしたがって説明する。
図6は、PCBまたはマザーボード上に取り付けられたパッケージの組み合わせの断面図を本発明にしたがって説明する。
好適な実施の形態の説明
本発明が、これから、本発明の複数の好適な実施の形態および添付の図面を用いてさらに詳細に説明される。しかしながら、本発明の複数の好適な実施の形態は、例証するためのみに用いられることを認識すべきである。ここで述べる好適な実施の形態に加え、本発明は、それらの明示的に記述されたもの以外に、広範囲の他の実施の形態を遂行することができ、本発明の範囲は、添付の請求項で特定されるように期待されるものに明示的に限定されることはない。
本発明が、これから、本発明の複数の好適な実施の形態および添付の図面を用いてさらに詳細に説明される。しかしながら、本発明の複数の好適な実施の形態は、例証するためのみに用いられることを認識すべきである。ここで述べる好適な実施の形態に加え、本発明は、それらの明示的に記述されたもの以外に、広範囲の他の実施の形態を遂行することができ、本発明の範囲は、添付の請求項で特定されるように期待されるものに明示的に限定されることはない。
本発明は、基板とその上に形成された既定の端子コンタクト金属パッド3および基板2に予め形成されたキャビティ4を用いたWLPの構造を開示する。ダイは接着剤によってダイ受入れキャビティ内に配置される。感光材は、ダイおよび予め形成された基板上の表面を覆う。好適には、感光材は弾性物質で形成される。
図1は、ファンアウト型ウェハレベルパッケージ(FO−WLP)の断面図を本発明の一実施形態にしたがって説明する。図1に示すように、FO−WLPの構造は、(有機基板用の)複数の端子コンタクト金属パッド3を有する基板2を含み、ダイ6を受けるためにダイ受入れキャビティ4がその中に形成される。キャビティ4は、基板2の内部に予め形成される。カバー22が、レーザ捺印または保護のために基板2の下面の下に形成される。材料は、エポキシを含む。
ダイ6は、基板2のダイ受入れキャビティ4の内部に配置され、接着物質8(好適には、弾性に基づく物質)によって固定される。知られているように、コンタクトパッド(ボンディングパッド)10は、ダイ6上に形成される。感光層または誘電体層12は、ダイ6上に形成され、ダイ6とキャビティ4との側壁の間の空間を充填する。複数の孔が、リソグラフィ工程または露光および現像手順(develop procedure)を通じて誘電体層12に形成される。その複数の孔がコンタクトパッドまたはI/Oパッド10および端子コンタクトパッド3に対して位置合わせされる(図2参照)。I/Oパッド10および端子コンタクト金属パッド3を介してダイ6と電気的に接続を維持する導電トレース(conductive trace)14ともいわれるRDL(再配線層)14が、層12の上に形成された金属層の選択された部分(シード層)を除去することにより誘電体層12の上に形成される。RDLの材料の一部が、誘電体層12の複数の孔を補充する。保護層16が形成され、RDL14を覆う。複数の端子パッド18が、保護層16上に設置され、基板のRDL14および端子コンタクト金属パッド3に接続される。スクライブライン(scribe line)28が、それぞれのユニット2を離隔するために複数のユニット2の間を画定し、誘電体層は存在しない(任意)。
誘電体層12は、ダイ6および基板2の上に形成され、ダイ6を囲む空間を満たす。誘電体層12は、弾性特性であるため、それが、温度サイクルの期間にダイ6と基板2との間の熱機械的応力をバッファ領域が吸収できるように作動する。前述の構造はLGA型パッケージを構成する。もう一つの実施の形態を図2に見ることができ、導電ボール20が端子パッド18の上に形成される。この型はBGA型と呼ばれる。他の部分は、図1と同様であるため、詳細は割愛する。端子パッド18は、BGAの枠組みの下でUBM(under ball metal)として作動する。複数の端子コンタクト導電パッド3が、基板2の上面かつRDL14の下に形成される。
好適には、基板2の材料は、画定されたキャビティを備えるFR5、BT、PCBまたはプレエッチング(pre−etching)回路を備えた42アロイのような有機基板である。好適には、高いガラス転移温度(Tg)を備えた有機基板は、エポキシ系のFR5またはBT(ビスマレイミドトリアジンエポキシ)系の基板である。42アロイは、Ni42%およびFe58%から構成されている。コバールもまた使用することができ、それは、Ni29%、Co17%、Fe54%から構成されている。ガラス、セラミックス、シリコンは基板として用いることができる。
それは、エポキシ系有機基板(FR5/BT)のCTE(X/Y方向)がおよそ16で、ガラス材料をツール(tool)として用いる周囲へのチップ再分配のツールのCTEは、およそ5から8であるためである。FR5/BTは、温度サイクル(ガラス転移温度Tg付近)の後に元の位置に戻ることができず、いくつかの高温工程を必要とするWLPの期間にパネル構造中においてダイにずれを生じさせる。例えば、誘電体層形成、熱硬化ダイアタッチ(die attached)物質などで、以下の工程の複数のステップおよびツールは、有機基板が工程の期間に元の位置を保つことができ、ゆがみが生じないことを確認するためのものである。
図3を参照してください。基板は丸型、例えばウェハ型である可能性があり、半径は200、300mmまたはそれよりも高い可能性がある。それは、例えばパネル構造のような長方形のタイプを用いる可能性がある。図3は、工程後の、しかしシンギュレーション(singulation)前のパネルウェハ構造用の基板2を説明する。図から分かるように、基板2はキャビティ4とともに予め形成されている。図4の上の部分において、図1の複数のユニットがマトリックス形状に配置されている。スクライブライン28が、複数のユニット2の間をそれぞれのユニット2に離隔するために規定されている。
図4を参照してください。基板2の周辺(端)領域42には、キャビティ4は形成されていない。WLP工程の期間に有機基板を(接着)処理するために、ガラスツールの周辺部分に形成された接着物質(望ましくは紫外線硬化型)44を備えたガラスキャリアツール(glass carrier tool)40。図4の下の部分は、ボンディングおよび紫外線硬化後のガラスキャリアツール40および基板2の組み合わせである。図5は、基板2の端部がダイのキャビティを含まず、周辺部がWLP工程の期間にガラスキャリアをくっつけるために用いられることを示す。基板はガラスキャリアに接着され、それは工程の期間にくっつき、基板を保持する。WLP工程が完了した後、破線で示された部分はガラスキャリアから切り取られる。それは、破線で画定された内側の部分に対して、パッケージシンギュレーションのために切断工程が実行されることを意味する。
本発明の一実施形態において、誘電体層12は、シロキサン重合体層(SINR)、ダウコーニングのWL5000シリーズ、およびそれらの合成物を含むシリコーン誘電体に基づく物質からつくられた弾性誘電体であることが望ましい。もう一つの実施の形態において、誘電体層は、ポリイミド(PI)またはシリコーン樹脂を含む物質から作られる。好適には、それは簡易工程(simple process)用の感光層である。
本発明の一実施形態において、弾性誘電体層は、100(ppm/℃)より大きいCTEを有し、伸長速度が約40パーセント(好適には30パーセントから50パーセント)で、材料の硬さが樹脂とゴムの間のような物質である。弾性誘電体層18の厚さは、温度サイクルテストの期間にRDLと誘電体層の境界に累積される応力に依存する。
図6を参照してください。それは、CTE問題に関わる主要部分を説明する。シリコンダイ(CTEは2.3)は、パッケージの内部でパッケージされる。FR5またはBT有機エポキシ系物質(CTEはおよそ16)が基板として用いられ、そのCTEはPCBまたはマザーボードと同じである。ダイと基板との間の空隙が、CTE不整合(ダイとFR5/BTとの間)による熱機械的応力を吸収するために弾性物質で満たされる。さらに、誘電体層12は、ダイパッドとPCBとの間の応力を吸収するために弾性物質を含む。RDL金属は、Cu/Au材料でCTEは、PCBおよび有機基板と同じおよそ16であり、そして、コンタクトバンプのUBM18は、基板の端子コンタクト金属パッド3の上に位置する。PCBの金属ランド(metal land)はCuで、CuのCTEはおよそ16で、それはPCBのものと一致する。上の記述から本発明は、WLPのための優れたCTE解決策を提供する。
明らかに、ビルドアップ層(PCBと基板)の下でのCTE整合問題は、本構造によって解決し、それはより優れた信頼性(ボード上でX/Y方向の熱応力がない)を提供し、Z方向の応力を吸収するために弾性DLが用いられる。シンギュレーションには唯一つの物質(エポキシ系)しか関与しない。チップ端とキャビティ側壁の間の空隙は、機械/熱応力を吸収するために弾性誘電体を満たすのに使用することができる。
本発明の一つの実施の形態において、RDL24の材料はTi/Cu/Au合金またはTi/Cu/Ni/Au合金を含み、RDL24の厚さは2μmと15μmの間である。Ti/Cu合金は、シード金属層としてスパッタリング技術でも形成される。そして、Cu/AuまたはCu/Ni/Au合金は、電気メッキによって形成される。RDLを形成するのに電気メッキ工程を有効に使うことで、RDLを温度サイクルの期間のCTE不整合に耐えるのに十分な厚さにすることができる。金属パッド20は、Al、Cu、またはそれらの組み合わせでありうる。もし、FO−WLPの構造が弾性誘電体層としてSINRを、RDLとしてCuを使用すると、ここでは示されていない応力解析によれば、RDLと誘電体層との境界における累積された応力は低減される。
図1から3に示されるように、RDL24はダイから扇形に広がり、端子パッド18の方向に通じている。従来の技術とは異なり、ダイ6は基板の予め形成されたキャビティの内部で受けられることによって、パッケージの厚さを縮める。従来技術はダイパッケージの厚さを縮めるための法則に反する。本発明のパッケージは、従来技術より薄くなる。さらに、基板はパッケージ化の前に予め用意される。キャビティ4は予め定められている。したがって、これまでよりスループットは向上する。本発明は、厚さが縮められ、優れたCTE性能を有するファンアウトWLPを開示する。
本発明の工程は、アライメントツール(alignment tool)とその上に形成されたアライメントパターンの提供を含む。その後、パターン接着剤がツール上に印刷され(ダイの表面にくっつけるために使用される)、ツール上にパッケージ品と同等の品質保証された良品ダイ(known good die)を所望のピッチで再分配するためのフリップチップ機能を備えたピックアンドプレイスアライメントシステム(pick and place fine alignment system)が次に使用される。パターン接着剤は、ツール上にチップを貼り付ける。次に、ダイアタッチ物質がダイの裏側に印刷される(好適には、弾性に基づく物質)。その後、基板をダイの裏側に接着するためにパネルボンダ(panel bonder)が使用される。キャビティを除く基板の上面もパターン接着剤上にくっつけられ、真空硬化された後に、ツールをパネルウェハから分離する。
あるいは、ファインアライメントを備えるダイボンダ機械が使用され、ダイアタッチ物質が基板のキャビティに施される。ダイは、基板のキャビティに置かれる。ダイが基板上に取り付けられることを保証するため、ダイアタッチ物質が熱的に硬化される。
ダイが基板上で再分配されるとすぐに、ダイの表面をウェットおよび/またはドライ洗浄によって洗浄処置が実行される。次のステップは、パネル表面上を誘電体物質で覆い、その後にパネル内に気泡が存在しないことを保証するために真空処置を実行する。次に、ビア(複数のコンタクト金属パッド)および複数のAlボンディングパッドおよび/またはスクライブライン(任意)を開けるためにリソグラフィ工程が実行される。その後、複数のビアホールおよびAlボンディングパッドの表面を洗浄するために、プラズマ洗浄ステップが実行される。次のステップは、Ti/Cuをシード金属層としてスパッタし、その後、再配線金属層(RDL)のパターンを形成するために、フォトレジスト(PR:Photo Resistor)で誘電体層およびシード金属層上を覆う。その後、RDL金属としてCu/AuまたはCu/Ni/Auを形成するために電気メッキ処理され、次にRDL金属トレース(RDL metal trace)を形成するためにPRの除去および金属ウェットエッチングがなされる。その後、次のステップは最上部の誘電体層をコーティングあるいは印刷すること、UBMを形成するためにコンタクトバンプビアを開けることおよび/またはスクライブライン(任意)を開けることである。
ボールの配置または半田ペースト印刷の後、基板側をリフローするために熱リフロー処置が実行される(BGA型用)。試験が実行される。バーチカルプローブカード(vertical probe card)を用いてパネルウェハレベル最終試験が実行される。試験の後、基板はパッケージを個々のユニットにするために切断される。その後、複数のパッケージは、それぞれ摘まれて、トレーまたはテープおよびリールに置かれる。
本発明の複数の利点は、以下のようなものである。
パネルウェハ型を形成するための工程が単純であり、パネル表面の粗さを制御するのが容易である。パネルの厚さ(ダイアタッチ)が容易に制御され、ダイのずれの問題が工程の期間中に起きない。注入金型は省略することができ、ゆがみおよびCMP研磨工程が入り込むこともない。
基板は、予め形成されたキャビティおよび複数の端子コンタクト金属パッド(有機基板用)を伴って予め用意されており、キャビティのサイズは、(ダイサイズ+1辺あたり約50μmから100μmに等しく、シリコンダイと基板(FR5/BT)との間のCTEの差分に起因する熱応力を吸収するために、それは弾性誘電体を満たすことによって応力の緩衝・解放領域として使用することができる)。ダイ表面の最上部に単純なビルドアップ層を適用することによって、パッケージ化のスループットは、増加する(製造サイクル時間は減少した)。端子パッドは、ダイが作動している面と同じ面上に形成される。
ダイ配置工程は、現行の工程と同一である。本発明では、コアペースト(core paste)(樹脂、エポキシ化合物、シリコーンゴムなど)の充填は必要ない。CTEの不整合問題は、パネル形成工程の期間に克服され、ダイと基板FR4の間の深さはおよそ20から30μm(ダイアタッチの厚さ(die attached thickness)として作動)しかなく、基板のキャビティにダイを取り付けた後、ダイおよび基板の表面の高さは、等しくすることができる。シリコーン誘電体(好適にはSINR)のみが、作動している面および基板(好適にはFR45またはBT)の表面を覆う。誘電体層(SINR)は、コンタクト孔を開けるために感光層であるため、コンタクトパッドはフォトマスク工程(photo mask process)を使用して開けられる。ダイと基板のキャビティ側壁との間の空隙を充填する期間の気泡の問題を除去するために、SINRコーティング期間に真空工程が使用される。ダイアタッチ物質は、基板がダイ(チップ)と結合される前にダイの裏側に印刷される。パッケージおよびボードレベルの信頼性は、双方ともこれまでよりもよく、とくにボードレベルの温度サイクルテストについては、基板およびPCBマザーボードのCTEが同一であったため、半田バンプ/ボール上には熱機械的応力はかからない。以前のボードテスト時の温度サイクル期間の故障モード(半田ボールの亀裂)は、明らかではなかった。費用は低く、工程は単純である。コンボパッケージ(combo package)(2つの部分からなるダイパッケージ)を形成するのも容易である。
本発明の好適な実施の形態が述べられてきたが、本発明は、述べられた好適な実施の形態に限定されるべきでないことは当業者によって理解されるであろう。むしろ、以下の請求項によって規定されるとおり、本発明の精神と範囲を逸脱しない範囲において種々の変更および改良をすることができる。
Claims (10)
- 予め形成されたダイ受入れキャビティおよび/または上面内に形成された端子コンタクトパッドを備えた基板と、
前記ダイ受入れキャビティ内に接着によって配置されたダイと、
弾性誘電体層、感光層、シリコーン誘電体に基づく層、シロキサン重合体(SINR)層、ポリイミド(PI)層、またはシリコーン樹脂層を含み、前記ダイおよび前記基板上に形成され、前記ダイと前記基板との間の間隙を補充して前記ダイと前記基板との間の熱機械的応力を吸収する誘電体層と、
前記誘電体層上に形成され、前記ダイに連結された再配線層(RDL)と、
前記RDLと連結された複数のパッドと、
を含む、パッケージの構造。 - 前記パッドに連結された導電性バンプと、
前記RDL上に形成された保護層と、
をさらに含む、請求項1に記載の構造。 - 前記RDLは、Ti/Cu/Au合金またはTi/Cu/Ni/Au合金を含む合金から作られ、前記基板の材料は、エポキシ系のFR5、FR4、BT、シリコン、PCB(プリント基板)材料、ガラス、セラミックス、合金、または金属を含む、請求項1に記載の構造。
- 前記基板の材料は、42アロイ(Ni42%−Fe58%)またはコバール(Ni29%−Co17%−Fe54%)を含む、請求項3に記載の構造。
- 予め形成されたダイ受入れキャビティおよび/または上面内に形成された端子コンタクトパッドを備えた基板を提供すること、
ピックアンドプレイス・ファインアライメントシステムを用いて、前記基板を接着するために周辺領域に接着材料を含むキャリアツール上に、品質保証された良品ダイを所望のピッチで再分配すること、
ダイの裏面に接着物質を付着させること、
前記基板を前記ダイの裏面に結合して、硬化させ、それから、前記ツールを前記基板から分離させること、
前記ダイおよび基板上に誘電体層をコーティングした後に、真空にする処置を実行すること、
前記ダイおよび/または基板のコンタクトパッドを露出させるための孔を形成すること、
少なくとも1つの導電性ビルドアップ層を前記誘電体層上に形成すること、
前記少なくとも1つの導電性ビルドアップ層上に接触構造を形成すること、
前記少なくとも1つの導電性ビルドアップ層上に保護層を形成すること、
を含む、半導体デバイスパッケージを形成する方法。 - 前記接触構造に連結する導電性バンプを形成することをさらに含む、請求項5に記載の方法。
- 前記誘電体層が、弾性誘電体層、感光層、シリコーン誘電体に基づく物質の層、ポリイミド(PI)層、またはシリコーン樹脂層を含み、前記シリコーン誘電体に基づく物質は、シロキサン重合体(SINR)、ダウコーニングのWL5000シリーズ、またはそれらの組み合わせを含む、請求項5に記載の方法。
- 前記少なくとも1つの導電性ビルドアップ層は、Ti/Cu/Au合金またはTi/Cu/Ni/Au合金を含む合金から作られ、前記基板の材料は、エポキシ系のFR5、FR4、BT、シリコン、PCB(プリント基板)材料、ガラス、セラミックス、合金、または金属を含む、請求項5に記載の方法。
- 前記基板の材料は、42アロイ(Ni42%−Fe58%)またはコバール(Ni29%−Co17%−Fe54%)を含む、請求項8に記載の方法。
- 前記キャリアツールがガラスから作られる、請求項5に記載の方法。
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