JP2008103689A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2008103689A JP2008103689A JP2007217162A JP2007217162A JP2008103689A JP 2008103689 A JP2008103689 A JP 2008103689A JP 2007217162 A JP2007217162 A JP 2007217162A JP 2007217162 A JP2007217162 A JP 2007217162A JP 2008103689 A JP2008103689 A JP 2008103689A
- Authority
- JP
- Japan
- Prior art keywords
- groove
- semiconductor device
- recess
- curved surface
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 36
- 238000000034 method Methods 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims abstract description 25
- 230000008569 process Effects 0.000 claims description 44
- 230000003647 oxidation Effects 0.000 claims description 29
- 238000007254 oxidation reaction Methods 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 16
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 12
- 229910052739 hydrogen Inorganic materials 0.000 claims description 12
- 239000001257 hydrogen Substances 0.000 claims description 12
- 239000007789 gas Substances 0.000 claims description 9
- 238000012546 transfer Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 36
- 238000010586 diagram Methods 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 17
- 229910052710 silicon Inorganic materials 0.000 description 17
- 239000010703 silicon Substances 0.000 description 17
- 238000002955 isolation Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- 230000001154 acute effect Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 9
- 238000002513 implantation Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 7
- 239000012141 concentrate Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- LGXVIGDEPROXKC-UHFFFAOYSA-N 1,1-dichloroethene Chemical group ClC(Cl)=C LGXVIGDEPROXKC-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 239000004071 soot Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
【課題】ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供する。
【解決手段】半導体基板１に設けられてなる溝２１と、ゲート絶縁膜２２を介して溝２１に形成されたゲート電極２５と、溝２１の近傍に形成された拡散層２６とが少なくとも備えられ、溝２１が、半導体基板１の一面上に位置する開口部２１ａと、断面輪郭線が略円弧状である凹曲面部２１ｃと、凹曲面部２１ｃと開口部２１ａとを連結する連結曲面部２１ｄとから構成され、連結曲面部２１ｄと凹曲面部２１ｃとの間に稜線部が介在することなく両曲面部２１ｃ、２１ｄが連続した曲面で一体化されてなるトレンチゲートトランジスタＴｒを採用する。
【選択図】図１４
【解決手段】半導体基板１に設けられてなる溝２１と、ゲート絶縁膜２２を介して溝２１に形成されたゲート電極２５と、溝２１の近傍に形成された拡散層２６とが少なくとも備えられ、溝２１が、半導体基板１の一面上に位置する開口部２１ａと、断面輪郭線が略円弧状である凹曲面部２１ｃと、凹曲面部２１ｃと開口部２１ａとを連結する連結曲面部２１ｄとから構成され、連結曲面部２１ｄと凹曲面部２１ｃとの間に稜線部が介在することなく両曲面部２１ｃ、２１ｄが連続した曲面で一体化されてなるトレンチゲートトランジスタＴｒを採用する。
【選択図】図１４
Description
本発明は半導体装置及びその製造方法に関するものである。
半導体基板表面にn型拡散層、ゲート絶縁膜、ゲート電極が形成されてなる半導体装置が知られている。図１６は、従来の溝埋め込み型のゲート電極を備えた半導体装置の断面構造を示す断面模式図である。図１６に示す半導体装置１０１には、一対の溝型素子分離部１０２の間にトランジスタ構造Ｔが形成されている。具体的には、ｐ型ウェル層１０３ａとチャネルドープ層１０３ｂを有する半導体基板１０３の表面に、ソース領域とドレイン領域とを有するｎ型拡散層１０４が形成されている。また、半導体基板１０３及びｎ型拡散層１０４には溝１０５が形成されており、この溝１０５によってｎ型拡散層１０４のソース領域とドレイン領域とが分断されている。更に、溝１０５の内面を含むｎ型拡散層１０４と素子分離部１０２の上にはゲート絶縁膜１０６が形成されている。また、溝１０５にはゲート電極１０７が埋め込まれている。ゲート電極１０７はゲート絶縁膜１０６を介して溝１０５に埋め込まれている。このようにして、ｎ型拡散層１０４のソース領域とドレイン領域との間に、ゲート絶縁膜１０６を介してゲート電極１０７が形成されている。また、ソース領域、ドレイン領域上には夫々電極１０８、１０９が形成されている。さらに、ゲート絶縁膜１０６上にはシリコン酸化膜１１０が形成されており、電極１０８、１０９及びゲート電極１０７はこのシリコン酸化膜１１０中に埋め込まれるようにして配置されている。
図１６に示す半導体装置１０１によれば、溝１０５にゲート電極１０７が埋め込まれた構造とすることで、実効的なチャネル長を溝の深さによって制御することが可能になり、従来のプレナー型の半導体装置と比べて、より高い閾値電圧Ｖｔｈを得ることが可能になっている。
このような埋め込み型の半導体装置として、特許文献１には、一導電型の半導体基板と、その半導体基板に設けられた溝と、その溝の底面部での膜厚がその溝の側面部での膜厚よりも小さいゲート絶縁膜と、その溝内にそのゲート絶縁膜を介して設けられたゲート電極と、その溝に隣接するその半導体基板内にその溝よりも深く設けられた逆導電型の低濃度拡散層と、そのゲート電極に隣接するその低濃度拡散層内に設けられた、その溝よりも浅い逆導電型の高濃度拡散層とを有する絶縁ゲート型半導体装置が開示されている。
また、特許文献２には、シリコン細線にＵ字型溝が切られた構造に加工され、熱酸化が行われると、ストレスの加わるＵ字状溝の底部中央付近の酸化速度が溝側壁付近よりも遅いために酸化膜厚に不均一が発生し、この酸化膜上にゲート電極が作成されて正のゲート電圧が加えられると、酸化膜が薄くなっているＵ字型溝の底部中央部に電子が蓄積され、溝側壁付近の酸化膜が厚い部分にはトンネル障壁が形成される単一電子トンネル素子が記載されている。
しかしながら、更なる配線の微細化が進むと、このような埋めこみ型の半導体装置でも所望の閾値電圧Ｖｔｈを得ることが困難になるという問題がある。
これに対して、図１７に示すように、ゲート絶縁膜２０６を介してゲート電極２０７が埋め込まれる溝２０５の形状として、上部２０５ａの断面が矩形であり、下部２０５ｂの断面が略円形である半導体装置２０１が提案されている。尚、図１７に示す構成要素のうち、図１６に示す構成要素と同一の構成要素には、図１６と同一の符号を付してその説明を省略する。図１７に示すような構造の半導体装置２０１を、以下においては丸底型と記載する。丸底型の半導体装置としては、例えば非特許文献１に記載のものが挙げられる。
非特許文献１に記載された半導体装置によれば、ゲート電極が埋め込まれる溝の下部を、断面が円形となるように加工することで、実効的なチャネル長を通常の溝埋めこみ型トランジスタよりも長くできる。よって、トランジスタの微細化を進めても所望の閾値電圧を得ることが可能になる。更に、溝底が曲部を有していることから、その部分でゲート電極から受ける電界を大きくでき、サブスレッショルド係数を小さくすることが可能になり、トランジスタのＯＮ電流が大きくなるという利点がある。
特開平４−３０６８８１号公報
特開平８−３０６９０４号公報
ジェイ．ワイ．キム その他（Ｊ．Ｙ．Ｋｉｍ ｅｔ．ａｌ．），エス−アールシーエイティ テクノロジー フォー ７０ナノメートル ディーラム フューチャー サイズ アンド ビョンド（（Ｓ−ＲＣＡＴ（Ｓｐｈｅｒｅ−ｓｈａｐｅｄ−Ｒｅｃｅｓｓ−Ｃｈａｎｎｅ１−Ａｒｒａｙ−Ｔｒａｎｓｉｓｉｔｏｒ）Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ７０ｎｍ ＤＲＡＭ ｆｅａｔｕｒｅ ｓｉｚｅ ａｎｄ ｂｅｙｏｎｄ），２００５ シンポジウム オン ブイエルエスアイ テクノロジー ダイジェスト オブ テクニカル ペーパース（２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ），ｐ．３４−ｐ．３５
非特許文献１に記載された半導体装置によれば、ゲート電極が埋め込まれる溝の下部を、断面が円形となるように加工することで、実効的なチャネル長を通常の溝埋めこみ型トランジスタよりも長くできる。よって、トランジスタの微細化を進めても所望の閾値電圧を得ることが可能になる。更に、溝底が曲部を有していることから、その部分でゲート電極から受ける電界を大きくでき、サブスレッショルド係数を小さくすることが可能になり、トランジスタのＯＮ電流が大きくなるという利点がある。
しかし、図１７に示す従来の丸底型の半導体装置２０１においては、溝２０５の上部２０５ａと下部２０５ｂとの境界部が溝２０５の内側に向けて鋭角に突出した稜線状の形状を有しているため、この境界部のゲート絶縁膜２０６に電界が集中してリークが増加してしまい、これによりゲート絶縁膜２０６の信頼性が低下するという問題があった。
本発明は、上記事情に鑑みてなされたものであって、ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供することを目的とする。
上記の目的を達成するために、本発明は以下の構成を採用した。
本発明の半導体装置は、半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝が、前記半導体基板の一面上に位置する開口部と、断面輪郭線が略円弧状である凹曲面部と、前記凹曲面部と前記開口部とを連結する連結曲面部とから構成され、前記連結曲面部と前記凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されてなるトレンチゲートトランジスタを具備してなることを特徴とする。
また、本発明の半導体装置においては、前記連結曲面部の開口幅が前記溝の最狭幅とされていることが好ましい。
本発明の半導体装置は、半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝が、前記半導体基板の一面上に位置する開口部と、断面輪郭線が略円弧状である凹曲面部と、前記凹曲面部と前記開口部とを連結する連結曲面部とから構成され、前記連結曲面部と前記凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されてなるトレンチゲートトランジスタを具備してなることを特徴とする。
また、本発明の半導体装置においては、前記連結曲面部の開口幅が前記溝の最狭幅とされていることが好ましい。
また、本発明の半導体装置は、半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝の断面輪郭線が略Ｕ字状であるとともに前記溝の開口部側の幅が前記溝の底部側の幅に対して狭幅とされ、かつ前記開口部から前記底部に至る面が曲面で構成されてなるトレンチゲートトランジスタを具備してなることを特徴とする。
また、本発明の半導体装置においては、前記開口部から前記底部に至る面には稜線部が介在されていないことが好ましい。
また、本発明の半導体装置においては、前記開口部から前記底部に至る面には稜線部が介在されていないことが好ましい。
更に、本発明の半導体装置は、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることが好ましい。
次に、本発明の半導体装置の製造方法は、半導体基板に溝を形成する工程と、前記溝の内部にゲート絶縁膜を形成するとともに前記溝にゲート電極を形成する工程とを少なくとも具備してなる、トレンチゲートトランジスタを備えた半導体装置の製造方法であり、前記半導体基板に溝を形成する工程が、前記半導体基板に第１凹部を形成する工程と、前記第１凹部の内面に酸化膜を形成してから前記第１凹部の底面にある前記酸化膜を除去する工程と、第１凹部の側面に残存した前記酸化膜をマスクにして、前記第１凹部の底面をエッチングすることにより、前記第１凹部に連通する第２凹部を形成する工程と、水素アニールにより前記第２凹部の断面輪郭線を略円弧状にする工程と、犠牲酸化処理と酸化膜除去処理とを行う工程と、から構成されることを特徴とする。
また、本発明の半導体装置の製造方法においては、前記犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うことが好ましい。
また、本発明の半導体装置の製造方法においては、前記第１凹部に形成する酸化膜を熱酸化法によって形成することが好ましい。
また、本発明の半導体装置の製造方法においては、前記犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うことが好ましい。
また、本発明の半導体装置の製造方法においては、前記第１凹部に形成する酸化膜を熱酸化法によって形成することが好ましい。
本発明によれば、ゲート絶縁膜の信頼性が高く、かつ、チャネル長が充分に確保された半導体装置およびその製造方法を提供することができる。
すなわち、上記の半導体装置によれば、溝を構成する連結曲面部と凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されているので、この溝にゲート酸化膜を形成した場合でも、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、上記の半導体装置によれば、連結曲面部の開口幅が前記溝の最狭幅とされているので、溝が開口部側で窄まった形状になり、これによりチャネル長をより長くすることができ、半導体装置の配線の微細化が進んだ場合でも、所望の閾値電圧Ｖｔｈを得ることが可能になる。
すなわち、上記の半導体装置によれば、溝を構成する連結曲面部と凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されているので、この溝にゲート酸化膜を形成した場合でも、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、上記の半導体装置によれば、連結曲面部の開口幅が前記溝の最狭幅とされているので、溝が開口部側で窄まった形状になり、これによりチャネル長をより長くすることができ、半導体装置の配線の微細化が進んだ場合でも、所望の閾値電圧Ｖｔｈを得ることが可能になる。
また、上記の半導体装置によれば、溝の断面輪郭線が略Ｕ字状であるとともに開口部から底部に至る面が曲面で構成されているので、この溝にゲート酸化膜を形成した場合でも、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、溝の開口部側の幅が溝の底部側の幅に対して狭幅とされているので、溝が開口部側で窄まった形状になり、これによりチャネル長をより長くすることができ、半導体装置の配線の微細化が進んだ場合でも、所望の閾値電圧Ｖｔｈを得ることが可能になる。
更に、開口部から底部に至る面に稜線部が介在されていないので、ゲート絶縁膜に鋭角に突出した形状が形成されず、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を更に高めることができる。
また、溝の開口部側の幅が溝の底部側の幅に対して狭幅とされているので、溝が開口部側で窄まった形状になり、これによりチャネル長をより長くすることができ、半導体装置の配線の微細化が進んだ場合でも、所望の閾値電圧Ｖｔｈを得ることが可能になる。
更に、開口部から底部に至る面に稜線部が介在されていないので、ゲート絶縁膜に鋭角に突出した形状が形成されず、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を更に高めることができる。
更に、上記の半導体装置の製造方法によれば、溝を形成する工程において、高温水素アニール後に犠牲酸化処理と酸化膜除去処理とを行うことで、内面がなめらかな曲面である溝が形成される。これにより、この溝にゲート酸化膜を形成しても、ゲート絶縁膜に鋭角に突出した形状が形成されることがない。このため、ゲート絶縁膜に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜の信頼性を高めることができる。
また、犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うので、形成される溝の内面のほぼ全面がなめらかな曲面となり、これにより、ゲート絶縁膜に鋭角に突出した形状が形成されず、ゲート絶縁膜の信頼性を更に高めることができる。
更に、第１凹部に形成する酸化膜を熱酸化法によって形成することで、酸化膜の形成領域が第１凹部の外側に広がるため、第２凹部を形成する際に酸化膜がエッチングされつつも第１凹部に残るので、犠牲酸化処理の直前まで第１凹部の形状を保つことができ、これにより、開口部側の幅が窄まった形状の溝を形成することができ、チャネル長が充分に確保された半導体装置を製造できる。
また、犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うので、形成される溝の内面のほぼ全面がなめらかな曲面となり、これにより、ゲート絶縁膜に鋭角に突出した形状が形成されず、ゲート絶縁膜の信頼性を更に高めることができる。
更に、第１凹部に形成する酸化膜を熱酸化法によって形成することで、酸化膜の形成領域が第１凹部の外側に広がるため、第２凹部を形成する際に酸化膜がエッチングされつつも第１凹部に残るので、犠牲酸化処理の直前まで第１凹部の形状を保つことができ、これにより、開口部側の幅が窄まった形状の溝を形成することができ、チャネル長が充分に確保された半導体装置を製造できる。
以下、本発明の実施の形態である半導体装置及びその製造方法を図面を参照して説明する。尚、以下の説明において参照する図は、本実施形態の半導体装置及びその製造方法を説明するためのものであり、図示される各部の大きさや厚さや寸法等は、実際の半導体装置及びその製造方法における各部の寸法関係とは異なる場合がある。
「半導体装置の製造方法」
図１〜図１４に、本実施形態の半導体装置を製造方法を説明するための工程図を示す。
本実施形態の半導体装置の製造方法は、半導体基板に溝を形成する工程（溝形成工程）と、溝の内部にゲート絶縁膜を形成するとともに溝にゲート電極を形成する工程（ゲート電極形成工程）と、溝の近傍に拡散層を形成する工程（拡散層形成工程）とから概略構成されている。以下、各工程について順次説明する。
図１〜図１４に、本実施形態の半導体装置を製造方法を説明するための工程図を示す。
本実施形態の半導体装置の製造方法は、半導体基板に溝を形成する工程（溝形成工程）と、溝の内部にゲート絶縁膜を形成するとともに溝にゲート電極を形成する工程（ゲート電極形成工程）と、溝の近傍に拡散層を形成する工程（拡散層形成工程）とから概略構成されている。以下、各工程について順次説明する。
［溝形成工程］
溝形成工程は更に、第１凹部形成工程、側面酸化膜形成工程、第２凹部形成工程、水素アニール工程、犠牲酸化及び酸化膜除去工程とから構成されている。
（第１凹部形成工程）
第１凹部形成工程を行うにあたり、まず図１及び図２に示すように、半導体基板１上に、ＳＴＩ（Shallow Trench Isolation）法により深さが２００〜３５０nm程度の素子分離領域２を形成する。素子分離領域２は、凹部に素子分離用のシリコン酸化膜２ａを形成することによって構成される。この素子分離領域２の形成によって、半導体基板１上に島状の活性領域３が形成される。
溝形成工程は更に、第１凹部形成工程、側面酸化膜形成工程、第２凹部形成工程、水素アニール工程、犠牲酸化及び酸化膜除去工程とから構成されている。
（第１凹部形成工程）
第１凹部形成工程を行うにあたり、まず図１及び図２に示すように、半導体基板１上に、ＳＴＩ（Shallow Trench Isolation）法により深さが２００〜３５０nm程度の素子分離領域２を形成する。素子分離領域２は、凹部に素子分離用のシリコン酸化膜２ａを形成することによって構成される。この素子分離領域２の形成によって、半導体基板１上に島状の活性領域３が形成される。
次に、半導体基板１の活性領域３と素子分離領域２を覆うように、厚みが１０〜２０ｎｍのシリコン酸化膜４を例えばＣＶＤ法により形成し、その後、ボロンを注入してｐ型ウェル層５を形成する。ボロン注入の条件としては、シリコン酸化膜４を通して、２５０ｋｅＶで注入濃度１×１０１３ｃｍ−２、１５０ｋｅＶで注入濃度５×１０１２ｃｍ−２、及び８０ｋｅＶで注入濃度３×１０１２ｃｍ−２という条件が例示される。ボロンを注入した後に、損傷回復のために熱処理が実施される。この時の熱処理の条件としては、１０００℃、１分間という条件が例示される。
更に、シリコン酸化膜４を通してボロンが注入されて、ｐ型ウェル層５の上にチャネルドープ層６が形成される。この時のボロン注入の条件としては、３０ｋｅＶで２×１０１２ｃｍ−２という条件が例示される。
更に図２に示すように、シリコン酸化膜４を覆うように、厚みが１００〜２００ｎｍ程度のシリコン窒化膜７を例えばＣＶＤ法により積層する。
更に、シリコン酸化膜４を通してボロンが注入されて、ｐ型ウェル層５の上にチャネルドープ層６が形成される。この時のボロン注入の条件としては、３０ｋｅＶで２×１０１２ｃｍ−２という条件が例示される。
更に図２に示すように、シリコン酸化膜４を覆うように、厚みが１００〜２００ｎｍ程度のシリコン窒化膜７を例えばＣＶＤ法により積層する。
次に図３に示すように、ゲート電極を形成すべき所定の領域にあるシリコン窒化膜７及びシリコン酸化膜４をフォトリソグラフィ技術及びドライエッチング技術により選択的に除去して開口部８を形成し、ゲートトレンチ形成用のマスクパターンＭを形成する。そして、このマスクパターンＭを用いてチャネルドープ層６をドライエッチングすることにより、図４に示すように、２つの第１凹部１１を所定の間隔を隔てて形成する。第１凹部１１の深さは例えば４０ｎｍ程度が好ましい。
（側面酸化膜形成工程）
側面酸化膜形成工程では、第１凹部１１の内面に酸化膜１２を形成してから、第１凹部１１の底面１１ａに位置する酸化膜１２を除去することで、第１凹部１１の側面に酸化膜１２の一部を残存させ、これにより側面酸化膜１３を形成する。
すなわち、図５及び図６に示すように、シリコン窒化膜７及びシリコン酸化膜４を残した状態で熱酸化を行うことにより、第１凹部１１の内面に厚みが６〜８ｎｍ程度のシリコン熱酸化膜１２（酸化膜）を選択的に形成する。シリコン熱酸化膜１２は、熱酸化処理によって形成されるため、シリコン熱酸化膜１２のうちの厚みにして４０〜５０％程度の部分が、熱酸化処理前の第１凹部１１の内面よりも外側に形成される。このため、外側に広がった厚みにして４０〜５０％程度の部分が、開口部８に対して隠れる位置に形成されることになる。
側面酸化膜形成工程では、第１凹部１１の内面に酸化膜１２を形成してから、第１凹部１１の底面１１ａに位置する酸化膜１２を除去することで、第１凹部１１の側面に酸化膜１２の一部を残存させ、これにより側面酸化膜１３を形成する。
すなわち、図５及び図６に示すように、シリコン窒化膜７及びシリコン酸化膜４を残した状態で熱酸化を行うことにより、第１凹部１１の内面に厚みが６〜８ｎｍ程度のシリコン熱酸化膜１２（酸化膜）を選択的に形成する。シリコン熱酸化膜１２は、熱酸化処理によって形成されるため、シリコン熱酸化膜１２のうちの厚みにして４０〜５０％程度の部分が、熱酸化処理前の第１凹部１１の内面よりも外側に形成される。このため、外側に広がった厚みにして４０〜５０％程度の部分が、開口部８に対して隠れる位置に形成されることになる。
熱酸化処理は、例えば、８００℃〜９００℃程度の温度で酸化性雰囲気で行うことが望ましい。また、雰囲気中にジクロルエチレンなどの有機ハロゲン化ガスを添加すると、第１凹部１１の側面１１ｂにおける膜厚に対して底面１１ａにおける膜厚が薄いシリコン熱酸化膜１２が形成される。このため、有機ハロゲン化ガスを添加しつつ熱酸化処理を行うことで、後工程における側面酸化膜１３の形成が容易になる。
次に、図７に示すように、第１凹部１１に対して深さ方向に異方性エッチングする。異方性エッチングとしては、反応性イオンエッチング等が例示される。これにより、第１凹部１１内に形成されたシリコン熱酸化膜１２のうち、第１凹部１１の底面１１ａに位置する部分が除去されて、チャネルドープ層６の一部が露出される。一方、第１凹部１１の側面１１ｂにあるシリコン熱酸化膜１２は異方性エッチングの影響を受けることなくそのまま残存する。以下の説明では、側面１１ｂに残存したシリコン熱酸化膜１２を側面酸化膜１３と称する。
（第２凹部形成工程）
第２凹部形成工程では、図８に示すように、第１凹部１１の側面に残存した側面酸化膜１３をマスクにして、第１凹部１１の底面１１ａをエッチングすることにより、第１凹部１１に連通する第２凹部１４を形成する。エッチング手段としては、異方性エッチングと等方性エッチングとを同時に行うことが望ましい。異方性エッチングによって、図８（ａ）に示すように第２凹部１４の深さ方向に深く掘り下げられる。また、等方性エッチングによって、図８（ａ）に示すように第２凹部１４で最大となる幅が第１凹部１１の幅よりも広げられる。
尚、第１凹部１１は側面酸化膜１３がマスクとして機能するので、第１凹部１１は殆どエッチングされることがない。
第２凹部形成工程では、図８に示すように、第１凹部１１の側面に残存した側面酸化膜１３をマスクにして、第１凹部１１の底面１１ａをエッチングすることにより、第１凹部１１に連通する第２凹部１４を形成する。エッチング手段としては、異方性エッチングと等方性エッチングとを同時に行うことが望ましい。異方性エッチングによって、図８（ａ）に示すように第２凹部１４の深さ方向に深く掘り下げられる。また、等方性エッチングによって、図８（ａ）に示すように第２凹部１４で最大となる幅が第１凹部１１の幅よりも広げられる。
尚、第１凹部１１は側面酸化膜１３がマスクとして機能するので、第１凹部１１は殆どエッチングされることがない。
更に、等方性エッチングによって、図８（ｂ）に示すように第２凹部１４と素子分離領域２との間にあるチャネルドープ層６の残存シリコン６ａがエッチングされて、残存シリコン６ａの先端部６ｂが半導体基板１の表面から後退される。残存シリコンの先端部６ｂが半導体基板１の表面近傍に位置したままでは、後工程で形成するソース領域とドレイン領域がこの残存シリコン６ａを介して短絡する可能性があるので好ましくない。このようなことからも、異方性エッチングとともに等方性エッチングを必ず行う必要がある。異方性エッチングと同時に等方性エッチングを行うには、異方性エッチングとして反応性イオンエッチングを行う際に、反応ガスにフッ素ガス等を混合すればよい。
第２凹部１４の深さは、最終的に得られる溝の断面形状に影響する。よって、最終的に得られる溝の深さを深くしてチャネル長を充分に確保するためには、第２凹部１４の深さｄを７０〜１５０ｎｍ程度にすることが望ましい。
（水素アニール工程）
続いて、ウエットエッチングによって自然酸化膜を除去してから、水素アニール処理を行う。水素アニールによって、図９に示すように第２凹部１４の断面輪郭線が略円弧状になり、第２凹部１４の断面形状が略円形になる。水素アニールの条件としては、８５０℃、６０〜１８０秒という条件が例示される。このように、チャネルドープ層６のシリコンが露出した状態の第２凹部１４に対して水素アニール処理を行うと、シリコンが表面エネルギーを最小にする方向ヘマイグレートし、これにより第２凹部１４の断面形状が自然と略円形になる。
続いて、ウエットエッチングによって自然酸化膜を除去してから、水素アニール処理を行う。水素アニールによって、図９に示すように第２凹部１４の断面輪郭線が略円弧状になり、第２凹部１４の断面形状が略円形になる。水素アニールの条件としては、８５０℃、６０〜１８０秒という条件が例示される。このように、チャネルドープ層６のシリコンが露出した状態の第２凹部１４に対して水素アニール処理を行うと、シリコンが表面エネルギーを最小にする方向ヘマイグレートし、これにより第２凹部１４の断面形状が自然と略円形になる。
（犠牲酸化及び酸化膜除去工程）
次に、犠牲酸化処理により、第１、第２凹部１４内に犠牲酸化膜を形成する。犠牲酸化処理は、例えば、８５０〜９５０℃の温度で、ジクロルエチレンなどの有機ハロゲン化ガスを含む酸化性雰囲気で行う条件を例示できる。
次に、熱燐酸により、シリコン窒化膜７を剥離し、続いてウエットエッチングにより、犠牲酸化膜、側面酸化膜１３及びシリコン酸化膜４を除去する。
これにより、図１０に示すような溝２１が形成される。
次に、犠牲酸化処理により、第１、第２凹部１４内に犠牲酸化膜を形成する。犠牲酸化処理は、例えば、８５０〜９５０℃の温度で、ジクロルエチレンなどの有機ハロゲン化ガスを含む酸化性雰囲気で行う条件を例示できる。
次に、熱燐酸により、シリコン窒化膜７を剥離し、続いてウエットエッチングにより、犠牲酸化膜、側面酸化膜１３及びシリコン酸化膜４を除去する。
これにより、図１０に示すような溝２１が形成される。
形成された溝２１は、図１０に示すように、断面輪郭線が略Ｕ字状であるとともに溝２１の開口部２１ａ側の幅が溝の底部２１ｂ側の幅に対して狭幅とされている。また、開口部２１ａから底部２１ｂに至る面が曲面で構成されており、溝２１の内面には稜線部のような角張った形状が存在していない。また、溝２１の底部２１ｂは、断面輪郭線が略円弧状である凹曲面部２１ｃになっている。そして、この凹曲面部２１ｃは、半導体基板１の表面上に位置している開口部２１ａと、連結曲面部２１ｄを介して連結されている。連結曲面部２１ｄと凹曲面部２１ｃとの間には、上述のように稜線部が介在することがなく、両曲面部２１ｃ、２１ｄが連続した曲面で一体化されている。
このような溝２１の特異的な内面形状は、第１、第２凹部１１、１４の形成と、水素アニールによる第２凹部１４の略円形化と、その後の犠牲酸化処理を一貫して行うことによって得られるものである。
このような溝２１の特異的な内面形状は、第１、第２凹部１１、１４の形成と、水素アニールによる第２凹部１４の略円形化と、その後の犠牲酸化処理を一貫して行うことによって得られるものである。
［ゲート電極形成工程］
次に図１１に示すように、熱酸化を行ってゲート絶縁膜２２を形成する。ゲート絶縁膜２２は、半導体基板１上に、溝２１に追従して形成される。ゲート絶縁膜２２の厚みは１０ｎｍ程度がよい。
更に図１２に示すように、モノシラン（ＳｉＨ４）を主たる原料ガスとするＣＶＤ（Chemical Vapor Deposition）法により多結晶シリコン膜２３を形成する。多結晶シリコン膜２３は、溝２１を埋め込むように形成される。また、半導体基板１の表面にも多結晶シリコン膜２３が形成される。このとき、溝２１の底部２１ｂ側には、す（空間）が形成される場合があるが、溝２１の内面において既にゲート絶縁膜２２が形成され、そのゲート絶縁膜２２の内側を覆う形で多結晶シリコン膜２３が埋め込まれるので、特性に対して影響は与えない。
次に図１１に示すように、熱酸化を行ってゲート絶縁膜２２を形成する。ゲート絶縁膜２２は、半導体基板１上に、溝２１に追従して形成される。ゲート絶縁膜２２の厚みは１０ｎｍ程度がよい。
更に図１２に示すように、モノシラン（ＳｉＨ４）を主たる原料ガスとするＣＶＤ（Chemical Vapor Deposition）法により多結晶シリコン膜２３を形成する。多結晶シリコン膜２３は、溝２１を埋め込むように形成される。また、半導体基板１の表面にも多結晶シリコン膜２３が形成される。このとき、溝２１の底部２１ｂ側には、す（空間）が形成される場合があるが、溝２１の内面において既にゲート絶縁膜２２が形成され、そのゲート絶縁膜２２の内側を覆う形で多結晶シリコン膜２３が埋め込まれるので、特性に対して影響は与えない。
更に、多結晶シリコン膜２３上に、タングステンシリサイド等のシリサイド膜２４を形成する。この時の膜厚は、例えば１０ｎｍ程度がよい。
そして、多結晶シリコン膜２３及びシリサイド膜２４をエッチングすることにより、図１３に示すようにゲート電極２５を形成する。
［拡散層形成工程］
次に、半導体基板１にリン及び砒素を注入して、ｎ型拡散層２６を形成する。リンの注入条件としては、５０ｋｅＶで注入濃度が１×１０１４ｃｍ−２という条件が例示される。また、砒素注入の条件としては、２０ｋｅＶで注入濃度が１×１０１５ｃｍ−２という条件が例示される。また、これらの注入後には、活性化のために１０００℃で１０秒程度の熱処理が施される。
次に、半導体基板１にリン及び砒素を注入して、ｎ型拡散層２６を形成する。リンの注入条件としては、５０ｋｅＶで注入濃度が１×１０１４ｃｍ−２という条件が例示される。また、砒素注入の条件としては、２０ｋｅＶで注入濃度が１×１０１５ｃｍ−２という条件が例示される。また、これらの注入後には、活性化のために１０００℃で１０秒程度の熱処理が施される。
以上により、図１４に示すような、トレンチ構造のゲート電極を有するトレンチゲートトランジスタＴｒ（半導体装置）が完成する。
その後、上記のトレンチゲートトランジスタＴｒを備えたダイナミックランダムアクセスメモリ（以下、ＤＲＡＭという。）を製造するには、一般的な方法を用いて各種配線やセルキャパシタを積層する。すなわち、図１５に示すように、トレンチゲートトランジスタＴｒ上に複数の層間絶縁膜３１を形成し、各層間絶縁膜３１を貫通するコンタクトプラグ３２(ビット線コンタクト３２ａ、ストレージノードコンタクト３２ｂを含む〉、ビット線３３、セルキャパシタ３４、配線３５等を形成することにより、トレンチゲート型のセルトランジスタをメモリセルのトランスファゲートトランジスタとして使用したＤＲＡＭ（半導体装置）が完成する。
上記のトレンチゲートトランジスタＴｒの製造方法によれば、溝２１を形成する工程において、高温水素アニール後に犠牲酸化処理と酸化膜除去処理とを行うことにより、内面がなめらかな曲面である溝２１が形成される。これにより、この溝２１にゲート絶縁膜２２を形成しても、ゲート絶縁膜２２に鋭角に突出した形状が形成されることがない。このため、ゲート絶縁膜２２に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜２２の信頼性を高めることができる。
また、犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うので、形成される溝２１の内面のほぼ全面が曲面となり、これにより、ゲート絶縁膜２２に鋭角に突出した形状が形成されず、ゲート絶縁膜２２の信頼性を更に高めることができる。
また、犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気中で行うので、形成される溝２１の内面のほぼ全面が曲面となり、これにより、ゲート絶縁膜２２に鋭角に突出した形状が形成されず、ゲート絶縁膜２２の信頼性を更に高めることができる。
更に、第１凹部１１に形成する酸化膜１２を熱酸化法によって形成することで、シリコン熱酸化膜１２の形成領域が元の第１凹部１１の外側に広がるため、第２凹部１４を形成する際に側面酸化膜１３がエッチングされつつも第１凹部１１に残るので、犠牲酸化処理の直前まで第１凹部１１の形状を保つことができ、これにより、開口部２１ａ側の幅が窄まった形状の溝２１を形成することができ、チャネル長が充分に確保されたトレンチゲートトランジスタＴｒを製造できる。
また、シリコン熱酸化膜１２の形成領域が第１凹部１１の外側に広がることで、側面酸化膜１３の一部が開口部８よりも外側に位置するため、第２凹部１４を形成する際に側面酸化膜１３がエッチングされにくくなる。これにより、側面酸化膜１３の形状保持性が向上する。このため、側面酸化膜１３を最初から薄く形成することができる。これにより、配線の微細化を更に進めることができる。
また、シリコン熱酸化膜１２の形成領域が第１凹部１１の外側に広がることで、側面酸化膜１３の一部が開口部８よりも外側に位置するため、第２凹部１４を形成する際に側面酸化膜１３がエッチングされにくくなる。これにより、側面酸化膜１３の形状保持性が向上する。このため、側面酸化膜１３を最初から薄く形成することができる。これにより、配線の微細化を更に進めることができる。
「半導体装置」
図１４及び図１５に示すように、本実施形態のトレンチゲートトランジスタ（半導体装置）は、半導体基板１に設けられてなる溝２１と、ゲート絶縁膜２２を介して溝２１に形成されたゲート電極２５と、溝２１の近傍に形成されたｎ型拡散層２６とから概略構成されている。
図１４及び図１５に示すように、本実施形態のトレンチゲートトランジスタ（半導体装置）は、半導体基板１に設けられてなる溝２１と、ゲート絶縁膜２２を介して溝２１に形成されたゲート電極２５と、溝２１の近傍に形成されたｎ型拡散層２６とから概略構成されている。
半導体基板１の表面近傍には素子分離領域２が設けられており、半導体基板１上を複数の活性領域３に分割している。素子分離領域２よりも深い部分にはｐ型ウェル層５が設けられている。ｐ型ウェル層５よりも浅い部分にはチャネルドープ層６が設けられている。
ｎ型拡散層２６は、チャネルドープ層６よりも更に浅い部分で、且つ、一対の素子分離領域２に挟まれた部分に設けられている。
ｎ型拡散層２６は、チャネルドープ層６よりも更に浅い部分で、且つ、一対の素子分離領域２に挟まれた部分に設けられている。
溝２１は、半導体基板１の表面から、ｎ型拡散層２６を貫通するように形成されている。溝２１の形状は、断面輪郭線が略Ｕ字状であるとともに溝２１の開口部２１ａ側の幅が溝２１の底部２１ｂ側の幅に対して狭幅とされている。溝２１の底部２１ｂは、チャネルドープ層６に接している。
ゲート絶縁膜２２は、半導体基板１の表面に設けられている。ゲート絶縁膜２２は、溝２１にも追従するように設けられている。また、ゲート電極２５は、下部が溝２１に埋め込まれるように形成されている。溝２１に埋めこまれた部分では、ゲート絶縁膜２２を介してゲート電極２５が配置されている。尚、ゲート電極２５の上部は、半導体基板１上に突き出している。更にｎ型拡散層２６は、溝２１を挟むようにしてソース領域とドレイン領域とを有している。
溝２１の形状について更に詳しく説明する。既述のように、溝２１の断面形状は、断面輪郭線が略Ｕ字状であるとともに溝の開口部２１ａ側の幅が溝の底部２１ｂ側の幅に対して狭幅とされている。この溝２１は、開口部２１ａから底部２１ｂに至る面が曲面で構成されており、溝２１の内面には稜線部のような角張った形状が存在していない。また、溝２１の底部２１ｂは、断面輪郭線が略円弧状である凹曲面部２１ｃになっている。そして、この凹曲面部２１ｃは、半導体基板１の表面上に位置している開口部２１ａと、連結曲面部２１ｄを介して連結されている。連結曲面部２１ｄと凹曲面部２１ｃとの間には、上述のように稜線部が介在することがなく、両曲面部２１ｃ、２１ｄが連続した曲面で一体化されている。
このようなトレンチゲートトランジスタＴｒでは、溝２１の底部２１ｂが略円形状なので、ゲートに電圧をかけた際に、トランジスタＴｒのＯＮ電流を最大化することができる。また、この部分で、ゲート電極２５から受ける電界が大きくなるので、サブスレッショルド係数を小さくすることができる。
また、上記のトレンチゲートトランジスタＴｒによれば、溝２１を構成する連結曲面部２１ｄと凹曲面部２１ｃとの間に稜線部が介在することなく両曲面部２１ｃ、２１ｄが連続した曲面で一体化されているので、この溝２１にゲート絶縁膜２２を形成した場合でも、ゲート絶縁膜２２に鋭角に突出した形状が形成されることがない。これにより、ゲート絶縁膜２２に電界が集中してリークが増加するおそれがなく、ゲート絶縁膜２２の信頼性を高めることができる。
また、上記のトレンチゲートトランジスタＴｒによれば、連結曲面部２１ｄの開口幅が溝２１の最狭幅とされているので、溝２１が開口部２１ａ側で窄まった形状になり、これによりチャネル長をより長くすることができ、トレンチゲートトランジスタＴｒの配線の微細化が進んだ場合でも、所望の閾値電圧Ｖｔｈを得ることが可能になる。
また、上記のトレンチゲートトランジスタＴｒによれば、連結曲面部２１ｄの開口幅が溝２１の最狭幅とされているので、溝２１が開口部２１ａ側で窄まった形状になり、これによりチャネル長をより長くすることができ、トレンチゲートトランジスタＴｒの配線の微細化が進んだ場合でも、所望の閾値電圧Ｖｔｈを得ることが可能になる。
１…半導体基板、１１…第１凹部、１２…シリコン熱酸化膜（酸化膜）、１１ａ…第１凹部の底面（内面）、１１ｂ…第１凹部の側面（内面）、１３…側面酸化膜（酸化膜）、１４…第２凹部、２１…溝、２１ａ…開口部、２１ｂ…底部、２１ｃ…凹曲面部、２１ｄ…連結曲面部、２２…ゲート絶縁膜、２５…ゲート電極、２６…ｎ型拡散層（拡散層）、Ｔｒ…トレンチゲートトランジスタ（半導体装置）
Claims (8)
- 半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝が、前記半導体基板の一面上に位置する開口部と、断面輪郭線が略円弧状である凹曲面部と、前記凹曲面部と前記開口部とを連結する連結曲面部とから構成され、前記連結曲面部と前記凹曲面部との間に稜線部が介在することなく両曲面部が連続した曲面で一体化されてなるトレンチゲートトランジスタを具備してなることを特徴とする半導体装置。
- 前記連結曲面部の開口幅が前記溝の最狭幅とされていることを特徴とする請求項１に記載の半導体装置。
- 半導体基板に設けられてなる溝と、ゲート絶縁膜を介して前記溝に形成されたゲート電極と、前記溝の近傍に形成された拡散層とが少なくとも備えられ、前記溝の断面輪郭線が略Ｕ字状であるとともに前記溝の開口部側の幅が前記溝の底部側の幅に対して狭幅とされ、かつ前記開口部から前記底部に至る面が曲面で構成されてなるトレンチゲートトランジスタを具備してなることを特徴とする半導体装置。
- 前記開口部から前記底部に至る面には稜線部が介在されていないことを特徴とする請求項３に記載の半導体装置。
- 前記半導体装置が、前記トレンチゲートトランジスタをメモリセルのトランスファゲートトランジスタとして使用したダイナミックランダムアクセスメモリであることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
- 半導体基板に溝を形成する工程と、前記溝の内部にゲート絶縁膜を形成するとともに前記溝にゲート電極を形成する工程とを少なくとも具備してなる、トレンチゲートトランジスタを備えた半導体装置の製造方法であり、
前記半導体基板に溝を形成する工程が、前記半導体基板に第１凹部を形成する工程と、
前記第１凹部の内面に酸化膜を形成してから前記第１凹部の底面にある前記酸化膜を除去する工程と、
第１凹部の側面に残存した前記酸化膜をマスクにして、前記第１凹部の底面をエッチングすることにより、前記第１凹部に連通する第２凹部を形成する工程と、
水素アニールにより前記第２凹部の断面輪郭線を略円弧状にする工程と、
犠牲酸化処理と酸化膜除去処理とを行う工程と、から構成されることを特徴とする半導体装置の製造方法。 - 前記犠牲酸化処理を、有機ハロゲン化ガスを含む雰囲気で行うことを特徴とする請求項６に記載の半導体装置の製造方法。
- 前記第１凹部に形成する酸化膜を熱酸化法によって形成することを特徴とする請求項６または請求項７に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007217162A JP4446202B2 (ja) | 2006-09-22 | 2007-08-23 | 半導体装置及び半導体装置の製造方法 |
| US11/902,167 US7696569B2 (en) | 2006-09-22 | 2007-09-19 | Semiconductor device including a trench with a curved surface portion and method of manufacturing the same |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006257021 | 2006-09-22 | ||
| JP2007217162A JP4446202B2 (ja) | 2006-09-22 | 2007-08-23 | 半導体装置及び半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008103689A true JP2008103689A (ja) | 2008-05-01 |
| JP4446202B2 JP4446202B2 (ja) | 2010-04-07 |
Family
ID=39224016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007217162A Active JP4446202B2 (ja) | 2006-09-22 | 2007-08-23 | 半導体装置及び半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7696569B2 (ja) |
| JP (1) | JP4446202B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013035476A1 (ja) * | 2011-09-07 | 2013-03-14 | セントラル硝子株式会社 | ドライエッチング方法 |
| TWI418018B (zh) * | 2009-11-03 | 2013-12-01 | Taiwan Memory Corp | 電子裝置及其製造方法、記憶體裝置 |
| US8680612B2 (en) | 2011-09-21 | 2014-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120094B2 (en) * | 2007-08-14 | 2012-02-21 | Taiwan Semiconductor Manufacturing Co., Ltd. | Shallow trench isolation with improved structure and method of forming |
| JP2010199320A (ja) * | 2009-02-25 | 2010-09-09 | Tdk Corp | シリコンスピン伝導素子の製造方法及びシリコンスピン伝導素子 |
| US8415718B2 (en) | 2009-10-30 | 2013-04-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming epi film in substrate trench |
| US8723261B2 (en) | 2011-04-07 | 2014-05-13 | Nanya Technology Corp. | Recessed gate transistor with cylindrical fins |
| US9117759B2 (en) | 2011-08-10 | 2015-08-25 | Micron Technology, Inc. | Methods of forming bulb-shaped trenches in silicon |
| US9048118B2 (en) | 2012-02-13 | 2015-06-02 | Maxpower Semiconductor Inc. | Lateral transistors with low-voltage-drop shunt to body diode |
| US20150017774A1 (en) * | 2013-07-10 | 2015-01-15 | Globalfoundries Inc. | Method of forming fins with recess shapes |
| KR20150095048A (ko) * | 2014-02-12 | 2015-08-20 | 삼성전자주식회사 | 반도체 소자 |
| KR20160038568A (ko) * | 2014-09-30 | 2016-04-07 | (주)포인트엔지니어링 | 복수의 곡면 캐비티를 포함하는 칩 기판 |
| US9716161B2 (en) * | 2014-10-01 | 2017-07-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure having designed profile and method for forming the same |
| US10529662B2 (en) * | 2018-01-29 | 2020-01-07 | International Business Machines Corporation | Method and structure to construct cylindrical interconnects to reduce resistance |
| US10522620B2 (en) | 2018-02-02 | 2019-12-31 | Kabushiki Kaisha Toshiba | Semiconductor device having a varying length conductive portion between semiconductor regions |
| US10818753B2 (en) | 2019-03-18 | 2020-10-27 | International Business Machines Corporation | VTFET having a V-shaped groove at the top junction region |
| CN111584555B (zh) * | 2020-05-06 | 2022-11-01 | 武汉华星光电半导体显示技术有限公司 | 阵列基板的制作方法及阵列基板、显示装置 |
| CN114695355A (zh) | 2020-12-29 | 2022-07-01 | 长鑫存储技术有限公司 | 半导体结构以及半导体结构的形成方法 |
| CN114695353B (zh) * | 2020-12-29 | 2023-10-13 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| US11967531B2 (en) * | 2020-12-29 | 2024-04-23 | Changxin Memory Technologies, Inc. | Semiconductor structure and forming method thereof |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3044814B2 (ja) | 1991-04-03 | 2000-05-22 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP3322936B2 (ja) * | 1992-03-19 | 2002-09-09 | 株式会社東芝 | 半導体記憶装置 |
| JP2812244B2 (ja) | 1995-05-02 | 1998-10-22 | 日本電気株式会社 | 単一電子トンネル素子の作製方法 |
| US5662768A (en) * | 1995-09-21 | 1997-09-02 | Lsi Logic Corporation | High surface area trenches for an integrated ciruit device |
| US5753561A (en) * | 1996-09-30 | 1998-05-19 | Vlsi Technology, Inc. | Method for making shallow trench isolation structure having rounded corners |
| US5780346A (en) * | 1996-12-31 | 1998-07-14 | Intel Corporation | N2 O nitrided-oxide trench sidewalls and method of making isolation structure |
| US5945724A (en) * | 1998-04-09 | 1999-08-31 | Micron Technology, Inc. | Trench isolation region for semiconductor device |
| KR100295063B1 (ko) * | 1998-06-30 | 2001-08-07 | 김덕중 | 트렌치게이트구조의전력반도체장치및그제조방법 |
| US6188096B1 (en) * | 1999-06-09 | 2001-02-13 | International Business Machines Corporation | DRAM cell capacitor having increased trench capacitance |
| JP4306881B2 (ja) | 1999-07-26 | 2009-08-05 | キヤノン株式会社 | 乾式蛍光測定による標的核酸の検出／定量方法 |
| JP4200626B2 (ja) | 2000-02-28 | 2008-12-24 | 株式会社デンソー | 絶縁ゲート型パワー素子の製造方法 |
| EP1306894A1 (en) * | 2001-10-19 | 2003-05-02 | Infineon Technologies AG | A method of forming a silicon dioxide layer on a curved Si surface |
| KR100426483B1 (ko) * | 2001-12-22 | 2004-04-14 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| US7494894B2 (en) * | 2002-08-29 | 2009-02-24 | Micron Technology, Inc. | Protection in integrated circuits |
| JP2004111747A (ja) * | 2002-09-19 | 2004-04-08 | Tokyo Electron Ltd | 半導体基板の処理方法及び半導体素子 |
| US6831320B2 (en) * | 2002-09-30 | 2004-12-14 | Infineon Technologies Ag | Memory cell configuration for a DRAM memory with a contact bit terminal for two trench capacitors of different rows |
| JP4694769B2 (ja) | 2003-01-27 | 2011-06-08 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
| JP2004303877A (ja) | 2003-03-31 | 2004-10-28 | Sanken Electric Co Ltd | 半導体素子の製造方法 |
| JP4442194B2 (ja) | 2003-11-05 | 2010-03-31 | 富士電機システムズ株式会社 | 半導体装置の製造方法 |
| US6960519B1 (en) * | 2004-06-25 | 2005-11-01 | International Business Machines Corporation | Interconnect structure improvements |
| US20060108635A1 (en) * | 2004-11-23 | 2006-05-25 | Alpha Omega Semiconductor Limited | Trenched MOSFETS with part of the device formed on a (110) crystal plane |
| KR100688547B1 (ko) * | 2005-05-18 | 2007-03-02 | 삼성전자주식회사 | Ｓｔｉ 구조를 가지는 반도체 소자 및 그 제조 방법 |
| US7442618B2 (en) * | 2005-07-16 | 2008-10-28 | Chartered Semiconductor Manufacturing, Ltd | Method to engineer etch profiles in Si substrate for advanced semiconductor devices |
| KR100707803B1 (ko) * | 2005-10-28 | 2007-04-17 | 주식회사 하이닉스반도체 | 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| TWI278067B (en) * | 2006-01-09 | 2007-04-01 | Nanya Technology Corp | Method for fabricating a recessed-gate MOS transistor device |
-
2007
- 2007-08-23 JP JP2007217162A patent/JP4446202B2/ja active Active
- 2007-09-19 US US11/902,167 patent/US7696569B2/en active Active
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI418018B (zh) * | 2009-11-03 | 2013-12-01 | Taiwan Memory Corp | 電子裝置及其製造方法、記憶體裝置 |
| WO2013035476A1 (ja) * | 2011-09-07 | 2013-03-14 | セントラル硝子株式会社 | ドライエッチング方法 |
| US9165776B2 (en) | 2011-09-07 | 2015-10-20 | Central Glass Company, Limited | Dry etching method |
| US8680612B2 (en) | 2011-09-21 | 2014-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| US7696569B2 (en) | 2010-04-13 |
| US20080073709A1 (en) | 2008-03-27 |
| JP4446202B2 (ja) | 2010-04-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4446202B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP4773182B2 (ja) | 半導体装置の製造方法 | |
| US7858490B2 (en) | Semiconductor device having dual-STI and manufacturing method thereof | |
| JP4931267B2 (ja) | 半導体装置 | |
| JP4552603B2 (ja) | 半導体装置の製造方法 | |
| JP3132435B2 (ja) | 半導体装置の製造方法 | |
| JP4027447B2 (ja) | 半導体装置の製造方法 | |
| JP2007134674A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2007250855A (ja) | 半導体装置及びその製造方法 | |
| JP2012156451A (ja) | 半導体装置及びその製造方法 | |
| JP2012019035A (ja) | 半導体装置及びその製造方法 | |
| JP2007149882A (ja) | 半導体装置及びその製造方法 | |
| JP5628471B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP2010056578A (ja) | 半導体装置の製造方法 | |
| JP5428121B2 (ja) | 半導体装置の製造方法 | |
| JP2004273643A (ja) | 半導体記憶装置およびその製造方法 | |
| JP4191203B2 (ja) | 半導体装置及びその製造方法 | |
| JP2008218808A (ja) | 半導体装置およびその製造方法 | |
| JPH1145886A (ja) | 少なくとも２つの第１の導電形の領域間に導電性接続を形成する方法 | |
| JP2004080000A (ja) | 半導体記憶装置の製造方法 | |
| JP3397972B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
| JP2006253300A (ja) | 半導体装置およびその製造方法 | |
| JP2001244324A (ja) | 半導体装置の製造方法 | |
| JP2004071733A (ja) | 半導体装置およびその製造方法 | |
| JP5581853B2 (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081113 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081202 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090202 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091218 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100106 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4446202 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130129 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140129 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |