JP2007227897A - 変圧器またはアンテナを有する半導体パッケージ - Google Patents

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Abstract

【課題】変圧器またはアンテナを有する半導体パッケージを提供する。
【解決手段】半導体パッケージは、パッケージボードＰＢ１及びパッケージボードＰＢ１上に順に積層された複数の半導体チップＣ１、Ｃ２、Ｃ３を具備する。半導体チップＣ１、Ｃ２、Ｃ３のそれぞれは半導体基板６１、２３、３７及び半導体基板上に提供されたオープンループ型チップ配線７３ＬＰ、３３ＬＰ、４７ＬＰを具備する。オープンループ型チップ配線７３ＬＰ、３３ＬＰ、４７ＬＰは、第１端部及び第２端部を有する。これらの第１端部及び第２端部は、コネクタ３１、４５により電気的に接続され、コネクタ３１、４５及びオープンループ型チップ配線７３ＬＰ、３３ＬＰ、４７ＬＰは螺旋状のアンテナを構成する。
【選択図】図１

Description

本発明は、半導体パッケージに関し、特に、変圧器またはアンテナを有する半導体パッケージ（Semiconductor packages including transformer or antenna）に関するものである。
携帯用電子製品（portable electronic devices）を小型化することにより、前記携帯用電子製品に装着される半導体パッケージの大きさも小さくなりつつある。さらに、前記半導体パッケージの容量を増加させるために１つの半導体パッケージ内に複数の半導体チップを搭載させるパッケージ技術が広く用いられている。前記パッケージ技術は、マルチチップパッケージ（multi chip package：ＭＣＰ）技術、多重積層パッケージ（multi stack package：ＭＳＰ）技術及びシステムパッケージ（system in package：ＳＩＰ）技術を含む。
さらに、互いに隣接した半導体パッケージ間の無線通信のために前記半導体パッケージのそれぞれはアンテナを具備する。この場合、前記アンテナの性能は、前記アンテナの長さ及び構造によって直接的に影響される。例えば、前記アンテナにより受信される信号の周波数を低くするためには前記アンテナの長さが長くなければならない。すなわち、前記アンテナの低周波特性を改善させるためには前記アンテナの長さを増加させねばならない。
また、前記半導体パッケージは、集積回路（ＩＣ）カード内に装着される。この場合に、前記半導体パッケージは外部のシステムから供給される外部電力により誘導される内部電力を生成するためにソレノイド状のコイルからなる変圧器を具備する。すなわち、前記ＩＣカードが外部システムの端末装置に接触される際、前記ＩＣカード内の半導体パッケージはそれに装着されている変圧器を介して適切な内部電力を発生することができる。
上述のアンテナを具備する半導体パッケージが特許文献１及び特許文献２にそれぞれメティュスなど（Mathews et al.）及びヘカマンなど（Heckaman et al.）により「保護体及びアンテナを有するマルチチップ半導体パッケージ（Multi-chip semiconductor package with integral shield and antenna）」及び「外部を覆うように装着されたアンテナ要素を有する高周波チップキャリアパッケージ（Microwave chip carrier package having cover-mounted antenna element）」という名称により開示されている。メティユス及びヘカマンによれば、パッケージ基板上に搭載された半導体チップを取り囲むように接地シールドが提供され、前記接地シールドの上部にアンテナが提供される。よって、前記アンテナにより高周波信号を受信したり送信しても、前記接地シールドは前記半導体チップの内部信号及び前記送／受信信号（transceiving signal）間の電磁気干渉を防止することができる。しかしながら、メティユス及びヘカマンによる半導体パッケージは前記アンテナ及び接地シールドが半導体チップを取り囲むパッケージの外部に提供されている。したがって、前記アンテナ及び接地シールドを具備する半導体パッケージの大きさを減少させるには限界がある。
米国特許第６、６８６、６４９号明細書 米国特許第５、０２３、６２４号明細書
本発明が解決しようとする技術的課題は、パッケージの大きさの増加なしに高周波信号はもちろん、低周波信号の送／受信に好適な高性能アンテナを具備する半導体パッケージを提供することにある。
本発明が解決しようとする他の技術的課題は、パッケージ大きさの増加なしに変圧器の誘導コイルの巻線数を増加させるのに好適な半導体パッケージを提供することにある。
本発明によれば、アンテナを有する半導体パッケージを提供する。前記半導体パッケージはパッケージボード及び前記パッケージボード上に順に積層された複数の半導体チップを具備する。前記半導体チップのそれぞれは半導体基板及び前記半導体基板上に提供されたオープンループ型チップ配線（open loop-shaped chip line）を具備し、前記オープンループ型チップ配線は第１端部及び第２端部を有する。前記オープンループ型チップ配線の前記第１端部及び前記第２端部はコネクタにより電気的に接続され、前記オープンループ型チップ配線及び前記コネクタは螺旋状のアンテナを構成する。
本発明において、前記半導体チップのうち最下部チップは平板状の接地シールドをさらに含む。前記接地シールドは、前記最下部チップの前記半導体基板と前記最下部チップの前記オープンループ型チップ配線との間に介在することができる。また、前記接地シールドは前記最下部チップの接地パッドに電気的に接続することができる。
また、本発明において、前記コネクタは前記半導体基板を貫通する金属プラグを含んでもよい。
さらに本発明は、前記半導体チップのうち最下部チップは送／受信信号パッドをさらに含んでもよい。前記送／受信信号パッドは前記最下部チップの前記半導体基板上に形成してもよい。また、前記送／受信信号パッドは前記最下部チップの前記オープンループ型チップ配線における前記第１端部及び第２端部のうち、いずれか１つに電気的に接続してもよい。
さらに本発明において、前記オープンループ型チップ配線は再配置された金属配線とすることができる。
さらに本発明において、前記複数の半導体チップは順に積層された第１ないし第３半導体チップを含む。前記第１半導体チップの前記オープンループ型チップ配線、前記第２半導体チップの前記オープンループ型チップ配線及び前記第３半導体チップの前記オープンループ型チップ配線は、それぞれ第１ないし第３オープンループ型チップ配線に相当する。また、前記第１半導体チップの前記半導体基板、前記第２半導体チップの前記半導体基板及び前記第３半導体チップの前記半導体基板は、それぞれ第１ないし第３半導体基板に沿うものである。前記第１半導体チップは前記第１半導体基板上に形成された送／受信信号パッドをさらに含み、前記送／受信信号パッドは前記第１オープンループ型チップ配線の前記第１端部に電気的に接続される。前記第１半導体チップは前記第１オープンループ型チップ配線と前記第１半導体基板との間に介在された平板状の接地シールドをさらに含む。前記接地シールドは前記第１半導体チップの接地パッドに電気的に接続される。前記複数の半導体チップが前記第１ないし第３半導体チップを含む場合、前記コネクタは前記第１オープンループ型チップ配線の前記第２端部を前記第２オープンループ型チップ配線の前記第１端部に電気的に接続させる第１コネクタ及び前記第２オープンループ型チップ配線の前記第２端部を、前記第３オープンループ型チップ配線の前記第１端部に電気的に接続させる第２コネクタを含む。前記第１コネクタは前記第２半導体基板を貫通する第１金属プラグとしてもよく、前記第２コネクタは前記第３半導体基板を貫通する第２金属プラグとしてもよい。
本発明によれば、前記半導体パッケージはオープンループ型ボード配線を有するパッケージボードを具備する。前記オープンループ型ボード配線は前記パッケージボードのバルク領域内に、または前記パッケージボードの表面上に提供される。前記オープンループ型ボード配線は第１端部及び第２端部を有する。前記パッケージボード上に複数の半導体チップが順に積層される。前記半導体チップのそれぞれは半導体基板及び前記半導体基板上に提供されたオープンループ型チップ配線を含む。前記オープンループ型チップ配線は第１端部及び第２端部を有する。前記オープンループ型ボード配線及び前記オープンループ型チップ配線の前記第１端部及び前記第２端部はコネクタにより互いに電気的に接続される。前記オープンループ型ボード配線、前記オープンループ型チップ配線及び前記コネクタは螺旋状のアンテナを構成する。
本発明において、前記コネクタは前記半導体基板を貫通する金属プラグとしてもよい。
本発明において、前記半導体チップのうち最下部チップは前記最下部チップの前記半導体基板上に形成された送／受信信号パッドをさらに含む。前記送／受信信号パッドは前記コネクタのうちいずれか１つを介して前記オープンループ型ボード配線の前記第１及び第２端部のうちいずれか１つに電気的に接続される。
さらに本発明において、前記オープンループ型チップ配線は再配置された金属配線としてもよい。
さらに本発明において、前記複数の半導体チップは順に積層された第１ないし第３半導体チップを含む。前記第１半導体チップの前記オープンループ型チップ配線、前記第２半導体チップの前記オープンループ型チップ配線及び前記第３半導体チップの前記オープンループ型チップ配線はそれぞれ第１ないし第３オープンループ型チップ配線に相当し、前記第１半導体チップの前記半導体基板、前記第２半導体チップの前記半導体基板及び前記第３半導体チップの前記半導体基板はそれぞれ第１ないし第３半導体基板に相当する。前記第１半導体チップは前記第１半導体基板上に形成された送／受信信号パッドをさらに含み、前記送／受信信号パッドは前記オープンループ型ボード配線の前記第１端部に電気的に接続される。この場合、前記コネクタは前記送／受信信号パッドを前記オープンループ型ボード配線の前記第１端部に電気的に接続させる信号パッドコネクタ、前記オープンループ型ボード配線の前記第２端部を前記第１オープンループ型チップ配線の前記第１端子に電気的に接続させる第１コネクタ、前記第１オープンループ型チップ配線の前記第２端子を前記第２オープンループ型チップ配線の前記第１端子に電気的に接続させる第２コネクタ及び前記第２オープンループ型チップ配線の前記第２端子を前記第３オープンループ型チップ配線の前記第１端子に電気的に接続させる第３コネクタを含む。前記信号パッドコネクタは前記第１半導体基板を貫通する信号パッド金属プラグを含み、前記第１ないし第３コネクタはそれぞれ前記第１ないし第３半導体基板を貫通する第１ないし第３金属プラグとしてもよい。
本発明によれば、前記半導体パッケージは前面及び裏面を有するパッケージボードを具備する。前記パッケージボードの前記前面上に複数の上部半導体チップが順に積層される。前記上部半導体チップのそれぞれは半導体基板及び前記半導体基板上に提供されたオープンループ型チップ配線を含み、前記オープンループ型チップ配線は第１端部及び第２端部を有する。前記オープンループ型チップ配線の前記第１端部及び前記第２端部はコネクタにより電気的に接続され、前記オープンループ型チップ配線及び前記コネクタは螺旋状のアンテナを構成する。前記パッケージボードの前記裏面上に下部半導体チップが搭載される。
本発明において、前記下部半導体チップは半導体基板及び前記半導体基板上に形成された送／受信信号パッドを含む。前記送／受信信号パッドは前記パッケージボードを貫通するボードプラグを介して前記上部半導体チップのうち、最下部チップの前記オープンループ型チップ配線の前記第１端部に電気的に接続される。前記パッケージボードは平板状の接地シールドをさらに含む。前記平板状の接地シールドは前記パッケージボードのバルク領域内に、前記パッケージボードの前記前面上にまたは前記パッケージボードの前記裏面上に提供される。前記接地シールドは前記上部半導体チップのうち最下部チップ及び前記下部半導体チップと重畳される。前記下部半導体チップはフリップチップとしてもよい。前記フリップチップは前記半導体基板上に再配置された接地シールドをさらに含んでもよい。前記フリップチップの前記接地シールドは前記半導体基板及び前記パッケージボードとの間に提供される。
本発明において、前記上部半導体チップのうち最下部チップはフリップチップとしてもよい。
本発明によれば、前記半導体パッケージはマルチ積層パッケージとすることができる。前記マルチ積層パッケージは順に積層された複数のパッケージボードを具備する。前記パッケージボード上にそれぞれ複数の半導体チップが搭載される。前記半導体チップのそれぞれは半導体基板及び前記半導体基板上に提供されたオープンループ型チップ配線を含む。前記オープンループ型チップ配線は第１端部及び第２端部を有する。前記オープンループ型チップ配線の前記第１端部及び前記第２端部はコネクタにより電気的に接続され、前記オープンループ型チップ配線及び前記コネクタは螺旋状のアンテナを構成する。
本発明において、前記パッケージボードのうち最下部ボード上に搭載された最下部半導体チップは送／受信信号パッドをさらに含む。前記送／受信信号パッドは前記最下部半導体チップの前記オープンループ型チップ配線における前記第１及び第２端部のうちいずれか１つに電気的に接続される。前記最下部半導体チップは前記最下部半導体チップの前記半導体基板と前記最下部半導体チップの前記オープンループ型チップ配線との間に介在された平板状の接地シールドをさらに含む。
本発明によれば、変圧器の誘導コイルを有する半導体パッケージが提供される。前記半導体パッケージはパッケージボード及び前記パッケージボード上に順に積層された複数の半導体チップを具備する。前記半導体チップのそれぞれは半導体基板及び前記半導体基板上に提供されたオープンループ型チップ配線を具備し、前記オープンループ型チップ配線は第１端部及び第２端部を有する。前記オープンループ型チップ配線のうち最上部オープンループ型チップ配線の前記第１端部、前記オープンループ型チップ配線のうち最下部オープンループ型チップ配線の前記第２端部、及び前記最上部オープンループ型チップ配線と前記最下部オープンループ型チップ配線との間の中間オープンループ型チップ配線の前記第１及び第２端部は第１グループのコネクタにより電気的に接続される。前記第１グループのコネクタ及び前記オープンループ型チップ配線は螺旋状のコイルを構成する。前記最上部オープンループ型チップ配線の前記第２端部は第２グループのコネクタに電気的に接続され、前記第２グループのコネクタ及び前記螺旋形コイルは変圧器の誘導コイルを構成する。
本発明において、前記第１及び第２グループのコネクタは前記半導体チップの前記半導体基板を貫通する金属プラグとしてもよい。
本発明において、前記最下部オープンループ型チップ配線の前記第１端部は前記半導体チップのうち最下部チップの第１パッドに電気的に接続され、前記最上部オープンループ型チップ配線の前記第２端部は前記第２グループのコネクタを介して前記最下部チップの第２パッドに電気的に接続される。
さらに本発明において、前記パッケージボードは前記パッケージボードのバルク領域内に、または前記パッケージボードの表面上に提供されたオープンループ型ボード配線をさらに含む。前記オープンループ型ボード配線は第１端部及び第２端部を有する。前記オープンループ型ボード配線の前記第１端部は前記半導体チップのうち最下部チップの第１パッドに電気的に接続され、前記オープンループ型ボード配線の前記第２端部は前記最下部オープンループ型チップ配線の前記第１端部に電気的に接続される。また、前記最上部オープンループ型チップ配線の前記第２端部は前記第２グループのコネクタを介して前記最下部チップの第２パッドに電気的に接続される。
本発明によれば、半導体パッケージ内の半導体チップ上にオープンループ型チップ配線が提供され、これらのオープンループ型チップ配線の端部を互いに接続させるコネクタが提供される。これによって、前記オープンループ型チップ配線及び前記コネクタを用いて前記半導体チップのうちいずれか１つの送／受信信号パッドに接続された螺旋状のアンテナを具現することができる。また、前記螺旋状のアンテナの一端に電気的に接続された追加のコネクタが提供されることができ、前記追加のコネクタは前記半導体チップのうちいずれか１つのチップパッドに電気的に接続することができる。この場合、前記螺旋状のアンテナ及び前記追加コネクタを用いて変圧器の誘導コイルを具現することができる。結果的に、本発明によれば、半導体パッケージ大きさの増加なしに高性能アンテナ及び高性能変圧器少なくともいずれか一方を提供することができる。
以下、添付した図面を参照して本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
図１は本発明の一実施形態によるマルチチップパッケージを示す断面図であり、図２は図１に示されたマルチチップパッケージのヘリカルアンテナ（helical antenna）及び接地シールド（ground shield）を示す斜視図である。
図１及び図２を参照すると、パッケージボードＰＢ１上に複数の半導体チップ、例えば第１半導体チップＣ１、第２半導体チップＣ２、及び第３半導体チップＣ３が順に積層される。前記パッケージボードＰＢ１は前面１ＦＳ及び裏面１ＢＳを有する本体１を具備する。これに加えて、前記パッケージボードＰＢ１は前記前面１ＦＳ上に配置された第１上部ボード配線３ａ、第２上部ボード配線３ｂ及び第３上部ボード配線３ｃ、ならびに前記裏面１ＢＳ上に配置された第１下部ボード配線５ａ、第２下部ボード配線５ｂ及び第３下部ボード配線５ｃを含む。前記第１上部ボード配線から第３上部ボード配線３ａ、３ｂ、３ｃは、それぞれ前記本体１を貫通する第１ボートプラグ、第２ボートプラグまたは第３ボードプラグ（図示せず）を介して前記第１下部ボード配線５ａ、第２下部ボード配線５ｂまたは第３下部ボード配線５ｃに電気的に接続される。前記第１下部ボード配線５ａ、第２下部ボード配線５ｂ及び第３下部ボード配線５ｃは、それぞれ複数のボール５３と接触する。
第１半導体チップＣ１、第２半導体チップＣ２及び第３半導体チップＣ３は、前記パッケージボードＰＢ１の前面１ＦＳ上に積層される。前記第１半導体チップＣ１は、第１半導体基板６１、前記第１半導体基板６１上に形成された層間絶縁膜６３、及び前記層間絶縁膜６３上に配置された複数の下部チップパッドを具備する。前記下部チップパッドは、第１下部チップパッド６５ａ及び第２下部チップパッド６５ｂを含む。これに加えて、前記第１半導体チップＣ１は、第１下部チップパッド６５ａ及び第２下部チップパッド６５ｂを覆うように層間絶縁膜６３上に提供された下部絶縁膜６７、下部絶縁膜６７上に配置された複数の上部チップパッド、及び上部チップパッドを覆うように下部絶縁膜６７上に提供された上部絶縁膜７１を具備する。前記上部チップパッドは第１チップパッド６９ａ及び第２上部チップパッド６９ｂを含む。前記第１チップパッド６９ａ及び第２上部チップパッド６９ｂは、それぞれ前記下部絶縁膜６７を貫通するビアホールを介して前記第１下部チップパッド６５ａ及び第２下部チップパッド６５ｂに電気的に接続される。さらに、前記第１半導体チップＣ１は、前記上部絶縁膜７１上に提供された第１オープンループ型チップ配線７３ＬＰを含む。すなわち、前記第１オープンループ型チップ配線７３ＬＰは、第１端部７３ｃ及び第２端部７３ｄを有する。前記第１オープンループ型チップ配線７３ＬＰは、再配置された金属配線としてもよい。
前記第１下部チップパッド６５ａが送／受信信号パッド（transceiving signal pad）の場合、前記第１下部チップパッド６５ａは前記第１オープンループ型チップ配線７３ＬＰの前記第１端部７３ｃに電気的に接続される。前記上部絶縁膜７１上にボンディングパッド７３ｂが追加に配置してもよい。前記ボンディングパッド７３ｂは、前記上部絶縁膜７１を貫通するビアホールを介して前記第２上部チップパッド６９ｂと電気的に接続される。
前記第１半導体チップＣ１がワイヤボンディングチップの場合、前記ボンディングパッド７３ｂは第１ボンディングワイヤ４９ａを介して前記第１上部ボード配線３ａに電気的に接続される。前記ボンディングパッド７３ｂが提供されない場合、前記第１ボンディングワイヤ４９ａは前記第２上部チップパッド６９ｂに直接接続される。前記第１半導体チップＣ１は、第１接着剤８を介して前記パッケージボードＰＢ１の前面１ＦＳと接触する。
前記第２半導体チップＣ２は、第２接着剤２１を介して前記第１半導体チップＣ１と接触する。前記第２半導体チップＣ２は、第２半導体基板２３、前記第２半導体基板２３上に形成された層間絶縁膜２５、ならびに前記層間絶縁膜２５上に配置された第１チップパッド２７ａ及び第２チップパッド２７ｂを含む。これに加えて、前記第２半導体チップＣ２は、前記第１チップパッド２７ａ及び第２チップパッド２７ｂを覆うように前記層間絶縁膜２５上に形成された絶縁膜２９、ならびに前記絶縁膜２９上に配置された第２オープンループ型チップ配線３３ＬＰを含む。前記第２オープンループ型チップ配線３３ＬＰは、第１端部３３ｃ及び第２端部３３ｄを有する。前記第２オープンループ型チップ配線３３ＬＰも、再配置された金属配線としてもよい。さらに、前記第２半導体チップＣ２は、前記絶縁膜２９上に配置された第１ボンディングパッド３３ａ及び第２ボンディングパッド３３ｂを含む。前記第１ボンディングパッド３３ａ及び第２ボンディングパッド３３ｂは、それぞれ前記絶縁膜２９を貫通するビアホールを介して前記第１チップパッド２７ａ及び第２チップパッド２７ｂに電気的に接続される。
前記第２オープンループ型チップ配線３３ＬＰの前記第１端部３３ｃは、第１コネクタ３１を介して前記第１オープンループ型チップ配線７３ＬＰの前記第２端部７３ｄに電気的に接続される。前記第１コネクタ３１は図１に示すように前記第２半導体基板２３を貫通する第１金属プラグとしてもよい。
前記第１ボンディングパッド３３ａ及び第２ボンディングパッド３３ｂは、第２ボンディングワイヤ４９ｂを介して前記第２上部ボード配線３ｂに電気的に接続される。前記第１ボンディングパッド３３ａ及び第２ボンディングパッド３３ｂが提供されない場合、前記第２ボンディングワイヤ４９ｂは前記第１及び第２チップパッド２７ａ、２７ｂに直接接続される。
前記第３半導体チップＣ３は、第３接着剤３５を介して前記第２半導体チップＣ２と接触する。前記第３半導体チップＣ３は、前記第２半導体チップＣ２と同一構造を有する。すなわち、前記第３半導体チップＣ３は、第３半導体基板３７、前記第３半導体基板３７上に形成された層間絶縁膜３９、ならびに前記層間絶縁膜３９上に配置された第１チップパッド４１ａ及び第２チップパッド４１ｂを含む。これに加えて、前記第３半導体チップＣ３は、前記第１チップパッド４１ａ及び第２チップパッド４１ｂを覆うように前記層間絶縁膜３９上に形成された絶縁膜４３、ならびに前記絶縁膜４３上に配置された第３オープンループ型チップ配線４７ＬＰを含む。前記第３オープンループ型チップ配線４７ＬＰは、第１端部４７ｃ及び第２端部４７ｄを有する。前記第３オープンループ型チップ配線４７ＬＰも再配置された金属配線としてもよい。さらに、前記第３半導体チップＣ３は、前記絶縁膜４３上に配置された第１ボンディングパッド４７ａ及び第２ボンディングパッド４７ｂを含む。前記第１ボンディングパッド４７ａ及び第２ボンディングパッド４７ｂは、それぞれ前記絶縁膜４３を貫通するビアホールを介して前記第１チップパッド４１ａ及び第２チップパッド４１ｂに電気的に接続される。
前記第３オープンループ型チップ配線４７ＬＰの前記第１端部４７ｃは、第２コネクタ４５を介して前記第２オープンループ型チップ配線３３ＬＰの前記第２端部３３ｄに電気的に接続される。前記第２コネクタ４５は、図１に示すように前記第３半導体基板３７を貫通する第２金属プラグとしてもよい。
前記第１ボンディングパッド４７ａ及び第２ボンディングパッド４７ｂは、第３ボンディングワイヤ４９ｃを介して前記第３上部ボード配線３ｃに電気的に接続される。前記第１ボンディングパッド４７ａ及び第２ボンディングパッド４７ｂが提供されない場合、前記第３ボンディングワイヤ４９ｃは前記第１チップパッド４１ａ及び第２チップパッド４１ｂに直接接続される。前記第１半導体チップＣ１、第２半導体チップＣ２及び第３半導体チップＣ３と、前記第１ボンディングワイヤ４９ａ、第２ボンディングワイヤ４９ｂ及び第３ボンディングワイヤ４９ｃとは、図１に示すようにエポキシ成形化合物５１で密封される。
上述の実施形態によれば、前記各オープンループ型チップ配線７３ＬＰ、３３ＬＰ、４７ＬＰ、前記第１コネクタ３１及び前記第２コネクタ４５は、図２に示すように前記送／受信信号パッド６５ａに接続された螺旋状のアンテナ、すなわちヘリカルアンテナを構成することができる。
前記第１半導体チップＣ１は、前記第１半導体基板６１内に形成された高周波回路（ＭＭＩＣ）を有するチップとすることができる。この場合、前記ＭＭＩＣチップが動作する間に前記ＭＭＩＣチップから電磁波信号が生成され、前記電磁波信号は前記アンテナの送／受信能力を低下させる。よって、前記アンテナの性能が前記第１半導体チップＣ１からの電磁波信号に起因して低下されることを防止するために、前記第１半導体チップＣ１は前記第１半導体基板６１と前記第１オープンループ型チップ配線７３ＬＰとの間に介在された平板状の接地シールド６９ｇをさらに含んでもよい。例えば、前記平板状の接地シールド６９ｇは、前記下部絶縁膜６７と前記上部絶縁膜７１との間に配置される。前記平板状の接地シールド６９ｇは、図１及び図２に示すように前記第１半導体基板６１と重畳するように大きな面積を有する接地プレートに相当する。前記接地シールド６９ｇは、前記層間絶縁膜６３上に配置された接地チップパッド６５ｇに電気的に接続される。
図３は本発明の他の実施形態によるマルチチップパッケージを示す断面図であり、図４は図３に示されたマルチチップパッケージのヘリカルアンテナを示す斜視図である。
図３及び図４を参照すると、パッケージボードＰＢ２上に複数の半導体チップ、例えば第１半導体チップＣ１’、第２半導体チップＣ２’及び第３半導体チップＣ３’が順に積層される。前記第２半導体チップＣ２’及び第３半導体チップＣ３’は、それぞれ図１に示す前記第２半導体チップＣ２及び第３半導体チップＣ３と同一構造及び同一構成要素を有する。よって、本実施形態において、前記第２半導体チップＣ２’及び第３半導体チップＣ３’についての詳しい説明は省略する。
前記パッケージボードＰＢ２は、図１に示す前記パッケージボードＰＢ１と類似の構造を有する。例えば、前記パッケージボードＰＢ２は、図１に示す前記パッケージボードＰＢ１の本体１と、第１上部ボード配線３ａ、第２上部ボード配線３ｂ及び第３上部ボード配線３ｃと、第１下部ボード配線５ａ、第２下部ボード配線５ｂ及び第３下部ボード配線５ｃと、ボール５３とに加え、前記前面１ＦＳ上に配置された第１ボードパッド３ｄ及び第２ボードパッド３ｅと、前記本体１内に配置されたオープンループ型ボード配線７ＬＰをさらに含む。前記オープンループ型ボード配線７ＬＰも第１端部７ａ及び第２端部７ｂを具備する。
この実施形態において、前記オープンループ型ボード配線７ＬＰは、前記本体１の前面１ＦＳまたは裏面１ＢＳ上に配置される。前記オープンループ型ボード配線７ＬＰが前記本体１の前面１ＦＳ上に配置される場合、前記オープンループ型ボード配線７ＬＰの前記第１端部７ａ及び第２端部７ｂはそれぞれ前記第１ボードパッド３ｄ及び第２ボードパッド３ｅに相応する。一方、前記オープンループ型ボード配線７ＬＰが前記本体１のバルク領域内、または前記本体１の裏面１ＢＳ上に配置される場合、前記オープンループ型ボード配線７ＬＰの前記第１端部７ａ及び第２端部７ｂはそれぞれ前記第１ボードパッド３ｄ及び第２ボードパッド３ｅに電気的に接続される。
前記第１半導体チップＣ１’は、前記パッケージボードＰＢ２の前面１ＦＳ上に積層される。前記第１半導体チップＣ１’は、第１半導体基板９、前記第１半導体基板９上に形成された層間絶縁膜１１、及び前記層間絶縁膜１１上に配置された複数のチップパッドを具備する。前記チップパッドは、第１チップパッド１３ａ及び第２チップパッド１３ｂを含む。これに加えて、前記第１半導体チップＣ１’は、前記第１チップパッド１３ａ及び第２チップパッド１３ｂを覆うように前記層間絶縁膜１１上に提供された絶縁膜１５、前記絶縁膜１５上に配置された第１オープンループ型チップ配線１９ＬＰを含む。すなわち、前記第１オープンループ型チップ配線１９ＬＰは、第１端部１９ｃ及び第２端部１９ｄを有する。前記第１オープンループ型チップ配線１９ＬＰは、再配置された金属配線としてもよい。さらに、前記第１半導体チップＣ１’は、前記絶縁膜１５上に配置されたボンディングパッド１９ｂを含む。前記ボンディングパッド１９ｂは、前記絶縁膜１５を貫通するビアホールを介して前記第２チップパッド１３ｂに電気的に接続される。
前記第１チップパッド１３ａが送／受信信号パッドの場合、前記第１チップパッド１３ａは局所配線１９ａ及び信号パッドコネクタ１７ａを介して前記オープンループ型ボード配線７ＬＰの前記第１端部７ａに電気的に接続することができ、前記第１オープンループ型チップ配線１９ＬＰの前記第１端部１９ｃは第１コネクタ１７ｂを介して前記オープンループ型ボード配線７ＬＰの前記第２端部７ｂに電気的に接続することができる。前記局所配線１９ａは図３に示すように前記絶縁膜１５上に配置された金属配線とすることができ、前記信号パッドコネクタ１７ａ及び前記第１コネクタ１７ｂは前記第１半導体基板９を貫通する金属プラグとすることができる。
前記第１半導体チップＣ１’がワイヤボンディングチップの場合、前記ボンディングパッド１９ｂは図１に示す実施形態の前記第１ボンディングワイヤ４９ａを介して前記第１上部ボード配線３ａに電気的に接続される。前記ボンディングパッド１９ｂが提供されない場合、前記第１ボンディングワイヤ４９ａは前記第２チップパッド１３ｂに直接接続される。
前記第２半導体チップＣ２’は、前記第１半導体チップＣ１’上に積層される。前記第２半導体チップＣ２’は、上述のように図１の前記第２半導体チップＣ２と同一チップとすることができる。よって、前記第２オープンループ型チップ配線３３ＬＰの前記第１端部３３ｃは、第２コネクタ３１’を介して前記第１オープンループ型チップ配線１９ＬＰの前記第２端部１９ｄに電気的に接続される。前記第２コネクタ３１’は、図１に示す実施形態のように前記第２半導体基板２３を貫通する金属プラグとしてもよい。
前記第３半導体チップＣ３’は、前記第２半導体チップＣ２’上に積層される。前記第３半導体チップＣ３’は、上述のように図１の前記第３半導体チップＣ３と同一構造を有する。よって、前記第３オープンループ型チップ配線４７ＬＰの前記第１端部４７ｃは、第３コネクタ４５’を介して前記第２オープンループ型チップ配線３３ＬＰの前記第２端部３３ｄに電気的に接続される。前記第３コネクタ４５’は、図１に示す実施形態のように前記第３半導体基板３７を貫通する金属プラグとしてもよい。
結果的に、前記オープンループ型ボード配線７ＬＰ、前記各オープンループ型チップ配線１９ＬＰ、３３ＬＰ、４７ＬＰ及び前記各コネクタ１７ａ、１７ｂ、３１’、４５’は、図４に示すように前記送／受信信号パッド１３ａに接続された螺旋状のアンテナ、すなわちヘリカルアンテナを構成する。
本実施形態によれば、前記パッケージボードＰＢ２の内部、または前記パッケージボードＰＢ２上に前記送／受信信号パッド１３ａに電気的に接続された前記オープンループ型ボード配線が提供される。その結果、本実施形態によるマルチチップパッケージのアンテナの長さは、図１及び図２を示す実施形態と比べさらに増加するので前記アンテナを介して低周波信号を送／受信することができる。
図５は、本発明のさらに他の実施形態によるマルチチップパッケージを示す断面図である。
図５を参照すると、パッケージボードＰＢ３上に複数の上部半導体チップ、例えば第１上部半導体チップＦＣ１、第２上部半導体チップＣ２”及び第３上部半導体チップＣ３”が順に積層される。前記第２上部半導体チップＣ２”及び第３上部半導体チップＣ３”は、それぞれ図５に示すように図１の前記第２半導体チップＣ２及び第３半導体チップＣ３と同一の構造及び同一の構成要素を有する。よって、本実施形態において、前記第２上部半導体チップＣ２”及び第３上部半導体チップＣ３”についての詳しい説明は省略する。
前記パッケージボードＰＢ３は、前面１０１ＦＳ及び裏面１０１ＢＳを有する本体１０１を具備する。これに加えて、前記パッケージボードＰＢ３は、前記前面１０１ＦＳ上に配置された第１上部ボード配線１０３ａ、第２上部ボード配線１０３ｂ及び第３上部ボード配線１０３ｃ、ならびに前記裏面１０１ＢＳ上に配置された第１下部ボード配線１０５ｓ及び第２下部ボード配線１０５ｇを含む。さらに、前記パッケージボードＰＢ３は、前記前面１０１ＦＳ上に配置された上部送／受信ボード配線１０３ｓを含む。この場合、前記第１下部ボード配線１０５ｓは、前記本体１０１を貫通するボードプラグ１０４ｓを介して前記上部送／受信ボード配線１０３ｓに電気的に接続される。すなわち、前記第１下部ボード配線１０５ｓは、下部送／受信ボード配線に相当する。前記第２下部ボード配線１０５ｇは、接地ボード配線に相当する。
本実施形態において、前記パッケージボードＰＢ３の裏面１０１ＢＳ上に下部半導体チップＦＣ２を提供してもよい。前記第１上部半導体チップＦＣ１及び前記下部半導体チップＦＣ２は、それぞれ図５に示すように第１フィリップチップ及び第２フリップチップとすることができる。なお、本実施形態はフリップチップを有するマルチチップパッケージに限定されない。すなわち、前記第１上部半導体チップＦＣ１及び前記下部半導体チップＦＣ２のうち少なくともいずれか１つは前記第２上部半導体チップＣ２”または第３上部半導体チップＣ３”と等しい形態を有するワイヤボンディングチップとしてもよい。すなわち、本実施形態は少なくとも１つのフリップチップを具備するマルチチップパッケージにも適用できることを示す代表的な例である。
前記第１上部半導体としての第１フリップチップＦＣ１は、第１半導体基板１２５、前記第１半導体基板１２５の前面上に形成された層間絶縁膜１２７、前記層間絶縁膜１２７上に配置されたチップパッド１２９、前記チップパッド１２９を覆うように前記層間絶縁膜１２７上に形成された下部絶縁膜１３１、及び前記下部絶縁膜１３１上に提供された第１オープンループ型チップ配線１３５ＬＰを含む。また、前記第１フリップチップＦＣ１は、前記下部絶縁膜１３１上に配置されたボンディングパッド１３５ａをさらに含む。前記ボンディングパッド１３５ａは、前記下部絶縁膜１３１を貫通するビアホールを介して前記チップパッド１２９に電気的に接続される。これに加えて、前記第１フリップチップＦＣ１は、前記ボンディングパッド１３５ａ及び前記第１オープンループ型チップ配線１３５ＬＰを覆うように前記下部絶縁膜１３１上に形成された上部絶縁膜１３７を含む。
さらに、前記第１フリップチップＦＣ１は、前記上部絶縁膜１３７を貫通し、前記上部絶縁膜１３７の表面から突出した複数の金属バンプを含む。前記バンプは、送／受信信号バンプ１３９ｓ及び複数のチップバンプ１３９ａを含む。前記送／受信信号バンプ１３９ｓは、前記第１オープンループ型チップ配線１３５ＬＰの第１端部１３５ｂに電気的に接続され、前記チップバンプ１３９ａは前記第１半導体基板１２５内に形成された内部回路の電源パッド、接地パッド及び信号パッドにそれぞれ電気的に接続される。前記送／受信信号バンプ１３９ｓは前記上部送／受信ボード配線１０３ｓに接触し、前記複数のチップバンプ１３９ａはそれぞれそれらに対応する前記第１上部ボード配線１０３ａに接触する。すなわち、第１フリップチップＦＣ１と前記パッケージボードＰＢ３との間には第１接着剤１４１が提供される。
前記下部半導体チップとしての第２フリップチップＦＣ２は、半導体基板１０９、前記半導体基板１０９の前面上に形成された層間絶縁膜１１１、及び前記層間絶縁膜１１１上に配置されたチップパッドを含む。前記チップパッドは、前記半導体基板１０９内に形成された内部回路の送／受信端子に電気的に接続された送／受信信号パッド１１３ｓを含む。また、前記チップパッドは、第１接地パッド１１３ｇ’及び第２接地パッド１１３ｇ”、電源パッド（図示せず）及び信号パッド（図示せず）を含む。
これに加えて、前記第２フリップチップＦＣ２は、前記チップパッド１１３ｓ、１１３ｇ’、１１３ｇ”を覆うように前記層間絶縁膜１１１上に形成された下部絶縁膜１１５、前記下部絶縁膜１１５上に配置された複数のボンディングパッド、前記ボンディングパッドを覆うように前記下部絶縁膜１１５上に形成された上部絶縁膜１１９、及び前記上部絶縁膜１１９を貫通して前記ボンディングパッドにそれぞれ接触する複数のチップバンプを含む。前記ボンディングパッドは、前記送／受信信号パッド１１３ｓに電気的に接続された送／受信信号ボンディングパッド１１７ｓ、及び前記第２接地パッド１１３ｇ”に電気的に接続された接地ボンディングパッド１１７ｄを含む。前記チップバンプは、前記送／受信信号パッド１１３ｓ及び前記接地ボンディングパッド１１７ｄにそれぞれ接触する送／受信信号バンプ１２１ｓ及び前記接地バンプ１２１ｇを含む。
前記送／受信信号バンプ１２１ｓは前記下部送／受信ボード配線１０５ｓに接触し、前記接地バンプ１２１ｇは前記接地ボード配線１０５ｇに接触する。結果的に、前記第２フリップチップＦＣ２の前記送／受信信号パッド１１３ｓは、前記ボードプラグ１０４ｓを介して前記第１オープンループ型チップ配線１３５ＬＰの第１端部１３５ｂに電気的に接続される。前記第２フリップチップＦＣ２と前記パッケージボードＰＢ３との間に接着剤１２３を提供してもよい。前記第２フリップチップＦＣ２の側壁及び前記接着剤１２３は、エポキシ樹脂１２５で覆われている。この場合、前記第２フリップチップＦＣ２の裏面、すなわち、前記半導体基板１０９の裏面は外部に露出している。
前記第１フリップチップＦＣ１の裏面上に前記第２上部半導体チップＣ２”及び第３上部半導体チップＣ３”が順に積層されている。この場合、前記第２オープンループ型チップ配線３３ＬＰの前記第１端部３３ｃは、第１コネクタ１３３及び第２コネクタ３１”を介して前記第１オープンループ型チップ配線１３５ＬＰの前記第２端部１３５ｃに電気的に接続される。前記第１コネクタ１３３及び第２コネクタ３１”は、それぞれ図５に示すように前記第１半導体基板１２５及び第２半導体基板２３を貫通する第１金属プラグ及び第２金属プラグとしてもよい。また、前記第３オープンループ型チップ配線４７ＬＰの前記第１端部４７ｃは、第３コネクタ４５”を介して前記第２オープンループ型チップ配線３３ＬＰの前記第２端部３３ｄに電気的に接続される。前記第３コネクタ４５”は、前記第３半導体基板３７を貫通する第３金属プラグとしてもよい。その結果、前記各オープンループ型チップ配線１３５ＬＰ、３３ＬＰ、４７ＬＰ、及び前記各コネクタ１３３、３１”、４５”は、前記第２フリップチップＦＣ２の前記送／受信信号パッド１１３ｓに電気的に接続された螺旋状のアンテナ、すなわちヘリカルアンテナを構成する。
前記第２フリップチップＦＣ２が前記半導体基板１０９内に形成された高周波回路（ＭＭＩＣ）を有する半導体チップの場合、前記ＭＭＩＣチップが動作する間に前記ＭＭＩＣチップから電磁波信号が生成される。よって、前記アンテナの性能が前記第２フリップチップＦＣ２からの前記電磁波信号に起因して低下することを防止するために、前記第２フリップチップＦＣ２は前記半導体基板１０９上に形成された平板状の接地シールド１１７ｇをさらに含んでもよい。前記平板状の接地シールド１１７ｇは、前記下部絶縁膜１１５と前記上部絶縁膜１１９との間に配置される。前記平板状の接地シールド１１７ｇは、図５に示すように前記半導体基板１０９と重畳するように大きな面積を有する接地プレートに相当する。前記接地シールド１１７ｇは、前記第１接地パッド１１３ｇ’に電気的に接続される。
他の実施形態において、前記第２フリップチップＦＣ２における前記接地シールド１１７ｇの代りに前記前記パッケージボードＰＢ３の本体１０１内、または前記パッケージボードＰＢ３の表面上に配置された平板状の接地シールド１０７ｇを提供してもよい。前記接地シールド１０７ｇは、前記第２下部ボード配線１０５ｇを介して前記第２フリップチップＦＣ２の前記第２接地パッド１１３ｇ”に電気的に接続してもよい。
図６は、本発明のさらに他の実施形態によるマルチ積層パッケージを示す分解斜視図である。
図６を参照すると、複数のパッケージボード、例えば第１パッケージボードＰＢ１１、第２パッケージボードＰＢ２２及び第３パッケージボードＰＢ３３が順に積層される。前記第１パッケージボードＰＢ１１は、前面及び裏面を有する第１本体１５１と、前記第１本体１５１の前面上に配置された第１ボード配線１５３ａとを備える。前記第２パッケージボードＰＢ２２は、前面及び裏面を有する第２本体１６１と、前記第２本体１６１の前面上に配置された第２ボード配線１６３ａ、１６３ｂとを備える。これと同様に、前記第３パッケージボードＰＢ３３は、前面及び裏面を有する第３本体１７１と、前記第３本体１７１の前面上に配置された第３ボード配線１７３ａとを備える。
前記第１パッケージボードＰＢ１１の前面上には第１半導体チップＣ１１が搭載され、前記第２パッケージボードＰＢ２２の前面上に第２半導体チップＣ２２が搭載される。これと同様に、前記第３パッケージボードＰＢ３３の前面上に第３半導体チップＣ３３が搭載される。結果的に、前記第１半導体チップＣ１１は前記第１パッケージボードＰＢ１１と第２パッケージボードＰＢ２２との間に提供され、前記第２半導体チップＣ２２は前記第２パッケージボードＰＢ２２と第３パッケージボードＰＢ３３との間に提供される。
前記第１半導体チップＣ１１は、第１半導体基板１５５、及び前記第１半導体基板１５５上に提供された第１オープンループ型チップ配線１５７を含む。前記第２半導体チップＣ２２は、第２半導体基板１６５、及び前記第２半導体基板１６５上に提供された第２オープンループ型チップ配線１６７を含む。これと同様に、前記第３半導体チップＣ３３は、第３半導体基板１７５、及び前記第３半導体基板１７５上に提供された第３オープンループ型チップ配線１７７を含む。前記各オープンループ型チップ配線１５７、１６７、１７７は再配置された金属配線としてもよい。
前記第１パッケージボードＰＢ１１及び前記第１半導体チップＣ１１は第１半導体パッケージＰＫＧ１を構成し、前記第２パッケージボードＰＢ２２及び前記第２半導体チップＣ２２は第２半導体パッケージＰＫＧ２を構成する。また、前記第３パッケージボードＰＢ３３及び前記第３半導体チップＣ３３は第３半導体パッケージＰＫＧ３を構成する。結果的に、本実施形態による半導体パッケージはマルチ積層パッケージに相当する。
前記第１オープンループ型チップ配線１５７の第１端部は、前記第１半導体基板１５５内に形成された内部回路の送／受信信号パッド（図示せず）と電気的に接続される。前記第１オープンループ型チップ配線１５７の第２端部は、第１ボンディングワイヤ１５９を介して前記第１ボード配線１５３ａに電気的に接続される。前記第２オープンループ型チップ配線１６７の第１端部は、第２ボンディングワイヤ１６９ａを介して前記第２ボード配線１６３ａに電気的に接続される。前記第２オープンループ型チップ配線１６７の第２端部は、第２ボンディングワイヤ１６９ｂを介して前記第２ボード配線１６３ｂに電気的に接続される。また、前記第３オープンループ型チップ配線１７７の第１端部は、第３ボンディングワイヤ１７９を介して前記第３ボード配線１７３ａに電気的に接続される。
前記第１ボード配線１５３ａは、前記第２パッケージボードＰＢ２２の裏面上に提供されたソルダボールのような第１コネクタ１６０を介して前記第２ボード配線１６３ａに電気的に接続される。前記第２ボード配線１６３ｂは、前記第３パッケージボードＰＢ３３の裏面上に提供されたソルダボールのような第２コネクタ１７０を介して前記第３ボード配線１７３ａに電気的に接続される。結果的に、前記各オープンループ型チップ配線１５７、１６７、１７７は、前記各ボンディングワイヤ１５９、１６９ａ、１６９ｂ、１７９、前記各ボード配線１５３ａ、１６３ａ、１６３ｂ、１７３ａ及び前記各コネクタ１６０、１７０と共に、螺旋状のアンテナ、すなわちヘリカルアンテナを構成する。
前記第１半導体チップＣ１１が前記第１半導体基板１５５内に形成された高周波回路（ＭＭＩＣ）を有する半導体チップの場合、前記ＭＭＩＣチップが動作する間に前記ＭＭＩＣチップから電磁波信号が生成され得る。よって、前記アンテナの性能が前記第１半導体チップＣ１１からの前記電磁波信号に起因して低下することを防止するために、前記第１半導体チップＣ１１は前記第１半導体基板１５５上に形成された平板状の接地シールド（図示せず）をさらに含んでもよい。前記平板状の接地シールドは、前記第１オープンループ型チップ配線１５７と前記第１半導体基板１５５との間に配置される。前記接地シールドは図１、図２及び図５を参照して説明したように前記第１半導体基板１５５と重畳する大きな面積を有する接地プレートである。
図７は、本発明のさらに他の実施形態によるマルチチップパッケージを示す断面図である。本実施形態は変圧器の誘導コイルを有するマルチチップパッケージを説明するための代表的な例である。
図７を参照すると、本実施形態によるマルチチップパッケージは図３に示した実施形態によるマルチチップパッケージの構成要素に加えて前記第２半導体基板２３及び第３半導体基板３７をそれぞれ貫通するコネクタ３１ｐ、４５ｐと、前記第１半導体基板９上に配置された第３チップパッド１３ｃとを含む。前記第３チップパッド１３ｃは、前記コネクタ３１ｐ、４５ｐを介して前記第３オープンループ型チップ配線４７ＬＰの前記第２端部４７ｄに電気的に接続される。その結果、前記各オープンループ型チップ配線１９ＬＰ、３３ＬＰ、４７ＬＰ、前記オープンループ型ボード配線７ＬＰ、前記各コネクタ１７ａ、１７ｂ、３１’、４５’、３１ｐ、４５ｐは前記第１チップパッド１３ａ及び前記第３チップパッド１３ｃに接続された変圧器の誘導コイルを構成する。本実施形態によれば、前記誘導コイルはソレノイドコイルに相当する。
前記オープンループ型ボード配線７ＬＰが提供されないと、前記第１オープンループ型チップ配線１９ＬＰの前記第１端部１９ｃは前記第１チップパッド１３ａに電気的に接続される。この場合に、前記誘導コイルは前記各オープンループ型チップ配線１９ＬＰ、３３ＬＰ、４７ＬＰ、及び前記各コネクタ３１’、４５’、３１ｐ、４５ｐだけで構成される。
上述の実施形態によるマルチチップパッケージは集積回路カード（ＩＣ card）などに採用することができる。この場合に、前記集積回路カードが外部磁界ＭＦを提供するシステム端末機に接触すると、前記誘導コイルは前記集積回路カード内の内部回路を駆動させる電源電圧を生成する。これによって、前記端末機に接続されたメインシステムと前記カードとの間に所望する通信を実行することができる。
図８〜図１２は、図３に示す前記第１半導体チップＣ１’の製造方法を説明するための断面図である。なお、本実施形態による方法が図３の前記第１半導体チップＣ１’を製造する方法を例にして説明しているが、本発明が本発明の思想及び範囲内において前記第１半導体チップＣ１’以外の他の半導体チップ（例えば、図３の第２及び第３半導体チップＣ２’、Ｃ３’）を製造する方法に適用されるということは明白である。
図８及び図９に示すように、第１厚さＴ１を有する初期半導体基板９’上に層間絶縁膜１１を形成する。前記層間絶縁膜１１上に複数のチップパッド、例えば第１チップパッド１３ａ及び第２チップパッド１３ｂを形成する。続いて、前記第１チップパッド１３ａ及び第２チップパッド１３ｂを有する基板上に下部絶縁膜１５を形成する。前記下部絶縁膜１５、前記層間絶縁膜１１及び前記初期半導体基板９’を、エッチング工程を用いてパターニングして前記下部絶縁膜１５、前記層間絶縁膜１１及び前記初期半導体基板９’を貫通する第１ホール１７ａ及び第２ホール１７ｂを形成する。前記エッチング工程は、乾式エッチング工程としてもよい。前記第１ホール１７ａ及び第２ホール１７ｂ内に、それぞれ第１コネクタ１７ａ及び第２コネクタ１７ｂが選択的に形成される。前記第１コネクタ１７ａ及び第２コネクタ１７ｂは、電気メッキ法を用いて形成することができる。この場合、前記第１コネクタ１７ａ及び第２コネクタ１７ｂは金属プラグとすることができる。
図１０及び図１１に示すように、前記下部絶縁膜１５をパターニングして前記第１チップパッド１３ａ及び第２チップパッド１３ｂがそれぞれ露出する第１ビアホール１５ａ及び第２ビアホール１５ｂを形成する。前記第１ビアホール１５ａ及び第２ビアホール１５ａ、１５ｂを有する基板上には、再配置された金属膜が形成される。前記再配置された金属膜をパターニングしてオープンループ型チップ配線１９ＬＰ、局所配線１９ａ及びボンディングパッド１９ｂを形成する。前記オープンループ型チップ配線１９ＬＰは、第１端部１９ｃ及び第２端部１９ｄを有する。
前記オープンループ型チップ配線１９ＬＰは、前記第１端部１９ｃが前記第２コネクタ１７ｂを覆うように形成される。前記ボンディングパッド１９ｂは、前記第２チップパッド１３ｂが露出する前記第２ビアホール（図１０の１５ｂ）を覆うように形成される。また、前記第１チップパッド１３ａが送／受信信号パッド１３ａである場合、前記局所配線１９ａは前記送／受信信号パッド１３ａが露出する前記第１ビアホール（図１０の１５ａ）及び前記第１コネクタ１７ａの上部面を覆うように形成される。この場合に、前記第１コネクタ１７ａは、信号パッドコネクタにあたる。結果的に、前記第１チップパッド１３ａは、前記局所配線１９ａを介して前記第１コネクタ１７ａと電気的に接続される。
前記オープンループ型チップ配線１９ＬＰを有する基板上に、上部絶縁膜２０を追加して形成される。前記上部絶縁膜２０をパターニングして前記オープンループ型チップ配線１９ＬＰの前記第２端部１９ｄが露出する第１開口部２０ａ及び前記ボンディングパッド１９ｂが露出する第２開口部２０ｂが形成される。
図１２に示すように、前記初期半導体基板９’の裏面を選択的にポリシングして前記第１厚さＴ１よりも小さい第２厚さＴ２を有する半導体基板９を形成する。その結果、前記第１コネクタ１７ａ及び第２コネクタ１７ｂは、前記半導体基板９の裏面から相対的に突出する。すなわち、前記第１コネクタ１７ａ及び第２コネクタ１７ｂは突出部Ｐを有する。
本発明の一実施形態によるマルチチップパッケージを示す断面図である。 図１に示すマルチチップパッケージのヘリカルアンテナ及び接地シールドを示す斜視図である。 本発明の他の実施形態によるマルチチップパッケージを示す断面図である。 図３に示されたマルチチップパッケージのヘリカルアンテナを示す斜視図である。 本発明のさらに他の実施形態によるマルチチップパッケージを示す断面図である。 本発明のさらに他の実施形態によるマルチ積層パッケージを示す分解斜視図である。 本発明のさらに他の実施形態によるマルチチップパッケージを示す断面図である。 本発明の実施形態による半導体パッケージに採用される半導体チップの製造方法を説明するための断面図である。 本発明の実施形態による半導体パッケージに採用される半導体チップの製造方法を説明するための断面図である。 本発明の実施形態による半導体パッケージに採用される半導体チップの製造方法を説明するための断面図である。 本発明の実施形態による半導体パッケージに採用される半導体チップの製造方法を説明するための断面図である。 本発明の実施形態による半導体パッケージに採用される半導体チップの製造方法を説明するための断面図である。
符号の説明
１：パッケージ本体、１ＦＳ：前面、１ＢＳ：裏面、３ａ、３ｂ、３ｃ：上部ボード配線、５ａ、５ｂ、５ｃ：下部ボード配線、８：接着剤
２１：接着剤、２３：半導体基板、２５：層間絶縁膜、２７ａ、２７ｂ：チップパッド、２９：絶縁膜、３１：第１コネクタ、３３ａ、３３ｂ：ボンディングパッド、３３ｃ、３３ｄ：端部、３５：接着剤、３７：半導体基板、３９：層間絶縁膜、４１ａ、４１ｂ：チップパッド、４３：絶縁膜、４５：コネクタ、４７ｃ、４７ｄ：端部、４７ａ、４７ｂ：ボンディングパッド、４９ａ、４９ｂ、４９ｃ：ボンディングワイヤ、５１：エポキシ成形化合物、５３：ボール、６１：半導体基板、６３：層間絶縁膜、６５ａ、６５ｂ：下部チップパッド、６５ｇ：接地チップパッド、６７：下部絶縁膜、６９ａ、６９ｂ：上部チップパッド、６９ｇ：接地シールド、７１：上部絶縁膜、７３ｂ：ボンディングパッド、７３ｃ、７３ｄ：端部、７３ＬＰ、３３ＬＰ、４７ＬＰ：オープンループ型チップ配線、ＰＢ１：パッケージボード、Ｃ１、Ｃ２、Ｃ３：半導体チップ

Claims (31)

  1. パッケージボードと、
    前記パッケージボード上に順に積層され、それぞれ半導体基板及び前記半導体基板上に提供されて第１端部及び第２端部を有するオープンループ型チップ配線を具備する複数の半導体チップと、
    前記オープンループ型チップ配線の前記第１端部及び前記第２端部を電気的に接続させて前記オープンループ型チップ配線と共に螺旋状のアンテナを構成するコネクタと、
    を備えることを特徴とする半導体パッケージ。
  2. 前記半導体チップのうち最下部チップは、この最下部チップの前記半導体基板と前記最下部チップの前記オープンループ型チップ配線との間に介在された平板状の接地シールドをさらに有し、前記接地シールドは前記最下部チップの接地パッドに電気的に接続されたことを特徴とする請求項１記載の半導体パッケージ。
  3. 前記コネクタは前記半導体基板を貫通する金属プラグを有することを特徴とする請求項１記載の半導体パッケージ。
  4. 前記半導体チップのうち最下部チップは、この最下部チップの前記半導体基板上に形成された送／受信信号パッドをさらに有し、前記送／受信信号パッドは前記最下部チップの前記オープンループ型チップ配線における前記第１及び前記第２端部のうちいずれか１つに電気的に接続されたことを特徴とする請求項１記載の半導体パッケージ。
  5. 前記オープンループ型チップ配線は再配置された金属配線であることを特徴とする請求項１記載の半導体パッケージ。
  6. 前記複数の半導体チップは、順に積層された第１半導体チップ、第２半導体チップ及び第３半導体チップを含み、
    前記第１半導体チップの前記オープンループ型チップ配線、前記第２半導体チップの前記オープンループ型チップ配線及び前記第３半導体チップの前記オープンループ型チップ配線は、それぞれ第１オープンループ型チップ配線、第２オープンルーフ型チップ配線または第３オープンループ型チップ配線であり、
    前記第１半導体チップの前記半導体基板、前記第２半導体チップの前記半導体基板及び前記第３半導体チップの前記半導体基板は、それぞれ第１半導体基板、第２半導体基板または第３半導体基板であることを特徴とする請求項１記載の半導体パッケージ。
  7. 前記第１半導体チップは前記第１半導体基板上に形成された送／受信信号パッドをさらに含み、前記送／受信信号パッドは前記第１オープンループ型チップ配線の前記第１端部に電気的に接続されたことを特徴とする請求項６記載の半導体パッケージ。
  8. 前記第１半導体チップは前記第１オープンループ型チップ配線と前記第１半導体基板との間に介在された平板状の接地シールドをさらに含み、前記接地シールドは前記第１半導体チップの接地パッドに電気的に接続されたことを特徴とする請求項７記載の半導体パッケージ。
  9. 前記コネクタは、
    前記第１オープンループ型チップ配線の前記第２端部を前記第２オープンループ型チップ配線の前記第１端部に電気的に接続させる第１コネクタと、
    前記第２オープンループ型チップ配線の前記第２端部を前記第３オープンループ型チップ配線の前記第１端部に電気的に接続させる第２コネクタと、
    を含むことを特徴とする請求項７記載の半導体パッケージ。
  10. 前記第１コネクタは前記第２半導体基板を貫通する第１金属プラグであり、前記第２コネクタは前記第３半導体基板を貫通する第２金属プラグであることを特徴とする請求項９記載の半導体パッケージ。
  11. バルク領域内、または表面上に提供されたオープンループ型ボード配線を有し、前記オープンループ型ボード配線は第１端部及び第２端部を有するパッケージボードと、
    前記パッケージボード上に順に積層され、それらのそれぞれは半導体基板及び前記半導体基板上に提供されて第１端部及び第２端部を有するオープンループ型チップ配線を有する複数の半導体チップと、
    前記オープンループ型ボード配線及び前記オープンループ型チップ配線の前記第１端部及び前記第２端部を電気的に接続させて前記オープンループ型ボード配線及び前記オープンループ型チップ配線と共に螺旋状のアンテナを構成するコネクタと、
    を備えることを特徴とする半導体パッケージ。
  12. 前記コネクタは、前記半導体基板を貫通する金属プラグを含むことを特徴とする請求項１１記載の半導体パッケージ。
  13. 前記半導体チップのうち最下部チップはこの最下部チップの前記半導体基板上に形成された送／受信信号パッドをさらに含み、前記送／受信信号パッドは前記コネクタのうちいずれか１つを介して前記オープンループ型ボード配線の前記第１及び前記第２端部のうちいずれか１つに電気的に接続されたことを特徴とする請求項１１記載の半導体パッケージ。
  14. 前記オープンループ型チップ配線は再配置された金属配線であることを特徴とする請求項１１記載の半導体パッケージ。
  15. 前記複数の半導体チップは、順に積層された第１半導体チップ、第２半導体チップまたは第３半導体チップを有し、
    前記第１半導体チップの前記オープンループ型チップ配線、前記第２半導体チップの前記オープンループ型チップ配線及び前記第３半導体チップの前記オープンループ型チップ配線は、それぞれ第１オープンループ型チップ配線、第２オープンループ型チップ配線または第３オープンループ型チップ配線であり、
    前記第１半導体チップの前記半導体基板、前記第２半導体チップの前記半導体基板及び前記第３半導体チップの前記半導体基板は、それぞれ第１半導体基板、第２半導体基板または第３半導体基板であることを特徴とする請求項１１記載の半導体パッケージ。
  16. 前記第１半導体チップは前記第１半導体基板上に形成された送／受信信号パッドをさらに含み、前記送／受信信号パッドは前記オープンループ型ボード配線の前記第１端部に電気的に接続されることを特徴とする請求項１５記載の半導体パッケージ。
  17. 前記コネクタは、
    前記送／受信信号パッドを前記オープンループ型ボード配線の前記第１端部に電気的に接続させる信号パッドコネクタと、
    前記オープンループ型ボード配線の前記第２端部を前記第１オープンループ型チップ配線の前記第１端子に電気的に接続させる第１コネクタと、
    前記第１オープンループ型チップ配線の前記第２端子を前記第２オープンループ型チップ配線の前記第１端子に電気的に接続させる第２コネクタと、
    前記第２オープンループ型チップ配線の前記第２端子を前記第３オープンループ型チップ配線の前記第１端子に電気的に接続させる第３コネクタと、
    を含むことを特徴とする請求項１６記載の半導体パッケージ。
  18. 前記信号パッドコネクタは前記第１半導体基板を貫通する信号パッド金属プラグを含み、前記第１コネクタ、前記第２コネクタ及び前記第３コネクタはそれぞれ前記第１半導体基板、前記第２半導体基板または第３半導体基板を貫通する第１金属プラグ、第２金属プラグまたは第３金属プラグであることを特徴とする請求項１７記載の半導体パッケージ。
  19. 前面及び裏面を有するパッケージボードと、
    前記前面上に順に積層され、それらのそれぞれは半導体基板及び前記半導体基板上に提供されて第１端部及び第２端部を有するオープンループ型チップ配線を有する複数の上部半導体チップと、
    前記オープンループ型チップ配線の前記第１端部及び前記第２端部を電気的に接続させて前記オープンループ型チップ配線と共に螺旋状のアンテナを構成するコネクタと、
    前記裏面上に搭載された下部半導体チップと、
    を備えることを特徴とする半導体パッケージ。
  20. 前記下部半導体チップは半導体基板及びこの半導体基板上に形成された送／受信信号パッドを含み、前記送／受信信号パッドは前記パッケージボードを貫通するボードプラグを介して前記上部半導体チップのうち、最下部チップの前記オープンループ型チップ配線の前記第１端部に電気的に接続されることを特徴とする請求項１９記載の半導体パッケージ。
  21. 前記パッケージボードは前記パッケージボードのバルク領域内、前記パッケージボードの前記前面上、または前記パッケージボードの前記裏面上に提供された平板状の接地シールドをさらに含み、前記接地シールドは前記上部半導体チップのうち最下部チップ及び前記下部半導体チップと重畳されていることを特徴とする請求項２０記載の半導体パッケージ。
  22. 前記下部半導体チップはフリップチップであることを特徴とする請求項２０記載の半導体パッケージ。
  23. 前記フリップチップは、
    前記半導体基板上に再配置された接地シールドをさらに含み、前記接地シールドは前記半導体基板と前記パッケージボードとの間に提供されることを特徴とする請求項２２記載の半導体パッケージ。
  24. 前記上部半導体チップのうち最下部チップはフリップチップであることを特徴とする請求項１９記載の半導体パッケージ。
  25. 順に積層された複数のパッケージボードと、
    前記パッケージボード上にそれぞれ搭載され、それらのそれぞれは半導体基板及び前記半導体基板上に提供されて第１端部及び第２端部を有するオープンループ型チップ配線を有する複数の半導体チップと、
    前記オープンループ型チップ配線の前記第１端部及び前記第２端部を電気的に接続させて前記オープンループ型チップ配線と共に螺旋状のアンテナを構成するコネクタと、
    を備えることを特徴とするマルチ積層パッケージ。
  26. 前記パッケージボードのうち最下部ボード上に搭載された最下部半導体チップは送／受信信号パッドをさらに含み、前記送／受信信号パッドは前記最下部半導体チップの前記オープンループ型チップ配線における前記第１端部及び前記第２端部のうちいずれか１つに電気的に接続されたことを特徴とする請求項２５記載のマルチ積層パッケージ。
  27. 前記最下部半導体チップは前記最下部半導体チップの前記半導体基板と前記最下部半導体チップの前記オープンループ型チップ配線との間に介在された平板状の接地シールドをさらに含むことを特徴とする請求項２６記載のマルチ積層パッケージ。
  28. パッケージボードと、
    前記パッケージボード上に順に積層され、それぞれ半導体基板及び前記半導体基板上に提供されて第１端部及び第２端部を有するオープンループ型チップ配線を有する複数の半導体チップと、
    前記オープンループ型チップ配線のうち最上部オープンループ型チップ配線の前記第１端部、前記オープンループ型チップ配線のうち最下部オープンループ型チップ配線の前記第２端部、及び前記最上部オープンループ型チップ配線と前記最下部オープンループ型チップ配線との間の中間オープンループ型チップ配線の前記第１及び前記第２端部を電気的に接続させて前記オープンループ型チップ配線と共に螺旋状のコイルを構成する第１グループのコネクタと、
    前記最上部オープンループ型チップ配線の前記第２端部に電気的に接続されて前記螺旋形コイルと共に変圧器の誘導コイルを構成する第２グループのコネクタと、
    を備えることを特徴とする半導体パッケージ。
  29. 前記第１グループのコネクタ及び前記第２グループのコネクタは前記半導体チップの前記半導体基板を貫通する金属プラグであることを特徴とする請求項２８記載の半導体パッケージ。
  30. 前記最下部オープンループ型チップ配線の前記第１端部は前記半導体チップのうち最下部チップの第１パッドに電気的に接続され、前記最上部オープンループ型チップ配線の前記第２端部は前記第２グループのコネクタを介して前記最下部チップの第２パッドに電気的に接続されたことを特徴とする請求項２８記載の半導体パッケージ。
  31. 前記パッケージボードは前記パッケージボードのバルク領域内、または前記パッケージボードの表面上に提供されて第１端部及び第２端部を有するオープンループ型ボード配線をさらに含み、前記オープンループ型ボード配線の前記第１端部は前記半導体チップのうち最下部チップの第１パッドに電気的に接続され、前記オープンループ型ボード配線の前記第２端部は前記最下部オープンループ型チップ配線の前記第１端部に電気的に接続され、前記最上部オープンループ型チップ配線の前記第２端部は前記第２グループのコネクタを介して前記最下部チップの第２パッドに電気的に接続されたことを特徴とする請求項２８記載の半導体パッケージ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012509653A (ja) * 2008-11-25 2012-04-19 クアルコム，インコーポレイテッド 半導体チップに集積されたアンテナ
JP2014150102A (ja) * 2013-01-31 2014-08-21 Shinko Electric Ind Co Ltd 半導体装置
JP2018157150A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体装置

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5076909B2 (ja) * 2006-01-24 2012-11-21 日本電気株式会社 集積回路装置
US8569876B2 (en) * 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
US7791199B2 (en) 2006-11-22 2010-09-07 Tessera, Inc. Packaged semiconductor chips
KR100836536B1 (ko) 2006-12-21 2008-06-10 한국과학기술원 컨덕터의 안테나에 대한 영향이 감소된 에스아이피 및 그설계 방법
CN101675516B (zh) 2007-03-05 2012-06-20 数字光学欧洲有限公司 具有通过过孔连接到前侧触头的后侧触头的芯片
SG148901A1 (en) 2007-07-09 2009-01-29 Micron Technology Inc Packaged semiconductor assemblies and methods for manufacturing such assemblies
KR100906065B1 (ko) * 2007-07-12 2009-07-03 주식회사 동부하이텍 반도체칩, 이의 제조 방법 및 이를 가지는 적층 패키지
JP2009021499A (ja) * 2007-07-13 2009-01-29 Toshiba Corp 積層型半導体装置
KR101588723B1 (ko) 2007-07-31 2016-01-26 인벤사스 코포레이션 실리콘 쓰루 비아를 사용하는 반도체 패키지 공정
KR101481576B1 (ko) * 2008-10-06 2015-01-14 삼성전자주식회사 반도체 패키지
US8445996B2 (en) 2007-10-11 2013-05-21 Samsung Electronics Co., Ltd. Semiconductor package
JP4833192B2 (ja) * 2007-12-27 2011-12-07 新光電気工業株式会社 電子装置
US8253241B2 (en) 2008-05-20 2012-08-28 Infineon Technologies Ag Electronic module
US8129266B2 (en) * 2008-07-09 2012-03-06 Semiconductor Componenets Industries, LLC Method of forming a shielded semiconductor device and structure therefor
US8183673B2 (en) * 2008-10-21 2012-05-22 Samsung Electronics Co., Ltd. Through-silicon via structures providing reduced solder spreading and methods of fabricating the same
US8049319B2 (en) * 2008-10-24 2011-11-01 Electronics And Telecommunications Research Institute Ultra wideband system-on-package
KR20100048610A (ko) 2008-10-31 2010-05-11 삼성전자주식회사 반도체 패키지 및 그 형성 방법
US8278749B2 (en) 2009-01-30 2012-10-02 Infineon Technologies Ag Integrated antennas in wafer level package
JP2011082450A (ja) 2009-10-09 2011-04-21 Elpida Memory Inc 半導体装置及びこれを備える情報処理システム
US8035218B2 (en) * 2009-11-03 2011-10-11 Intel Corporation Microelectronic package and method of manufacturing same
KR20110050964A (ko) * 2009-11-09 2011-05-17 주식회사 하이닉스반도체 반도체 패키지 및 이의 제조 방법
US9999129B2 (en) * 2009-11-12 2018-06-12 Intel Corporation Microelectronic device and method of manufacturing same
US8304917B2 (en) * 2009-12-03 2012-11-06 Powertech Technology Inc. Multi-chip stacked package and its mother chip to save interposer
KR20110078189A (ko) * 2009-12-30 2011-07-07 삼성전자주식회사 적층 구조의 반도체 칩들을 구비하는 메모리 카드 및 메모리 시스템
US8970000B2 (en) 2010-01-18 2015-03-03 Infineon Technologies Austria Ag Signal transmission arrangement
US8199518B1 (en) 2010-02-18 2012-06-12 Amkor Technology, Inc. Top feature package and method
US8946886B1 (en) 2010-05-13 2015-02-03 Amkor Technology, Inc. Shielded electronic component package and method
KR20110133945A (ko) * 2010-06-08 2011-12-14 삼성전자주식회사 스택 패키지 및 그의 제조 방법
US8796135B2 (en) 2010-07-23 2014-08-05 Tessera, Inc. Microelectronic elements with rear contacts connected with via first or via middle structures
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8791575B2 (en) 2010-07-23 2014-07-29 Tessera, Inc. Microelectronic elements having metallic pads overlying vias
US9007273B2 (en) 2010-09-09 2015-04-14 Advances Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
JP5172925B2 (ja) * 2010-09-24 2013-03-27 株式会社東芝 無線装置
US8451618B2 (en) 2010-10-28 2013-05-28 Infineon Technologies Ag Integrated antennas in wafer level package
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
KR101711045B1 (ko) * 2010-12-02 2017-03-02 삼성전자 주식회사 적층 패키지 구조물
US8637968B2 (en) 2010-12-02 2014-01-28 Tessera, Inc. Stacked microelectronic assembly having interposer connecting active chips
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8610264B2 (en) 2010-12-08 2013-12-17 Tessera, Inc. Compliant interconnects in wafers
KR101099587B1 (ko) 2011-04-20 2011-12-28 앰코 테크놀로지 코리아 주식회사 Ｔｓｖ를 이용한 적층 칩 반도체 패키지
JP5417389B2 (ja) 2011-07-13 2014-02-12 株式会社東芝 無線装置
JP5414749B2 (ja) 2011-07-13 2014-02-12 株式会社東芝 無線装置
US8659126B2 (en) * 2011-12-07 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit ground shielding structure
US8610247B2 (en) 2011-12-30 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for a transformer with magnetic features
US20130113089A1 (en) * 2011-11-09 2013-05-09 Azurewave Technologies, Inc. Module ic package structure having a metal shielding function for preventing electrical malfunction induced by short-circuit
US8786060B2 (en) * 2012-05-04 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package integrated with conformal shield and antenna
US9136213B2 (en) 2012-08-02 2015-09-15 Infineon Technologies Ag Integrated system and method of making the integrated system
CN103811444B (zh) * 2012-11-07 2016-11-23 环旭电子股份有限公司 电子装置、系统级封装模块及系统级封装模块的制造方法
JP6121705B2 (ja) 2012-12-12 2017-04-26 株式会社東芝 無線装置
US9978688B2 (en) 2013-02-28 2018-05-22 Advanced Semiconductor Engineering, Inc. Semiconductor package having a waveguide antenna and manufacturing method thereof
CN103227170A (zh) * 2013-03-29 2013-07-31 日月光半导体制造股份有限公司 堆迭式半导体结构及其制造方法
KR102053349B1 (ko) * 2013-05-16 2019-12-06 삼성전자주식회사 반도체 패키지
US20150179555A1 (en) * 2013-12-20 2015-06-25 Sung Soo Kim Integrated circuit packaging system with vialess substrate and method of manufacture thereof
KR20150088453A (ko) * 2014-01-24 2015-08-03 한국전자통신연구원 다중 대역 플라즈마 루프 안테나
US9190345B1 (en) * 2014-03-28 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
KR101729378B1 (ko) * 2014-05-30 2017-04-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 반도체 디바이스 제조 방법
US10236115B2 (en) * 2014-06-16 2019-03-19 Stmicroelectronics S.R.L. Integrated transformer
WO2017130520A1 (ja) * 2016-01-25 2017-08-03 京セラ株式会社 計測センサ用パッケージおよび計測センサ
US10243272B2 (en) * 2016-04-27 2019-03-26 Getac Technology Corporation Antenna device and antenna module having the antenna device
US10079222B2 (en) * 2016-11-16 2018-09-18 Powertech Technology Inc. Package-on-package structure and manufacturing method thereof
US10177095B2 (en) 2017-03-24 2019-01-08 Amkor Technology, Inc. Semiconductor device and method of manufacturing thereof
US11164826B2 (en) 2019-08-30 2021-11-02 Nxp Usa, Inc. Packaged integrated circuit having stacked die and method for making
SE544087C2 (en) * 2020-11-30 2021-12-21 Gapwaves Ab Improved ultra-wideband circular-polarized radiation element with integrated feeding

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023624A (en) * 1988-10-26 1991-06-11 Harris Corporation Microwave chip carrier package having cover-mounted antenna element
DE69737914T2 (de) * 1997-12-22 2008-02-07 Hitachi, Ltd. Kartenförmige vorrichtung mit einem halbleiterelement
CN1243294A (zh) 1998-07-28 2000-02-02 东芝株式会社 集成电路卡和数据读写装置和无线标记及它们的制造方法
US6351033B1 (en) * 1999-10-06 2002-02-26 Agere Systems Guardian Corp. Multifunction lead frame and integrated circuit package incorporating the same
KR100663177B1 (ko) * 1999-12-16 2007-01-02 고등기술연구원연구조합 안테나가 내장된 금속상 저온 동시 소성 세라믹 기판의제작방법
EP1126522A1 (en) * 2000-02-18 2001-08-22 Alcatel Packaged integrated circuit with radio frequency antenna
US6304232B1 (en) * 2000-02-24 2001-10-16 The Goodyear Tire & Rubber Company Circuit module
JP3939504B2 (ja) * 2001-04-17 2007-07-04 カシオ計算機株式会社 半導体装置並びにその製造方法および実装構造
US6686649B1 (en) * 2001-05-14 2004-02-03 Amkor Technology, Inc. Multi-chip semiconductor package with integral shield and antenna
EP1378961A3 (en) 2002-07-04 2005-07-13 Antenna Tech, Inc. Multi-band helical antenna on multilayer substrate
US6933603B2 (en) * 2002-07-11 2005-08-23 Teledyne Technologies Incorporated Multi-substrate layer semiconductor packages and method for making same
US20040061213A1 (en) * 2002-09-17 2004-04-01 Chippac, Inc. Semiconductor multi-package module having package stacked over die-up flip chip ball grid array package and having wire bond interconnect between stacked packages
US6906416B2 (en) * 2002-10-08 2005-06-14 Chippac, Inc. Semiconductor multi-package module having inverted second package stacked over die-up flip-chip ball grid array (BGA) package
JP2004342948A (ja) 2003-05-19 2004-12-02 Tdk Corp 電子部品モジュール
JP4381113B2 (ja) 2003-11-27 2009-12-09 三洋電機株式会社 アンテナ共用器
CN2676405Y (zh) 2003-12-10 2005-02-02 立卫科技股份有限公司 芯片黏着胶材
KR100585226B1 (ko) 2004-03-10 2006-06-01 삼성전자주식회사 방열판을 갖는 반도체 패키지 및 그를 이용한 적층 패키지
US20060214271A1 (en) * 2005-03-23 2006-09-28 Jeremy Loraine Device and applications for passive RF components in leadframes
US7763963B2 (en) * 2005-05-04 2010-07-27 Stats Chippac Ltd. Stacked package semiconductor module having packages stacked in a cavity in the module substrate
US7312519B2 (en) * 2006-01-12 2007-12-25 Stats Chippac Ltd. Stacked integrated circuit package-in-package system

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012509653A (ja) * 2008-11-25 2012-04-19 クアルコム，インコーポレイテッド 半導体チップに集積されたアンテナ
JP2014150102A (ja) * 2013-01-31 2014-08-21 Shinko Electric Ind Co Ltd 半導体装置
JP2018157150A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体装置

Also Published As

Publication number Publication date
CN101026145A (zh) 2007-08-29
US20070194427A1 (en) 2007-08-23
US7868462B2 (en) 2011-01-11
KR100714310B1 (ko) 2007-05-02
CN100487892C (zh) 2009-05-13

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