JP2007208972A5 - - Google Patents

Claims (9)

1. 第１の入力及び第１の出力を有する０次のトランスインピーダンス増幅器（ＴＩＡ）と、
   第１の演算増幅器（オペアンプ）であって
   前記０次のＴＩＡの前記第１の出力に接続する第１の入力、
   該第１のオペアンプの前記第１の入力によって駆動される第１のトランジスタ、
   第１のバイアス電圧によって駆動され、且つ、前記第１のトランジスタに接続する第２のトランジスタ、
   前記第２のトランジスタに接続する第１の電流源、及び
   前記第１のトランジスタと前記第２のトランジスタの間のノードにある第１の出力、
   を有する、該第１のオペアンプと、
   を備える入れ子状のＴＩＡ回路。
2. 前記第１のトランジスタに接続する第２の電流源を更に備える、請求項１記載の入れ子状のＴＩＡ回路。
3. 前記第１のオペアンプの利得が、前記０次のＴＩＡの利得より大きく、前記第１のオペアンプの帯域幅が、前記０次のＴＩＡの帯域幅より小さい、請求項１記載の入れ子状のＴＩＡ回路。
4. 前記０次のＴＩＡが、
   第２の入力及び第２の出力を有する第２のオペアンプと、
   第３の入力及び第３の出力を有し、該第３の入力が前記第２の出力に接続されている第３のオペアンプと、
   前記第３の出力に接続する一端、及び、前記第３の入力に接続する他端を有する抵抗と、
   を備える、請求項１記載の入れ子状のＴＩＡ回路。
5. 前記第１のオペアンプの前記第１の出力に接続する一端、及び、前記０次のＴＩＡの前記第１の入力に接続する他端を有する第１の抵抗を更に備える、請求項１記載の入れ子状のＴＩＡ回路。
6. 前記０次のＴＩＡが、第２の入力、及び第２の出力を有する０次の差動モードＴＩＡであり、
   前記第１のオペアンプが、
   差動モードオペアンプであり、
   前記０次のＴＩＡの前記第２の出力に接続する第２の入力、
   前記第１のオペアンプの前記第２の入力によって駆動される第３のトランジスタ、
   第１のバイアス電圧によって駆動され、且つ、前記第３のトランジスタに接続する第４のトランジスタ、
   前記第２のトランジスタに接続する第１の電流源、
   前記第４のトランジスタに接続する第２の電流源、
   前記第３のトランジスタと前記第４のトランジスタの間の接続部にある第２の出力、
   を有する、
   請求項１記載の入れ子状のＴＩＡ回路。
7. 前記第１のトランジスタ及び前記第３のトランジスタに接続する第３の電流源を更に備える、請求項６に記載の入れ子状のＴＩＡ回路。
8. 前記０次のＴＩＡは、
   複数の入力及び複数の出力を有する第２の差動モードオペアンプと、
   複数の入力及び複数の出力を有する第３の差動モードオペアンプであって、該第３の差動モードオペアンプの前記複数の入力がそれぞれ、前記第２の差動モードオペアンプの前記複数の出力のうち対応の出力に接続している、該第３の差動モードオペアンプと、
   第１の端部及び第２の端部を有する複数の抵抗であって、該複数の抵抗の前記第１の端部及び第２の端部それぞれが、前記第３の差動モードオペアンプの前記複数の入力及び前記複数の出力に接続している、該複数の抵抗と、
   を備える、請求項６に記載の入れ子状のＩＡ回路。
9. 前記第１のオペアンプの前記第１の出力に接続する一端、及び、前記０次のＴＩＡの前記第１の入力に接続する他端を有する第１の抵抗と、
   前記第１のオペアンプの前記第２の出力に接続する一端、及び、前記０次のＴＩＡの前記第２の入力に接続する他端を有する第２の抵抗と、
   を更に備える、請求項６に記載の入れ子状のＴＩＡ回路。