JP2006165225A - 半導体装置 - Google Patents

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Abstract

【課題】製造工程が容易で且つ充分な耐圧特性を得ることが可能なJTE構造を得る。
【解決手段】半導体装置は、SiC基板1に形成されたn型のドリフト層2にショットキ接続するアノード電極3とその外周部に形成されたJTE領域6を有する。JTE領域6は、ドリフト層2の上部におけるアノード電極3のエッジの下を含む領域に形成された第1のp型領域6aと、その外側に形成され第1のp型領域6aよりも不純物面濃度が低い第2のp型領域6bとから成る。第2のp型領域6bは、アノード電極3のエッジから15μm以上外側に配設される。第1のp型領域6aの不純物面濃度は、1.8×1013〜4×1013cm-2であり、第2のp型領域6bの不純物面濃度は、1×1013〜2.5×1013cm-2である。
【選択図】図1

Description

この発明は半導体装置構造に関するものであり、特に、ショットキ電極を有する半導体素子の終端構造に関するものである。
SiC(炭化シリコン)を用いた半導体装置は、温度特性および耐圧特性に優れたデバイスとして知られている。しかし、炭化シリコンを使用した半導体装置の製造技術には、多くの解決すべき課題が残されており、特に高電圧用の装置に関しては課題が多い。例えば、SiCを用いたショットキ障壁ダイオードでは、素子の周囲に適切な終端構造を設けることが課題とされている。ショットキ電極の外縁部(エッジ)近傍には、電界のピーク(電界集中)が発生するのが通常であるため、その部分の電界集中を低減すること可能な終端構造が望まれている。
SiC基板に形成したショットキ障壁ダイオード素子の終端構造としては、SiC基板におけるショットキ電極の外周にp型領域を設け、該p型領域のチャージレベルを素子の外側に向けて段階的に小さくしたJunction Termination Extension(JTE)構造が知られている(例えば特許文献1)。
特表平2001−508950号公報
JTE構造では、上記p型領域(以下「JTE領域」と称する)のチャージレベルが素子の外側に向けて徐々に小さくなるように、不純物濃度ないしは厚さの異なる複数の領域を形成する必要がある。即ち、JTE領域は、チャージレベルの異なる複数個のp型領域により形成される。そのためJTE領域を形成するためには多くの工程数が必要とされ、製造コスト低減を妨げる要因となる。
先に述べたように、電界集中はショットキ電極のエッジ近傍で発生しやすい。そのため、JTE領域におけるショットキ電極と接する部分の濃度および厚さを適切に設定する必要がある。そうでなければ、ショットキ電極端の電界集中を十分には緩和することができず、当該ショットキ電極端でのトンネル電流が増大し、理想耐圧に近い降伏電圧を得ることができない。また電界集中は、JTE領域を構成する複数のp型領域の境界部分、つまりチャージレベルが急激に変化する部分でも生じ、JTE領域の耐圧特性を劣化させる要因になっている。
本発明は以上のような課題を解決するためになされたものであり、製造工程が容易で且つ充分な耐圧特性を得ることが可能なJTE構造を有する半導体装置、および、内部での電界集中の発生を抑制可能なJTE構造を有する半導体装置を提供することを目的とする。
本発明の第1の局面に係る半導体装置は、半導体基板と、前記半導体基板に形成されたn型ドリフト層と、前記半導体基板上に形成され、前記n型ドリフト層にショットキ接続する電極と、前記n型ドリフト層上部に形成され、前記電極の前記半導体基板に接する部分のエッジの下を含む領域に配設されたp型のJTE領域とを備える半導体装置であって、前記JTE領域は、前記エッジに接続する第1のp型領域と、前記第1のp型領域の外側に形成され、当該第1のp型領域よりも不純物面濃度が低い第2のp型領域とから成り、前記第2のp型領域は、前記エッジから15μm以上外側に配設されており、前記第1のp型領域の不純物面濃度は、1.8×1013〜4×1013cm-2であり、前記第2のp型領域の不純物面濃度は、1×1013〜2.5×1013cm-2であるものである。
本発明の第2の局面に係る半導体装置は、半導体基板と、前記半導体基板に形成されたn型ドリフト層と、前記半導体基板上に形成され、前記n型ドリフト層にショットキ接続する電極と、前記n型ドリフト層上部に形成され、前記電極の前記半導体基板に接する部分のエッジの下を含む領域に配設されたp型のJTE領域とを備える半導体装置であって、前記JTE領域の不純物面濃度は、前記エッジから外側に向けて連続的に低くなっており、前記JTE領域において、前記エッジ下の部分の不純物面濃度は、1.8×1013〜4×1013cm-2であり、前記エッジから15μm外側の部分の不純物面濃度は、1×1013〜2.5×1013cm-2であるものである。
本発明の第1の局面によれば、JTE領域は、第1のp型領域と第2のp型領域という2つのp型領域により構成されており、構造が簡単である。よって、従来のJTE構造よりも少ない工程数で形成可能である。従って、製造工程の簡略化および製造コストの低減に寄与できる。且つ、第1のp型領域の不純物面濃度は1.8×1013〜4×1013cm-2であり、第2のp型領域の不純物面濃度は1×1013〜2.5×1013cm-2であるので、JTE領域内での電界集中の発生を抑制でき、半導体装置の耐圧特性を向上させることができる。
本発明の第2の局面によれば、JTE領域内における不純物面濃度は、電極のエッジ下の部分で1.8×1013〜4×1013cm-2であり、当該エッジから15μmの部分で1×1013〜2.5×1013cm-2であるので、JTE領域内での電界集中の発生を抑制でき、半導体装置の耐圧特性を向上させることができる。また、JTE領域内の不純物面濃度は、電極のエッジ下の部分から外側に向けて連続的に低くなるので、JTE領域内での電界集中の発生が抑制され、電界分布が均一化される。よって、JTE領域の耐圧特性はさらに向上する。
<実施の形態1>
図1は本発明の実施の形態1に係る半導体装置の構造を示す断面図である。当該半導体装置は、SiC基板1に形成されたショットキ障壁ダイオードを備えている。即ち、n型のSiC基板1に同じくn型のSiCドリフト層2が形成され、その上面には、当該ドリフト層2とショットキ接続するアノード電極3(ショットキ電極)が形成される。ドリフト層2は、当該ダイオードが1000V程度の耐圧を実現できるよう、不純物濃度(ドーピング濃度)は2×1015〜12×1015cm-3に、厚さは5〜15μmに設定されている。ドリフト層2の上面の、アノード電極3が接しない領域には絶縁膜4が形成される。また、SiC基板の底面には当該ダイオードのカソード電極5が設けられる。
ドリフト層2の上部におけるアノード電極3の外周部には、終端構造としてのJTE領域6が形成される。より具体的には、JTE領域6は、アノード電極3のSiC基板1に接する部分のエッジの下を含む領域に形成される。なお、以下の説明において「アノード電極3のエッジ」とは、「アノード電極3におけるSiC基板1に接する部分のエッジ」(即ち図1に示す点A)を指すものとする。
本実施の形態では、当該JTE領域6は図1の如く、第1のp型領域6aおよび第2のp型領域6bという2つのp型領域により構成される。第1のp型領域6aは、ドリフト層2の上部に形成され、アノード電極3のエッジに接するように形成される。この第1のp型領域6aは、アノード電極3のエッジから内側に5μm以上、外側に15μm以上の幅で形成されていればよい。
第2のp型領域6bは、第1のp型領域6aよりもチャージレベルが低いものであり、ドリフト層2の上部における第1のp型領域6aの外側に形成される。第2のp型領域6bは、第1のp型領域6aとの境界から外側に15μm以上の幅で形成されていればよい。
ここで、不純物領域のチャージレベルを示す概念として、「不純物面濃度(cm-2)」を導入する。不純物面濃度は、不純物領域の単位体積あたりの不純物濃度(cm-3)に、その不純物領域の厚さを乗じて得られる。面濃度が高いほどチャージレベルが高いと言える。なお、以下の説明で「不純物濃度」という場合は、単位体積あたりの濃度を示すものとする。
本発明者は、図1に示した構造のダイオードについて、第1のp型領域6aおよび第2のp型領域6bのチャージレベル(面濃度)を変化させたときの電界分布の変化をシミュレーションし、第1のp型領域6aおよび第2のp型領域6bそれぞれの適切な不純物面濃度を検討した。図2および図3にその結果を示す。
図2は、図1に示した構造のダイオードに1000Vの逆方向電圧を印加させた場合の、JTE領域6におけるアノード電極3のエッジ下の不純物面濃度(即ち、第1のp型領域6aの不純物面濃度)と、その部分の電界強度との関係を示している。通常、アノード電極3のエッジ下では電界のピークが発生する。シミュレーションの結果、図2に示すように、第1のp型領域6aの不純物面濃度が1.8×1013〜4×1013cm-2の範囲のときはそのピークが1MV/cm以下に抑制されることが分かる。
一方図3は、図1に示した構造のダイオードに1000Vの逆方向電圧を印加させた場合の、第2のp型領域6bの不純物面濃度と、当該第2のp型領域6bの内側端(即ち第1のp型領域6aとの境界)(図1の点X)および外側端(図1の点Y)の電界強度との関係を示している。図1のJTE領域6では、通常その2つの部分(第2のp型領域6bの内側端および外側端)で電界のピークが発生する。図3のように、第2のp型領域6bの不純物面濃度が低くなると第2のp型領域6bの内側端のピークが大きくなり、高くなると外側端のピークが大きくなる。シミュレーションの結果、第2のp型領域6bの不純物面濃度が1×1013〜2.5×1013cm-2の範囲のときは、その2つのピークが共に3.5MV/cm以下に抑制されることが分かる。
そこで本実施の形態では、第1のp型領域6aの不純物面濃度を1.8×1013〜4×1013cm-2に設定し、第2のp型領域6bの不純物面濃度を1×1013〜2.5×1013cm-2に設定する。但し、第2のp型領域6bの不純物面濃度は第1のp型領域6aのそれよりも低くする。
例えば、第1のp型領域6aおよび第2のp型領域6bの厚さを共に0.7μmに設定し、第1のp型領域6aの不純物濃度を5×1017cm-3、第2のp型領域6bの不純物濃度を2×1017cm-3に設定すればよい。このとき、第1のp型領域6aの不純物面濃度は3.5×1013cm-2であり、第2のp型領域6bの不純物面濃度は1.4×1013cm-2になる。
図2および図3に示したシミュレーション結果から分かるように、不純物面濃度が1.8×1013〜4×1013cm-2の第1のp型領域6aと、1×1013〜2.5×1013cm-2の第2のp型領域6bとから成るJTE領域6を用いることにより、例えば1000V程度の電圧がダイオードに印加されてもアノード電極3のエッジ下の電界ピークは1MV/cm以下に抑えられる。従って、アノード電極3のエッジ下の電界集中に伴うトンネル電流の増大が抑制され、降伏現象の発生を防止できる。それと共に、第2のp型領域6bの内側端および外側端の電界ピークは、共に3.5MV/cm以下に抑えられ、JTE領域6内の電界分布が平坦化される。即ち、JTE領域6の特定の部分に高電界が生じることが抑制される。従って、電界集中に起因してなだれ現象が生じる降伏点が、アノード電極3に近くなり、降伏現象は安定に且つ可逆的に生じることになる。その結果、本実施の形態に係るダイオードは、理想耐圧に近い降伏電圧を得ることができる。
以上説明したように、本実施の形態のJTE領域6は、第1のp型領域6aと第2のp型領域6bという2つのp型領域により構成されており、構造が簡単である。よって、従来のJTE構造よりも少ない工程数で形成可能である。従って、製造工程の簡略化および製造コストの低減に寄与できる。且つ、第1のp型領域6aの不純物面濃度を1.8×1013〜4×1013cm-2に設定し、第2のp型領域6bの不純物面濃度を1×1013〜2.5×1013cm-2に設定しているので、電界集中の発生を抑制でき、半導体装置の耐圧特性を向上させることができる。
なお、図1においては、アノード電極3はその一部が絶縁膜4の上面に乗り上げた形状であるが、本発明の適用はそのような形状のアノード電極3に限られるものではない。即ち、アノード電極3が絶縁膜4の上面に形成されない(アノード電極3の下側全面がSiC基板1に接する)構造であってもよい。
<実施の形態2>
実施の形態1では、図1に示したように第1のp型領域6aと第2のp型領域6bとを、同じ厚さに形成した。そしてそれら各々の不純物濃度を調整することにより、第1のp型領域6aの不純物面濃度を1.8×1013〜4×1013cm-2に、第2のp型領域6bの不純物面濃度を1×1013〜2.5×1013cm-2に設定した。
しかし上記したように、不純物面濃度は、不純物領域の不純物濃度に、当該不純物領域の厚さを乗じて得られるので、その厚さを調整することによって面濃度を調整することもできる。
図4は、本発明の実施の形態2に係る半導体装置の構造を示す断面図である。同図において、図1に示したものと同様の要素には、同一符号を付してあるので、それらの詳細な説明は省略する。
本実施の形態では、第1のp型領域6aおよび第2のp型領域6bの不純物濃度を等しくし、厚さに差をつけることによって、第1のp型領域6aの不純物面濃度を1.8×1013〜4×1013cm-2に、第2のp型領域6bの不純物面濃度を1×1013〜2.5×1013cm-2に設定する。
例えば、第1のp型領域6aおよび第2のp型領域6bの不純物濃度を共に5×1017cm-3にする。そして図4のように、第1のp型領域6aと第2のp型領域6bとで厚さに差をつける。例えば、第1のp型領域6aの厚さを0.7μmにし、第2のp型領域6bの厚さを0.3μmにする。それにより、第1のp型領域6aの不純物面濃度は3.5×1013cm-2になり、第2のp型領域6bの不純物面濃度は1.5×1013cm-2になる。
本実施の形態においても、第1のp型領域6aの不純物面濃度は1.8×1013〜4×1013cm-2になり、第2のp型領域6bの不純物面濃度は1×1013〜2.5×1013cm-2になるので、実施の形態1と同様に電界集中の発生を抑制でき、半導体装置の耐圧特性を向上させることができる。また本実施の形態でも、JTE領域6は2つのp型領域により構成されるので、実施の形態1と同様に少ない工程数で形成可能である。
<実施の形態3>
先に述べたように、従来のJTE構造では、JTE領域を構成する複数のp型領域の境界、即ち、JTE領域内でチャージレベルが急激に変化する部分で電界集中が生じていた。本実施の形態では、JTE領域内部での電界集中の発生を抑制できるJTE構造を示す。
図5は、実施の形態3に係る半導体装置の構造を示す断面図である。同図においても、図1に示したものと同様の要素には、同一符号を付してある。
JTE領域6を構成するp型領域は、アノード電極3のエッジ下を含む領域に形成されており、当該エッジから外側に20μm以上の長さを有している。本実施の形態では、図5の如くJTE領域6の厚さは一定である。そして、JTE領域6内における不純物濃度を、アノード電極3のエッジから外側に向けて連続的に低くなるようにする。このときアノード電極3のエッジ下の部分の不純物面濃度が1.8×1013〜4×1013cm-2になり、アノード電極3のエッジから15μmの部分の不純物面濃度は、1×1013〜2.5×1013cm-2になるように設定する。
例えば、JTE領域6の厚さを0.7μmにし、アノード電極3のエッジ下の部分の不純物濃度が5×1017cm-3、当該エッジから15μmの部分の不純物濃度が2×1017cm-3になるように、JTE領域6内の不純物濃度を連続的に変化させればよい。即ち、JTE領域6内の不純物濃度分布を図6のグラフのようにする。それにより、JTE領域6におけるアノード電極3のエッジ下の部分の不純物面濃度は3.5×1013cm-2になり、当該エッジから15μmの部分の不純物面濃度は1.4×1013cm-2になる。
JTE領域6内における不純物面濃度を、アノード電極3のエッジ下の部分で1.8×1013〜4×1013cm-2にし、当該エッジから15μmの部分で1×1013〜2.5×1013cm-2になるように設定することにより、当該JTE領域6の不純物面濃度分布は実施の形態1に類似したものとなる。従って、実施の形態1と同様に、電界集中の発生が抑制され、半導体装置の耐圧特性を向上させることができる。
また本実施の形態では、JTE領域6の厚さを一定にし、不純物濃度をアノード電極3のエッジ下の部分から外側に向けて連続的に低くしているので、当該JTE領域6内の不純物面濃度は、アノード電極3のエッジ下の部分から外側に向けて連続的に低くなる。つまり、JTE領域6内には不純物面濃度が急激に(不連続的に)変化する部分がない。従って、JTE領域6内での電界集中の発生が抑制され、電界分布が均一化される。よって、JTE領域6の耐圧特性はさらに向上する。
<実施の形態4>
図7は、実施の形態4に係る半導体装置の構造を示す断面図である。同図においても、図1に示したものと同様の要素には、同一符号を付してある。
JTE領域6を構成するp型領域は、アノード電極3のエッジ下を含む領域に形成されており、当該エッジから外側に20μm以上の長さを有している。本実施の形態では、JTE領域6内の不純物濃度は一定である。そして図7の如く、JTE領域6の厚さを、アノード電極3のエッジから外側に向けて連続的に小さくする。このときアノード電極3のエッジ下の部分の不純物面濃度が1.8×1013〜4×1013cm-2になり、アノード電極3のエッジから15μmの部分の不純物面濃度は、1×1013〜2.5×1013cm-2になるように設定する。
例えば、JTE領域6の不純物濃度を5×1017cm-3にし、アノード電極3のエッジ下の部分の厚さが0.7μm、当該エッジから15μmの部分の厚さが0.3μmになるように、JTE領域6内の厚さを連続的に変化させればよい。即ち、JTE領域6の厚さ分布を図8のグラフのようにする。それにより、JTE領域6におけるアノード電極3のエッジ下の部分の不純物面濃度は3.5×1013cm-2になり、当該エッジから15μmの部分の不純物面濃度は1.5×1013cm-2になる。
JTE領域6内における不純物面濃度を、アノード電極3のエッジ下の部分で1.8×1013〜4×1013cm-2にし、当該エッジから15μmの部分で1×1013〜2.5×1013cm-2になるように設定することにより、当該JTE領域6の不純物面濃度分布は実施の形態1に類似したものとなる。従って、実施の形態1と同様に、電界集中の発生が抑制され、半導体装置の耐圧特性を向上させることができる。
また本実施の形態では、JTE領域6の不純物濃度を一定にし、厚さをアノード電極3のエッジ下の部分から外側に向けて連続的に小さくしているので、JTE領域6内の不純物面濃度は、アノード電極3のエッジ下の部分から外側に向けて連続的に低くなる。つまり、JTE領域6内には不純物面濃度が急激に(不連続的に)変化する部分がない。従って、JTE領域6内での電界集中の発生が抑制され、電界分布が均一化される。よって、JTE領域6の耐圧特性はさらに向上する。
実施の形態1に係る半導体装置の構造を示す断面図である。 実施の形態1の効果を説明するためのシミュレーション結果を示すグラフである。 実施の形態1の効果を説明するためのシミュレーション結果を示すグラフである。 実施の形態2に係る半導体装置の構造を示す断面図である。 実施の形態3に係る半導体装置の構造を示す断面図である。 実施の形態3のJTE領域内の不純物濃度分布を示す図である。 実施の形態4に係る半導体装置の構造を示す断面図である。 実施の形態4のJTE領域内の厚さ分布を示す図である。
符号の説明
1 SiC基板、2 ドリフト層、3 アノード電極、4 絶縁膜、5 カソード電極、6 JTE領域、6a 第1のp型領域、6b 第2のp型領域。

Claims (6)

  1. 半導体基板と、
    前記半導体基板に形成されたn型ドリフト層と、
    前記半導体基板上に形成され、前記n型ドリフト層にショットキ接続する電極と、
    前記n型ドリフト層上部に形成され、前記電極の前記半導体基板に接する部分のエッジの下を含む領域に配設されたp型のJTE(Junction Termination Extension)領域とを備える半導体装置であって、
    前記JTE領域は、
    前記エッジに接続する第1のp型領域と、
    前記第1のp型領域の外側に形成され、当該第1のp型領域よりも不純物面濃度が低い第2のp型領域とから成り、
    前記第2のp型領域は、前記エッジから15μm以上外側に配設されており、
    前記第1のp型領域の不純物面濃度は、1.8×1013〜4×1013cm-2であり、
    前記第2のp型領域の不純物面濃度は、1×1013〜2.5×1013cm-2である
    ことを特徴とする半導体装置。
  2. 請求項1記載の半導体装置であって、
    前記第1のp型領域と前記第2のp型領域とは、厚さは互いに等しく、単位体積あたりの不純物濃度は第2のp型領域の方が低い
    ことを特徴とする半導体装置。
  3. 請求項1記載の半導体装置であって、
    前記第1のp型領域と前記第2のp型領域とは、単位体積あたりの不純物濃度は互いに等しく、厚さは前記第2のp型領域の方が小さい
    ことを特徴とする半導体装置。
  4. 半導体基板と、
    前記半導体基板に形成されたn型ドリフト層と、
    前記半導体基板上に形成され、前記n型ドリフト層にショットキ接続する電極と、
    前記n型ドリフト層上部に形成され、前記電極の前記半導体基板に接する部分のエッジの下を含む領域に配設されたp型のJTE(Junction Termination Extension)領域とを備える半導体装置であって、
    前記JTE領域の不純物面濃度は、前記エッジから外側に向けて連続的に低くなっており、
    前記JTE領域において、
    前記エッジ下の部分の不純物面濃度は、1.8×1013〜4×1013cm-2であり、
    前記エッジから15μm外側の部分の不純物面濃度は、1×1013〜2.5×1013cm-2である
    ことを特徴とする半導体装置。
  5. 請求項4記載の半導体装置であって、
    前記JTE領域は、厚さが一定であり、単位体積あたりの不純物濃度が前記エッジから外側に向けて連続的に低くなっている
    ことを特徴とする半導体装置。
  6. 請求項4記載の半導体装置であって、
    前記JTE領域は、単位体積あたりの不純物濃度が一定であり、厚さが前記エッジから外側に向けて連続的に小さくなっている
    ことを特徴とする半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034646A (ja) * 2006-07-28 2008-02-14 Toshiba Corp 高耐圧半導体装置
DE102010005625A1 (de) 2009-05-14 2010-11-18 Mitsubishi Electric Corp. Herstellungsverfahren einer Siliciumcarbid-Halbleitervorrichtung
WO2013146326A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 炭化珪素半導体デバイス
JP2013251407A (ja) * 2012-05-31 2013-12-12 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102016219094A1 (de) 2015-11-13 2017-05-18 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
US9722029B2 (en) 2015-12-16 2017-08-01 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US10269952B2 (en) 2016-11-16 2019-04-23 Fuji Electric Co., Ltd. Semiconductor device having steps in a termination region and manufacturing method thereof
US10490625B2 (en) 2017-05-31 2019-11-26 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
US10903374B2 (en) 2017-03-15 2021-01-26 Sumitomo Electric Industries, Ltd. Schottky semiconductor device with junction termination extensions

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026160B2 (en) * 2005-09-08 2011-09-27 Mitsubishi Electric Corporation Semiconductor device and semiconductor device manufacturing method
JP5601849B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP5459403B2 (ja) * 2011-03-28 2014-04-02 トヨタ自動車株式会社 縦型半導体装置
JP6206862B2 (ja) * 2012-05-31 2017-10-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN105493293B (zh) * 2013-09-09 2018-08-24 株式会社日立制作所 半导体装置及其制造方法
CN104134703A (zh) * 2014-08-08 2014-11-05 上海安微电子有限公司 一种低漏电低正向压降肖特基二极管结构及其制备方法
JP6265278B2 (ja) 2014-10-15 2018-01-24 富士電機株式会社 炭化珪素半導体装置およびその製造方法
CN114023805A (zh) * 2021-10-18 2022-02-08 西安电子科技大学 具有P型掺杂区和凹陷缓冲层的4H-SiC金属半导体场效应管

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4927772A (en) 1989-05-30 1990-05-22 General Electric Company Method of making high breakdown voltage semiconductor device
US6002159A (en) * 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
SE9700156D0 (sv) * 1997-01-21 1997-01-21 Abb Research Ltd Junction termination for Si C Schottky diode
SE512259C2 (sv) * 1998-03-23 2000-02-21 Abb Research Ltd Halvledaranordning bestående av dopad kiselkarbid vilken innefattar en pn-övergång som uppvisar åtminstone en ihålig defekt och förfarande för dess framställning
US6215168B1 (en) 1999-07-21 2001-04-10 Intersil Corporation Doubly graded junction termination extension for edge passivation of semiconductor devices
US6573128B1 (en) * 2000-11-28 2003-06-03 Cree, Inc. Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same
JP3873798B2 (ja) * 2002-04-11 2007-01-24 富士電機デバイステクノロジー株式会社 炭化けい素半導体素子およびその製造方法

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008034646A (ja) * 2006-07-28 2008-02-14 Toshiba Corp 高耐圧半導体装置
DE102010005625A1 (de) 2009-05-14 2010-11-18 Mitsubishi Electric Corp. Herstellungsverfahren einer Siliciumcarbid-Halbleitervorrichtung
US7919403B2 (en) 2009-05-14 2011-04-05 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
KR101217107B1 (ko) 2009-05-14 2012-12-31 미쓰비시덴키 가부시키가이샤 탄화 규소 반도체 장치의 제조방법
US8350353B2 (en) 2009-05-14 2013-01-08 Mitsubishi Electric Corporation Method of manufacturing silicon carbide semiconductor device
KR101322743B1 (ko) 2009-05-14 2013-10-28 미쓰비시덴키 가부시키가이샤 탄화 규소 반도체 장치
KR101440395B1 (ko) * 2009-05-14 2014-09-15 미쓰비시덴키 가부시키가이샤 탄화 규소 반도체 장치
US9240451B2 (en) 2012-03-30 2016-01-19 Fuji Electric Co., Ltd. Silicon carbide semiconductor device
WO2013146326A1 (ja) * 2012-03-30 2013-10-03 富士電機株式会社 炭化珪素半導体デバイス
JP2013211503A (ja) * 2012-03-30 2013-10-10 Fuji Electric Co Ltd SiC半導体デバイス
JP2013251407A (ja) * 2012-05-31 2013-12-12 National Institute Of Advanced Industrial & Technology 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
DE102016219094A1 (de) 2015-11-13 2017-05-18 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
US10096703B2 (en) 2015-11-13 2018-10-09 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
DE102016219094B4 (de) 2015-11-13 2023-06-15 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
US9722029B2 (en) 2015-12-16 2017-08-01 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
US10269952B2 (en) 2016-11-16 2019-04-23 Fuji Electric Co., Ltd. Semiconductor device having steps in a termination region and manufacturing method thereof
US10903374B2 (en) 2017-03-15 2021-01-26 Sumitomo Electric Industries, Ltd. Schottky semiconductor device with junction termination extensions
US10490625B2 (en) 2017-05-31 2019-11-26 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device

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