CN1787228A - 半导体器件 - Google Patents

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Abstract

提供一种半导体器件，尤其是制造工序简单且可获得充分的耐压特性的JTE结构。该半导体器件包括：与在SiC衬底(1)上形成的n型漂移层(2)进行肖特基接触的正电极(3)、和在正电极(3)的外周部形成的JTE区(6)。JTE区(6)由在包含漂移层(2)的上部中的正电极(3)的边缘之下的区域上形成的第一p型区(6a)和在其外侧形成且杂质面浓度比第一p型区(6a)低的第二p型区(6b)构成。在距正电极(3)的边缘≥15μm的外侧处设置第二p型区(6b)。第一p型区(6a)的杂质面浓度为1.8×1013～4×1013cm－2、第二p型区(6b)杂质面浓度为1×1013～2.5×1013cm－2。

Description

半导体器件
技术领域
本发明涉及半导体器件结构，尤其涉及具有肖特基电极的半导体元件的终端结构。
背景技术
作为温度特性和耐压特性优良的器件，已公知一种使用SiC(碳化硅)的半导体器件。但是，在使用了碳化硅的半导体器件的制造技术中，尚留有很多需要解决的课题，特别是当涉及高电压用的器件时存在的课题很多。例如，使用了SiC的肖特基势垒二极管中，在元件周围设计合适的终端结构就是课题。在肖特基电极的外边缘部(边缘)附近，由于经常产生电场峰值(电场集中)，所以优选能够降低此部分的电场集中的终端结构。
作为在SiC衬底上形成的肖特基势垒二极管元件的终端结构，已公知一种结型终端扩展(Junction Termination Extension，JET)结构(例如专利文献1)，其中在SiC衬底上的肖特基电极的外周设置p型区、使该p型区的电荷电平(charge level)沿元件的外侧方向阶梯下降。
<专利文献1>特表平2001-508950号公报
发明内容
在JTE结构中，为了使上述p型区(以下称为“JTE区”)的电荷电平向元件的外侧方向缓慢下降，就必须形成杂质浓度或厚度不同的多个区域。即，JTE区由电荷电平不同的多个p型区形成。为此，为了形成JTE区，就需要较多的工序数目，这就成为妨碍制造成本降低的主要原因。
如上所述，电场集中容易在肖特基电极的边缘附近产生。为此，需要适当地设定JTE区中的与肖特基电极连接部分的浓度及厚度。否则，就不能够充分缓减肖特基电极端的电场集中，增大了该肖特基电极端的隧道电流，不能获得接近理想耐压的击穿电压。此外，在构成JTE区的多个p型区的边界部分、即电荷电平急剧变化的部分也产生电场集中，是JTE区的耐压特性劣化的主要原因。
为了解决上述这些课题而提出了本发明，本发明的目的在于提供一种具有制造工序简单且可获得充分耐压特性的JTE结构的半导体器件，以及具有能够抑制在内部产生电场集中的JTE结构的半导体器件。
本发明的第一方面的半导体器件，包括：半导体衬底；在上述半导体衬底上形成的n型漂移层；在上述半导体衬底上形成且与上述n型漂移层进行肖特基接触的电极；以及在上述n型漂移层上部形成且在包含上述电极的与上述半导体衬底连接的部分的边缘之下的区域上设置的p型JTE区，其中，上述JTE区由与上述边缘连接的p型区、和在上述第一p型区外侧形成且杂质面浓度比该第一p型区低的第二p型区构成；在距上述边缘≥15μm的外侧上设置上述第二p型区；上述第一p型区的杂质面浓度为1.8×1013～4×1013cm-2；上述第二p型区的杂质面浓度为1×1013～2.5×1013cm-2。
本发明的第二方面的半导体器件，包括：半导体衬底；在上述半导体衬底上形成的n型漂移层；在上述半导体衬底上形成且与上述n型漂移层进行肖特基接触的电极；以及在上述n型漂移层上部形成且在包含上述电极的与上述半导体衬底连接的部分的边缘之下的区域上设置的p型JTE区，其中，上述JTE区的杂质面浓度自上述边缘向外侧连续地降低；在上述JTE区中，上述边缘下的部分的杂质面浓度为1.8×1013～4×1013cm-2；距上述边缘15μm外侧的部分的杂质面浓度为1×1013～2.5×1013cm-2。
根据本发明的第一方面，上述JTE区由第一p型区和第二p型区这两个p型区构成，且结构简单。因此，能够通过比现有的JTE结构更少的工序数目来形成。因此，能够有助于简化制造工序并降低制造成本。并且，由于第一p型区的杂质面浓度为1.8×1013～4×1013cm-2，第二p型区的杂质面浓度为1×1013～2.5×1013cm-2，所以能够抑制JTE区内的电场集中的产生，能够提高半导体器件的耐压特性。
根据本发明的第二方面，由于JTE区中的杂质面浓度在电极边缘下的部分为1.8×1013～4×1013cm-2，在距该边缘15μm的部分为1×1013～2.5×1013cm-2，所以能够抑制JTE区内的电场集中的产生，能够提高半导体器件的耐压特性。此外，由于JTE区内的杂质面浓度自电极边缘下的部分向外侧连续地降低，所以能够抑制JTE区内的电场集中的产生，使电场分布均匀。因此，能够提高JTE区的耐压特性。
附图说明
图1是表示实施方式1的半导体器件结构的截面图。
图2是表示用于说明实施方式1的效果的模拟结果的曲线图。
图3是表示用于说明实施方式1的效果的模拟结果的曲线图。
图4是表示实施方式2的半导体器件结构的截面图。
图5是表示实施方式3的半导体器件结构的截面图。
图6是表示实施方式3的JTE区内的杂质浓度的分布图。
图7是表示实施方式4的半导体器件结构的截面图。
图8是表示实施方式4的JTE区内的厚度的分布图。
(附图标记说明)
1  SiC衬底、2  漂移层、3  正电极、4  绝缘膜、5  负电极、6  JTE区、6a  第一p型区、6b  第二p型区。
具体实施方式
(实施方式1)
图1是表示本发明的实施方式1的半导体器件结构的截面图。该半导体器件包括在SiC衬底1上形成的肖特基势垒二极管。即，在n型的SiC衬底1上形成相同的n型SiC漂移层2，在其上表面上形成与该漂移层2进行肖特基接触的正电极3(肖特基电极)。为了使该二极管能够实现1000V左右的耐压，将漂移层2的杂质浓度掺杂浓度设定为2×1015～12×1015cm-3，厚度设定为5～15μm。在漂移层2的上表面的不与正电极3连接的区域中形成绝缘膜4。此外，在SiC衬底的底面上设置该二极管的负电极5。
在漂移层2的上部的正电极3的外周部，形成作为终端结构的JTE区6。更具体地，在包含正电极3的与SiC衬底1连接部分的边缘之下的区域上形成JTE区6。再有，在以下说明中，“正电极3的边缘”是指“正电极3中的与SiC衬底1连接的部分的边缘”(即图1所示的点A)。
在本实施方式中，如图1所示，该JTE区6由第一p型区6a和第二p型区6b这两个p型区构成。第一p型区6a在漂移层2的上部分形成，形成为与正电极3的边缘相接。也可按自正电极3的边缘到内侧5μm或更大、到外侧15μm或更大的宽度来形成此第一p型区6a。
第二p型区6b比第一p型区6a的电荷电平更低，并在漂移层2上部中的第一p型区6a的外侧处形成。第二p型区6b也可按自与第一p型区6a的边界向外侧15μm或更大的宽度来形成。
在此，作为表示杂质区的电荷电平的概念，引入“杂质面浓度(cm-2)”。通过用杂质区的每单位体积的杂质浓度(cm-3)乘以其杂质区的厚度而获得杂质面浓度。面浓度越高，电荷电平就越高。下面，说明中用“杂质浓度”时表示每单位体积的浓度。
本发明人对图1所示结构的二极管，模拟使第一p型区6a及第二p型区6b的电荷电平(面浓度)变化时的电场分布的变化，研讨了第一p型区6a及第二p型区6b各自的适当的杂质面浓度。用图2及图3来表示其结果。
图2表示出对图1所示结构的二极管施加1000V的反向电压时，JTE区6中的正电极3的边缘下的杂质面浓度(即，第一p型区6a的杂质面浓度)和此部分的电场强度的关系。通常，在正电极3的边缘下产生电场的峰值。模拟的结果表明，如图2所示，第一p型区6a的杂质面浓度为1.8×1013～4×1013cm-2的范围时，其峰值被抑制在1MV/cm或更低。
另一方面，图3表示对图1所示结构的二极管施加1000V的反向电压时，第二p型区6b的杂质面浓度和该第二p型区6b的内侧端(即，与第一p型区6a的交界)(图1的点X)及外侧端(图1的点Y)的电场强度的关系。在图1的JTE区6中，通常，在这两个部分(第二p型区6b的内侧端及外侧端)产生电场的峰值。如图3所示，当第二p型区6b的杂质面浓度变低时，第二p型区6b的内侧端的峰值变大；当第二p型区6b的杂质面浓度变高时，第二p型区6b的外侧端的峰值变大。模拟结果表明，第二p型区6b的杂质面浓度为1×1013～2.5×1013cm-2的范围时，这两个峰值都被抑制在3.5MV/cm或更低。
因此，在本实施方式中，将第一p型区6a的杂质面浓度设定为1.8×1013～4×1013cm-2，将第二p型区6b的杂质面浓度设定为1×1013～2.5×1013cm-2。但是，第二p型区6b的杂质面浓度比第一p型区6a的杂质面浓度更低。
例如，也可将第一p型区6a及第二p型区6b的厚度都设定为0.7μm，将第一p型区6a的杂质浓度设定为5×1017cm-3，将第二p型区6b的杂质浓度设定为2×1017cm-3。此时，第一p型区6a的杂质面浓度为3.5×1013cm-2，第二p型区6b的杂质面浓度为1.4×1013cm-2。
如图2和图3所示的模拟结果所示，由于使用了由杂质面浓度为1.8×1013～4×1013cm-2的第一p型区6a和杂质面浓度为1×1013～2.5×1013cm-2的第二p型区6b而构成的JET区6，即使对二极管施加例如1000V左右的电压，也能够将正电极3边缘下的电场峰值抑制在1MV/cm或更低。因此，随着正电极3边缘下的电场集中，就会抑制隧道电流的增大，就能够防止击穿现象的发生。与此同时，能够将第二p型区6b的内侧端及外侧端的电场峰值都抑制在3.5MV/cm或更低，使JTE区6内的电场分布平坦化。即，能够抑制在JTE区6的特定部分中产生高电场。因此，由电场集中引起的产生雪崩现象的击穿点接近正电极3，击穿现象就会稳定且可逆地产生。其结果，根据本实施方式的二极管，能够获得接近理想耐压的击穿电压。
如上所述，本实施方式的JTE区6由所谓的第一p型区6a和p型区6b这两个p型区构成，且结构简单。因此，能够通过比现有的JTE结构更少的工序数目来形成。因此，能够有助于简化制造工序且降低制造成本。并且，由于将第一p型区6a的杂质面浓度设定为1.8×1013～4×1013cm-2，将第二p型区6b的杂质面浓度设定为1×1013～2.5×1013cm-2，因此能够抑制电场集中的产生，能够提高半导体器件的耐压特性。
再有，在图1中，虽然正电极3是其一部分在绝缘膜4之上的形状，但本发明的使用并不限定于这种形状的正电极3。即，正电极3也可以是不形成在绝缘膜4的上面(正电极3的下侧整个面与SiC1衬底相接)的结构。
(实施方式2)
在实施方式1中，如图1所示，以相同的厚度形成了第一p型区6a和第二p型区6b。并且通过分别调整它们的杂质浓度，将第一p型区6a的杂质面浓度设定为1.8×1013～4×1013cm-2，将第二p型区6b的杂质面浓度设定为1×1013～2.5×1013cm-2。
但是，如上所述，由于杂质面浓度是通过用杂质区的杂质浓度乘以该杂质区的厚度而获得的，所以也可以通过调整其厚度来调整面浓度。
图4是表示本发明的实施方式2的半导体器件结构的截面图。在该图中，由于对与图1所示相同的要素赋予相同的附图标记，所以省略对它们的详细说明。
在本实施方式中，使第一p型区6a和第二p型区6b的杂质浓度相等，通过在厚度上设置差异，将第一p型区6a的杂质面浓度设定为1.8×1013～4×1013cm-2，将第二p型区6b的杂质面浓度设定为1×1013～2.5×1013cm-2。
例如，将第一p型区6a和第二p型区6b的杂质浓度都设为5×1017cm-3。并且，如图4所示，使第一p型区6a和第二p型区6b在厚度上有差异。例如，使第一p型6a的厚度为0.7μm，第二p型区6b的厚度为0.3μm。由此，第一p型区6a的杂质面浓度为3.5×1013cm-2，第二p型区6b的杂质面浓度为1.5×1013cm-2。
在本实施方式中也是，由于第一p型区6a的杂质面浓度为1.8×1013～4×1013cm-2，第二p型区6b的杂质面浓度为1×1013～2.5×1013cm-2，所以与实施方式1相同，能够抑制电场集中的产生，能够提高半导体器件的耐压特性。此外，本实施方式中，由于JTE区6由两个p型区构成，所以与实施方式1同样地能够用少的工序数目来形成JTE区6。
(实施方式3)
如前所述，在现有的JTE结构中，在构成JTE区的多个p型区的边界、即JTE区内电荷电平急剧变化的部分中会产生电场集中。在本实施方式中，示出了能够抑制JTE区内部的电场集中发生的JTE结构。
图5是表示实施方式3的半导体器件结构的截面图。在该图中，对与图1所示相同的要素赋予相同的附图标记。
构成JTE区6的p型区，形成在包含正电极3的边缘下的区域，具有自该边缘到外侧≥20μm的长度。在本实施方式中，如图5所示，JTE区6的厚度恒定的。并且，自正电极3的边缘向外侧使JTE区6内的杂质浓度连续地下降。此时，将正电极3的边缘下的部分的杂质面浓度设定为1.8×1013～4×1013cm-2，将距正电极3的边缘15μm的部分的杂质面浓度设定为1×1013～2.5×1013cm-2。
例如，也可使JTE区6的厚度为0.7μm，使JTE区6内的杂质浓度连续变化，使得正电极3的边缘下的部分的杂质浓度为5×1017cm-3，距该边缘15μm的部分的杂质浓度为2×1017cm-3。即，JTE区6内的杂质浓度分布如图6的曲线图所示。由此，JTE区6中的正电极3的边缘下的部分的杂质面浓度为3.5×1013cm-2，距该边缘15μm的部分的杂质面浓度为1.4×1013cm-2。
通过使JTE区6内的杂质面浓度，在正电极3的边缘下的部分为1.8×1013～4×1013cm-2，在距该边缘15μm的部分为1×1013～2.5×1013cm-2，使该JTE区6的杂质面浓度分布类似于实施方式1。因此，与实施方式1相同，能够抑制电场集中的产生，能够提高半导体器件的耐压特性。
此外，在本实施方式中，JTE区6的厚度恒定，由于使杂质面浓度自正电极3的边缘下的部分向外侧连续地降低，所以该JTE区6内的杂质面浓度自正电极3的边缘下的部分向外侧连续地降低。即，在JTE区6内，杂质面浓度没有急剧(不连续)变化的部分。因此，能够抑制JTE区6内的电场集中的产生，使电场分布均匀。因此，能够进一步提高JTE区6的耐压特性。
(实施方式4)
图7是表示实施方式4的半导体器件结构的截面图。在该图中，对与图1所示相同的要素赋予相同的附图标记。
构成JTE区6的p型区，在包含正电极3的边缘下的区域上形成，具有自该边缘到外侧≥20μm的长度。在本实施方式中，JTE区6内的杂质浓度为恒定。并且，如图7所示，自正电极3的边缘向外侧使JTE区6的厚度连续地下降。此时，设定成正电极3的边缘下的部分的杂质面浓度为1.8×1013～4×1013cm-2，距正电极3的边缘15μm的部分的杂质面浓度为1×1013～2.5×1013cm-2。
例如，也可使JTE区6的杂质浓度为5×1017cm-3，连续改变JTE区6内的厚度，使正电极3的边缘下的部分的厚度为0.7μm，距该边缘15μm的部分的厚度为0.3μm。即，JTE区6内的厚度分布如图8的曲线图所示。由此，JTE区6中的正电极3的边缘下的部分的杂质面浓度为3.5×1013cm-2，距该边缘15μm的部分的杂质面浓度为1.4×1013cm-2。
通过设定成JTE区6内的杂质面浓度，在正电极3的边缘下的部分为1.8×1013～4×1013cm-2，在距该边缘15μm的部分为1×1013～2.5×1013cm-2，使该JTE区6的杂质面浓度分布类似于实施方式1。因此，与实施方式1相同，能够抑制电场集中的产生，能够提高半导体器件的耐压特性。
此外，在本实施方式中，使JTE区6的杂质浓度恒定，由于使厚度自正电极3的边缘下的部分向外侧连续地降低，所以该JTE区6内的杂质面浓度自正电极3的边缘下的部分向外侧连续地降低。即，在JTE区6内，杂质面浓度没有急剧(不连续)变化的部分。因此，能够抑制JTE区6内的电场集中的产生，使电场分布均匀。因此，能够进一步提高JTE区6的耐压特性。

Claims (6)

1、一种半导体器件，其特征在于包括：
半导体衬底；
在上述半导体衬底上形成的n型漂移层；
在上述半导体衬底上形成、且与上述n型漂移层进行肖特基接触的电极；以及
在上述n型漂移层上部形成、且在包含上述电极的与上述半导体衬底接触部分的边缘之下的区域上设置的p型JTE即结型终端扩展区，
上述JTE区包含：
与上述边缘连接的第一p型区；和
在上述第一p型区外侧形成、且杂质面浓度比该第一p型区低的第二p型区，
在距上述边缘≥15μm的外侧设置上述第二p型区；
上述第一p型区的杂质面浓度为1.8×1013～4×1013cm-2；
上述第二p型区的杂质面浓度为1×1013～2.5×1013cm-2。
2、根据权利要求1所述的半导体器件，其特征在于，
上述第一p型区和上述第二p型区的厚度相等，而第二p型区每单位体积的杂质浓度更低。
3、根据权利要求1所述的半导体器件，其特征在于，
上述第一p型区和上述第二p型区的每单位体积的杂质浓度相等，而上述第二p型区的厚度更小。
4、一种半导体器件，其特征在于包括：
半导体衬底；
在上述半导体衬底上形成的n型漂移层；
在上述半导体衬底上形成、且与上述n型漂移层进行肖特基接触的电极；以及
在上述n型漂移层上部形成、且在包含上述电极的与上述半导体衬底连接的部分的边缘之下的区域上设置的p型的JTE即结型终端扩展区，
上述JTE区的杂质面浓度自上述边缘向外侧连续地降低；
在上述JTE区中，
上述边缘下的部分的杂质面浓度为1.8×1013～4×1013cm-2；
距上述边缘15μm外侧的部分的杂质面浓度为1×1013～2.5×1013cm-2。
5、根据权利要求4所述的半导体器件，其特征在于，
上述JET区的厚度恒定，而每单位体积的杂质浓度自上述边缘向外侧连续地降低。
6、根据权利要求4所述的半导体器件，其特征在于，
上述JET区的每单位体积的杂质浓度恒定，而厚度自上述边缘向外侧连续减小。
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