CN1619830A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN1619830A
CN1619830A CNA2004100948000A CN200410094800A CN1619830A CN 1619830 A CN1619830 A CN 1619830A CN A2004100948000 A CNA2004100948000 A CN A2004100948000A CN 200410094800 A CN200410094800 A CN 200410094800A CN 1619830 A CN1619830 A CN 1619830A
Authority
CN
China
Prior art keywords
layer
collector
gaas
bipolar transistor
heterojunction bipolar
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100948000A
Other languages
English (en)
Other versions
CN100454573C (zh
Inventor
丹羽隆树
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Compound Semiconductor Devices Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Compound Semiconductor Devices Ltd filed Critical NEC Compound Semiconductor Devices Ltd
Publication of CN1619830A publication Critical patent/CN1619830A/zh
Application granted granted Critical
Publication of CN100454573C publication Critical patent/CN100454573C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0821—Collector regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1004—Base region of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Bipolar Transistors (AREA)

Abstract

一种异质结双极晶体管，具有一个结构，其中在半绝缘半导体衬底上依次淀积具有比集电极层更高掺杂浓度的第一导电类型的子集电极层、第一导电类型的集电极层、第二导电类型基极层以及第一导电类型的发射极层，以及其中在基极层和集电极层之间插入具有比基极层更宽带隙的半导体材料的空穴阻挡层，以便与基极层直接接触。

Description

半导体器件
技术领域
本发明涉及一种双极晶体管，具体涉及偏置电压减小、导通电阻减小以及效率提高的异质结型双极晶体管如便携式终端中的功率放大器。
背景技术
近年来技术的进步伴随异质结双极晶体管(HBT)如用于便携式终端的功率晶体管的使用增长。为了延长便携式终端中电池的使用时间，重要的是提高便携终端的功率晶体管的功率-增加效率。在HBT的伏安特性中，存在一个区域，其中当集电极-发射极电压VCE接近0V时，即使VCE增加，集电极电流IC也不流动；通过减少该区域，可以大大地提高HBT功率-增加效率。IC不流动处的最高VCE被称作偏置电压，为了提高效率，重要的是降低偏置电压以及导通电阻。
在低偏压结构的例子中，在IEEE Transactions on ElectronDevices，Vol.50 No.4，2003，pp.894-900(此后，“现有技术例子1″)的表1中描述的常规HBT中，在集电极层和基极层之间采用具有大的价带突变ΔE的InGaP层，以及其顶部形成的GaAs间隔层。InGaP层充当空穴阻挡层，抑制子集电极和基极之间的空穴移动。在常规HBT的结构中，如图17所示，在子集电极层10上依次淀积GaAs集电极层9a、不掺杂的空穴阻挡薄膜层8c、GaAs间隔层8d以及基极层7。
美国专利号6,563,145(此后“现有技术例子2”)的图3中所示的常规HBT类似于现有技术例子1配置。图18中示出了现有技术例子2中公开的常规HBT的剖面结构。在该现有技术例子中，在子集电极层10上依次淀积GaAs集电极层9a、N型空穴阻挡薄膜层8a、N型δ掺杂(也称作尖峰(spike)-掺杂)区15、GaAs间隔层8d以及基极层7。为了提高N型空穴阻挡薄膜层8a和GaAs间隔层8d之间导带的连接提供N型δ掺杂区15。
日本未审专利申请公开号2002-252344(此后“现有技术例子3”)的图1中公开的常规HBT具有集电极-向上结构，但是基本上采用与现有技术例子1所示结构相同的结构。图19中示出了该常规HBT的剖面结构。采用一种结构，其中在InGaAs帽层14的下面依次形成GaAs集电极层9a、N型空穴阻挡薄膜层8a、GaAs间隔层8d以及基极层7，InGaAs帽层14相当于子集电极层10。
这些现有技术例子基本上采用其中在GaAs集电极层9a和基极层7之间插入空穴阻挡层(8a，8c)以及GaAs间隔层8d的结构。
接下来，解释常规HBT中的工作。对于VCE基本上为0V，当基极电压VBE高于导通电压时，除了从基极电极2流动到发射极电极1的电流之外，如果从基极电极2流动到集电极电极3的电流很大，那么集电极电流为负，亦即电流在相反方向上流动。这里，如果VCE增加，那么基极和集电极之间的PN结从正向偏置变为反向偏置，从基极电极2流动到集电极电极3的电流减小，且当VCE超过偏置电压时，电流在正方向流动。因此，为了降低偏置电压，当VCE接近0V时，必须抑制电流从基极电极2流动到集电极电极3。在正常工作期间，从集电极电极3通过基极层7流动到发射极1的是电子，以及即使空穴电流被抑制，以便减小从基极电极2流动到集电极电极3的电流，对正常工作期间的性能也没有副作用。因此在基极层7和子集电极层10之间形成空穴阻挡层，亦即价带突变，对于减小偏置电压是有效的。
使用宽带隙材料形成空穴阻挡层；但是通常，除价带突变之外，也发生导带突变，导致导通电阻增加的问题。为了减轻图17中所示的常规HBT中的导带突变的效果，在用于空穴阻挡层形成的不掺杂空穴阻挡薄膜层8c和基极层7之间插入GaAs间隔层8d。
图20示出了图17的常规HBT中的导带形状。由于在不掺杂的空穴阻挡薄膜层8c和基极层7之间插入GaAs间隔层8d，因此由于在不掺杂的空穴阻挡薄膜层8c中形成的导带突变，电子从基极层7朝着具有比势垒能量更高的集电极流动，因此不容易受势垒的影响。结果，认为不掺杂空穴阻挡薄膜层8c的引入允许减小导通电阻，且因此被广泛地采用。
但是，在现有技术例子1、2和3中公开的HBT存在大量问题。
第一问题是通过引入GaAs间隔层8d，导通电阻不是降低而是增加的事实。第二问题是大电流流动时导通电阻增加。第三问题是基极集电极电容增加。
发明内容
本发明认识到一种异质结双极晶体管，具有一个结构，该结构中在半绝缘半导体衬底上依次形成具有比集电极层更高掺杂浓度的第一导电类型的子集电极层、第一导电类型的集电极层、第二导电类型基极层以及第一导电类型的发射极层，其中在基极层和集电极层之间插入具有比基极层更宽带隙的半导体材料的空穴阻挡层，以便与基极层直接接触。
首先，说明与现有技术相比本发明能减小导通电阻。图10示出了图示本发明的作用的导带形状。图11示出了图17所示的现有技术例子1的导带形状。图9示意地示出了从基极层7朝着GaAs集电极层9a移动的导带形状和电场强度。电场强度在基极层7的边缘最强，且远离边缘趋于下降。因此，在图17所示的现有技术例子1中，因为GaAs间隔层8d的存在，所以减弱了不掺杂空穴阻挡薄膜层8c中的电场。另一方面，因为在基极层7的边缘存在N型空穴阻挡薄膜层8a，所以感觉到非常地强的电场。如由图10中的导带形状可见，强电场使得电位倾斜，从而形成基本上三角形势垒形状，看到实际上势垒宽度被大大地减小。另一方面，如从图11的导带形状所见，在现有技术例子1中，由不掺杂的空穴阻挡薄膜层8c感觉到的电场较弱，且随着不掺杂空穴阻挡薄膜层8c的厚度改变势垒宽度基本上保持不变。图12示意地示出了接近N型空穴阻挡薄膜层8a的放大的导带形状。图13示意地示出了接近不掺杂的空穴阻挡薄膜层8c的放大的导带形状。在现有技术例子1中，如由图13可见，由电子感觉到和由空穴感觉到的势垒相同。另一方面，在本发明中，如由图12可见，因为价带的带突变相对较大，因此由空穴感觉到的势垒宽度基本上与现有技术例子1中的相同，但是因为导带的带突变较小，因此势垒形状接近三角形势垒形状，以及势垒宽度被大大地减小。结果，与现有技术例子1比较，在本发明中，电子更容易从基极流动到集电极层，因此可以减小导通电阻。在现有技术例子1的情况下，实际地测量的导通电阻是8.9×10-6Ω-cm2，以及在图1所示的本发明的情况下，实际测量的导通电阻减小到6.1×10-6Ω-cm2，从而对于本发明的结构降低了导通电阻。该结果表明在低VCE工作过程中，如图20中所示的模型和过去采用的模型中，电子不流动。换句话说，即使使不掺杂的空穴阻挡薄膜层8c中的导带电位低于基极，但是实际上导通电阻没有降低。在低VCE工作过程中，电子从基极层7朝着GaAs集电极层9a移动的动能较低，从而由于导带底附近电子运动，即使使不掺杂的空穴阻挡薄膜层8c的电位位置低于基极层的电位位置，由于存在导带突变，势垒上升，从而认为导通电阻并未降低。
接下来，说明与现有技术比较，在本发明中，即使在大电流下，导通电阻也不趋于恶化。在图17所示的现有技术例子1中，空穴阻挡层远离基极层7，以便随着集电极电流增加，空间电荷量增加，因此空穴被注入到GaAs间隔层8d中，由GaAs间隔层8d感觉到的电场急剧地下降，以及电子速度减小。结果，导通电阻随集电极电流增加而趋于增加。另一方面，因为在本发明中，N型空穴阻挡薄膜层8a与基极层7接触，因此基极层7中的空穴不容易注入到GaAs集电极层9a中，从而即使在大电流工作期间，由GaAs集电极层9a感觉到的电场也不会易于下降。结果，与现有技术相比较，在本发明中可以抑制由于集电极电流增加导通电阻上升的增加。
接下来，说明与现有技术相比较基极集电极电容被减小。在图17所示的现有技术例子1的导带形状的示意图(图20)中，在GaAs间隔层8d和不掺杂的空穴阻挡薄膜层8c之间的导带上有电位谷，以致电荷被集中，并且空间电荷量增加。结果，基极集电极电容增加。另一方面，在本发明中，设置N型空穴阻挡薄膜层8a与基极层7接触，N型空穴阻挡薄膜层8a是空穴阻挡层，从而不会发生如现有技术的例子中看到的电容量增加。
接下来，说明P型δ掺杂区和P++ GaAs层的作用。新增加的P型δ掺杂区12和P++GaAs层17可以增加N型空穴阻挡薄膜层8a的内建电位。通过该方法，由N型空穴阻挡薄膜层8a感觉到的电场可以增加，从而导通电阻可以被进一步降低。
如上所解释，本发明的第一有利结果是能够提供一种在降低偏置电压的同时降低导通电阻以实现高功率增加效率的半导体器件。这是因为，通过放置采用具有宽带隙的半导体材料的空穴阻挡层与基极层直接接触，可以使空穴阻挡层的导带侧上势垒上升为三角形势垒，以及可以降低导通电阻。
第二有利结果是能够提供一种半导体器件，其中可以减小基极集电极电容，以便实现高功率增益。这是因为在基极层和空穴阻挡层之间没有间隔层，从而在空穴阻挡层和间隔层之间出现的载流子不会发生积累。
第三有利的结果是能提高在10kA/cm2的电流密度附近中的中间电流工作期间的集电极-发射极击穿电压。这是因为，通过在集电极中的两个位置插入具有宽带隙的半导体层，接近与子集电极层的界面和与基极层界面接触，通过离子化碰撞和散射形成的空穴被限制在集电极内。结果，导带上升，电场集中在其中离子化碰撞和散射不容易发生的宽带隙半导体层中，因此击穿电压增加。
从下面给出的详细描述和附图将更完全地理解本发明的上述及其他目的、特点和优点，从下面给出的详细描述和附图仅仅是说明性的，因此不能被认为是限制本发明。
附图说明
从下面结合附图的说明中将更明白本发明的上述及其他目的、优点及特点，其中：
图1示出了本发明的第一实施例的异质结双极晶体管结构的剖面图；
图2示出了本发明的第二实施例的异质结双极晶体管结构的剖面图；
图3示出了本发明的第三实施例的异质结双极晶体管结构的剖面图；
图4示出了本发明的第五实施例的异质结双极晶体管结构的剖面图；
图5示出了本发明的第六实施例的异质结双极晶体管结构的剖面图；
图6示出了本发明的第七实施例的异质结双极晶体管结构的剖面图；
图7示出了本发明的第八实施例的异质结双极晶体管结构的剖面图；
图8示出了本发明的第十实施例的异质结双极晶体管结构的剖面图；
图9示出了接近基极-集电极界面的导带形状和电场强度形状；
图10示出了在本发明的第一实施例中接近基极-集电极界面的导带形状；
图11示出了现有技术例子1中接近基极-集电极的导带形状；
图12示意地示出了本发明的第一实施例中接近基极-集电极界面的放大导带形状。
图13示意地示出了现有技术例子1中接近基极-集电极界面的放大导带形状；
图14示出了本发明的第一实施例中N型空穴阻挡薄膜层8a的InGaP层厚度与偏置电压关系；
图15示出了本发明的第一实施例中N型空穴阻挡薄膜层8a的InGaP层厚度与导通电阻关系；
图16示出了本发明的有利结果的伏安特性；
图17示出了现有技术例子1的异质结双极晶体管的剖面结构；
图18示出了现有技术例子2的异质结双极晶体管的剖面结构；
图19示出了现有技术例子3的异质结双极晶体管的剖面结构；
图20是用来解释现有技术例子1的异质结双极晶体管的工作原理的导带形状的示意图；
图21示出了现有技术例子的异质结双极晶体管的剖面结构；以及
图22是大电流和中电流工作过程中导带形状的示意图。
具体实施方式
(第一方面)
接下来，参考附图详细说明本发明的第一方面。在图1中，示出了本发明的第一方面的半导体器件的剖面图。在本发明中，在GaAs衬底11上形成子集电极层10和GaAs集电极层9a，GaAs衬底11是半绝缘半导体衬底。在该子集电极层10和GaAs集电极层9a上，依次淀积N型空穴阻挡薄膜层8a和基极层7。N型空穴阻挡薄膜层8a与基极层7接触，结果抑制空穴从基极层7扩散到GaAs集电极层9a中。通过该方法，由于空穴被大大地抑制，从基极电极2流动到集电极电极3的电流的电流分量有助于减小偏置电压。而且，通过在基极层7的边缘设置N型空穴阻挡薄膜层8a，基极层7和子集电极层10之间电场强度最高，可以减小由导带突变形成的势垒宽度，以便可以降低导通电阻。这里，因为价带突变大于导带突变，因此由于由强电场势垒引起的变形效果，由势垒宽度减小引起的效果很小。因此，即使N型空穴阻挡薄膜层8a位于具有强电场的区域中，空穴阻挡效果几乎保持不变，并可以获得令人满意的偏置电压减小效果。而且，通过N型空穴阻挡薄膜层8a，可以防止基极层7中的空穴朝着GaAs集电极层9a扩散，以致也可以抑制在大电流工作期间导通电阻的增加。
[实施例1]
参考图1和示了本发明的有利结果的图14至图16详细说明基于本发明的第一方面的实施例1。图16示出了Gm模式中的伏安特性。在本发明的图16中，纵轴绘制集电极电流密度；横轴绘制N型空穴阻挡薄膜层8a的层厚度。在这些测量中使用的N型空穴阻挡薄膜层8a具有2×1018cm-3的掺杂浓度，以及是具有1.85eV带隙的有序-系统In0.48Ga0.52P。这里，“有序--系统”表示在生长条件下生长，以便在InGaP层中形成普通超晶格。与无序-系统相比较有序-系统具有稍微低的带隙Eg，但是具有较小的导带突变。结果，从减小导通电阻的观点，优选使用有序-系统InGaP作为N型空穴阻挡薄膜层8a。GaAs集电极层9a是掺杂至5×1015cm-3的800nm厚度的GaAs。基极层7是掺杂至4×1019cm-3的80nm厚度的GaAs，以及InGaP发射极层6是掺杂至3×1017cm-3的30nm厚度的In0.48Ga0.52P。GaAs发射极帽层5和子集电极层10都是掺杂至4×1018cm-3的GaAs层。在图16中，由“0nm InGaP”表示的虚线数据是图21的现有技术例子的评价结果。该现有技术例子唯一不同之处在于其中没有插入本发明的N型空穴阻挡薄膜层8a。图21中所示的现有技术例子的偏置电压是100mV。另一方面，用于本发明的N型空穴阻挡薄膜层8a是5nm厚(在图中由“5nm InGaP”表示)的实线数据的器件的偏置电压和层厚度是10nm(在图中由“10nm InGaP”表示)的虚线数据的器件的偏置电压都是27mV，从而偏置电压显著地降低。图14是沿横轴绘制图1中的N型空穴阻挡薄膜层8a的厚度和沿纵轴绘制偏置电压的曲线。还绘制图17中所示的现有技术例子的评价结果。从偏置电压的观点，希望N型空穴阻挡薄膜层8a的厚度是4nm或更大。另一方面，图15是沿纵轴绘制导通电阻以示出图16中上升性能的斜率的曲线。横轴示出了N型空穴阻挡薄膜层8a的厚度。在图17的现有技术例子1中，导通电阻高，但是在本发明的结构的情况下，因为N型空穴阻挡薄膜层8a与基极层7直接接触，因此导通电阻降低。因为当N型空穴阻挡薄膜层8a的厚度变为10nm，导通电阻在5nm值的基础上增加20％或更多，因此希望N型空穴阻挡薄膜层8a厚度小于10nm。基于所述结果，N型空穴阻挡薄膜层8a的层厚度是4nm或更大但是小于10nm是适合的。
(第二方面)
接下来，参考图2和图3详细说明本发明的第二方面。与第一方面的结构类似的部分结构的说明被省略。在第二方面，在基极层7和N型空穴阻挡薄膜层8a的界面处提供P型δ掺杂区12，如图2所示，或在基极层7的N型空穴阻挡薄膜层8a上提供P++ GaAs层17，如图3所示。这里，设置P++ GaAs层17中的受主浓度高于基极层7的其他区中的浓度。P型δ掺杂区12和P++ GaAs层17的目的是通过增加与N型空穴阻挡薄膜层8a接触的区中的受主浓度增加PN结的内建电位；因此P++ GaAs层17的层厚度应该比由内建电位形成的耗尽层宽度更厚。当P++ GaAs层17的受主浓度是1019m-3或更高时，耗尽层几乎不变宽，从而5nm厚度的P++ GaAs层17是足够的。
[实施例2]
使用图2说明基于第二方面的实施例2。在实施例2中，在掺杂至5×1015cm-3的N型GaAs集电极层9a上形成用硅掺杂至2×1018cm-3的5nm厚的N型In0.48Ga0.52P层作为N-型空穴阻挡薄膜层8a。该InGaP层是具有1.85eV带隙的有序-系统InGaP。在N型空穴阻挡薄膜层8a上形成具有4×1019cm-3的受主浓度的80nm厚的P型GaAs层，在与N型空穴阻挡薄膜层8a的界面处执行P型δ掺杂。P型δ掺杂区12的δ掺杂薄层浓度是1×1012cm-3。可见导通电阻从不形成P型δ掺杂区12时的6.1×10-6Ω-cm-2减小到形成P型δ掺杂区12时的5.5×10-6Ω-cm-2。
[实施例3]
使用图3说明基于第3方面的实施例3。与图2所示结构的差异是插入P++ GaAs层17代替P型δ掺杂区12。对于P++ GaAs层17，使用掺杂至4.2×1019cm-3的5nm厚度的GaAs。因为基极层7的其他区掺杂至4×1019cm-3，所以由于引入P++ GaAs层17，受主浓度增加是1×1012cm-3。此时导通电阻是5.5×10-6Ω-cm2，从而获得与实施例2相同的低值。
(第三方面)
在本发明的第一和第二方面，N型空穴阻挡薄膜层8a可以构成为不掺杂的空穴阻挡薄膜层。该结构被作为本发明的第三方面来说明。与第一和第二方面类似的部分结构的说明被省略。在第三方面，图1至图3中的N型空穴阻挡薄膜层8a变为其中没有N型掺杂的无掺杂的空穴阻挡薄膜层。由于与N型空穴阻挡薄膜层8a相比较降低了施主浓度，无掺杂的空穴阻挡薄膜层具有稍微降低的内建电位。因此，无掺杂的空穴阻挡薄膜层中的电场被稍微降低。结果导通电阻稍微增加，但是导通电阻基本上低于图17中的现有技术例子1，且获得本发明的有利结果。
[实施例4]
下面解释基于第三方面的实施例4。在图1中，代替N型空穴阻挡薄膜层8a，使用具有1.85eV带隙、5nm厚度的不掺杂有序-系统In0.48Ga0.52P层。此时导通电阻是6.8×10-6Ω-cm2。使用图1所示的N型空穴阻挡薄膜层8a时的导通电阻是6.1×10-6Ω-cm2，从而导通电阻增加近10％；但是对于图17所示的现有技术例子1，该值是8.9×10-6Ω-cm2，从而在本实施例4中，也看到降低导通电阻的实质性效果。
(第四方面)
在本发明的第四方面，除本发明的上述第一、第二和第三方面之外，在GaAs集电极层9a和子集电极层10之间插入具有比GaAs集电极层9a更宽带隙的半导体材料的InGaP集电极层9c。参考图4解释第四方面。为了提高大电流工作(集电极电流密度20kA/cm2)期间的击穿电压引入InGaP集电极层9c。在大电流工作状态，如图22所示，集电极层9a中的导带变为中途膨胀(swelled)，接近基极层7电场减弱，且相反地，当接近子集电极层10时电场加强。因此，大电流工作期间的击穿电压基本上由邻近子集电极层10的集电极层内的雪崩击穿决定。因为在宽带隙InGaP集电极层9c中不容易发生离子化碰撞和散射，因此基本上可以抑制雪崩击穿，以及可以提高击穿电压。但是，一般在具有宽带隙的半导体中，电子的有效质量大以及电子迁移率低，因此容易形成高阻区，以致在图4中，宽带隙InGaP集电极层9c仅仅位于其中电场强的区域中。但是，给出该结构，在中电流(集电极电流密度10kA/cm2)工作期间，高电场区从InGaP集电极层9c延伸到GaAs集电极层9a，因此存在击穿电压可以下降的可能性。在本发明中，存在N型阻挡薄膜层8a，从而当在GaAs集电极层9a中感觉到强电场时，电场强度自动地下降，且下降至电场再分布到宽带InGaP集电极层9c的程度，从而可以有效地提高中电流工作期间的击穿电压。
在本发明中，因为存在N型空穴阻挡薄膜8a，由GaAs集电极层9a中的离子化碰撞和散射形成的空穴不能逃到基极层7，因此空穴在GaAs集电极层9a中积累。通过空穴积累，GaAs集电极层9a的电位增加，电场强度自动地下降，且下降到在宽带隙InGaP集电极层9c中感觉到电场。结果，可以提高中电流工作期间的击穿电压。因此1)通过引入N型空穴阻挡薄膜层8a，可以减小偏置电压和导通电阻；以及2)借助于其中在GaAs集电极层9a和子集电极层10之间插入具有比GaAs集电极层9a的带隙更宽的半导体材料的InGaP集电极层9c，提高大电流工作期间的击穿电压。结合这两种结构，获得可以提高中电流工作期间的击穿电压的新有利结果。
[实施例5]
参考图4说明基于第四方面的实施例5。在实施例5中，在子集电极层10上依次形成InGaP集电极层9c，N+ GaAs集电极层9b，GaAs集电极层9a，N型空穴阻挡薄膜层8a以及基极层7，子集电极层10是掺杂至4×1018cm-3的N-型GaAs。对于InGaP集电极层9c，使用具有比GaAs集电极层9a的带隙更宽的In0.48Ga0.52P层。InGaP集电极层9c的掺杂浓度是1×1016cm-3，以及层厚度是100nm。因为与GaAs相比InGaP具有更低的电子迁移率，因此如果厚度增加太多，那么形成高阻区以及存在导通电阻恶化的问题。使用N+GaAs集电极层9b，以平滑地连接InGaP集电极层9c和GaAs集电极层9a之间的导带。N+ GaAs集电极层9b是掺杂至3×1018cm-3的5nm厚度的n+ GaAs层。GaAs集电极层9a是掺杂至3×1017cm-3的700nm厚的GaAs。N型空穴阻挡薄膜层8a是掺杂至2×1018cm-3的5nm厚的In0.48Ga0.52P的空穴阻挡层。基极层7是掺杂至4×1019cm-3的80nm厚的P型GaAs。在大电流工作期间，集电极-发射极击穿电压没有取决于是否存在N型空穴阻挡薄膜层8a的区别，以及在两种情况中集电极发射极击穿电压是13V。但是在中电流工作期间中，当集电极电流密度是10kA/cm2时，在实施例5中没有N型空穴阻挡薄膜层8a时是16V的击穿电压提高至18V，从而观察到击穿电压增加的有利结果。
[实施例6]
图5中示出了基于第四方面的实施例6。与实施例5的差异是N+ GaAs集电极层9b变为N+ InGaP集电极层9d。N+ InGaP集电极层9d如同N+ GaAs集电极层9b那样，用来平滑地连接InGaP集电极层9c和GaAs集电极层9a之间的导带。N+ InGaP集电极层9d是掺杂至2×1018cm-3的5nm厚的N型In0.48Ga0.52P层。导通电阻与实施例5的值相同。
[实施例7]
在图6中示出了基于第四方面的实施例7。与实施例6的差异是在GaAs集电极9a和N+ InGaP集电极层9d之间插入N+ GaAs集电极层9b。
[实施例8]
在图7中示出了基于第四方面的实施例8。与实施例6的差异是使用N型δ掺杂区9e代替N+ InGaP集电极层9d。
[实施例9]
实施例9具有其中在实施例5至8中的N型空穴阻挡薄膜层8a和基极层7之间增加P型δ掺杂区12的结构。
[实施例10]
实施例10具有一种结构，该结构在实施例5至8中的基极层7的N型空穴阻挡薄膜层8a的一侧上还包括P++ GaAs层17。图8示出了包括实施例5中的基极层7的N型空穴阻挡薄膜层8a的一侧上的P++ GaAs层17的结构。
在本发明的实施例中，使用In0.48Ga0.52P作为宽带隙层、作为N型空穴阻挡薄膜层8a以及作为InGaP集电极层9c和9d；但是该带隙仅仅需要比GaAs宽。例如，也可以使用AlGaAs、InP、InAlGaAs或GaInAsN作为宽带隙层。
本发明的应用例子是在用于便携式电话终端和便携式电话基站的功率放大中采用的半导体器件。
很明显本发明不局限于上述实施例，在不脱离本发明的范围和精神的条件下可以改进和改变本发明。

Claims (11)

1.一种异质结双极晶体管，具有一个结构，该结构中在半绝缘半导体衬底上依次形成具有比集电极层更高掺杂浓度的第一导电类型的子集电极层、第一导电类型的集电极层、第二导电类型的基极层以及第一导电类型的发射极层，其中在基极层和集电极层之间插入具有比基极层更宽带隙的半导体材料的空穴阻挡层，以便与基极层直接接触。
2.根据权利要求1的异质结双极晶体管，其中空穴阻挡层和基极层之间的界面用第二导电类型的杂质进行δ掺杂。
3.根据权利要求1的异质结双极晶体管，其中基极层包括与空穴阻挡层接触侧上的第一半导体层，第一半导体层的第二导电类型杂质的浓度高于基极层内的其他区。
4.根据权利要求1的异质结双极晶体管，其中空穴阻挡层是第一导电类型或未掺杂有杂质。
5.根据权利要求1的异质结双极晶体管，其中在集电极层和子集电极层之间插入带隙宽度比集电极层宽的第二半导体层。
6.根据权利要求1的异质结双极晶体管，其中空穴阻挡层是InGaP层，而且在InGaP层中形成普通超晶格。
7.根据权利要求1的异质结双极晶体管，其中空穴阻挡层的厚度是4nm或更大，且小于10nm。
8.根据权利要求5的异质结双极晶体管，其中第二半导体层是InGaP层，而且在InGaP层中形成普通超晶格。
9.根据权利要求5的异质结双极晶体管，其中在第二半导体层和集电极层之间插入具有高于第二半导体层的杂质浓度的第三半导体层。
10.根据权利要求9的异质结双极晶体管，其中第三半导体层由GaAs或InGaP形成。
11.根据权利要求5的异质结双极晶体管，其中第二半导体层和集电极层之间的界面用第一导电类型的杂质进行δ掺杂。
CNB2004100948000A 2003-11-18 2004-11-18 半导体器件 Expired - Fee Related CN100454573C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003388187 2003-11-18
JP2003388187A JP2005150531A (ja) 2003-11-18 2003-11-18 半導体装置

Publications (2)

Publication Number Publication Date
CN1619830A true CN1619830A (zh) 2005-05-25
CN100454573C CN100454573C (zh) 2009-01-21

Family

ID=34431548

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100948000A Expired - Fee Related CN100454573C (zh) 2003-11-18 2004-11-18 半导体器件

Country Status (5)

Country Link
US (1) US7304333B2 (zh)
EP (1) EP1533849B1 (zh)
JP (1) JP2005150531A (zh)
CN (1) CN100454573C (zh)
DE (1) DE602004026395D1 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103177939A (zh) * 2013-03-05 2013-06-26 中国科学院半导体研究所 一种硅基半绝缘iii-v族材料的制备方法
CN105097960A (zh) * 2014-05-16 2015-11-25 特里奎恩特半导体公司 具有异质结构的变容二极管
CN105378904A (zh) * 2013-07-10 2016-03-02 株式会社村田制作所 半导体装置
CN109671769A (zh) * 2017-10-13 2019-04-23 株式会社村田制作所 异质结双极晶体管
CN109671770A (zh) * 2017-10-17 2019-04-23 全新光电科技股份有限公司 具有能隙渐变的电洞阻隔层的异质接面双极性晶体管结构
CN110459470A (zh) * 2016-12-19 2019-11-15 株式会社村田制作所 双极型晶体管及其制造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7425726B2 (en) * 2004-05-19 2008-09-16 Avago Technologies Fiber Ip Pte Ltd. Electroabsorption modulators and methods of making the same
JP2006351752A (ja) * 2005-06-15 2006-12-28 Mitsubishi Electric Corp 半導体装置
JP5341327B2 (ja) * 2006-09-28 2013-11-13 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
US8866194B2 (en) 2006-09-28 2014-10-21 Semiconductor Components Industries, Llc Semiconductor device
JP2012099651A (ja) * 2010-11-02 2012-05-24 Toshiba Corp 発光素子
TWI456755B (zh) * 2011-05-11 2014-10-11 Univ Nat Kaohsiung Normal 變晶性積體化雙極場效電晶體
US9231088B2 (en) * 2014-01-16 2016-01-05 Triquint Semiconductor, Inc. Emitter contact epitaxial structure and ohmic contact formation for heterojunction bipolar transistor
JP6636459B2 (ja) 2014-05-27 2020-01-29 シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッドＳｉｌａｎｎａ Ｕｖ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ｐｔｅ Ｌｔｄ 半導体構造と超格子とを用いた高度電子デバイス
KR102333773B1 (ko) 2014-05-27 2021-12-01 실라나 유브이 테크놀로지스 피티이 리미티드 광전자 디바이스
JP6986349B2 (ja) 2014-05-27 2021-12-22 シランナ・ユー・ブイ・テクノロジーズ・プライベート・リミテッドSilanna Uv Technologies Pte Ltd ｎ型超格子及びｐ型超格子を備える電子デバイス
US11322643B2 (en) 2014-05-27 2022-05-03 Silanna UV Technologies Pte Ltd Optoelectronic device
TWI691085B (zh) * 2018-11-20 2020-04-11 全新光電科技股份有限公司 具堅固性的異質接面雙極性電晶體結構
CN113130638B (zh) * 2020-01-14 2024-08-20 全新光电科技股份有限公司 高坚固性的异质结双极型晶体管

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH022629A (ja) 1988-06-17 1990-01-08 Nec Corp バイポーラトランジスタ及びその製造方法
US5132764A (en) 1991-03-21 1992-07-21 Texas Instruments Incorporated Multilayer base heterojunction bipolar transistor
JPH07326629A (ja) 1994-06-02 1995-12-12 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合型バイポーラトランジスタ
JPH08288300A (ja) * 1995-04-12 1996-11-01 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合バイポーラトランジスタ
JPH10321640A (ja) 1997-05-16 1998-12-04 Toshiba Corp 半導体装置及びその製造方法
US6563145B1 (en) * 1999-04-19 2003-05-13 Chang Charles E Methods and apparatus for a composite collector double heterojunction bipolar transistor
US6674103B2 (en) 2000-07-31 2004-01-06 The Regents Of The University Of California HBT with nitrogen-containing current blocking base collector interface and method for current blocking
US6847060B2 (en) 2000-11-27 2005-01-25 Kopin Corporation Bipolar transistor with graded base layer
JP4056226B2 (ja) 2001-02-23 2008-03-05 株式会社ルネサステクノロジ 半導体装置
JP2002343802A (ja) 2001-05-16 2002-11-29 Hitachi Ltd 半導体装置およびそれを搭載した電子装置
JP2002359249A (ja) 2001-05-31 2002-12-13 Matsushita Electric Ind Co Ltd 化合物半導体装置及びその製造方法
JP3507828B2 (ja) 2001-09-11 2004-03-15 シャープ株式会社 ヘテロ接合バイポーラトランジスタ及びその製造方法
JP2003086602A (ja) 2001-09-14 2003-03-20 Nippon Telegr & Teleph Corp <Ntt> ヘテロ接合バイポーラトランジスタ
JP3573737B2 (ja) 2002-01-18 2004-10-06 Ｎｅｃ化合物デバイス株式会社 ヘテロ接合バイポーラ・トランジスタおよび半導体集積回路
JP2003219213A (ja) 2002-01-21 2003-07-31 Futaba Corp 携帯型文字図形拡大表示器
JP2003297849A (ja) * 2002-04-05 2003-10-17 Toshiba Corp ヘテロ接合バイポーラトランジスタ及びその製造方法
JP3629247B2 (ja) 2002-04-18 2005-03-16 Ｎｅｃ化合物デバイス株式会社 ダブルヘテロ接合バイポーラ・トランジスタ
JP2004022818A (ja) 2002-06-17 2004-01-22 Toshiba Corp ダブルへテロ接合バイポーラトランジスタ

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103177939A (zh) * 2013-03-05 2013-06-26 中国科学院半导体研究所 一种硅基半绝缘iii-v族材料的制备方法
CN105378904A (zh) * 2013-07-10 2016-03-02 株式会社村田制作所 半导体装置
CN105378904B (zh) * 2013-07-10 2017-09-05 株式会社村田制作所 半导体装置
CN105097960A (zh) * 2014-05-16 2015-11-25 特里奎恩特半导体公司 具有异质结构的变容二极管
CN110459470A (zh) * 2016-12-19 2019-11-15 株式会社村田制作所 双极型晶体管及其制造方法
CN109671769A (zh) * 2017-10-13 2019-04-23 株式会社村田制作所 异质结双极晶体管
CN109671769B (zh) * 2017-10-13 2022-10-28 株式会社村田制作所 异质结双极晶体管
CN109671770A (zh) * 2017-10-17 2019-04-23 全新光电科技股份有限公司 具有能隙渐变的电洞阻隔层的异质接面双极性晶体管结构
CN109671770B (zh) * 2017-10-17 2022-04-05 全新光电科技股份有限公司 具有能隙渐变的电洞阻隔层的异质接面双极性晶体管结构

Also Published As

Publication number Publication date
CN100454573C (zh) 2009-01-21
EP1533849B1 (en) 2010-04-07
EP1533849A3 (en) 2005-06-08
JP2005150531A (ja) 2005-06-09
US20050104088A1 (en) 2005-05-19
EP1533849A2 (en) 2005-05-25
US7304333B2 (en) 2007-12-04
DE602004026395D1 (de) 2010-05-20

Similar Documents

Publication Publication Date Title
CN1619830A (zh) 半导体器件
CN1213486C (zh) 异质结双极型晶体管和利用它构成的半导体集成电路器件
CN1215570C (zh) Mos晶体管组件
CN1879222A (zh) 沟槽栅极场效应器件
CN104576720A (zh) 半导体器件和逆导igbt
CN1787228A (zh) 半导体器件
CN1589499A (zh) 具有多晶硅源极接触结构的沟槽mosfet器件
CN1628383A (zh) 异质结双极晶体管的结构及方法
CN116072546A (zh) 集成sbd的碳化硅分裂栅沟槽mosfet及制备方法
JP5160071B2 (ja) ヘテロ接合バイポーラトランジスタ
CN1819262A (zh) 半导体器件
US20170256614A1 (en) Vertical insulated gate turn-off thyristor with intermediate p+ layer in p-base
KR100902848B1 (ko) 고전압용 절연 게이트 양극성 트랜지스터 및 그 제조방법
CN105957886B (zh) 一种碳化硅双极结型晶体管
WO2021088478A1 (zh) 绝缘栅双极型晶体管
CN1533609A (zh) 半导体装置
US20040065898A1 (en) Heterojunction bipolar transistor having wide bandgap material in collector
CN100391006C (zh) 半导体器件
CN1232299A (zh) 半导体器件
CN1158008A (zh) 异质结双极型晶体管
US6777780B2 (en) Trench bipolar transistor
JP4134715B2 (ja) バイポーラトランジスタ
CN1225798C (zh) 双极型晶体管
US7023072B2 (en) Bipolar transistor
CN1155098C (zh) 双向可控的可控硅

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: NEC ELECTRONICS TAIWAN LTD.

Free format text: FORMER OWNER: NEC COMPUND SEMICONDUCTOR DEVICES CO LTD

Effective date: 20060519

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20060519

Address after: Kanagawa

Applicant after: NEC Corp.

Address before: Kanagawa

Applicant before: NEC Compund semiconductor Devices Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CORPORATION

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa

Patentee before: NEC Corp.

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090121

Termination date: 20131118