CN1213486C

CN1213486C - 异质结双极型晶体管和利用它构成的半导体集成电路器件

Info

Publication number: CN1213486C
Application number: CNB021298432A
Authority: CN
Inventors: 丹羽隆树; 岛胁秀德; 东晃司; 黑泽直人
Original assignee: NEC Compound Semiconductor Devices Ltd
Current assignee: Renesas Electronics Corp
Priority date: 2002-01-18
Filing date: 2002-08-15
Publication date: 2005-08-03
Anticipated expiration: 2022-08-15
Also published as: US20030136956A1; TW554448B; CN1433082A; EP1329959A1; KR20030063075A; JP3573737B2; JP2003218123A; US6881988B2; KR100508894B1

Abstract

异质结双极型晶体管具有提高的击穿电压，并抑制IC-VCE特性的增长特性的退化。集电极区域包括半导体第一、第二集电极层。第一集电极层是由掺杂或未掺杂的半导体制成的，与副集电极区域接触。第二集电极层是由掺杂或未掺杂的半导体制成的，具有比第一集电极层窄的带隙，与基极区域接触。第三集电极层具有比第二集电极层高的掺杂浓度，被第一集电极层和第二集电极层夹在当中。

Description

异质结双极型晶体管和利用它构成的半导体集成电路器件

技术领域

本发明总的涉及异质结半导体器件，具体地说涉及提高了击穿电压的异质结双极型晶体管和使用它的半导体集成电路器件。

背景技术

为了提高异质结双极型晶体管在使用时的集电极到发射极的击穿电压，抑制或防止在集电极区域中的雪崩击穿是很重要的。为此，已公开的改进的结构是，具有低的冲击电离系数(impact ionizationcoefficient)的半导体层插入到集电极区域的高电场部分中。例如，在1995年的No.7-16172日本未审决专利公开文本公开了这样的结构。

图1是现有技术中的异质结双极型晶体管的能带示意图，其中具有低冲击电离系数的半导体层没有插入到集电极层区域中。这样的晶体管包括发射极层105、基极层106、集电极层113和副集电极104层。

在没有电流流过集电极或集电极电流低时，在图1中的虚线B1和B2分别给出了集电极层113中的导带的底Ec和价带的顶Ev。在大集电极电流流过时，空间电荷增加，因此如图1的实线A1和A2所示，导带的底Ec和价带的顶Ev分别提高。结果，随着集电极电流增加，在集电极层113基极侧上的电场强度倾向于降低，同时在集电极层113的副集电极侧的电场强度倾向于提高。

图2示出了为了提高击穿电压的改进的现有技术的异质结双极型晶体管的能带图。这个晶体管的结构与图1的相同，只是半导体层114插入到集电极层113中。层114比层113具有较宽的能带隙。在上面提到的公开文本No.7-16172中公开了这种结构。

从图2的能带结构来看，半导体层114附加在高电场部分的集电极层113的副集电极侧。带隙越宽，冲击电离系数越低，击穿电压越高。因此，在半导体层114比集电极层113，更不容易发生雪崩。这意味着，提高了工作时的击穿电压。

从图2的能带结构来看，取决于半导体层材料的类型，存在着，在带隙彼此不同的集电极层113和半导体层114之间发生“导带不连续”的可能性。如果是这样，那么，因为导带不连续引起的载流子的积聚和滞留，所以晶体管的高频特性会退化。为了抑制高频特性的退化，在层113和114之间引入带有高掺杂浓度的p-n结是有效的。在1995年的日本的未审决公开文本No.7-193084中公开了这个技术，它的能带结构示于图3。

如图3所示，引入重掺杂有p型掺杂剂的p+型In_0.53Ga_0.47As层116a和重掺杂有n型掺杂剂的n+型InP层116b，在i型In_0.53Ga_0.47As集电极层113a和n型InP集电极层115之间形成p-n结。标号105a、106a和104a分别是发射极层、基极层和副集电极层。

图4示出了现有技术的异质结双极型晶体管，它既改进了击穿电压也改进了高频特性。在1996年公开的日本未审决公开文本No.6-326120中公开了这个技术。这个结构是通过，在图2的结构中，在i型GaAs集电极层113和比层113具有更宽带隙的n型AlGaAs层114之间，插入重掺杂的p型GaAs层116获得的。由于插入GaAs层116，在集电极层113中的电场减弱，因此，限制电子进入它们的高能状态，以致抑制它们的速度的降低。这样，不仅提高了击穿电压，而且也改善了高频特性。

但是，示于图2-4的上述的现有技术的能带结构具有如下的问题。

具体地说，图2的现有技术结构，没有采取措施限制在集电极层113中的高电场部分，在增加集电极电流时，向基极层106扩展。因此，随着集电极电流增加，高电场部分不仅向半导体层114扩展，而且向集电极层113扩展。结果，出现击穿电压降低的问题。

关于图3的现有技术结构，p+型In_0.53Ga_0.47As层116a和n+型InP层116b明显减弱带隙的不连续性。然而，这些层116a和116b形成高掺杂浓度的p-n结，这样，在层116a中产生高电场。结果，出现的问题是，雪崩击穿可能在层116a中发生。这就是说，击穿电压可能降低。而且，即使带隙不连续性显著减弱，实际上也不能够消除上述问题。

另外，如果图2中的集电极层113和半导体层114分别由GaAs和INGaP制造，将会发生下面的问题。

如果InGaP层114生长形成它的自然超晶格，在GaAs层113和InGaP层114的界面上的几乎所有的的带隙不连续性都能够被消除。因此，图3的能带结构是不必要的。这意味着，能够使用比图3更简单的图2的能带结构。但是，如果这样的话，那么，问题是，集电极电流—集电极电压特性的增长特性退化。

根据图4的现有技术结构，p+型GaAs层116是重掺杂p型半导体，因此，层116的电势提高。如果用n型InGaP层代替n型AlGaAs层115b，则层116的电势增加。结果，也出现集电极电流—电压的增长特性退化的问题。

发明内容

因此，本发明的目的是提供一种具有提高了的击穿电压的异质结双极型晶体管，和使用这样的晶体管的半导体集成电路。

本发明的另一个目的是提供一种异质结双极型晶体管和使用这种晶体管的半导体集成电路装置，上述晶体管抑制集电极电流—电压特性的增长特性的退化。

通过下面的说明，本领域技术人员能够明了本发明的上述和其他的目的。

根据本发明的第一方面，提供了一种异质结双极型晶体管，包括：

副集电极区域，它由第一导电类型的半导体制成；

集电极区域，它由第一导电类型的半导体制成，与副集电极区域接触；

基极区域，它由第二导电类型的半导体制成，与集电极区域接触；

发射极区域，它由第一导电类型的半导体制成，与基极区域接触；

集电极区域包括：

第一集电极层，它由第一导电类型半导体或未掺杂的半导体制成，与副集电极区域接触，第一集电极层是由InGaP制造的，它含有具有在第III族(Group-III)原子层中规律排列的In原子和Ga原子的自然超晶格；

第二集电极层，它由第一导电类型半导体或未掺杂的半导体制成，具有比第一集电极层窄的带隙，与基极区域接触；

第三集电极层，它由比第二集电极层更高掺杂浓度的第一导电类型半导体制成，在第一集电极层和第二集电极层之间。

根据本发明的第一方面的异质结双极型晶体管，在集电极区域中，由第一导电类型的半导体制造的第三集电极层位于第一集电极层(它是由第一导电类型的半导体或未掺杂的半导体制成)和第二集电极层(它是由第一导电类型或未掺杂的半导体制成)之间，因此，与不设置第三集电极层的情况相比，在第一集电极层和第三集电极层之间的界面上的电势降低。这意味着，在所述的界面上不形成势垒。结果，限制了集电极电流一集电极电压特性增长特性的退化。

通过改变第三集电极层的掺杂浓度，改变位于第一和第二集电极层之间的第三集电极层的电势值或电平。这意味着，能够调节向第一和第二集电极层施加的电势(或电压)的比，也就是说，能够调节在第一和第二集电极层中的电场比。因此，能够很好地分配第一和第二集电极层的电场，使得与第一和第二集电极层的冲击电离系数的比一致。结果，有效地抑制在第一和第二集电极层中发生雪崩击穿，从而提高击穿电压。

在根据本发明第一方面的另一个优选实施例中，第三集电极层包括与第一集电极层或第二集电极层相同的半导体。如果第二集电极层是由GaAs制成，则第三集电极层是由GaAs或任何其他包括GaAs的半导体制成。

在根据本发明的第一方面的晶体管的另一个优选实施例中，第三集电极层是由包括GaAs的半导体制成的。最好是，第三集电极层是由从以下的组中选择的混合的半导体晶体制造：InGaAs，AlGaAs，InAlAs和InAlGaAs。

在根据本发明的第一方面的另一个优选实施例中，第二集电极层是由包括GaAs的半导体制成的。最好是，第二集电极层是由从以下的组中选择的半导体晶体制造：InGaAs，AlGaAs，InAlAs和InAlGaAs。

最好是，第三集电极层具有最多10纳米的厚度，第三集电极层是由InGaP和GaAs中的至少一种制成的。

最好是，第一集电极层的厚度最少是集电极区域的整个厚度的十分之一。

最好是，第三集电极层至少具有5×10¹⁷/立方厘米的掺杂浓度。

在根据本发明的第一方面的晶体管的另一个优选实施例中，一个具有比第二集电极层更宽的带隙的附加的副集电极层设置在副集电极区域中，所述附加的副集电极层与第一集电极层相邻。

根据本发明的第二方面，提供一种半导体集成电路器件，包括多个异质结双极型晶体管，所述异质结双极型晶体管包括：

副集电极区域，它由第一导电类型的半导体制成；

集电极区域包括：

第一集电极层，它由第一导电类型半导体或未掺杂的半导体制成，与副集电极区域接触，第一集电极层是由InGaP制成的，它含有具有在第III族原子层中规律排列的In原子和Ga原子的自然超晶格；

第二集电极层，它由第一导电类型半导体或未掺杂的半导体制成，具有比第一集电极层更窄的带隙，与基极区域接触；

第三集电极层，它由比第二集电极层掺杂浓度更高的，第一导电类型的半导体制成，在第一集电极层和第二集电极层之间。

显然，在本发明的第二方面的半导体集成电路器件中能够获得与本发明的第一方面的晶体管相同的优点。

附图说明

下面说明附图。

图1是第一现有技术的异质结双极型晶体管的能带示意图；

图2是第二现有技术的异质结双极型晶体管的能带示意图；

图3是第三现有技术的异质结双极型晶体管的能带示意图；

图4是第四现有技术的异质结双极型晶体管的能带示意图；

图5是本发明第一实施例的异质结双极型晶体管的分层结构的剖视图；

图6是图5的第一实施例的晶体管的能带图，其中与比较例的晶体管一起示出了电势和距离之间的关系；

图7是与比较例一起的图5所示的第一实施例的晶体管的集电极电流—集电极电压特性的曲线图；

图8是图5第一实施例晶体管的能带图，其中示出了电势和距离之间的关系；

图9是图5第一实施例晶体管电场分布曲线图，其中示出了电场和距离之间的关系；

图10是在图5的第一实施的晶体管和图2第二现有技术晶体管的电场分布曲线图，其中示出了电场和距离之间的关系；

图11是本发明第二实施例的异质结双极型晶体管的分层结构剖视图；和

图12是使用第一和第二实施例的晶体管的第三实施例半导体集成电路示意图。

具体实施方式

下面参照附图详细说明优选实施例。

第一实施例

图5示出了第一实施例的npn型异质结双极型晶体管50的分层结构。

如图5所示，晶体管50包括：半绝缘的GaAs衬底3；n+型GaAs副集电极层4(厚度500纳米)，它形成在衬底3上；和n型InGasP集电极层9(厚度100纳米)，它形成在层4上。副集电极4的表面从覆盖的集电极层9部分地露出。集电极电极31形成在层4的露出部分上。

用硅作为n型掺杂剂，以4.0×10¹⁸/立方厘米掺杂浓度掺杂n+型GaAs副集电极层4。N型InGaP集电极层9具有0.48的In(即，X_In)的组分比，因此，它被表示为In_0.48Ga_0.52P。但是，这个In组分比X_In可以为0.48-0.5范围中的值。n+型InGaP集电极层9用Si作为n型掺杂剂，以1.0×10¹⁶/立方厘米的掺杂浓度掺杂。集电极层9含有InGaP自然超晶格，它具有在其第III族(Group-III)原子层中规律地排列的In原子和Ga原子。

在n型InGaP集电极层9中形成极薄的n+形GaAs集电极层8(厚度5纳米)。层8用Si作为n型掺杂剂，以3.0×10¹⁸/立方厘米的掺杂浓度掺杂。

在n+型GaAs集电极层8上形成n型的GaAs集电极层7(厚度720纳米)。层7用Si作为n型掺杂剂，以5.0×10¹⁵/立方厘米的掺杂浓度掺杂。因此，层8的掺杂浓度高于覆盖层7的掺杂浓度。

在n型GaAs集电极层7上形成p+型GaAs基极层6(厚度80纳米)。层6用碳(C)作为p型掺杂剂以4.0×10¹⁹/立方厘米的掺杂浓度掺杂，基极层6的表面从覆盖的n型InGas发射极层5部分露出。基极电极32形成在层6的露出的部分上。

在p+型GaAs基极层6上形成n形InGas发射极层5(厚度30纳米)。发射极层5用Si作为n型掺杂剂，以3.0×10¹⁷/立方厘米的掺杂浓度掺杂。层5具有0.48的In组分比X_In，因此，它被表示为In_0.48Ga_0.52P。但是，In组分比X_In可以设定为0.48-0.5的范围的值。发射极层5的端部与基极电极32接触。

在n型InGaP发射极层2上形成n+型GaAs发射极层2(厚度200纳米)。发射极层2用Si作为n型掺杂剂，以3.0×10¹⁸/立方厘米的掺杂浓度掺杂。

在n+型GaAs发射极层2上，形成n+型InGaAs发射极层1(厚度100纳米)。发射极层1用Si作为n型掺杂剂，以2.0×10¹⁹/立方厘米的掺杂浓度掺杂。层1具有在0-0.5的变化的In组分比X_In。在与n+型InGaAs发射极层2接触的平面上，层1的比X_In设定在0，向上向着覆盖的发射极电极33逐渐增加，并在与电极33接触的平面上到达0.5。

发射极电极33位于n+型InGaAs发射极层1上，覆盖层1的整个表面。

副集电极层4构成晶体管50的副集电极区域，集电极层9、8和7构成它的集电极区域，基极层6构成它的基极区域，并且发射极层5、2和1构成它的发射极区域。

如上所述，第一实施例的异质结双极型晶体管50具有如图5所示的分层的结构。晶体管的导带的能带图在图6中用实线示出。图6中的虚线示出，现有技术的异质结双极型晶体管晶体管的导带能带图，所述现有技术的异质结双极型晶体管的分层结构是通过从图5的结构中去掉n+型GaAs集电极层8获得的。这些图是通过将偏置点设定为在集电极电压(即，集电极—发射极电压)V_CE＝0伏，并且基极电压(即，基极—发射极电压)V_BE＝0伏的点。

根据图5的第一实施例的晶体管50，n+型GaAs集电极层8和n型GaAs集电极层7设置在n型InGaP集电极层9和p+型GaAs基极层6之间。同时，集电极层9的In组分比X_In设定在与集电极层8和7的GaAs的晶格匹配的值上(即，约0.48)。而且，n型InGaP集电极层9是通过，在产生InGaP的自然超晶格的状态下(即，带隙E_g设定为1.86电子伏特)，通过外延生长形成的。因此，在集电极层9和8的界面上产生约2×10¹²/立方厘米的界面电平(interface level)，使得在此界面上耗尽载流子。

另外，与去掉n+型GaAs集电极层8的比较例的晶体管的情况是，如图6虚线所示，电势在集电极层9和7界面上具有峰值。在电子从P+型GaAs基极层6向n+型GaAs副集电极层4运动时，这个峰值起“势垒”的作用。结果，从副集电极层4向基极层6流动的电流受到限制。

不同与此，图5的本发明第一实施例的晶体管50，n+型GaAs集电极层8插入到n型InGaP集电极层9和n型GaAs集电极层7之间。因此，通过改变在集电极层9中的电平能够补偿，在集电极层8和9的界面上的载流子的消耗。结果，如图6实线所示，在集电极9和7之间没有电势峰值。也就是说，从副集电极层4到基极层6流动的电流不受限制。

图7是曲线图，示出了在发射极面积S_E设定在120平方微米时，在g_m模式中集电极电流I_C和集电极电压V_CE之间的关系。

图7中的虚线所示的是去掉n+型GaAs集电极层8的比较例的晶体管，在集电极电压V_CE低时，集电极电流I_C不增加很多。这是因为，由于在集电极层9和7的界面使得产生的势垒，限制了电子的运动。在集电极电压V_CE相当高时，在GaAs的副集电极层4的侧面形成上形成高电场部分，因此，在集电极层9和7的界面上的电势降低。这样，消除了势垒，集电极电流I_C增加。这意味着，集电极电流I_C的增长特性退化，即，电流I_C的增长变得迟钝或缓慢。

本发明第一实施例的晶体管50与此不同，由于附加了n+型GaAs层8，即使在集电极电压V_CE低时，在集电极层9和7之间没有产生势垒。因此，改善了集电极电流的I_C的增长特性，即电流I_C的上升剧烈。

图8和9是集电极电流密度设定在10千安/平方厘米，集电极电压V_CE设定在5伏时，本发明第一实施例晶体管能带图和电场分布图。

因为通过改变掺杂浓度能够改变，在n+型GaAs集电极层8中的电势值，所以，如图9所示，对n型InGaP集电极层9施加的电场能够从虚线所示的值改变到实线的值。因此，在考虑集电极层9和7的冲击电离系数时能够确定，施加到集电极层9和7的电场的比。

图10示出，在集电极电流的密度设定在3×10⁴安/平方厘米和集电极电压V_CE设定在16伏时的，第一实施例的晶体管50的电场分布。

在图10中，也示出了图2的现有技术的晶体管的电场分布。这个现有技术的晶体管的集电极层113是由n型GaAs层形成的(厚度725纳米，掺杂浓度5×10¹⁵/立方厘米)，半导体层114是由n型InGaP层(厚度100纳米，掺杂浓度5×10¹⁵/立方厘米)。如图7所示，因为由于在层113和114中的载流子的耗尽，集电极电流IC的增长特性退化，所以，在没有载流子耗尽的假设之下进行计算。

如图9虚线所示电场分布来看，图2现有技术的晶体管的n型InGap集电极层9中的副集电极层4侧面上形成的高电场，向n型的GaAs集电极层7的内部延伸。如图9虚线所示的电场分布可见，本发明第一实施例的晶体管50与此不同，在2×10¹⁵伏/厘米或更大的高电场部分，完全位于不容易发生雪崩击穿的n型inGaP集电极层9中。因此，有效地抑制在集电极层7中发生雪崩击穿。

对于图2的现有技术的晶体管，在25千安/平方厘米的集电极电流密度Jc时的击穿电压是6.2伏。而对于本发明第一实施例的晶体管50来说，在晶体管具有图8的实线所示的电势曲线(即，能带)时，它是7.4伏。如果第一实施例的晶体管50具有图8的虚线给出的电势曲线(能带)，则它提高到11.0伏。这些结果是本发明人的试验做出的。

如上所述，第一实施例的晶体管50，高电场部分聚集或限制在“集电极区域”(即，由副集电极4和基极层6夹着的区域)中的n型InGaP集电极层9中。因此，如果集电极层9太薄，则在层9中的电场就太强。因此，最好是层9的厚度等于或大于集电极区域的整个厚度的十分之一。在第一实施例的晶体管50中，集电极区域的整个厚度计算如下

t＝100纳米+5纳米+720纳米＝825纳米

因此，最好是，层9的厚度为83纳米以上。

接下来说明，解释在晶体管50中的n+型GaAs集电极层8的优选的掺杂浓度和厚度。

一般来说，异质结双极型晶体管是在集电极电流密度为1×10⁵安/平方厘米或更低的集电极电流密度工作。因此，如果假设在集电极区域中的电子的速率为1×10⁷厘米/秒，则空间电荷约为5×10¹⁶/立方厘米。因此，为了抑制，由于集电极的电流密度的改变，在n+型GaAs集电极层8中的导带的电势改变，最好是，层8的掺杂的浓度比约5×10¹⁶/立方厘米的空间电荷值大一位(即，层8的掺杂浓度是约5×10¹⁷/立方厘米)。

在GaAs集电极层8和InGaP集电极层9的界面上的，根据InGaP的外延生长状态改变的载流子的消耗值，对应于掺杂剂最大的5×10¹²/平方厘米的面浓度。因此，集电极层8的掺杂剂的面浓度不大于5×10¹²/平方厘米是足够的。如果集电极层8的掺杂浓度为5×10¹⁷/立方厘米，在最大面浓度5×10¹²/平方厘米时层8的厚度为10纳米。结果，最好是层8的厚度为10纳米或小于10纳米。

如上所述，根据图5的第一实施例的异质结双极型晶体管50，在集电极区域中，在n型InGaP集电极层9和n型GaAs集电极层7之间设置n+型GaAS集电极层8。因此，与不设置集电极层8的情况相比，在集电极层9和8之间的界面上的电势下降。这意味着，在所述的界面上没有形成势垒，结果，抑制集电极电流—集电极电压(I_C-V_CE)特性的增长特性的退化。

通过改变n+型GaAs集电极层8的掺杂浓度，改变n+型GaAs集电极层8的电势或电平。这意味着，能够调节施加到集电极层9和7的电势(或电压)比，即，能够调节在层9和7中的电场比。因此，在集电极层9和7中的电场能够很好地被分配成，与层9和7的冲击电离系数的比一致。结果是，有效地抑制在这些集电极层9和7中发生雪崩击穿。

在上述的晶体管50中，附加的集电极层8是由与GaAs集电极层7相同的半导体制造的。但是，本发明不限于此。集电极层8也可以用与InGaP集电极层9相同的半导体(即InGaP)制造。而且，层8可以具有由GaAs的子层和InGaP的子层构成的两层结构。层8也可以由诸如InGaAs、AlGaAs、InAlGaAs和InAlAs的其他混合晶体半导体制造。层8可以具有包括这些半导体制成的子层的多层结构。

由含有GaAs的半导体制造n型GaAs集电极层7是足够的。即，层7可以是由含有GaAs的诸如AlGaAs、InGaAs、InAlGaAs和GaAsP的混合的半导体晶体制造。

n型GaAs集电极层7和n型InGaP集电极层9可以由未掺杂的半导体(即，没有掺杂掺杂剂的半导体)制造。

第二实施例

图11示出了第二实施例的npn型异质结双极型晶体管50A。

根据图5的第一实施例的上述的异质结双极型晶体管50，在n+型InGaP集电极层9中产生高电场部分。但是，如果n+型GaAs副集电极层4的掺杂浓度不足，则在集电极区域中形成的耗尽层(即在集电极层7、8和9)将扩展到副集电极层4内。此时，在层4的耗尽部分中将产生高电场。因此，为了确保能够获得本发明的优点，最好是，将具有比集电极层7更宽的能带隙的半导体层附加在副集电极层4侧面上，与集电极层9相邻。第二实施例的晶体管50A包括这样的宽带隙半导体层。

具体地，如图11所示，n+型副集电极层10(厚度500纳米)附加在n+型GaAs副集电极层4和n型InGaP集电极层9之间。层10用Si作为n型掺杂剂，掺杂的浓度为4.0×10¹⁸/立方厘米。

晶体管50A的其他结构与图5第一实施例的相同。因此，为简化起见在此不再对结构进行说明。

虽然n+型InGaP副集电极层10附加在第二实施例的晶体管50AS中，但是本发明不限于此。对于副集电极层10，只要是它具有比n型GaAs集电极层7的更宽的能带隙，可以使用除了InGaP外的任何其他的半导体。

最好是，副集电极10的掺杂浓度比n型InGaP集电极层9的高。例如，它最好是5.0×10¹⁷/立方厘米或更大。

最好是，副集电极层10的厚度是足够地大，以使得当最大击穿电压施加在晶体管50A两端上时，层10会部分地或全部地耗尽。例如，在层10的掺杂浓度为4.0×10¹⁸/立方厘米时，层10的厚度最好是5纳米或更大。

根据第二实施例的晶体管50显然是与第一实施例晶体管50的优点相同。而且，与第一实施例比较，在第二实施例中确保能够获得这些优点。

第三实施例

图12示出了根据第三实施例的半导体集成电路装置(IC)60的电路图。这个IC或器件60能够应用于微波的高输出的放大器IC。

如图12所示，所述IC 60包括放大器17a和通过在中间设置的阻抗匹配电路18彼此串联的放大器17b。这些元件17a、17b和18设置在RF(射频)输入端19和RF输出端20之间。偏置电路21向放大器17a和17b供给特定的偏压。

位于输入端侧的放大器17a是在激励放大器级中。放大器17a包括多个第一实施例或第二实施例的异质结双极型晶体管50或50A，所使用的晶体管50或50A的整个发射极面积设定在960微平方米。设在输出端侧的放大器17b是在功率放大器级中。与放大器17a相同，放大器17b也包括第一实施例或第二实施例的多个异质结双极型晶体管50或50A，在此所使用的晶体管50或50A的总的发射极面积设定为7200微平方米。

显然，在第三实施例的IC 60中能够获得与在第一或第二实施例的优点相同的优点。

图12的电路是一个例子。因此无需说明的是，IC 60也可以具有如所希望的任何其他的电路配置。

本发明不限于上述的第一到第三实施例，因为这些实施例只是本发明的优选的实施方式。不偏离本发明的精神可以向这些实施例附加或修改。

图5和11的的分层的结构仅是例子。因此，任何其他分层的结构可以应用到本发明的晶体管。

在说明本发明的优选形式的同时，应理解，不偏离本发明的精神本领域技术人员明了各种修改。因此，本发明的范围仅由权利要求确定。

Claims

1.一种异质结双极型晶体管，包括：

副集电极区域，它由第一导电类型的半导体制成；

集电极区域包括：

2.根据权利要求1的晶体管，其中，第三集电极层包括与第一集电极层或第二集电极层相同的半导体。

3.根据权利要求1的晶体管，其特征在于：第三集电极层是由包括GaAs的半导体制成的。

4.根据权利要求1的晶体管，其中，第三集电极层是由从以下的组中选择的混合的半导体晶体制成的：InGaAs，AlGaAs，InAlAs和InAlGaAs。

5.根据权利要求1的晶体管，其中，第二集电极层是由包括GaAs的半导体制成的。

6.根据权利要求1的晶体管，其中，第二集电极层是由从以下的组中选择的混合的半导体晶体制成的：InGaAs，AlGaAs，InAlAs和InAlGaAs。

7.根据权利要求1的晶体管，其中，第三集电极层具有10纳米或更小的厚度。

8.根据权利要求1的晶体管，其中，第三集电极层是由InGaP和GaAs中的至少一种制成的。

9.根据权利要求1的晶体管，其中，第一集电极层具有集电极区域的整个厚度的十分之一或更大的厚度。

10.根据权利要求1的晶体管，其中，第三集电极层具有5×10¹⁷/立方厘米或更大的掺杂浓度。

11.根据权利要求1的晶体管，其中，还包括附加的副集电极层，所述副集电极层具有比第二集电极层更宽的带隙，

其中附加的副集电极层设置在副集电极区域中，与第一集电极层相邻。

12.一种半导体集成电路器件，包括多个异质结双极型晶体管，所述异质结双极型晶体管包括：

副集电极区域，它由第一导电类型的半导体制成；

集电极区域包括：