CN1412855A - 绝缘栅型半导体器件 - Google Patents
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Abstract
本发明的目的是提供一种维持较低开通阻抗且关断时开关损耗较小的绝缘栅型半导体器件。而且，提供一种维持较薄n－型基层而耐压更高的绝缘栅型半导体器件。本发明涉及的绝缘栅型半导体器件，具有第1导电型的第1基层21、在第1基层的表面形成的第2导电型的第2基层14、在第2基层的表面区域选择形成的第1导电型的源层15、在第1基层的表面相反侧的背面形成的第2导电型的漏层31、与第1基层、源层以及第2基层绝缘、在第1基层上形成使源层和第2基层间导电的沟道的栅电极16，为了在关断的存储期间使第1基层的过剩载流子被排出，而降低P杂质量。
Description
技术领域
本发明涉及绝缘栅型半导体器件。
背景技术
图10(A)所示为现有绝缘栅型半导体器件非击穿型的纵型IGBT(Insulated Gate Bipolar Transistor)的部分剖面图。该IGBT10具有n-型基层13和在基层13上形成的p型基层14。在p型基层14的表面区域，选择形成n+型源层(阴极)15。在基层13的表面相反一侧的背面，形成p+型漏区(阳极)11。在基层13，形成源层15和p型基层14间形成导电沟道的栅电极16。栅电极16，与基层13、源层15以及p型基层14通过绝缘层17绝缘。
IGBT10，为使关断时来自p型基层14的耗尽层不能到达阳极，基层13的厚度必须较厚且比阻抗较低。由此，使得关断时尾电流变大。所以，为使关断特性高速化，需要通过寿命控制降低来自阳极的空穴的注入效率。典型的寿命控制，是在晶圆工序(wafer process)完成后用电子线照射进行退火处理。
但是，通过该寿命控制，使高阻抗的n-型基层13中的载流子浓度低下。因此，使开通电压变高。另一方面，如果不进行缩短寿命的处理，则开通电压可维持较低，但关断时间变长。即，开通电压和关断时间呈相反关系。
图10(B)所示为现有绝缘栅型半导体器件击穿型的纵型IGBT的部分剖面图。该IGBT20与IGBT10的不同点是在n-型基层13和p+型漏层11之间设置n+型缓冲层23。
通过设置n+型缓冲层23，即使n-型基层13的厚度较薄且具有较高阻抗，从p型基层13的耗尽层也不能到达阳极。因此，IGBT20与IGBT10相比，n-型基层13的厚度较薄且维持高阻抗，也可以维持耐压。
而且，IGBT20中，来自阳极的空穴的注入效率，受p+型漏层11的厚度(宽)及其浓度的控制。因此，IGBT20不进行寿命控制也可以实现高速化。
近年来，已有工作在150kHz左右的高速IGBT。但是包括上述IGBT20在内的高速IGBT在高温状态下尾电流增大。尾电流成为开关损耗。开关损耗已成为IGBT高速开关的障碍。
图11所示为L(电感)负载的IGBT20关断时电流电压特性的时间变化。如栅极电压VG降低、流经沟道的电子电流降低，则在L负载的两端会产生反向电压。反向电压施加在阳极和阴极之间，漏极电压VD上升(参照从时刻t1到时刻t3)。
在漏极电压VD的作用下，从高阻抗的n-型基层13和p型基层14的接合区产生耗尽层(未图示)。通过耗尽层，在高阻抗的n-型基层积累的电子由沟道的电子电流来补充。如上所述，则IGBT20流过一定的漏极电流ID。因此，几乎一定的空穴电流从p+型漏层11流过。即，从时刻t1到时刻t2期间，漏极电流ID几乎保持一定。
其次，在n-型基层蓄积的电子消失。随之而来，来自p+型漏层的空穴电流也减少。即，从时刻t2到时刻t3期间，漏极电流ID减小。
时刻t3以后的漏极电流ID称为尾电流。
如上说述，时刻t1到时刻t3期间，产生电力消耗(图11的斜线部)。该电力消耗是IGBT的开关损耗。而且，t3以后由尾电流引起的电力消耗，即使尾电流较小的场合，因长期流动也会变大。
而且，时刻t3是漏极电流ID下降时间(fall time)的终点。其中，漏极电流ID的下降时间，是以IGBT开通状态时漏极电流ID的90％为起点，以漏极电流ID的10％为终点的期间。图11中，从时刻t2到时刻t3期间是下降时间。
而且，IGBT20通过其具有的n+型过渡层，使耐压维持。
但是，对IGBT施加更高的耐压，则必须增加n-型基层13的厚度。例如IGBT20耐压为600V系的元件，即基层13的厚度为60μm的场合，该耐压为600V以上时，n-型基层13的厚度必须增加。
发明内容
因此，本发明的目的是提供维持较低开通阻抗、且关断时开关损耗较小的绝缘栅型半导体器件。
因此，本发明的另一个目的是提供维持薄的n-型基层的厚度，并且耐压更高的绝缘栅型半导体器件。
本发明涉及的绝缘栅型半导体器件的实施形态，包括：第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第1基层的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且，在上述第1基层上形成使上述源层和第2基层之间导电的沟道；来自上述漏层的空穴电流的注入效率小于电子迁移率除以电子与空穴的迁移率之和的值，即在0.27以下。
上述第1基层的厚度在70μm以下较为理想，在60μm以下则更加理想。
本发明涉及的绝缘栅型半导体器件的另一实施形态，包括：第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第1基层的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且在上述第1基层上形成使上述源层和第2基层之间导电的沟道；来自上述漏层的空穴电流的注入效率，小于空穴的饱和速度除以电子和空穴饱和速度之和的值，即在9/19以下。
上述第1基层的厚度在60μm以下较为理想。
而且本发明的芯片还具有的另一特征为，通过1μH到1mH之间适当的电感性负载，不附加保护电路关断额定电流时，过渡施加的电压(Vsus)比源和漏之间的静态耐压大。该电感性负载，也可由1μH到1mH的L负载和续流二极管逆向并联后与电阻串联组成。
本发明涉及的绝缘栅型半导体器件的又一实施形态，其特征为具有第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域选择形成的第1导电型的源层；在上述第1基层的第1面相反侧的第2面形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且在上述第1基层上形成使上述源层和第2基层之间导电的沟道；
在上述第1基层和上述漏层之间还具有比上述第1基层阻抗更低的第1导电型的过渡层较为理想。上述第1导电型的漏层的厚度在0.5μm以下更为理想。
上述第1导电型的过渡层也可以具有多个阻抗相互不同的层。
上述第1导电型的过渡层的全部杂质总量相对上述漏层全部杂质总量之比在0.27/0.73(空穴迁移率和电子迁移率之比)以下较宜。
上述第1导电型的过渡层的全部杂质总量相对上述漏层全部杂质总量的比，小于空穴的饱和速度除以电子和空穴饱和速度之和的值，即在9/19以下亦可。
上述第1基层的厚度在70μm以下较为理想，在60μm以下则更加理想。
附图说明
图1是本发明的绝缘栅型半导体器件的第1实施形态的击穿型IGBT30的剖面图。
图2是L负载的IGBT30关断时电流电压特性的时间变化图。
图3是时刻为TA时的IGBT30的载流子分布图。
图4是时刻为TB时的IGBT30的载流子分布图。
图5是时刻为TC时的IGBT30的载流子分布图。
图6是时刻为TD时的IGBT30的载流子分布图。
图7是耐压600V系的IGBT30的V-I特性图。
图8是本发明的绝缘栅型半导体器件的第2实施形态的非击穿型IGBT40的剖面图。
图9是本发明的绝缘栅型半导体器件的第3实施形态的击穿型IGBT50的剖面图。
图10是已有绝缘栅型半导体器件的剖面图。
图11是已有IGBT关断时电流电压特性图。
具体实施方式
以下，参照附图对本发明的实施形态进行说明。并且，图8以及图9中，与图10相同的元件附以相同参考符号。
图1是本发明的绝缘栅型半导体器件的第1实施形态的击穿型IGBT30的剖面图。IGBT30具有n-型基层21和在n型基层21表面形成的p型基层14。在p型基层14的表面区域选择形成n+型源层15。在n型基层21表面相反侧的背面形成p型漏层(阳极)31。在n型基层21形成使源层15和p型基层14之间导电的沟道的栅极电极16，通过绝缘层17与n型基层21、源层15以及p型基层14绝缘。并且，p型基层14以及源层15与源电极41(阴极)连接。漏层31与漏电极42连接。
其中，漏层31形成较低注入且较低浓度的p型。因此，可以降低来自阳极的载流子的注入效率，不控制寿命(life time)就可以达成高速化。
而且，为了不进行寿命控制，可以增大高阻抗的n-型基层21的载流子浓度。为此，例如开通时的电压降低约1.2V，与已有IGBT的压降相比较低。
因此，通过漏层31为较低注入且较低浓度的p+型，开关速度高速化和低开通电压的折衷选择关系可以得到改善。
而且，本实施形态中，来自阳极的空穴电流的注入效率控制在0.27以下。为实现该目标，漏层31的全部杂质总量在5×1013cm-3以下。例如，过渡层浓度为1×1016cm-3、厚度为5μm，漏层的厚度为0.3微米、全部杂质总量在5×1013cm-3以下。
并且，为使漏层31的全部杂质总量在5×1013cm-3以下，漏层31的扩散厚度在0.5μm以下。
以下，说明把来自阳极的空穴电流的注入效率控制在0.27以下的原因及其效果。
图2是L负载的IGBT30关断时电流电压特性的时间变化图。为了便于理解，分别图示时间轴相同的栅极电压VG的图。
图3至图6所示分别为时刻tA到tD的载流子浓度分布图。图3至图6，都以从源层15的表面到漏层31的深度为横轴、以载流子浓度为纵轴。而且，为了明确本实施形态的IGBT和已有IGBT的区别，已有的耗尽型IGBT中n型基层21内的过剩载流子用虚线表示。
首先，IGBT30被关断(时刻tA)。
图3所示是时刻为tA时的IGBT30的载流子分布图。根据本实施形态的IGBT30，n型基层21内过剩载流子的分布，从p型基层14近侧朝漏层31方向减少。
这是因为来自漏极的空穴电流较小、空穴电流的注入效率低于0.27，所以n型基层21内过剩载流子的分布，从p型基层14近侧朝漏层31方向减少。
而且，当漏区p层的注入效率等于0.27时，该过剩载流子几乎成水平分布。即n型基层21的过剩载流子，从源层15的表面至深层方向几乎相等分布。
接着，栅极电压VG接着下降，随之而来在p型基层14形成的沟道流动的电子电流减少(时刻tB)。
图4所示是时刻为tB时的IGBT30的载流子分布图。因为流经沟道的电子电流减少，如上所述，由在n型基层21积累的电子来补充。是因为要通过IGBT30阳极与阴极之间的L负载，使漏极电流ID维持。
在此，定义存储期间。所谓存储期间，就是如果IGBT关断时施加漏极电压VDO，IGBT30从关断时刻tA到漏极电压VD下降为0.1×VDO的时刻tC的期间。
空穴电流的注入效率大于0.5的已有IGBT，沟道电子电流减少时，由积累在n型基层21的过剩电子中的靠近p型基层14的过剩电子来补充。所以，p型基层14和n型基层21之间的耗尽层扩展，漏极电压开始上升。即，根据已有的IGBT，存储期间过后(时刻tC至时刻tE)，n型基层21的过剩载流子几乎都被排出。因此，已有IGBT中，尾电流较大。
另一方面，根据本实施形态，因为空穴电流的注入效率小于0.27，所以，由在n型基层21积累的过剩电子中的靠近n型过渡层33的过剩电子来补充。因此，在p型基层14和n型基层21之间产生耗尽层之前，在n型基层21积累的过剩载流子已被排出。
换而言之，根据本实施形态，在n型基层21的过剩载流子几乎在存储期间已被排出。所以，存储期间过后(时刻tC至时刻tE)，n型基层21的过剩载流子几乎都被排出。因此，漏极电压VD上升较早。如上所述，根据本实施形态的IGBT30，尾电流较小(参照图2)。
而且，漏层31的注入效率小于0.27时，需考虑位于低电场的空穴迁移率μh和电子迁移率μe。即，因为μh∶μe＝0.27∶0.73，所以来自阳极的过剩空穴电流并未被注入到n型基层21，可以使n型基层21中的过剩载流子消少。因此，继续保持图3以及图4所示的过剩载流子分布的斜率，使n型基层21内的过剩载流子减少。如上所述，在存储期间尽量多地将过剩载流子从n型基层21排出。
接着，当存储期间结束n型基层21内过剩载流子几乎消失时，漏极电压VD开始上升。即，p型基层14和n型基层21之间开始形成耗尽层(时刻tC)。
图5所示是时刻为tC时的IGBT30的载流子分布图。过剩电子以及过剩空穴，分别相应迁移率μh以及μe的比例剩余。
接着，当p型基层14和n型基层21之间形成耗尽层时，漏极电压VD急速上升(时刻tD)。
图6所示是时刻为tD时的IGBT30的载流子分布图。
根据已有的IGBT，n型基层21内积累的过剩载流子，使在基层14和n型基层21之间不继续形成耗尽层。所以，通过在该耗尽层施加电场，使漏极电压VD上升。因此，n型基层21内积累的过剩载流子，在漏极电压VD上升途中减少。即，如上所述，已有的IGBT，在存储期间过后，n型基层21内的过剩载流子从n型基层2被1排出。
另一方面，根据本实施形态，如图6所示，在存储期间内n型基层21内的过剩载流子几乎全部从n型基层21排出。因此，p型基层14和n型基层21间的耗尽层急速扩大。随之而来，漏极电压VD也比已有的上升更快。
图2中，根据本实施形态的IGBT30的漏极电压VD的斜率比已有IGBT的大。图2的斜线区域，表示根据本实施形态的IGBT30关断时的电力损耗，即开关损耗。
因为IGBT30的漏极电压VD的斜率较大、尾电流较小，所以IGBT30的开关功耗比已有IGBT小。
而且，根据本实施形态，为了控制来自阳极的空穴电流的注入比率，需调节p型漏层31和n型过渡层33之间的杂质浓度。所以，不改变n型基层21的杂质浓度或厚度。因此，可以维持较低的开通电压和开通阻抗。
而且，本实施形态中，时刻tE为下降时间的终点。已有的IGBT的下降时间的终点是tF。因此，可以理解根据本实施形态的IGBT30，开关损耗更小、关断时间更短。因此，IGBT30的开关速度更快。
而且，时刻tD之后，当耗尽层完全在n型基层21内扩大，则漏极电流ID下降。耗尽层扩大时，在n型基层21的过剩载流子随之减少。但是，在n型基层21的耗尽层内，积累的电子浓度大于积累的空穴浓度。因此，耗尽层内，即高电场中的总电荷量低于原来的施主浓度。所以，漏极电压VD比IGBT30的静态耐压高。静态耐压是指漏极电流ID约为零时的芯片耐压。当耗尽层扩展到n型基层21全体、漏极电流ID减少时，则n型基区内的电荷密度回复到施主浓度。所以，IGBT30的耐压回复到静态耐压。
即，IGBT30关断后的IGBT30的峰值电压VDS(参照图2)，在漏极电压VD开始上升时变高，接着降低。
而且之后，通过与L负载并联的钳位二极管等的导通，漏极电压VD维持在电压VDO。
图7是根据本实施形态的IGBT耐压600V系的IGBT30的V-I特性图。图7中图，以施加在IGBT30阳极和阴极之间的电压为横轴，以流经IGBT 30阳极和阴极之间电流的电流密度为纵轴。已有的耐压600系的IGBT的耐压，随电流密度的上升，而耐压下降(未图示)。
但是，根据本实施形态的IGBT30，随电流密度的上升，耐压一度上升。电流密度继续上升时，该耐压下降。
对IGBT30具有上述特性的理由进行说明。
形成IGBT30，使其来自阳极的空穴电流的注入效率低于0.27。在低电场中，空穴的迁移率μh与电子的迁移率μe之比为μh∶μe＝0.27∶0.73。另一方面，在高电场中，空穴的饱和速度Vh与电子的饱和速度Ve之比Vh∶Ve＝9∶10。IGBT30，因为来自阳极的空穴电流的注入效率低于0.27，所以在靠近p型基层14的n型基层21内的电子电流过剩。
N型基区内的电荷量为z，则
z＝ND-Jn/(q×Vn)+Jp/(q×Vp) (式1)成立。其中，ND为n型基层21内的施主浓度。Jn为电子电流密度、Jp为空穴电流密度。而且，Vn是电子在高电场的饱和速度、Vp是空穴在高电场的饱和速度。q是电子的电荷量。
高电场中Vn∶Vp＝9∶10。而且，Jn以及Jp与来自阳极的空穴电流的注入效率相依存。因此，Jp/(Jn+Jp)＝Y≤0.27。Y表示注入效率。
所以，根据Vn∶Vp＝9∶10、Jp/Jn≤0.27以及式1的关系，电荷量z，随电流密度变大，而从施主浓度ND开始下降。
如上所述，p型基层14近侧的n型基层21的杂质浓度，看上去在下降。因此，p型基层14与n型基层21之间的耐压上升。
另一方面，当流经IGBT30电流的电流密度继续上升时，会发生电荷量z变成负值的情况。随之，p型基层14近侧的n型基层21，看起来变成p型。因此，p型基层14和n型基层21的导电型，看起来变得相同。所以，p型基层14与n型基层21之间的耐压下降。
即，当电流密度上升时，p型基层14与n型基层21间的耐压，在电荷量z变成零之前一直上升，电荷量z变为负值时下降。
该特性可以在来自阳极的空穴电流的注入效率不足9/19的条件下得到。在高电场中空穴和电子的饱和速度的比率为Vn∶Vp＝9∶10。所以，如果来自阳极的空穴电流的注入效率不足9/19，则是因为式1的电荷量z随电荷密度的上升而下降。
根据该特性，IGBT30，即可保持n型基层13的薄度以及杂质浓度，也可得到超过600V静态耐压的耐压。
而且，来自阳极的空穴电流的注入效率不足9/19的条件，等同于Vsus大于IGBT30的静态耐压。其中，Vsus是连接1μH到1mH间适当值的电感性负载、不附带保护电路的额定电流关断时，过渡施加在芯片上的电压。该电感性负载，也可由1μH到1mH的L负载和续流二极管逆向并联后与电阻串联组成。
图8是根据本发明的绝缘栅型半导体器件的第2实施形态的非击穿型IGBT40的剖面图。IGBT40没有n型过渡层，此点与第1实施形态不同。
所以，IGBT40通过控制n-型基层45的杂质浓度和p+型漏层的杂质浓度的比例，也可以得到与第1实施形态相同的下降的效果。
更详细地说，p+型漏层的杂质总量在5×1013cm-3以下。因此，IGBT40可以维持较低的开通阻抗，而降低关断时的开关损耗。
而且，在漏层的注入效率低于9/19的条件下，IGBT40随电流密度上升，可以维持n型基层45的薄度以及杂质浓度而得到大于静态耐压的耐压。
图9是本发明的绝缘栅型半导体器件的第3实施形态的击穿型IGBT50的剖面图。IGBT50具有多个杂质浓度不同的n型过渡层51以及53，此点与第1实施形态不同。
因此，IGBT50通过控制n+型过渡层51的杂质浓度和p+型漏层52的杂质浓度的比例，可以得到与第1实施形态相同的效果。
更详细地说，p型漏层的杂质总量在5×1013cm-3以下。因此，IGBT50可以维持较低的开通阻抗而降低关断时的开关损耗。
而且，IGBT50随着电流密度上升，可以维持n型基层54的薄度以及杂质浓度而得到大于静态耐压的耐压。
因为具有多个杂质浓度不同的n型过渡层51以及53，IGBT50还具有以下效果。
首先，IGBT50关断时，从基层14开始扩展的耗尽层并不急速停止。因此，关断时漏极电流密度缓慢减少。由此，峰值电压被缓和，可以防止漏极电流或漏极电压发生振动。
另一方面，在不形成n型过渡层51的场合，当施加高电压的反向偏压时耐压不能维持。为此，通常讲到的确保耐压的方法是增加n型过渡层53的厚度。但是，如果使用该方法，则会导致基板的总厚度增加、开通电压上升。
这里，通过形成杂质浓度互不相同的n型过渡层51以及53，可以充分确保施加反向偏置电压时的耐压。
设定浓度使n型过渡层53相应施加电压缓慢耗尽较理想。也就是说，维持芯片的耐压使耗尽层到n型过渡层53为止，而且为了关断时不发生振动，设定耗尽层不能到达高浓度的n+型过渡层51较理想。
而且，本发明涉及的第1至第3的实施形态的IGBT，可以使用特愿2001-054945所记载的制造方法制造。
而且，分别替换p型以及n型的导电型，也不会失去本发明的效果。
发明的效果
根据本发明的绝缘栅型半导体器件，即使继续维持较低的开通阻抗，也可使关断时的开关损耗较小。
而且，根据本发明的绝缘栅型半导体器件，即使继续维持较薄的n-型基层，也可使耐压更高。
Claims (9)
1.一种绝缘栅型半导体器件，其特征在于，包括：第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第1基层的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且，在上述第1基层上形成使上述源层和第2基层之间导电的沟道；
来自上述漏层的空穴电流的注入效率在0.27以下。
2.根据权利要求1的绝缘栅半导体器件，其特征在于：上述第1基层的厚度在70μm以下。
3.一种绝缘栅型半导体器件，其特征在于，包括：第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第1基层的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且在上述第1基层上形成使上述源层和第2基层之间导电的沟道；
利用1μH到1mH之间适当的电感性负载，不附加保护电路，使得关断额定电流时过渡施加的电压比源极和漏极之间的静态耐压大；而且，
上述第1基层的厚度在70μm以下。
4.一种绝缘栅型半导体器件，包括：第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面相反侧的第2面上形成的第2导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且在上述第1基层上形成使上述源层和第2基层之间导电的沟道；来自上述漏层的空穴电流的注入效率在9/19以下。
5.根据权利要求4的绝缘栅半导体器件，其特征在于：上述第1基层的厚度在70μm以下。
6.一种绝缘栅型半导体器件，包括：第1导电型的第1基层；在上述第1基层的第1面形成的第2导电型的第2基层；在上述第2基层的表面区域有选择地形成的第1导电型的源层；在上述第1基层的第1面的相反侧的第2面上形成的厚度在0.5μm以下的第1导电型的漏层；栅电极，与上述源层、上述第1基层以及第2基层绝缘，并且在上述第1基层上形成使上述源层和第2基层之间导电的沟道；
利用1μH到1mH之间适当的电感性负载，不附加保护电路，使得关断额定电流时，过渡施加的电压比源极和漏极之间的静态耐压大；而且，
上述第1基层的厚度在70μm以下。
7.根据权利要求1～6的任意一项的绝缘栅半导体器件，其特性在于：在上述第1基层和上述漏层之间还具有比上述第1基层阻抗值更低的第1导电型的过渡层。
8.根据权利要求7的绝缘栅半导体器件，其特性在于：上述第1导电型的过渡层是多个阻抗相互不同的层。
9.根据权利要求7的绝缘栅半导体器件，其特性在于：上述第1导电型的过渡层具有低浓度和高浓度的阶梯状2层结构。
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