JP2005322839A - 半導体チップ、回路基板及びその製造方法、並びに電子機器 - Google Patents

半導体チップ、回路基板及びその製造方法、並びに電子機器 Download PDF

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Abstract

【課題】 曲面を有する回路基板への搭載が可能であるなど、実装性の高い半導体チップを提供する。
【解決手段】 半導体チップ１０は、基体１１の反りを制御する反り制御膜１２を有する。
【選択図】 図１

Description

本発明は、半導体チップ、回路基板及びその製造方法、並びに電子機器に関する。
例えば腕時計等のウエアラブル機器において、さらなる小型化の要求により、基板収納スペースの効率化が求められている（例えば、非特許文献１参照）。こうしたニーズに対して、曲面を持つ回路基板の使用が検討されている。例えば、筐体と回路基板とを同じ曲率で曲げることにより薄型化された機器の実現が可能になる。
井上、Ｃｈｒｏｎｏ−Ｂｉｔの開発と実装技術、「エレクトロニクス実装技術」、技術調査会、２０００年、２０００年１２月号（Vol.16 No.12）、ｐ．４０−４５
曲面を持つ回路基板に半導体チップを実装する場合、ポリイミドなどを基材とするフレキシブル基板が用いられてきた。しかしながら、フレキシブル基板は多層配線化が困難であり、高密度、高機能への対応に限界がある。また、半導体チップを実装後に回路基板を反らせると、接合部に応力（ストレス）が生じ、接続不良を招くおそれがある。補強のために樹脂で覆うと、曲げ性が著しく低下する。
本発明は、上述した事情に鑑みてなされたものであり、曲面を有する回路基板への搭載が可能であるなど、実装性の高い半導体チップを提供することを目的とする。
また、本発明の別の目的は、信頼性の高い半導体装置及びその製造方法を提供することにある。
また、本発明の他の目的は、小型薄型化や設計自由度の向上が図られた電子機器を提供することにある。
上記の目的を達成するために、本発明に係る半導体チップは、基体の反りを制御する反り制御膜を有することを特徴とする。
この半導体チップは、反り制御膜によって基体に所望の反りが形成されたものとなる。その結果、この半導体チップは、曲面などの様々な面を有する回路基板に好ましく搭載されるなど、実装性が高いものとなる。
上記の半導体チップにおいては、前記反り制御膜がパターニングされていてもよい。
反り制御膜のパターニングにより、意図した方向に反りを発生させたり、部分的に反りを発生させたりするなど、反りの制御性や制御の多様性が向上する。
また、上記の半導体チップにおいて、基体が薄型加工されていてもよい。
基体の薄型加工により、基体の反りが生じやすくなるとともに、反りの制御が容易となる。
この場合、基体の厚みに部分的な差が設けられていてもよい。
これにより、反りの曲率を変化させたり、部分的な反りを形成するなど、基体の反りを所望の状態に制御しやすくなる。
次に、本発明に係る半導体装置は、上述した半導体チップと、該半導体チップが搭載される回路基板とを備えることを特徴とする。
この半導体装置によれば、半導体チップに反り（そり）が形成されていることから、曲面を有する回路基板に対して半導体チップが高い信頼性で接続される。すなわち、曲面同士の接続により、回路基板と半導体チップとの接続部に生じる応力を少なくすることができ、接続信頼性の向上が図られる。
上記の半導体装置において、前記回路基板の反りを制御する反り制御膜を有してもよい。
反り制御膜によって回路基板に所望の反りが形成されたものとなる。
この場合、前記反り制御膜がパターニングされていてもよい。
反り制御膜のパターニングにより、意図した方向に反りを発生させたり、部分的に反りを発生させたりするなど、反りの制御性や制御の多様性が向上する。
また、上記の半導体装置において、回路基板が薄型加工されていてもよい。
回路基板の薄型加工により、回路基板の反りが生じやすくなるとともに、反りの制御が容易となる。
この場合、回路基板の厚みに部分的な差が設けられていてもよい。
これにより、反りの曲率を変化させたり、部分的な反りを形成するなど、回路基板の反りを所望の状態に制御しやすくなる。
また、上記の半導体装置においては、前記回路基板は、例えば、シリコン基板からなることにより、搭載される半導体チップと同材料になる為、熱応力に対する信頼性が向上する。
次に、本発明に係る電子機器は、上述した半導体装置を備えることを特徴とする。本発明の電子機器としては、携帯電話機、電子手帳などの携帯機器、時計、ノートパソコン、ウエアラブル機器の他、ワープロなどの情報処理装置等を例示することができる。このような電子機器は、本発明に係る半導体装置を備えることにより、小型薄型化や設計自由度の向上が図られる。
本発明の半導体装置の製造方法は、半導体チップと、該半導体チップが搭載される回路基板とを備える半導体装置を製造する方法であって、前記半導体チップの基体及び前記回路基板のうちの少なくとも一方の反りを制御する反り制御膜を形成する工程を有することを特徴とする。
この半導体装置の製造方法によれば、反り制御膜により、半導体チップや回路基板に所望の反りを形成することが可能となる。半導体チップに反りが形成されていることから、曲面を有する回路基板に対して半導体チップが高い信頼性で接続される。すなわち、曲面同士の接続により、回路基板と半導体チップとの接続部に生じる応力の発生を少なくすることができ、接続信頼性の向上が図られる。
上記の製造方法においては、前記反り制御膜をパターニングする工程を有してもよい。
反り制御膜をパターニングすることにより、意図した方向に反りを発生させたり、部分的に反りを発生させたりするなど、反りの制御性や制御の多様性が向上する。
また、上記の半導体装置において、前記半導体チップの基体及び前記回路基板のうちの少なくとも一方を薄型加工することにより、半導体チップや回路基板の反りが生じやすくなるとともに、反りの制御が容易となる。
次に、本発明に係る半導体チップについて説明する。
図１（Ａ）は、本発明の半導体チップの一例を模式的に示す断面図であり、図１（Ｂ）は、図１（Ａ）に示す矢視Ａ−Ａ図である。
図１において、半導体チップ１０（ＩＣチップ）には、例えば集積回路が形成されている。半導体チップ１０の基体１１は例えばシリコン材からなる。半導体チップ１０は、電気的な絶縁体としての絶縁膜１２を有する構造からなり、この絶縁膜１２は、半導体チップ１０の基体１１に反りを形成するための反り制御膜としての機能を有する。本例では、基体１１の上面１１ａの全体に絶縁膜１２が形成されている。絶縁膜１２（反り制御膜）は、基体１１の最表面に形成されることが反りの制御性を高める上で好ましいが、最表面でなくてもよい。なお、以後の説明では、説明の簡略化のために、図に沿って「上面」及び「下面」という言葉を用いるが、この言葉は物体の配置状態を限定するものではない。例えば、半導体チップ１０において、基体１１の上面１１ａは例えば能動面であり、下面１１ｂは裏面である。
絶縁膜１２の形成材料としては、例えば、ＳｉＯ２、ＳｉＮ、ポリイミドなどがあげられるが、他の材料であってもよい。絶縁膜１２は、例えばＣＶＤ法などの蒸着法、あるいはスピンコーティングなどの塗布法を用いて形成することができる。また、基体１１が主にシリコン材からなる場合には、熱酸化炉などを用いて基体１１の表面を熱酸化させて絶縁膜１２（ＳｉＯ２）を形成してもよい。
基体１１には全体にわたって反りが形成されている。この反りは、絶縁膜１２の形成時における基体１１が高温状態から常温状態になる冷却過程で、基体１１と絶縁膜１２との間の線膨張係数の差等に応じて形成されたものである。例えば、上記冷却過程において絶縁膜１２に比べて基体１１側の熱収縮が大きい場合、すなわち、絶縁膜１２に比べて基体１１の線膨張係数が大きい場合、図１に示すように、基体１１の絶縁膜１２の側の面（上面１１ａ）が凸となり、その反対側の面（下面１１ｂ）が凹となるように基体１１が湾曲する。絶縁膜１２による基体１１の反りの方向やその形状は、上記線膨張係数の他に、剛性などの基体１１及び絶縁膜１２の材料特性や、膜形成時の処理条件（膜厚、膜形成温度）等に応じて定まる。
シリコンの線膨張係数は、２〜４ｐｐｍ／℃（２．８ｐｐｍ／℃程度）であり、ＳｉＯ２、ＳｉＮの線膨張係数はそれよりも小さく、例えば、ＳｉＯ２：０．５〜１ｐｐｍ／℃、ＳｉＮ：２．８〜３．２ｐｐｍ／℃である。そのため、基体１１が主にシリコン基板からなるとき、基体１１の一面（上面１１ａ）にＳｉＯ２膜あるいはＳｉＮ膜を形成することにより、基体１１に図１に示すような反りを形成することができる。
これに対して、ポリイミドの線膨張係数は、４０〜７０ｐｐｍ／℃（５５ｐｐｍ／℃程度）であり、シリコンに比べて大きい。そのため、基体１１の一面（上面１１ａ）にポリイミド膜を形成することにより、基体１１に図１に示す反りとは逆方向の反り、すなわち、基体１１の絶縁膜１２の側の面（上面１１ａ）が凹となり、その反対側の面（下面１１ｂ）が凸となる基体１１の反りを形成することができる。
このように、この半導体チップ１０は、絶縁膜１２によって基体１１に反りが形成されていることから、曲面などの様々な面を有する回路基板に好ましく搭載されるなど、実装性が高いものとなる。
ここで、半導体チップ１０の製造過程においては、基体１１に対して薄型加工がなされていてもよい。薄型化は、例えばグラインダ等を用いた機械的な研削加工により基体１１を１００μｍ程度あるいはそれ以下に薄くするものである。また、薄型化は、この機械的な研削加工の工程とともに、研削加工に伴って基体１１に生じた荒れた層（ストレス層。加工変質層ともいう。）を除去するストレスリリーフ工程を含む。ストレスリリーフは、例えば、スピンエッチング、ポリッシュ、ＣＭＰ、ドライエッチング等の公知の技術を用いて行うことができる。なお、薄型加工の際には、ガラス、金属板、ＰＥＴなどにより基体１１を支持することができる。支持体に基体１１を貼り付けるための材料としては、接着剤、両面テープなどを使用することができる。これらは、ストレスリリーフなどの工程に対して耐えうることが望ましい。
基体１１の薄型化により、基体１１の反りが生じやすくなるとともに、反りの制御が容易となる。さらに、薄型化の際にストレスリリーフ処理を行うことにより、基体１１の割れが抑制されるなど、基体１１の曲げ強度が向上する。
図２は、本発明の半導体装置の一例を示す模式的な断面図である。
図２において、半導体装置１５は、回路基板１６に上記の半導体チップ１０が搭載された構成からなる。回路基板１６は、例えばシリコン材からなり、曲面１６ａ（搭載面）を有して形成されている。そして、曲面１６ａに倣うように半導体チップ１０に反りが形成されている。
回路基板１６の反りは、本例では、半導体チップ１０の搭載面とは反対面（裏面１６ｂ）に形成された反り制御膜としての絶縁膜１７によって形成されている。絶縁膜１７の形成材料としては、例えば、ＳｉＯ２、ＳｉＮ、ポリイミドなどがあげられるが、本例ではポリイミドが用いられている。絶縁膜１７の形成時における回路基板１６が高温状態から常温状態になる冷却過程で、回路基板１６と絶縁膜１７との間の線膨張係数の差等に応じて上記反りが形成されている。なお、前述したように、絶縁膜１７の形成材料としてのＳｉＯ２やＳｉＮと、ポリイミドとでは、形成される反りの方向が異なる。
絶縁膜１７は、例えばＣＶＤ法などの蒸着法、あるいはスピンコーティングなどの塗布法を用いて形成することができる。また、回路基板１６が主にシリコン材からなる場合には、熱酸化炉などを用いて回路基板１６の一面を熱酸化させて反り制御膜としての絶縁膜（ＳｉＯ２）を形成してもよい。絶縁膜１７による回路基板１６の反りの方向やその形状は、上記線膨張係数の他に、剛性などの回路基板１６及び絶縁膜１７の材料特性や、膜形成時の処理条件（膜厚、膜形成温度）等に応じて定まる。
また、半導体装置１５の製造過程においては、回路基板１６に対して薄型加工がなされていてもよい。回路基板１６の薄型化は、例えばグラインダ等を用いた機械的な研削加工により行う。回路基板１６の薄型化により、回路基板１６の反りが生じやすくなるとともに、反りの制御が容易となる。
回路基板１６への半導体チップ１０の搭載は、加熱、加圧などの方法を用いることができる。例えば、はんだ接合、超音波接合などによる合金接合、またはＮＣＦ、ＡＣＦ、ＡＣＡ等の樹脂接合、Ａｇペーストなどの材料による接合などを用いる。接合に際しては、回路基板１６の曲面１６ａに倣って半導体チップ１０に反りが形成されていることから、回路基板１６と半導体チップ１０との接続部に生じる応力が少ない。
このように、本例の半導体装置１５では、半導体チップ１０と回路基板１６とが曲面同士で接続されていることから、回路基板１６と半導体チップ１０との接続部に生じる応力が少なく、接続不良の発生が少ない。つまり、接続信頼性の向上が図られたものとなる。
図３〜図５は、図１（Ａ），（Ｂ）に示した半導体チップ１０の変形例を示す平面図である。
図３の例では、半導体チップ１０の基体１１の上面１１ａに絶縁膜１２が縞状に形成されている。より具体的には、基体１１は平面矩形の板状形状からなり、基体１１の上面１１ａにおいて縁の長辺と平行に延在する複数の膜が互いに間隔をあけて線状に形成されている。図３の例では、図１に比べて絶縁膜１２の形成される領域の面積が小さいことから、他の条件が同じであるとき、図１に比べて長辺方向に反りが発生するが、短辺方向の反りは小さくなる。
図４の例では、半導体チップ１０の基体１１の上面１１ａに形成される絶縁膜１２が互いに交差する２本の線状の膜からなる。この２本の線状膜はそれぞれ、矩形の基体１１の縁辺に対して斜めに延在している。図４の例では、基体１１と絶縁膜１２との間に作用する力が線状膜に沿って交差することから、半導体チップ１０は、部分的な反りが複合した形態となる。
図５の例では、図３と同様に、半導体チップ１０の基体１１の上面１１ａに絶縁膜１２が縞状に形成されている。また、図３と異なり、絶縁膜１２である複数の線状の膜が矩形の基体１１の縁辺に対して斜めに延在している。図５の例では、基体１１と絶縁膜１２との間の線膨張係数の差等によって生じる力が基体１１の縁辺に対して斜め方向、すなわち絶縁膜１２の延在方向に作用し、基体１１の反りがその延在方向に沿って形成される。
ここで、上記図３〜図５に示す絶縁膜１２は、パターニングにより形成されたものである。絶縁膜１２のパターニングは、例えば、反応性イオンエッチング（RIE：Reactive Ion Etching）により、必要な部分をマスクで覆い不要な部分をエッチングで除去することにより行うことができる。あるいは、レジストマスクを使用したウェットエッチングを用いてパターニングを行ってもよい。反り制御膜としての絶縁膜１２のパターニングにより、意図した方向に反りを発生させたり、部分的に反りを発生させたりするなど、反りの制御性や制御の多様性が向上する。
図６は、本発明の半導体チップの他の例を模式的に示す図であり、図６（Ａ）は平面図（上面図）、図６（Ｂ）は下面図、図６（Ｃ）は断面図である。
図６において、半導体チップ５０の基体５１の上面５１ａ及び下面５１ｂのそれぞれに反り制御膜としての絶縁膜５２，５３が形成されている。基体５１の上面５１ａに形成される絶縁膜５２は、矩形の基体５１の中央部に部分的に形成されている。また、この絶縁膜５２は、基体５１の縁の長辺方向に延在しかつ短辺方向に互いに離間して配される複数の線状膜からなる。一方、基体５１の下面５１ｂに形成される絶縁膜５３は、矩形の基体５１の長辺方向の両端に部分的に形成されている。また、基体５１の長辺方向に延在しかつ短辺方向に互いに離間して配される複数の線状膜からなる。なお、基体５１の上面５１ａは例えば能動面であり、下面５１ｂは裏面である。本例の半導体チップ５０は、上面５１ａの絶縁膜５２及び下面５１ｂの絶縁膜５３により、図６（Ｃ）に示すように、複数の曲面が複合した反りを有する形態となっている。
ここで、半導体チップ５０に前述した薄型加工がなされる場合、絶縁膜５２，５３の形成に先立って、スピンエッチング、ポリッシュ、ＣＭＰ、ドライエッチング等のストレスリリーフ工程が終了していることが望ましい。また、薄い基体５１のハンドリング性を向上させ、かつ基体５１の割れを防止するために、基体５１の一面（例えば能動面）に支持体を貼り付けて流動してもよい。この場合、支持体は、基体５１を薄型加工する前に貼り付けておくことが望ましい。支持体を貼り付けるための接着剤または接着テープは、研削、ドライエッチング、ウェットエッチング等に対して耐性を有していることが望ましい。また、薄型加工した後に、支持体に貼り付けてもよい。
なお、半導体チップに限らず、先の図２に示した回路基板の上面及び下面のそれぞれに、反り制御膜としての絶縁膜を形成してもよい。回路基板の上下面に絶縁膜（反り制御膜）を形成することにより、複数の曲面が複合した形態の反りを形成することが可能となる。
図７、図８は、本発明の半導体チップの別の例を模式的に示す図であり、それぞれ（Ａ）は平面図（上面図）、（Ｂ）は断面図である。
図７の例では、半導体チップ６０の基体６１の上面６１ａの全体に反り制御膜としての絶縁膜６２が形成されている。また、基体６１の厚みに部分的な差が設けられている。具体的には、基体６１の下面６１ｂにおいて、矩形の基体６１の縁の長辺方向に関して中央部が厚く両端部が薄くなるように段差が設けられている。この段差は、例えば、マスクを用いたドライエッチングもしくはウェットエッチングなどの方法を用いて形成することができる。本例の半導体チップ６０では、基体６１の厚みに部分的な差が設けられていることにより、基体６１の反りの曲率が部分的に変化している。すなわち、厚みが小さい基体６１の両端部において反りの曲率は大きくなる（反りの曲率半径は小さくなる）。
図８の例においても、半導体チップ７０の基体７１の上面７１ａの全体に反り制御膜としての絶縁膜７２が形成され、また、基体７１の厚みに部分的な差が設けられている。本例では、基体７１の下面７１ｂにおいて、矩形の基体７１の縁の長辺方向に関して中央部が薄く両端部が厚くなるように段差が設けられている。本例の半導体チップ７０では、厚みが小さい基体７１の中央部において反りの曲率は大きくなる（反りの曲率半径は小さくなる）。
なお、半導体チップに限らず、先の図２に示した回路基板の厚みに部分的な差を設けてもよい。これにより、反りの曲率を変化させたり、部分的な反りを形成するなど、回路基板の反りを所望の状態に制御しやすくなる。
また、回路基板を多層配線化する場合、例えば、ガラエポ基板などを利用してもよい。ガラエポ基板の反り制御は、表裏のＣｕ箔の比率の調整、基板形成後のプレスによって可能である。
図９は、本発明の電子機器の一実施形態を示している。
本実施形態の電子機器は、先の図２に示した回路基板を備えている。図９は、腕時計の一例を示した斜視図で、符号８００は時計本体を示し、符号８０１は表示装置、符号８０２は前記の回路基板を示している。回路基板８０２には、筐体内での占有スペースを低減できるように、曲面が形成されている。この腕時計は、回路基板８０２に曲面が形成されているため、小型薄型化や設計自由度の向上が図られる。
以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。
本発明の半導体チップの一例を模式的に示す図であり、（Ａ）は断面図、（Ｂ）は、（Ａ）に示す矢視Ａ−Ａ図。 本発明の半導体装置の一例を示す模式的な断面図。 半導体チップの変形例を示す平面図。 半導体チップの変形例を示す平面図。 半導体チップの変形例を示す平面図。 本発明の半導体チップの他の例を模式的に示す図であり、（Ａ）は平面図（上面図）、（Ｂ）は下面図、図６（Ｃ）は断面図。 本発明の半導体チップの別の例を模式的に示す図であり、（Ａ）は平面図（上面図）、（Ｂ）は断面図。 本発明の半導体チップの別の例を模式的に示す図であり、（Ａ）は平面図（上面図）、（Ｂ）は断面図。 本発明の電子機器の実施形態を示す斜視図。
符号の説明
１０，５０，６０，７０…半導体チップ、１１，５１，６１，７１…基体、１２，１７，５２，５３，６２，７２…絶縁膜（反り制御膜）、１５…半導体装置、１６…回路基板、１６ａ…曲面。

Claims (14)

  1. 基体の反りを制御する反り制御膜を有することを特徴とする半導体チップ。
  2. 前記反り制御膜がパターニングされていることを特徴とする請求項１に記載の半導体チップ。
  3. 基体が薄型加工されていることを特徴とする請求項１または請求項２に記載の半導体チップ。
  4. 基体の厚みに部分的な差が設けられていることを特徴とする請求項３に記載の半導体チップ。
  5. 請求項１から請求項４のいずれかに記載の半導体チップと、該半導体チップが搭載される回路基板とを備えることを特徴とする半導体装置。
  6. 前記回路基板の反りを制御する反り制御膜を有することを特徴とする半導体装置。
  7. 前記反り制御膜がパターニングされていることを特徴とする請求項５または請求項６に記載の半導体装置。
  8. 前記回路基板が薄型加工されていることを特徴とする請求項５から請求項７のいずれかに記載の半導体装置。
  9. 前記回路基板の厚みに部分的な差が設けられていることを特徴とする請求項８に記載の半導体装置。
  10. 前記回路基板は、シリコン基板からなることを特徴とする請求項５から請求項９のいずれかに記載の半導体装置。
  11. 請求項５から請求項１０のいずれかに記載の半導体装置を備えることを特徴とする電子機器。
  12. 半導体チップと、該半導体チップが搭載される回路基板とを備える半導体装置を製造する方法であって、
    前記半導体チップの基体及び前記回路基板のうちの少なくとも一方の反りを制御する反り制御膜を形成する工程を有することを特徴とする半導体装置の製造方法。
  13. 前記反り制御膜をパターニングする工程を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
  14. 前記半導体チップの基体及び前記回路基板のうちの少なくとも一方を薄型加工する工程を有することを特徴とする請求項１２または請求項１３に記載の半導体装置の製造方法。
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US11/116,046 US7387945B2 (en) 2004-05-11 2005-04-27 Semiconductor chip, semiconductor device and electronic equipment including warpage control film, and manufacturing method of same
KR1020050038739A KR100708495B1 (ko) 2004-05-11 2005-05-10 반도체 칩, 반도체 장치 및 그 제조 방법, 및 전자기기

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039276B2 (en) 2009-04-20 2011-10-18 Renesas Electronics Corporation Manufacturing method of semiconductor device
JP2014107547A (ja) * 2012-11-29 2014-06-09 Samsung Electro-Mechanics Co Ltd 電子部品パッケージ
JP2016146449A (ja) * 2015-02-09 2016-08-12 トヨタ自動車株式会社 半導体装置の製造方法

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI387073B (zh) * 2007-10-08 2013-02-21 Chipmos Technologies Inc 晶片承載帶及晶片封裝結構
JP5853389B2 (ja) * 2011-03-28 2016-02-09 ソニー株式会社 半導体装置及び半導体装置の製造方法。
US9854667B2 (en) * 2012-07-09 2017-12-26 Sony Corporation Display unit and electronic apparatus
US20160064299A1 (en) 2014-08-29 2016-03-03 Nishant Lakhera Structure and method to minimize warpage of packaged semiconductor devices
KR20170000458A (ko) * 2015-06-23 2017-01-03 삼성전자주식회사 기판 스트립
US10224269B2 (en) 2015-12-17 2019-03-05 International Business Machines Corporation Element place on laminates
US9640492B1 (en) 2015-12-17 2017-05-02 International Business Machines Corporation Laminate warpage control
US11304290B2 (en) * 2017-04-07 2022-04-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods
KR102437245B1 (ko) 2017-10-24 2022-08-30 삼성전자주식회사 인쇄회로기판 및 그를 포함하는 반도체 패키지
US10551132B2 (en) * 2017-11-28 2020-02-04 International Business Machines Corporation Heat removal element with thermal expansion coefficient mismatch
US11528802B2 (en) * 2019-12-23 2022-12-13 Tactotek Oy Integrated functional multilayer structure and method of manufacture therefor
JPWO2022030390A1 (ja) * 2020-08-06 2022-02-10
US11929260B2 (en) 2021-08-24 2024-03-12 Applied Materials, Inc. Low warpage curing methodology by inducing curvature

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5911499A (ja) * 1982-07-13 1984-01-21 松下電器産業株式会社 信号灯器
JPS634653A (ja) 1986-06-25 1988-01-09 Hitachi Ltd 配線基板及びその製造方法
JPH03181116A (ja) 1989-12-11 1991-08-07 Sharp Corp 半導体装置
JPH07105369B2 (ja) * 1990-05-29 1995-11-13 松下電器産業株式会社 ウェハーの研磨方法及び研磨装置
JPH05129304A (ja) 1991-11-05 1993-05-25 Seiko Epson Corp 突起電極の構造及びその製造方法
JPH08111360A (ja) 1994-10-07 1996-04-30 Hitachi Maxell Ltd 半導体装置
JP3389357B2 (ja) 1994-11-29 2003-03-24 新光電気工業株式会社 半導体チップ搭載用基板
JPH0917702A (ja) 1995-06-29 1997-01-17 Hitachi Cable Ltd Ｓｉ基板及びその製造方法
JPH09139619A (ja) 1995-11-16 1997-05-27 Toshiba Corp 曲面形状基板の製造方法及びその製造装置
US5851911A (en) * 1996-03-07 1998-12-22 Micron Technology, Inc. Mask repattern process
US5827771A (en) * 1996-03-19 1998-10-27 Raytheon Company Readout backside processing for hybridization
JPH10270607A (ja) 1997-03-25 1998-10-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置およびその製造方法
US5986217A (en) * 1997-10-22 1999-11-16 Hewlett-Packard Company Printed circuit board for mitigating thermally-induced mechanical damage of solder joints connecting electronic components
JP3627486B2 (ja) * 1997-12-17 2005-03-09 富士ゼロックス株式会社 微小構造体の製造方法
JP3949270B2 (ja) 1998-05-13 2007-07-25 株式会社東芝 セラミックス回路基板の製造方法
FR2789518B1 (fr) * 1999-02-10 2003-06-20 Commissariat Energie Atomique Structure multicouche a contraintes internes controlees et procede de realisation d'une telle structure
JP2000243754A (ja) 1999-02-24 2000-09-08 Sanyo Electric Co Ltd 半導体装置
US6214733B1 (en) * 1999-11-17 2001-04-10 Elo Technologies, Inc. Process for lift off and handling of thin film materials
JP2002151346A (ja) 2000-11-09 2002-05-24 Matsushita Electric Ind Co Ltd セラミック電子部品
JP3966686B2 (ja) * 2000-11-30 2007-08-29 ソニーケミカル＆インフォメーションデバイス株式会社 接続材料
JP2002231864A (ja) 2001-02-06 2002-08-16 Shinko Electric Ind Co Ltd 半導体装置用放熱板の製造方法
JP4035689B2 (ja) 2001-03-12 2008-01-23 セイコーエプソン株式会社 面発光型半導体レーザの製造方法および面発光型半導体レーザ
JP2002319658A (ja) 2001-04-20 2002-10-31 Matsushita Electric Ind Co Ltd 半導体装置
JP2003174114A (ja) 2001-12-07 2003-06-20 Fuji Electric Co Ltd 半導体回路基板および半導体装置
JP3882648B2 (ja) 2002-03-14 2007-02-21 富士電機デバイステクノロジー株式会社 半導体装置およびその製造方法
US7358618B2 (en) 2002-07-15 2008-04-15 Rohm Co., Ltd. Semiconductor device and manufacturing method thereof
JP2004079928A (ja) 2002-08-22 2004-03-11 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7011933B2 (en) * 2003-08-07 2006-03-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing micro-optical mirror arrays

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8039276B2 (en) 2009-04-20 2011-10-18 Renesas Electronics Corporation Manufacturing method of semiconductor device
US8153452B2 (en) 2009-04-20 2012-04-10 Renesas Electronics Corporation Manufacturing method of semiconductor device
JP2014107547A (ja) * 2012-11-29 2014-06-09 Samsung Electro-Mechanics Co Ltd 電子部品パッケージ
KR20140069593A (ko) * 2012-11-29 2014-06-10 삼성전기주식회사 전자부품 패키지
KR101983132B1 (ko) * 2012-11-29 2019-05-28 삼성전기주식회사 전자부품 패키지
JP2016146449A (ja) * 2015-02-09 2016-08-12 トヨタ自動車株式会社 半導体装置の製造方法

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