JP2005294833A - 回路基板及びその製法、それを使用した電気アセンブリ及びそれを使用した情報処理システム - Google Patents

回路基板及びその製法、それを使用した電気アセンブリ及びそれを使用した情報処理システム Download PDF

Info

Publication number
JP2005294833A
JP2005294833A JP2005097961A JP2005097961A JP2005294833A JP 2005294833 A JP2005294833 A JP 2005294833A JP 2005097961 A JP2005097961 A JP 2005097961A JP 2005097961 A JP2005097961 A JP 2005097961A JP 2005294833 A JP2005294833 A JP 2005294833A
Authority
JP
Japan
Prior art keywords
layer
circuit board
circuit
holes
electrical
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005097961A
Other languages
English (en)
Inventor
Robert Japp
ジャップ ロバート
Voya Markovich
マルコビッチ ボヤ
Cheryl Palomaki
パロマキ チェリル
Kostas Papathomas
パパトーマス コスタス
David L Thomas
エル． トーマス デービッド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Endicott Interconnect Technologies Inc
Original Assignee
Endicott Interconnect Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Endicott Interconnect Technologies Inc filed Critical Endicott Interconnect Technologies Inc
Publication of JP2005294833A publication Critical patent/JP2005294833A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H01L23/4922—Bases or plates or solder therefor having a heterogeneous or anisotropic structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0313—Organic insulating material
    • H05K1/0353—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0373—Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement containing additives, e.g. fillers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/02—Fillers; Particles; Fibers; Reinforcement materials
    • H05K2201/0203—Fillers and particles
    • H05K2201/0206—Materials
    • H05K2201/0209—Inorganic, non-metallic particles

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Abstract

【課題】スルーホールのより少ない密度パターンを有する他の回路基板に組み合わされた回路基板を含む回路基板であって、 電気アセンブリ及び基板を作る方法をもまた提供する。本発明の回路基板を一部として組み込む情報処理システムを提供する。
【解決手段】回路基板であって、定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維または同様のものを含まない電気的絶縁体を有する第１層を含み、少なくとも一つの回路層が電気的絶縁層上に置かれた回路基板。
【選択図】図６

Description

この発明は、特に多層回路基板及びチップキャリア等に用いる回路基板と、回路基板の製造方法に関する。さらに詳細には、この発明は、回路基板を備えたこのような製品の回路密度を増大できるようにする回路基板とその製法、この回路基板を使用した電気アセンブリ、及びこのような電気アセンブリを使用した情報処理システムに関する。
多層プリント回路基板（以下、単にＰＣＢということがある）、積層チップキャリア等は、最小の体積または空間に複数の回路を構成できる。これらは一般に、絶縁性材料層で互いに分離した信号面、接地面、あるいは電源面（ライン）の種々な層を有する。そのラインは、電気的絶縁層を貫通するメッキ孔で互いに電気的に接続することが多い。メッキ孔は、内部に配置されている場合は「ビア」、外面から基板内に所定の深さだけ延びている場合は「ブラインドビア」、基板の厚み全体に実質的に延びている場合は「メッキスルーホール」（ＰＴＨ）と呼ばれることが多い。この明細書で「スルーホール」という用語を用いる場合は、このような基板開口部の三種類全てを含むことを意味する。
ＰＣＢ、チップキャリア等を製造するための既知の工程は一般に、別個の中間層回路（回路層）の製造を含み、それらは銅クラッド中間層ベース材料の銅層上に感光性層またはフィルムを塗布することで形成する。感光性塗膜は露光、現像し、露出した銅をエッチングして、導体ラインを形成する。エッチング後、感光性フィルムを銅から剥離し、中間層ベース材料の表面に回路パターンを残す。この工程も、ＰＣＢ技術ではフォトリソグラフィック工程と呼ばれており、さらに説明する必要はないと思われる。
別個の中間層回路を形成した後、例えば、ガラス（一般にガラスファイバ）布にエポキシ樹脂等の絶縁性材料を含浸させて、このエポキシ樹脂等をＢ段階（半硬化状態）にしたプリプレグによって、互いに電気的に分離した中間層、接地面、電源面等のレイアップを準備することで、多層の積層体を形成する。積層体の上下の外層は通常、銅クラッド層、ガラス充填層、エポキシ平面基板を有し、銅クラッド層は積層体の外面を含んでいる。積層体は積層し、熱および圧力を用いてＢ段階にあった樹脂を十分硬化させ、一体化された構造体とする。
このようにして形成した積層体は一般に、その両方の外面に金属（一般に銅）クラッド層を有する。外部回路層は、中間層回路の形成に用いた手順と同様の手順を用いて銅クラッド層内に形成する。感光性フィルムは銅クラッド層に形成する。その塗膜は所定のパターンの励起光で露光し、現像する。次に、感光性フィルムの現像によって露出した銅に対して、エッチング液を用いて取り除く。最後に、残った感光性フィルムを取り除き、外部回路層を提供する。
導電性スルーホール（または相互接続）を用いて、構造内の別個の回路層を互いに、および外面と電気的に接続し、一般に積層体の全てまたは一部を貫通させる。スルーホールは一般に、積層体を貫通する孔を適切な場所に開けることで、外面上に回路を形成する前に形成する。いくつかの前処理ステップの後、メッキ触媒に接触させて孔の壁に触媒作用を及ぼし、一般に無電解または電解の銅メッキ液に接触させてメタライズし、回路層の間に導電性経路を形成する。導電性スルーホールの形成後、上記の手順を用いて、外部回路または外層を形成する。
以上のような多層積層体を構成した後は、一般にＰＣＢに部品を接続するためのハンダ実装パッドを用いて、当該多層積層体の外部回路層上の適切な場所に、チップや他の電気部品を実装する。電気部品は、所望の導電性スルーホールを貫通する構造内の回路に電気的に接触させることが多い。
ハンダ実装パッドは一般に、外部回路層上に有機ハンダマスクを塗布することで形成する。ハンダマスクは、ハンダ実装パッドを形成する領域を規制する開口部を備えたスクリーンを用いて、外部回路層の表面に液体ハンダマスク塗布材料をスクリーンコートすることで形成できる。また、基板上に光パターン形成可能なハンダ実装マスクを塗布し、露光、現像して、パッドを規制する開口部のアレイを生成することもできる。次に、開口部には、ウェーブハンダ付け等の既知の工程を用いて、ハンダを塗布する。
この明細書に説明されているように、得られる製品の複雑さは、過去数年にわたって著しく増大している。例えば、メインフレーム・コンピュータ用のＰＣＢは、３６層以上もの回路を有することができ、完成した積層体は約０．２５０インチ（２５０ミル）もの厚さを有する。これらの基板は一般に、幅３または５ミルの信号ラインおよび直径１２ミルのスルーホールで設計されている。ＰＣＢ、チップキャリア等の現在の製品の多くにおける回路密度の増大に対して、業界では信号ラインの幅を２ミル以下、スルーホールの直径を２ミル以下に低減することを望んでいる。よく知られている市販の手順、特に上述した手順では、業界が望む寸法を経済的には形成できない。
信号ラインの幅及びスルーホールの直径を小さくして高密度化することに加え、業界では、ＰＣＢ、チップキャリア等としばしば関連した製造上の問題を避けることも望んでいる。上記のように、現在の手順は、ガラス強化樹脂または他の適切な誘電体材料層の中間層（電気的絶縁構造体）を用い、それらは両面に金属（一般に銅）を備えた厚さ約２〜５ミルのクラッド層を有する。
一般に連続的なガラスファイバの撚り線を用いるガラス強化材料は、用いられる最終的な基板全体の幅および長さ方向全体に広がり、最終的な積層体に強度および剛性をもたらすために用いられている。これらの撚り線は連続的であるので、構造体の幅（または長さ）全体に広がり、その一部として破断部または他のセグメントを含むことはない。
また、これらのガラスファイバの撚り線は、基板の全体積の比較的大部分を占有し、特に新しい設計要件に適合させるために、高密度数のスルーホールや非常に細いラインの回路を製造しようとしたときに不利になる。特に、スルーホールを形成するために孔を開ける（レーザまたは機械的ドリルを用いる）際、ガラスファイバの繊維が孔の中に延びることがあり、そうなるとメタライズの前に取り除かなければならない。孔の中に延びるガラスファイバを取り除くには、ガラスエッチング液を用いる等の追加の前処理ステップが必要になる。ガラスを取り除かないと、金属堆積物に不連続性が生じる可能性がある。さらに、連続的なガラスファイバが、最終的な構造全体に重量や厚さを加える。
さらに、積層工程は一般に１５０℃より高い温度で行うので、積層体の樹脂部は、硬い銅クラッド層が許容する量だけ冷却中に収縮し、このような収縮は、使用したガラスファイバの連続的な撚り線、または他の連続的な強化材料には生じない。従って、撚り線が、このような収縮に従う基板の体積の大部分を占め、さらに高密度製品における製造の複雑さが増す。銅をエッチングして、不連続なパターンを形成する場合、積層の収縮は、銅クラッド層によるものを超えては抑制されないかもしれない。明らかに、この問題は、形状（線幅、厚さ、および孔の直径）が小さくなるほど悪化する。その結果、さらに収縮が起こるかもしれない。部分的にはおそらく、このような多くの層を持つ最終製品を形成するために用いられる別個の層内に、連続的なファイバ撚り線が比較的大きな体積の割合で存在することにより、収縮は前記層間の寸法的な安定性および位置合わせに悪影響を与え、ＰＣＢにさらに多くの問題を加える。
さらに、ガラスファイバ、特にガラスファイバ織物が存在すると、レーザを用いて、高品質の非常に小さなスルーホールを形成する機能が実質的に損なわれる。ガラス布は、他の熱硬化性または熱可塑性マトリクス樹脂とは、吸収性や耐熱性が大きく異なる。一般的なガラス織物では、レーザが衝突するガラス密度は、窓領域のほぼ０％から、繊維ナックル上の領域の体積でほぼ５０％（またはそれ以上）まで異なることがある。この衝突クラス密度の広いバラツキは、各孔に対する正確なレーザ出力を得る際に問題となり、孔の品質バラツキも大きくなる。
さらに、ガラスファイバの存在は、ＣＡＦとして知られる電気的不良モードの原因となる。ＣＡＦ（陰極／陽極フィラメント成長）は電気的短絡不良であり、樹状金属フィラメントが界面（一般にガラスファイバ／エポキシ樹脂界面）に沿って成長し、電気的に絶縁したままにすべき二つの形状の間に電気経路を形成したときに発生する。連続的であろうと（織布のように）、半連続的であろうと（細断繊維マットのように）、ガラスファイバの長さは、絶縁した内部形状の間の共通の距離に比べて十分大きく、ガラスファイバはＰＣＢ絶縁抵抗の信頼性の大きな阻害因子となる。ランダムで不連続な細断繊維からなるガラスマットを用いると、レーザで開けた孔の品質の問題を大部分は抑制できるが、このようなマットも、内部の基板形状の間隔に比べてかなり長い繊維を含むので、マットを含むガラスファイバの使用は、ＣＡＦの問題の解決策とはならない。
ＰＣＢ等の製品の製造における一つの改善例は、特許文献１に記述されている。この特許文献１によると、製造工程は、感光性誘電体塗膜および選択的な金属堆積手順を用いた層の連続的な形成からなる。基板の第一層は、一時的または固定的なキャリア上に形成し、そのキャリアは基板と一体させることもできる。キャリアが回路である場合、その工程は、スルーホールを規制するようにパターン形成した開口部を備えた回路上への絶縁性塗膜の形成を有する。パターン形成した開口部は、所定のパターンを備えたマスクを介して、励起光で感光性絶縁性塗膜を露光し、現像して、開口部をパターン形成することで得ることができる。また、パターン形成はレーザ除去であってもよく、この場合は絶縁性材料は感光性である必要はない。金属は、絶縁性塗膜の凹部に堆積させ、導電性スルーホールを形成する。その後、第一電気的絶縁層上に別の電気的絶縁層を塗布し、回路ラインをパターン形成し、凹部を金属でメッキする。また、第一絶縁性塗膜をパターン形成した後、第二絶縁性塗膜を塗布、パターン形成し、凹部に金属をメッキし、スルーホールと回路ラインを同時に形成することもできる。どちらの工程でも、絶縁性塗膜のパターン形成した開口部または凹部の壁は、メッキ中に堆積させ、所望の断面形状の堆積物となるような金属を含む。メッキは好ましくは、パターン形成した感光性塗膜内の凹部全てに充填する。この工程は、明らかにとても複雑で費用がかかるが、回路およびスルーホールの連続的な層を形成するために連続的に繰り返される。
所定の絶縁性材料組成のＰＣＢの別の例は、特許文献２に記述されており、そこでは電気的絶縁層の繊維材料は、粒子を含む織物部材が完全に取り囲むように、少量の粒子と十分な量の樹脂材料を備えた織物部材からなり、樹脂材料が織物部材の最大の突出部を超えて広がるようにする（つまり、繊維材料はより厚く、所定の試験規格（’５９５では、既知のＨＡＳＴレベルＡ試験）を合格する）。従って、織布は一定量の粒子を含むことが知られ、この特許文献２中の「粒子」という用語には、乾燥フィルム、余分なカプラ、破断したフィラメント、およびグロス面の破片が含まれる。その工程は、織り工程を改善し、撚り線の破断を最小にするために、織る前に、サイズ剤のポリビニル・アルコール、コーンスターチおよび潤滑剤を繊維の撚り線に塗布する。織った後、焼成ステップでサイズ剤を取り除き、潤滑剤および他の材料のフィラメントを洗浄する。しかし、粒子としてランダムに残るサイズ剤もある。粒子を含む織布は、一定量の硬化樹脂材料で取り囲む。樹脂は、「ＦＲ４」複合材でよく用いられるもの等のエポキシ樹脂であってもよい（「ＦＲ４」は、得られる基板用、およびその一部を構成する樹脂の既存の略称となっており、これらの確立した製品の難燃性規格（従って「ＦＲ」指定）に部分的に基づいている）。ビスマレイミド・トリアジン（ＢＴ）に基づく樹脂材料も、この特許の構造用に許容できる。さらに好ましくは、樹脂は、ＰＣＢ業界では既知のフェノール硬化可能な樹脂材料である。従って、この特許文献２の発明は、電気的絶縁層の幅（または長さ）全体に延びる連続的なファイバを必要とし、最終製品で必要とされるスルーホールの孔開けの際に偶発的な障害を引き起こすことがあり、これらの繊維は「破片」と呼ばれるものになる。従って、この特許の工程および得られる構造では、孔に露出された繊維撚り線の前述の問題が生じる可能性がある。
特許文献３では、絶縁性基板が熱可塑性樹脂や熱硬化性樹脂を含むことができるＰＣＢ製品が記述されている。この特許文献３で言及されている熱硬化性ポリマ材料には、エポキシ、フェノールベース材、ポリイミドおよびポリアミドが含まれる。いくつかのフェノール型材料の例には、フェノール、レゾルシノールおよびクレゾールの共重合体が含まれる。いくつかの適切な熱可塑性ポリマ材料の例には、ポリプロピレン等のポリオレフィン、ポリスルフォン、ポリカーボネート、ニトリルゴム、ＡＢＳポリマ、およびポリテトラフルオロエチレン等のフッ素ポリマ、クロロトリフルオロエチレンポリマ、フッ素系エチレンプロピレンポリマ、ポリビニリデンフッ化物およびポリヘキサフルオロプロピレンが含まれる。
絶縁性材料は、ガラス充填ポリマ等のフィラや強化剤を含むポリマの成型部材であってもよい。この特許で用いられる「ＦＲ４」エポキシ組成には、ビスフェノールＡの臭素化ポリグリシジル・エーテル７０〜９０部、ジシアンジアミド３〜４部で硬化したテトラキス（ヒドロキシフェニル）エタン・テトラグリシジル・エーテル１０〜３０部、および第三アミン０．２〜０．４部が含まれる（全ては樹脂の固体１００部に対する重量部である）。別の「ＦＲ４」エポキシ組成は、エポキシ等価重量で約３５０〜４５０のビスフェノールＡのテトラ臭素化ジジルシジル・エーテル約２５〜３０重量部、エポキシ等価重量で約６００〜７５０のビスフェノールＡのテトラ臭素化ジルシジル・エーテル約１０〜１５重量％、および少なくとも６エポキシ末端基を備えた少なくとも一つのエポキシ化非線形ノボラック約５５〜６５重量部を、適切な重合剤または硬化剤と共に含むことができる。さらに別の「ＦＲ４」エポキシ組成には、ビスフェノールＡの臭素化ポリジルシジル・エーテル７０〜９０部、および２メチルイミダゾール０．８〜１ｐｈｒで硬化したテトラキス（ヒドロキシフェニル）エタン・テトラジルシジル・エーテル１０〜３０部が含まれる。さらに別の「ＦＲ４」エポキシ組成では、触媒としての２メチルイミダゾールと共に、重合剤としてテトラブロモビスフェノールＡを用いる。
特許文献４では、ＰＣＢはガラスファイバ織物として記述されている電子産業で一般に用いられる強化材の代わりに、まず不織りアラミド細断繊維マット、または熱可塑性液晶ポリマ（ＬＣＰ）紙を含浸して形成する。アラミド強化材は、Ｋｅｖｌａｒからなるｐ−アラミド・ポリ（ｐ−フェニレン・テレフタルアミド）繊維のランダム（面内）配向マットからなり（ＫｅｖｌａｒはＥ．Ｉ．ＤｕＰｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙの登録商標）、標準的なＥ−ガラス布の６．１に比べて４．０の誘電率を有する。不織りアラミド強化材の低い誘電率は、より高速な信号伝搬を実現し、高配線密度と低クロストークを可能にし、高Ｉ／Ｏチップおよび小型化に対してより重要になる。
ｐ−アラミド繊維は横方向に等方性で、ガラス転移温度未満で約３〜６ｐｐｍ／℃の軸方向ＣＴＥを有するので、熱硬化性樹脂と組み合わせたとき、この特許文献４に記述の最終的な組成は、約３〜１０ｐｐｍ／℃の範囲のシリコンまたは半導体チップと適合させるために、制御または調整可能なＣＴＥを有すると言われる。熱可塑性液晶ポリマ紙は、Ｖｅｃｒｕｓと呼ばれる材料である（Ｖｅｃｒｕｓは、Ｈｏｅｃｈｓｔ Ｃｅｌａｎｅｓｅ Ｃｏｒｐ．の登録商標）。ＬＣＰ紙は、その会社のＶｅｃｔｒａポリマを用いる（Ｖｅｃｔｒａも、Ｈｏｅｃｈｓｔ Ｃｅｌａｎｅｓｅ Ｃｏｒｐ．の登録商標）。
この特許文献４によると、その誘電率は３．２５で、散逸係数は０．０２４〜６０Ｈｚである。ポリマ紙は、ＵＬ９４−Ｖ０規格で、面内ＣＴＥは１０ｐｐｍ／℃未満である。アラミドマット上のこの材料の主張すべき利点は、低誘電率と、０．０２％未満の非常に低い吸湿性である。不織りアラミドまたはＬＣＰ紙は、熱硬化性樹脂と共に用いて、最終組成の基板を形成する。この特許文献４で有用であると記述されている熱硬化性樹脂の例には、エポキシ、シアネート・エステル、ビスマレイミド、ビスマレイミド・トリアジン、マレイミドまたはそれらの組合せが含まれる。次に、低ＣＴＥ強化材を含浸した樹脂を「Ｂ」段階まで部分的に重合し、プリプレグを形成し、プリプレグを切断、重ね合わせ、積層して、外部に銅シートを備えたサブコンポジットを形成する。
回路基板に用いられることで知られているさらに別の種類の絶縁性材料には、「発泡ＰＴＦＥ」材料として知られているものが含まれ、ＰＴＦＥはもちろん、ポリテトラフルオロエチレンを指している。このような材料のより一般的な例は、Ｅ．Ｉ．ＤｕＰｏｎｔ ｄｅ Ｎｅｍｏｕｒｓ ａｎｄ Ｃｏｍｐａｎｙで販売されている前述のＴｅｆｌｏｎである。
特許文献５には、例えば、回路基板積層、マルチチップ・モジュール、および他の電気用途等の様々な接着用途で、接着層として機能するのに適した接着シート（または「接合フィルム」）材料が記述されている。
接着シートは、特許文献６に開示されているもの等の発泡ポリテトラフルオロエチレン（ＰＴＦＥ）材料から構成されると記述されている。好ましくは、材料には無機フィラを充填し、次のように構成される。セラミックフィラは、分散生成ＰＴＦＥの分散水溶液に含ませる。小さな粒子状のフィラは、通常は４０μｍ未満の大きさで、好ましくは１５μｍ未満である。フィラは、量的に共凝固する前に導入し、その量は最終的な樹脂含浸複合材に対して、ＰＴＦＥ内に１０〜６０重量％、好ましくは４０〜５０重量％のフィラを提供する。充填したＰＴＦＥ分散液は次に、通常は急速に撹拌して共凝固させる。次に、共凝固充填ＰＴＦＥが添付される。次に、ミネラル・スピリットやグリコール等の一般的なペースト押し出し潤滑剤で充填材料を滑らかにし、ペーストを押し出す。押し出し物は一般にカレンダ処理し、次に１．２〜５０００回、この特許では好ましくは２〜１００回、毎秒１０％を超える延伸速度、３５〜３２７℃の温度で急速に延伸する。潤滑剤は、必要に応じて、延伸前に押し出し物から取り除くこともできる。得られた発泡多孔質充填ＰＴＦＥは次に、溶媒内に約２〜７０％の接着剤を含むワニス溶液に浸漬、カレンダ処理、またはドクターブレード処理することで、接着剤を含湿させる。湿潤させた複合材は次に、張り枠に取り付け、約１６５℃で１〜３分でＢ段階にする。こうして得られたシート状接着剤は、（ａ）ＰＴＦＥ９〜６５重量％、（ｂ）粒子状の無機フィラ９〜６０重量％、（ｃ）充填ＰＴＦＥウェブの多孔性構造に含湿させた接着剤５〜６０重量％からなる。
発泡ＰＴＦＥ基板材料の他の種類は、前述の特許文献６、さらに特許文献７〜特許文献９に記載されている。特許文献９は、このような基板材料の一部として用いたノードおよび繊維の両方を実質的に調査し、それらをノードの高さ、幅、長さ、および繊維の長さ等の寸法的制約に分解しているので特に興味深い。
ＰＣＢ等の回路基板の製造方法のさらに別の例は、次の文書に記述され図示されている。これらの文書は、米国特許第3,962,653号（バセット）、米国特許第4,579,772号（バット、他）、米国特許第4,642,160号（バーゲス）、米国特許第4,675,789号（クワバラ、他）、米国特許第4,713,137号（セクストン）、米国特許第4,783,345号（クリーバーグ、他）、米国特許第4,864,722号（ラザリニ、他）、米国特許第5,129,142号（ビンドラ、他）、米国特許第5,229,550号（ビンドラ、他）、米国特許第5,368,921号（イシイ、他）、米国特許第5,376,453号（ヴォン ゲンツォウ、他）、米国特許第5,483,101号（シモト、他）、米国特許第5,565,267号（カポット、他）、米国特許第5,648,171号（ヴォン ゲンツォウ、他）、米国特許第5,670,262号（ダルマン）、米国特許第5,677,045号（ナガイ、他）、米国特許第5,685,070号（アルポウ、他）、米国特許第5,726,863号（ナカヤマ、他）、米国特許第5,814,405号（ブランカ、他）、米国特許第5,981,880号（アペル、他）、米国特許第6,018,196号（ノディン）、米国特許第6,042,685号（シナダ、他）、米国特許第6,119,338号（ワング、他）、米国特許第6,143,401号（フィッチャー、他）、米国特許第6,212,769号（ボイコ、他）、米国特許第6,248,959号（シルヴェスター）、米国特許第6,291,779号（ルベール、他）、米国特許第6,378,201号（ツカダ、他）、米国特許第6,405,431号（パーク、他）、米国特許第6,506,979号（シェルナット、他）、米国特許第6,541,589号（バイリー、他）、米国特許第6,586,687号（リー、他）、米国特許出願第2002-150673号（トーン、他）、米国特許出願第2002-170827号（フルヤ）、米国特許出願第2002-172019号（スズキ、他）、米国特許出願第2002-190378号（シュー、他）、米国特許出願第2003-22013号（ジャップ、他）、日本特開昭56-49271号（ニシカワ、他）、日本特開昭70-86710号（ナガイ、他）、日本特開昭70-97466号（アズマ、他）、日本特開昭80-92394号（ヨネクラ、他）、日本特開2001-15912A2号（コウジ）、日本特開2002-223070号（コウジ、他）である。
米国特許第５，２４６，８１７号公報 米国特許第６，２０７，５９５号公報 米国特許第５，４１８，６８９号公報 米国特許第６，３２３，４３６号公報 米国特許第５，６５２，０５５号公報 米国特許第３，９５３，５６６号公報 米国特許第４，１８７，３９０号公報 米国特許第４，４８２，５１６号公報 米国特許第４，１８７，３９０号公報
この発明の第一の目的は、回路基板技術を拡大することである。
別の目的は、新規で独自の回路基板の製造方法であって、既存の製造手順に用いることができ、単純化した用法により、より安価な製品を製造することができる。
この発明の一実施例によると、定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを、一部としても含まない電気的絶縁体を含む第１層を含み、少なくとも一つの回路層が第１層上に置かれた回路基板を提供する。
この発明の別の実施例によると、定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維または同様のものを、一部としても含まない電気的絶縁体を含む第１層を含む回路基板を含み、少なくとも一つの電気部品がその回路基板上に置かれ、電気的に結合される、電気アセンブリを提供する。
この発明のさらに別の実施例によると、回路基板を作製する方法を提供し、その方法は定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを、一部としても含まない電気的絶縁体を含む第１層を提供することを含み、電気的絶縁体の第１層上に少なくとも一つの回路層を置く。
この発明のさらに別の実施例によると、定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを、一部としても含まない電気的絶縁体を含む第１層を含む第１回路基板を含み、少なくとも一つの回路基板が第１層上に置かれ、第１回路基板が、第１密度の結合伝導スルーホールの第１パターンを備える、多層回路構造を提供する。
このような発明は、技術的に著しい発展を示すと思われる。
以上の課題を解決するために、まず、請求項１に係る発明の採った手段は、
「回路基板であって、
定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを一部としても含まない電気的絶縁体を含む第1層を含み、前記第1層上に置かれた少なくとも一つの回路層を含むことを特徴とする回路基板」
であり、請求項２に係る発明の採った手段は、上記請求項１記載の回路基板について、
「前記第１層は複数のスルーホールを含み、前記回路基板の厚みに対する前記スルーホールそれぞれの直径の比率が約２：１から２０：１の範囲内にある」
ものとしたことであり、請求項３に係る発明の採った手段は、上記請求項１記載の回路基板について、
「前記複数の粒子は、シリカもしくはセラミックの少なくともいずれか一方を含む」
ものとしたことであり、請求項４に係る発明の採った手段は、上記請求項３記載の回路基板について、
「前記粒子それぞれの大きさが、約２００Åから３５μｍの範囲内にある」
ものとしたことであり、請求項５に係る発明の採った手段は、上記請求項３記載の回路基板について、
「前記少なくとも一つの回路層が、銅を含む」
ものとしたものであり、請求項６に係る発明の採った手段は、上記請求項１記載の回路基板について、
「さらに、前記少なくとも一つの回路層の反対側の前記第１層上に置かれた第２回路層を含む」
ものとしたものであり、請求項７に係る発明の採った手段は、上記請求項６記載の回路基板について、
「前記第１層の中に複数の導電性スルーホールを含み、前記伝導性スルーホールの選択されたいくつかは、前記少なくとも一つの回路層の選択された部分を前記第２回路層の選択された部分に電気的に結合する」
ものとしたものであり、請求項８に係る発明の採った手段は、上記請求項７記載の回路基板について、
「前記回路基板はチップキャリアを含む」
ものとしたものであり、請求項９に係る発明の採った手段は、上記請求項６記載の回路基板について、
「さらに、前記少なくとも一つの回路層及び前記第２回路層上にそれぞれに置かれた前記第２、第３の電気的絶縁体層を含み、第２、第３の電気的絶縁体層上にそれぞれに形成された第３、第四の回路層を含む」
ものとしたものであり、請求項１０に係る発明の採った手段は、上記請求項１記載の回路基板について、
「前記粒子は、前記電気的絶縁体層の体積の約１０〜８０パーセントから成る」
なるものとしたことである。
また、請求項１１に係る発明の採った手段は、
「電気アセンブリであって、
定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様なものを一部一部としても含まない電気的絶縁体を含む第１層を含み、
前記第１層上に少なくとも一つの回路層を含み、
前記回路基板の上に電気的に結合された少なくとも一つの電子部品を含む、回路基板を有する電気アセンブリ」
であり、請求項１２に係る発明の採った手段は、上記請求項１１記載の電気アセンブリについて、
「複数のスルーホールを含む前記回路基板の前記第１層を含み、前記回路基板の厚みの縦横比が２：１から２０：１の範囲である」
ものとしたことであり、請求項１３に係る発明の採った手段は、上記請求項１１記載の電気アセンブリについて、
「前記複数の粒子が、シリカまたはセラミックの少なくともいずれか一方を含む」
ものとしたことであり、請求項１４に係る発明の採った手段は、上記請求項１３記載の電気アセンブリについて、
「前記粒子それぞれの大きさが、約２００Åから３５μｍの範囲内にある」
ものとしたことであり、請求項１５に係る発明の採った手段は、上記請求項１４記載の電気アセンブリについて、
「前記少なくとも一つの回路層が、銅を含む」
ものとしたことであり、請求項１６に係る発明の採った手段は、上記請求項１１記載の電気アセンブリについて、
「さらに、前記第１層の少なくとも一つの回路層の反対側に前記第１層上に置かれた第２回路層を含む」
ものとしたことであり、請求項１７に係る発明の採った手段は、上記請求項１６記載の電気アセンブリについて、
「さらに、前記第１層の中に複数の導電性スルーホールを含み、前記伝導性スルーホールの選択されたいくつかは、前記少なくとも一つの回路層の選択された部分を前記第２回路層の選択された部分に電気的に結合する」
ものとしたことであり、請求項１８に係る発明の採った手段は、上記請求項１７記載の電気アセンブリについて、
「前記回路基板は、チップキャリアを含み、前記の少なくとも一つの回路層は、半導体チップを含む」
ものとしたことであり、請求項１９に係る発明の採った手段は、上記請求項１６記載の電気アセンブリについて、
「さらに、前記少なくとも一つの回路層及び前記第２回路層上にそれぞれに置かれた前記第２、第３の電気的絶縁体層を含み、第２、第３の電気的絶縁体層上にそれぞれに形成された第３、第４の回路層を含む」
ものとしたことであり、請求項２０に係る発明の採った手段は、上記請求項１６記載の電気アセンブリについて、
「前記粒子は、前記電気的絶縁体層の体積の約１０〜８０パーセントから成る」
ものとしたことである。
さらに、請求項２１に係る発明の採った手段は、
「回路基板を作る方法であって、
定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを、一部としても含まない電気的絶縁体を有する第1層を提供し、
前記電気的絶縁体の前記第1層上に、少なくとも一つの回路層を置くことを含む回路基板の製造方法」
であり、請求項２２に係る発明の採った手段は、上記請求項21記載の回路基板の製造方法について、
「前記第１層の中に、前記回路基板の厚みの縦横比が２：１から２０：１の範囲内である複数のスルーホールを提供する」
ものとしたことであり、請求項２３に係る発明の採った手段は、上記請求項２２記載の回路基板の製造方法について、
「前記複数のスルーホールを、レーザを使用することにより前記第１層の中に設ける」
ものとしたことであり、請求項２４に係る発明の採った手段は、上記請求項２１記載の回路基板の製造方法について、
「さらに、前記の少なくとも一つの回路層の反対側の前記第１層上に置かれた第２回路層を含む」
ものとしたことであり、請求項２５に係る発明の採った手段は、上記請求項２４記載の回路基板の製造方法について、
「前記第１層の中に複数の導電性スルーホールを提供することを含み、前記第1層は、前記伝導性スルーホールの選択されたいくつかが、前記少なくとも一つの回路層の選択された部分を前記第２回路層の選択された部分に電気的に結合するような層である」
ものとしたことであり、請求項２６に係る発明の採った手段は、上記請求項１９記載の回路基板の製造方法について、
「さらに、少なくとも一つの電気部品を、前記第１電気的絶縁体の前記第１層上に少なくとも一つの前記回路層を電気的に結合することを含む」
ものとしたことである。
さらに、請求項２７に係る発明の採った手段は、
「多層回路構造であって、
定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを、一部としても含まない電気的絶縁体を有する第１層を含む第１回路基板を含み、前記第1層上に少なくとも一つの回路基板が置かれており、前記回路基板が結合された伝導性スルーホールの第１密度の第１パターンを有し、
前記第1回路基板部の反対側に置かれた回路基板部を含み、その第２、第３の回路基板それぞれが、前記第１回路基板部の前記伝導スルーホール接続前記第１密度より低密度なスルーホール接続第2パターンを有し、前記第1回路基板部は、前記第２、第３回路基板部間の電気的接続を備えることを含む多層回路構造」
であり、請求項２８に係る発明の採った手段は、上記請求項２７記載の多層回路構造について、
「前記多層回路構造はプリント回路基板である」
としたものであり、請求項２９に係る発明の採った手段は、上記請求項２７記載の多層回路構造について、
「前記多層回路構造はチップキャリアである」
としたものであり、請求項３０に係る発明の採った手段は、上記請求項２９記載の多層回路構造について、
「前記チップキャリア及びその形成部上または内に少なくとも一つの半導体チップを有する」
請求項２９記載の多層回路構造。
としたものである。
そして、請求項３１に係る発明の採った手段は、
「情報処理システムであって、
定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維または同様のものを、一部としても含まない電気的絶縁体を含む第1層を含み、
少なくとも一つの回路層が、前記第1層に置かれている回路基板と、
前記回路基板上に置かれ、電気的に結合された少なくとも一つの電気部品を一部として含むことを特徴とする情報処理システム」
であり、請求項３２に係る発明の採った手段は、請求項３１記載の情報処理システムについて、
「前記情報処理システムはパーソナルコンピュータを含む」
ものとしたものであり、請求項３３に係る発明の採った手段は、上記請求項３１記載の情報処理システムについて、
「前記情報処理システムは、メインフレームコンピュータを含む」
ものとしたものであり、請求項３４に係る発明の採った手段は、上記請求項３１記載の情報処理システムについて、
「前記情報処理システムは、コンピュータサーバーを含む」
ものとしたものである。
以上の通り、本発明においては、
「回路基板であって、
定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを一部としても含まない電気的絶縁体を含む第1層を含み、前記第1層上に置かれた少なくとも一つの回路層を含むこと」
にその構成上の主たる特徴があり、これにより、回路基板技術を拡大することができて、新規で独自の回路基板及びその製法、それを使用した電気アセンブリ及びそれを使用した情報処理システムを提供することができるのである。
この発明は、ＰＣＢ等の回路基板の生産における上記のような過程で著しい改善をもたらす。この発明の特に重要な特徴の一つは、樹脂および所定の粒子を含むが、その一部として連続的または半連続的なガラスファイバ等を含まない絶縁性材料を提供することである。前述のように、このような連続的な長さの繊維は従来、最終的な多層構造への、後述する層の処理（特に積層の激しい加圧や温度）に耐えれるように、多くの基板絶縁性材料で得られる回路基板に十分な強度を提供するために必要と思われていた。これらの材料の連続的、または実質的に連続的で長い撚り線を、粒子の使用と共に除去することは、孔の形成を容易にし、線幅および厚さを低減する機会を増やし、基板密度の増大に対する設計要件を満足させる。
このような発明は、技術的に著しい発展を示すと思われる。
その他および別の目的、利点および機能と共に、この発明をよりよく理解するために、添付の図面と関連して、以降の開示内容および添付の請求項を参照する。
この明細書で用いられるとおりの「情報処理システム」は、ビジネス、科学、制御または他の用途の任意の形態の情報、知識またはデータを計算、分類、処理、送信、受信、検索、考案、切り替え、格納、表示、証明、測定、検出、記録、再生、操作または利用するように主に設計した任意の機器または機器の集合体を意味しなければならない。例として、パーソナル・コンピュータ、およびコンピュータサーバやメインフレーム等の大型プロセッサが含まれる。このような製品は公知の技術であり、その一部としてＰＣＢおよび他の形態の回路基板を含むことも知られており、その動作要件に従ってこのような部品を複数含むものもある。
図１は、この明細書で定義する回路基板の形成における最初のステップを示している。以降からわかるように、この発明の主な特徴は、多層回路構造あるいは電気アセンブリの一部としての回路基板であり、基板内に高密度のスルーホールのアレイを提供し、同時に狭い間隔で隣接する孔の間の電気的短絡等を防ぐことができる。つまり、この独自の回路基板内に、比較的細い（直径の）スルーホールを非常に高密度で集中させることができ、さらに導電性を設け（一般にメッキして）、回路基板を組み込んでいる最終的な構造内の所定の導電層（例えば、信号、電源、接地など）の間に高密度の回路接続を提供できる。最も重要なことは、この新規の絶縁性材料は、既知の非常に多くの回路基板（同様の最も既知のものは前述の「ＦＲ４」材料）で必要とされるガラスファイバの繊維等の連続的または半連続的な繊維を含まない。
上述したように、このような繊維の使用は、繊維やその材料が孔内に入り込むので、孔の形成やメッキ段階の基板製造の際に悪影響を及ぼすことが多く、それらは隣接する導電性孔への導電経路のベースとなることがある。この種の単一の電気的短絡は、本来の用途で動作できない最終的なＰＣＢまたはチップキャリアをもたらし、製造コストが高くなる。この明細書で開示する独自の材料は、この欠点を克服し、同時に比較的高い絶縁信頼性と比較的薄い最終的な層を保証し、基板を用いる最終製品（例えば、チップキャリアまたはＰＣＢ）を現在の高密度要件の多くに適合させる場合、これらは両方とも非常に望ましいものとなる。
この発明の回路基板を形成するために用いる絶縁性材料は、所定の体積の微粒子と共に樹脂材料を用い、その微粒子は下記に定義した様々な材料からなり、二つの例はシリカとセラミック、およびそれらの組合せである。その他は、下記に列挙されている。好ましい実施例では、絶縁性樹脂は、Ｈｕｎｔｓｍａｎ Ａｄｖａｎｃｅｄ Ｍａｔｅｒｉａｌｓ ｉｎ Ｂｒｅｗｓｔｅｒ，Ｎｅｗ Ｙｏｒｋから入手可能なＨｕｎｔｓｍａｎ ＬＺ−８２１３等の高Ｔｇ（ガラス転移温度）のＤＩＣＹ（ジシアンジアミド）を含まないエポキシである。場合によっては、Ｉｎｃｈｅｍ Ｃｏｒｐｏｒａｔｉｏｎ ｉｎ Ｒｏｃｋ Ｈｉｌｌ，Ｓｏｕｔｈ Ｃａｒｏｌｉｎａから入手可能なＩｎｃｈｅｍ ＰＫＨＳ−４０等の高分子量反応性熱硬化型樹脂を添加し、強度および塗膜の剥離抵抗を与えることもできる。この材料は、柔軟剤としても機能する。Ｔａｔｓｕｍｏｒｉ ＰＬＶ−６球状アモルファス・シリカを添加し、熱膨張係数（ＣＴＥ＝ｃｏｅｆｆｉｃｉｅｎｔ ｏｆ ｔｈｅｒｍａｌ ｅｘｐａｍｓｉｏｎ）を制御することもできる。
このシリカは、Ｔａｔｓｕｍｏｒｉ，Ｌｔｄ．，Ｔｏｋｙｏ，Ｊａｐａｎ（代理店Ｔａｔｓｕｍｏｒｉ Ｕ．Ｓ．Ａ．，Ｉｎｃ．，Ｎｅｗ Ｙｏｒｋ，Ｎｅｗ Ｙｏｒｋ）から入手できる。このフィラの球状の性質は、フィラの高容量負荷を可能にし、塗膜の融解粘度をあまり高くしないので、ＦＲ−４で用いられるような通常の積層工程を除外しなくてもよい。場合によっては、Ｄｅｇｕｓｓａ Ｃｏｒｐｏｒａｔｉｏｎ，Ｐｉｇｍｅｎｔｓ Ｄｉｖｉｔｉｏｎ，Ｔｅｔｅｒｂｏｒｏ，Ｎｅｗ Ｊｅｒｓｅｙから入手可能なＤｅｇｕｓｓａ Ｒ−９７２等のチキソトロープを添加し、塗膜ワニスを含む溶媒の溶解粘度と、Ｂ段階絶縁性塗膜の融解粘度（塗膜は製造工程でこの段階であると仮定する）の間のバランスを向上させる。つまり、Ｄｅｇｕｓｓａ Ｒ−９７２は、フロー制御添加剤として機能する。
エポキシ用の適切な触媒には、イミダゾール等のアミン、ベンジルジメチルアミン、１．３−テトラメチル・ブタン・ジアミン、トリス（ジメチルアミノメチル）フェノール、ピリジン、トリエチレンジアミン等の第三アミン、およびオクチル酸スズ等の酸性触媒が含まれる。Ｂｒａｎｄ Ｎｕ Ｌａｂｏｒａｔｏｒｉｅｓ，Ｍｅｒｉｄｅｎ，Ｃｏｎｎｅｃｔｉｃｕｔから入手可能なＭ．Ｅ．Ｋ．等の溶媒を添加して、様々な樹脂を溶解し、フィルム・キャリアの塗膜を形成することもできる。場合によっては、シラン（一例は、Ｄｏｗ−Ｃｏｒｎｉｎｇ Ｃｏｒｐｏｒａｔｉｏｎ，Ｍｉｄｌａｎｄ，Ｍｉｃｈｉｇａｎから入手可能なＤｏｗ−Ｃｏｒｎｉｎｇ Ｚ−６０４０）を添加して、フィラと樹脂の界面の接着性を改善できる。
粒子の体積組成は、回路基板の全体積に対して約１０〜８０体積％の範囲である。この明細書で開示する回路基板の好ましい粒子体積は、約３９％である。また、各粒子のサイズは約２００Å〜３５μｍの範囲内で、好ましいサイズは約１０μｍである。上記の範囲は、この発明を制限するものではなく、他のものをこの発明で用いることも認められる。周囲環境への熱伝達性を向上させるために、他の熱伝導性および電気絶縁性フィラを用いることもできる。
このような粒子フィラには、酸化アルミニウム、９２％アルミナ、９６％アルミナ、窒化アルミニウム、窒化シリコン、炭化シリコン、酸化ベリリウム、窒化ホウ素、ダイヤモンド粉末（高圧またはプラズマＣＶＤ工程のいずれかで製造）が含まれる。特に好ましいフィラは、その高熱伝導性から酸化アルミニウムおよび窒化アルミニウムである。
好ましいフィラは、場合によっては、Ｄｏｗ−Ｃｏｒｎｉｎｇのγアミノ・プロピル・トリエトキシ・シラン（Ａ１１００）、またはβ−（３，４−エポキシ・シクロヘキシル）エチルトリメトキシ・シラン（Ａ１８６）、またはγ−グリシジルプロピルトリメトキシ・シラン（Ｚ６０４０）等のカップリング剤で前処理することもできる。カップリング剤の量は、フィラの約０．２５重量％で十分であることがわかっている。その量は、焼成後にカプラで処理したフィラの重量損失で決定できる。その量は、数モノレイヤを超えるべきではない。用いられる粒子は、それを含まない樹脂材料に比べて最終的な層を強化する。
さらに重要なことは、その粒子によって、完成した複合材構造が、２０〜２５ｐｐｍ（１００万分の一部）／℃の熱膨張範囲の比較的低い等方性の膨張性を有するようになる。さらに、その粒子は、破損および疲労抵抗、比較的低い吸湿性および粗い表面の質感を提供し、形成したスルーホールその他、例えば外面に、次にメッキを（特に銅で）行うことを十分容易にする。従って、所定の体積割合の粒子を添加することで、製品製造業者はＣＴＥを調整できる。次に、上記の樹脂材料を用いて形成した回路基板の相対ＣＴＥ値、および識別した粒子の対応する重量％を、次の表１に示す。
Figure 2005294833
 上記の材料にスルーホールを開ける（例えば、一般に下記のレーザを用いる）際、このような孔のパターンを高密度に集中させても、メッキ（導電性にした）後、孔の電気的短絡は生じないことがわかっている。つまり、メッキ材料（一般に銅）には、ガラスファイバや他の繊維状材料を用いた場合に発生することがあるスルーホール間のマイグレーションが生じない。
上記の材料を用いて製造した電気的絶縁層は、次の主要な電気的、熱的、物理的特性および熱膨張性を有する。物理的モデリングおよび工程開発解析作業は、以下の特性において指定の好ましい値と許容範囲を決定する。
Figure 2005294833
 この発明の一実施例では、回路基板の１平方インチ内に全部で１０，０００個の孔を開けることができ、これは、この明細書内の独自の開示内容を用いて実現可能な高密度の孔パターンの極端な例を表している。約５，０００〜１０，０００孔／平方インチの範囲のパターン密度は、この発明の開示内容を用いて容易に実現できる。上記のように、このような孔開けには好ましくはレーザ、特にＹＡＧレーザが用いられ、この発明の一実施例では回路基板内に約５０スルーホール／秒で設けることができる。
この明細書の内容からさらにわかるように、ここで形成した回路基板の特定の用途は、この発明の譲受人が製造および販売するようなチップキャリア、ＰＣＢまたは他の電子パッケージ製品の一部である。特定の一例は、Ｈｙｐｅｒ−ＢＧＡチップキャリアの名称で販売されているチップキャリアである（Ｈｙｐｅｒ−ＢＧＡは、Ｅｎｄｉｃｏｔｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ．の登録商標）。この発明はもちろん、チップキャリアまたは高レベルＰＣＢにさえ限定されない。このような複数の回路基板は（「コア」とも呼ばれ、特定の例では、コアが一つ以上の電源面を含み、主にこの能力において機能する場合は「電源コア」と呼ばれる）、最終製品に対して望まれる動作要件に応じて、このようなキャリアまたはＰＣＢ内に組み込むことができる。下記のように、「コア」は、導電体および絶縁性を含む他の層と容易に「積み重ね」、互いに接合し（好ましくは既存のＰＣＢ積層工程を用いる）、多層キャリアまたは多層ＰＣＢを構成する。このように形成した積層にはさらに、既存のフォトリソグラフィック工程を含む別の工程を施し、その外側の導電層に回路パターンを形成する。下記に説明するように、このような外部回路パターンは導電パットを含み、その上にハンダ球等の導電体を配置し、その必要があれば、半導体チップ、ＰＣＢおよびチップキャリア等の他の部品にその構造を接続できる。
従って、この発明の独自の開示内容は、数多くの電子パッケージ製品に適用できる。重要なことは、この発明は、より大きな多層構造内に高密度のスルーホール・パターンおよび相互接続機能を備えた回路基板（例えば、高密度「コア」）を組み込むことができ、その多層構造の他の層の部分はこのような密度および動作機能を持たない。従って、その構造の大部分を「標準的な」多層製品で製造し、このような「標準」の既存の工程の一部として、この明細書で開示した独自のサブコンポーネントを単に追加できる。回路基板コアを内部に配置した場合、多層製品の他の密度の低い部分の間で高密度接続を可能にし、その少なくとも一部で、この発明の独自の機能を前記製品に与えることができる。
図１に示すように、この明細書で開示したような回路基板を含む回路基板を形成する最初の好ましいステップには、多層部材１１、１１’を合わせることが含まれる。各部材には好ましくは、この明細書で定義した組成を備えた絶縁性材料の比較的薄い層１３と、その上の導電層１５（好ましくは銅）が含まれる。層１３は各々、好ましくは厚さ（Ｔ２）が約１〜４ミル（１０００分の１インチ）、さらに好ましくは２ミル（０．００２インチ）である。各導電層は、厚さわずか約０．２５〜１．５ミルの範囲内のより薄い厚さ（Ｔ１）である。好ましい厚さは、０．５ミルである。その組成の一部として樹脂を含む各回路基板は好ましくは、「Ｂ段階」の状態として従来から知られているものである。
積層部材１１、１１’は、既存のＰＣＢ積層工程を用いて、互いに位置合わせし接合する。一例では、使用した全圧力は約４００ポンド／平方インチ（ｐｓｉ）、温度は約１８８℃、時間は約９０分であった。その結果、上記と各々実質的に同じ厚さの外側導電層１５であるが、約４．２ミルの圧縮した厚さを備えた共通中間回路基板１３’を有し、最終的な全基板厚（Ｔ３）が約５．６ミルの積層基板２１（図２）が得られる。このような積層の結果としての中間回路基板１３’は、ここでは「Ｃ段階」の状態として技術的に呼ばれるものである。この基板はさらに、この明細書で定義される回路基板のベースを構成するために機能し、さらに定義されるように、ＰＣＢまたはチップキャリア等のより厚い多層製品の「コア」基板として機能できる。
図３において、基板２１（図示するために、図１、２より大きなスケールでは示されていない）は、既存のフォトリソグラフィック・ステップをここで施し、外側の導電層１５を「回路化」する。つまり、既知の工程を用いて層１５を処理し、その上に所望のパターンを形成する。このパターンには、各々の層に少なくともいくつかの開口部１７が含まれ、その層は図のように互いに相対するよう位置合わせする。さらに、一方または両方の層内にラインやパッド１９等の別の回路形状を提供することも、この発明の範囲内である。基板２１が「電源コア」として機能する場合、層１５は一般に、その内部に開口部１９を含むだけである。しかし、一方または両方の層１５が別の能力、例えば信号層として機能する場合、他のパターンを設けることもできる。従って、図３（および図４〜６）のパターンは、この発明の範囲を制限するものではない。
図４において、基板２１は、その両側の絶縁性材料の別の層３１を含むように示されており、各層には好ましくは、その上の薄い導電層（例えば銅）が含まれる。この発明の一例では、層３１、３３は各々図１の層１３、１５と同じ材料および厚さから構成され、従来から知られている積層工程を用いて、基板２１上に積層される。他の許容可能な層１３には、ｄｕＰｏｎｔのＴｈｅｒｍｏｕｎｔアラミド繊維マット紙を基盤とする不織り強化材が含まれる。プリプレグの製造に用いられる標準的な含浸法を用いて、ＴｈｅｒｍｏｕｎｔにＤｒｉＣｌａｄ樹脂を塗布することもできる（ＤｒｉＣｌａｄは、Ｅｎｄｉｃｏｔｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ，Ｉｎｃ．の登録商標であり、この樹脂製品はＰＣＢおよびチップキャリアの製品ラインのいくつかの一部として、この会社が販売した回路基板の一部を構成する）。樹脂を形成したＴｈｅｒｍｏｕｎｔを提供する他の供給者には、Ｓｈｉｎ−Ｋｏｂｅ Ｅｌｅｃｔｒｉｃａｌ Ｍａｃｈｉｎｅｒｙ Ｃｏ．，Ｌｔｄ．，ｉｎ Ｊａｐａｎの製品、およびＡｒｌｏｎ Ｃｏｒｐｏｒａｔｉｏｎ，Ｅｎｇｉｎｅｅｒｅｄ Ｌａｍｉｎａｔｅｓ ａｎｄ Ｃｏａｔｉｎｇｓ Ｄｉｖｉｓｉｏｎ ｉｎ Ｅａｓｔ Ｐｒｏｖｉｄｅｎｃｅ，Ｒｈｏｄｅ Ｉｓｌａｎｄが製造したＡｒｌｏｎ，５５−ＬＭが含まれる。積層後、各導電層３３はその内部に複数の開口部４１を含むように「個別化」し、図５に示されているように、それに隣接して配置し（ただし中間層３１で分離した）導電層１５内の各開口部１７に対して位置合わせする。
なお、少なくとも一つの開口部４１を対応する開口部１７に対して位置合わせするが、他のおそらくより小さい開口部４１はそれほど位置合わせせず、層１５（一つがそのように形成されていれば）上に形成した回路の他の部分と位置合わせしてもよい。形成した開口部４１によって、上記の種類のレーザを用いて、図５の構造内にスルーホールを開ける。レーザは、図６に示されているように、一対の位置合わせした開口部１７と対応する位置合わせした開口部４１がどこにあっても、図５の構造の厚さ全体にスルーホールを開けられる。一実施例では、各々わずか約２ミルの直径を備えた全部で１０，０００個の孔を、これらの位置合わせした方向で、構造の各平方インチ内に配置できる。これも、この発明の開示内容を用いて実現可能な高密度パターンを表している。
図５の構造の厚さ全体を貫通するスルーホール５１のこの高密度パターンに加えて、図６に示されているように、孔５１の形成と同時に、導電層１５のみに到達するより浅いスルーホール５３を形成することもできる。これらの後者の孔の目的は、例えば、一方の所定の信号ラインから他方のラインに、導電層３３で層１５に電気的接続を結果的に形成することであり、ここでも層１５は信号伝搬導電面として機能すると仮定しているが、必要であれば、この発明により汎用性を加えることもできる。層１５を接地面として機能させ、必要であれば接地させることができる。さらに、スルーホール５１は構造の厚さ全体（図６参照）を介して設けることも、層１５がこのようなラインを含むか、完全に信号面であれば、（隣接する）信号ラインまたは層に対してのみ設け、構造内の所定の内部の信号ラインや層に、外部の信号層３３等を接続することもできる。なお、スルーホール５１、５３は（必要であれば）導電材料と共に配置し、好ましい材料は厚さわずか約０．５〜０．７５ミルの銅である。好ましいメッキ工程は、電解メッキであっても無電解メッキであってもよく、このようなメッキに利用可能なメッキ装置で決まる。スルーホールの電解および無電解メッキは従来からよく知られており（この明細書で開示した比較的小さな直径のものを除く）、従ってさらに説明する必要はないと思われる。
また、図６では、その内部にスルーホールを形成した構造の両側にさらに別の回路基板７１（破線）、および各回路基板上に別の導電体層７３（同様に破線）が見られる。これは、いくつかの別の回路基板および導電層を図６の構造に追加し、図３〜６に示した数より多い層を備えたＰＣＢまたは積層チップキャリア等のより大きな多層最終製品を構成できることを示している。これらの別の層も各々、この明細書で開示したとおりの回路基板から好ましくは形成できる。さらに、より大きく厚い構造内に、図６（または図３にさえ）示されているような複数の内部回路基板の「コア」を組み込み、その内部の複数の位置に、この発明の開示内容を備えた最終構造を設けることができる。このために、図３、および図４〜６の追加の層の両方の実施例を、このような「コア」と考えることができる。
図７は、この明細書で開示した回路基板を用いて形成できる電気的組み立て品８１の一例を示している。上記のように、この明細書の開示内容に従って形成した各基板は、ＰＣＢ、チップキャリアまたは同様のもの等の既知の種類のより大きな基板内で用いることもできる。図７は、これらの二つのより大きな部品を示しており、一方はチップキャリア８３で、他方はＰＣＢ８５である。明らかに、ＰＣＢ８５は、パーソナル・コンピュータ、メインフレーム、サーバ等の電気部品（図示せず）内に配置し、それに電気的に接続する。図のように、チップキャリア８３は一般に、ＰＣＢ８５等の下側の基板上に配置し、それに電気的に接続する。このようなキャリアも一般に、その上に配置した半導体チップ８７を有し、キャリアに電気的に接続されている。図７の実施例では、チップとキャリアの間、およびキャリアとＰＣＢの間の接続は、各々ハンダ球８９、８９’を用いて実現される。このような接続は従来から知られており、さらに説明する必要はないと考えられる。図７の重要性は、チップキャリア８３とＰＣＢ８５内で、この発明の回路基板を用いて形成し、その一部を構成する一枚以上の回路基板９１（破線）の使い方を示していることである。二枚の基板９１はＰＣＢ８５内で用いられるように示され、一つだけがキャリア８３内に示されている。上記のように、この発明は、図示された数には限定されない。例えば、各々がＰＣＢ内の特定の回路の「コア」（例えば「電源コア」）を構成する三枚以上の基板９１を用いて、この発明の非常に好ましい開示内容をＰＣＢに提供することもできる。
現時点で、この発明の好ましい実施例と考えられるものを示し説明しているが、添付の請求項に定義されているように、この発明の範囲から逸脱することなく、様々な変更および修正を行うことができるのは、当業者には明らかである。
発明の好ましい実施例による組成から形成した回路基板の使用に適した回路基板を製造するために用いられる最初のステップを示す部分拡大断面図である。 同回路基板製造の２番目のステップを示す部分拡大断面図である。 同回路基板製造の３番目のステップを示す部分拡大断面図である。 同回路基板製造の４番目のステップを示す部分拡大断面図である。 同回路基板製造の５番目のステップを示す部分拡大断面図である。 同回路基板製造の６番目のステップを示す部分拡大断面図である。 図１及び図２に示した回路基板を組み立てた電気的組み立て品の正面図である。
符号の説明
１１、１１′ 積層部材
１３、１３′ （電気的絶縁）層
１５ 導電層
１７ 開口部
１９ラインやパッド
２１ 基板
３１、３３ 層
４１ 開口部
５１ スルーホール
５３ 浅いスルーホール
７１ 回路基板
７３ 導電体層
８１ 電気的組み立て品
８３ チップキャリア
８５ ＰＣＢ
８７ 半導体チップ
８９、８９′ ハンダ球
９１ 回路基板

Claims (34)

  1. 回路基板であって、
    定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを一部としても含まない電気的絶縁体を含む第1層を含み、前記第1層上に置かれた少なくとも一つの回路層を含むことを特徴とする回路基板。
  2. 前記第１層は複数のスルーホールを含み、前記回路基板の厚みに対する前記スルーホールそれぞれの直径の比率が約２：１から２０：１の範囲内にある請求項１記載の回路基板。
  3. 前記複数の粒子は、シリカもしくはセラミックの少なくともいずれか一方を含む請求項１の回路基板。
  4. 前記粒子それぞれの大きさが、約２００Åから３５μｍの範囲内にある請求項３記載の回路基板。
  5. 前記少なくとも一つの回路層が、銅を含む請求項３記載の回路基板。
  6. さらに、前記少なくとも一つの回路層の反対側の前記第１層上に置かれた第２回路層を含む請求項１記載の回路基板。
  7. 前記第１層の中に複数の導電性スルーホールを含み、前記伝導性スルーホールの選択されたいくつかは、前記少なくとも一つの回路層の選択された部分を前記第２回路層の選択された部分に電気的に結合する、請求項６記載の回路基板。
  8. 前記回路基板はチップキャリアを含む請求項７記載の回路基板。
  9. さらに、前記少なくとも一つの回路層及び前記第２回路層上にそれぞれに置かれた前記第２、第３の電気的絶縁体層を含み、第２、第３の電気的絶縁体層上にそれぞれに形成された第３、第四の回路層を含む請求項６記載の回路基板。
  10. 前記粒子は、前記電気的絶縁体層の体積の約１０〜８０パーセントから成る請求項１記載の回路基板。
  11. 電気アセンブリであって、
    定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様なものを一部一部としても含まない電気的絶縁体を含む第１層を含み、
    前記第１層上に少なくとも一つの回路層を含み、
    前記回路基板の上に電気的に結合された少なくとも一つの電子部品を含む、回路基板を有する電気アセンブリ。
  12. 複数のスルーホールを含む前記回路基板の前記第１層を含み、前記回路基板の厚みの縦横比が２：１から２０：１の範囲である請求項１１記載の電気アセンブリ。
  13. 前記複数の粒子が、シリカまたはセラミックの少なくともいずれか一方を含む請求項１１記載の電気アセンブリ。
  14. 前記粒子それぞれの大きさが、約２００Åから３５μｍの範囲内にある請求項１３記載の電気アセンブリ。
  15. 前記少なくとも一つの回路層が、銅を含む請求項１４記載の電気アセンブリ。
  16. さらに、前記第１層の少なくとも一つの回路層の反対側に前記第１層上に置かれた第２回路層を含む請求項１１記載の電気アセンブリ。
  17. さらに、前記第１層の中に複数の導電性スルーホールを含み、前記伝導性スルーホールの選択されたいくつかは、前記少なくとも一つの回路層の選択された部分を前記第２回路層の選択された部分に電気的に結合する、請求項１６記載の電気アセンブリ。
  18. 前記回路基板は、チップキャリアを含み、前記の少なくとも一つの回路層は、半導体チップを含む請求項１７記載の電気アセンブリ。
  19. さらに、前記少なくとも一つの回路層及び前記第２回路層上にそれぞれに置かれた前記第２、第３の電気的絶縁体層を含み、第２、第３の電気的絶縁体層上にそれぞれに形成された第３、第４の回路層を含む請求項１６記載の電気アセンブリ。
  20. 前記粒子は、前記電気的絶縁体層の体積の約１０〜８０パーセントから成る請求項１６記載の電気アセンブリ。
  21. 回路基板を作る方法であって、
    定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを、一部としても含まない電気的絶縁体を有する第1層を提供し、
    前記電気的絶縁体の前記第1層上に、少なくとも一つの回路層を置くことを含む回路基板の製造方法。
  22. 前記第１層の中に、前記回路基板の厚みの縦横比が２：１から２０：１の範囲内である複数のスルーホールを提供する請求項21記載の回路基板の製造方法。
  23. 前記複数のスルーホールを、レーザを使用することにより前記第１層の中に設ける請求項２２記載の回路基板の製造方法。
  24. さらに、前記の少なくとも一つの回路層の反対側の前記第１層上に置かれた第２回路層を含む請求項２１記載の回路基板の製造方法。
  25. 前記第１層の中に複数の導電性スルーホールを提供することを含み、前記第1層は、前記伝導性スルーホールの選択されたいくつかが、前記少なくとも一つの回路層の選択された部分を前記第２回路層の選択された部分に電気的に結合するような層である請求項２４記載の回路基板の製造方法。
  26. さらに、少なくとも一つの電気部品を、前記第１電気的絶縁体の前記第１層上に少なくとも一つの前記回路層を電気的に結合することを含む請求項１９記載の回路基板の製造方法。
  27. 多層回路構造であって、
    定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維、または同様のものを、一部としても含まない電気的絶縁体を有する第１層を含む第１回路基板を含み、前記第1層上に少なくとも一つの回路基板が置かれており、前記回路基板が結合された伝導性スルーホールの第１密度の第１パターンを有し、
    前記第1回路基板部の反対側に置かれた回路基板部を含み、その第２、第３の回路基板それぞれが、前記第１回路基板部の前記伝導スルーホール接続前記第１密度より低密度なスルーホール接続第2パターンを有し、前記第1回路基板部は、前記第２、第３回路基板部間の電気的接続を備えることを含む多層回路構造。
  28. 前記多層回路構造はプリント回路基板である請求項２７記載の多層回路構造。
  29. 前記多層回路構造はチップキャリアである請求項２７記載の多層回路構造。
  30. 前記チップキャリア及びその形成部上または内に少なくとも一つの半導体チップを有する請求項２９記載の多層回路構造。
  31. 情報処理システムであって、
    定量の粒子を有する樹脂材料を含み、連続的な繊維、半連続的な繊維または同様のものを、一部としても含まない電気的絶縁体を含む第1層を含み、
    少なくとも一つの回路層が、前記第1層に置かれている回路基板と、
    前記回路基板上に置かれ、電気的に結合された少なくとも一つの電気部品を一部として含むことを特徴とする情報処理システム。
  32. 前記情報処理システムはパーソナルコンピュータを含む請求項３１記載の情報処理システム。
  33. 前記情報処理システムは、メインフレームコンピュータを含む請求項３１記載の情報処理システム。
  34. 前記情報処理システムは、コンピュータサーバーを含む請求項３１記載の情報処理システム。
JP2005097961A 2004-03-31 2005-03-30 回路基板及びその製法、それを使用した電気アセンブリ及びそれを使用した情報処理システム Pending JP2005294833A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/812,890 US7078816B2 (en) 2004-03-31 2004-03-31 Circuitized substrate

Publications (1)

Publication Number Publication Date
JP2005294833A true JP2005294833A (ja) 2005-10-20

Family

ID=34887688

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005097961A Pending JP2005294833A (ja) 2004-03-31 2005-03-30 回路基板及びその製法、それを使用した電気アセンブリ及びそれを使用した情報処理システム

Country Status (4)

Country Link
US (3) US7078816B2 (ja)
EP (1) EP1583405A3 (ja)
JP (1) JP2005294833A (ja)
TW (1) TW200603703A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100734A (ja) * 2009-11-09 2011-05-19 Lg Innotek Co Ltd 照明装置

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753483B2 (en) * 2000-06-14 2004-06-22 Matsushita Electric Industrial Co., Ltd. Printed circuit board and method of manufacturing the same
US7270845B2 (en) * 2004-03-31 2007-09-18 Endicott Interconnect Technologies, Inc. Dielectric composition for forming dielectric layer for use in circuitized substrates
US20080136041A1 (en) * 2006-01-24 2008-06-12 Tessera Interconnect Materials, Inc. Structure and method of making interconnect element having metal traces embedded in surface of dielectric
US8084863B2 (en) * 2005-03-23 2011-12-27 Endicott Interconnect Technologies, Inc. Circuitized substrate with continuous thermoplastic support film dielectric layers
US7646098B2 (en) * 2005-03-23 2010-01-12 Endicott Interconnect Technologies, Inc. Multilayered circuitized substrate with p-aramid dielectric layers and method of making same
US7627947B2 (en) * 2005-04-21 2009-12-08 Endicott Interconnect Technologies, Inc. Method for making a multilayered circuitized substrate
US7602062B1 (en) * 2005-08-10 2009-10-13 Altera Corporation Package substrate with dual material build-up layers
JP2007142333A (ja) * 2005-11-22 2007-06-07 Renesas Technology Corp 半導体装置
US20070141268A1 (en) * 2005-12-19 2007-06-21 Damon Brink Composite meterial for printed circuit board applications
TWI298608B (en) * 2006-05-19 2008-07-01 Foxconn Advanced Tech Inc Method for manufacturing stack via of hdi printed circuit board
SG139594A1 (en) * 2006-08-04 2008-02-29 Micron Technology Inc Microelectronic devices and methods for manufacturing microelectronic devices
US7791437B2 (en) * 2007-02-15 2010-09-07 Motorola, Inc. High frequency coplanar strip transmission line on a lossy substrate
JP5012896B2 (ja) * 2007-06-26 2012-08-29 株式会社村田製作所 部品内蔵基板の製造方法
US7786944B2 (en) * 2007-10-25 2010-08-31 Motorola, Inc. High frequency communication device on multilayered substrate
JP2011501473A (ja) 2007-10-26 2011-01-06 イー・アイ・デュポン・ドウ・ヌムール・アンド・カンパニー 多層チップキャリアおよび製造方法
US20090258161A1 (en) * 2008-04-10 2009-10-15 Japp Robert M Circuitized substrate with P-aramid dielectric layers and method of making same
US7791897B2 (en) * 2008-09-09 2010-09-07 Endicott Interconnect Technologies, Inc. Multi-layer embedded capacitance and resistance substrate core
US8143532B2 (en) * 2009-02-05 2012-03-27 Xilinx, Inc. Barrier layer to prevent conductive anodic filaments
US8955215B2 (en) 2009-05-28 2015-02-17 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2010147939A1 (en) 2009-06-17 2010-12-23 Hsio Technologies, Llc Semiconductor socket
WO2011139619A1 (en) 2010-04-26 2011-11-10 Hsio Technologies, Llc Semiconductor device package adapter
WO2014011232A1 (en) 2012-07-12 2014-01-16 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
WO2010141318A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit peripheral lead semiconductor test socket
US9054097B2 (en) 2009-06-02 2015-06-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
US9414500B2 (en) 2009-06-02 2016-08-09 Hsio Technologies, Llc Compliant printed flexible circuit
US9136196B2 (en) 2009-06-02 2015-09-15 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
WO2010141266A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit peripheral lead semiconductor package
US9232654B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc High performance electrical circuit structure
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
US8525346B2 (en) 2009-06-02 2013-09-03 Hsio Technologies, Llc Compliant conductive nano-particle electrical interconnect
US9196980B2 (en) 2009-06-02 2015-11-24 Hsio Technologies, Llc High performance surface mount electrical interconnect with external biased normal force loading
US8987886B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
US9093767B2 (en) 2009-06-02 2015-07-28 Hsio Technologies, Llc High performance surface mount electrical interconnect
US8928344B2 (en) 2009-06-02 2015-01-06 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
WO2012078493A1 (en) 2010-12-06 2012-06-14 Hsio Technologies, Llc Electrical interconnect ic device socket
US9603249B2 (en) 2009-06-02 2017-03-21 Hsio Technologies, Llc Direct metalization of electrical circuit structures
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
US8970031B2 (en) 2009-06-16 2015-03-03 Hsio Technologies, Llc Semiconductor die terminal
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2010141316A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
WO2010141303A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Resilient conductive electrical interconnect
US8610265B2 (en) 2009-06-02 2013-12-17 Hsio Technologies, Llc Compliant core peripheral lead semiconductor test socket
WO2014011226A1 (en) 2012-07-10 2014-01-16 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
US9277654B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Composite polymer-metal electrical contacts
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
US9184527B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Electrical connector insulator housing
WO2010141296A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit semiconductor package
US8803539B2 (en) 2009-06-03 2014-08-12 Hsio Technologies, Llc Compliant wafer level probe assembly
US8981568B2 (en) 2009-06-16 2015-03-17 Hsio Technologies, Llc Simulated wirebond semiconductor package
US8981809B2 (en) 2009-06-29 2015-03-17 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
US8984748B2 (en) 2009-06-29 2015-03-24 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
US20110017498A1 (en) * 2009-07-27 2011-01-27 Endicott Interconnect Technologies, Inc. Photosensitive dielectric film
JP5331891B2 (ja) * 2009-09-21 2013-10-30 株式会社東芝 半導体装置
US20110146493A1 (en) * 2009-12-22 2011-06-23 General Electric Company Filter bag and laminated filter media
US20110207866A1 (en) * 2010-02-25 2011-08-25 Japp Robert M Halogen-Free Dielectric Composition For use As Dielectric Layer In Circuitized Substrates
US8198551B2 (en) 2010-05-18 2012-06-12 Endicott Interconnect Technologies, Inc. Power core for use in circuitized substrate and method of making same
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US8758067B2 (en) 2010-06-03 2014-06-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
CN102612266B (zh) * 2011-01-21 2014-10-01 富葵精密组件(深圳)有限公司 电路板的制作方法
KR101776322B1 (ko) 2011-09-02 2017-09-07 엘지이노텍 주식회사 칩 패키지 부재 제조 방법
US8446707B1 (en) 2011-10-10 2013-05-21 Endicott Interconnect Technologies, Inc. Circuitized substrate with low loss capacitive material and method of making same
EP2825825B1 (en) * 2012-03-13 2017-09-13 W. L. Gore & Associates, Inc. Venting array and manufacturing method
CN104364901B (zh) * 2012-05-21 2017-05-17 东洋油墨Sc控股株式会社 易变形性凝集物及其制造方法、导热性树脂组合物、导热性构件及其制造方法、及导热性接合片
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
CN205584642U (zh) * 2013-07-11 2016-09-14 株式会社村田制作所 树脂多层基板
EP3058591B1 (fr) * 2013-10-18 2020-11-18 Griset Support pour composants électroniques de puissance, module de puissance doté d'un tel support, et procédé de fabrication correspondant
TWI566659B (zh) * 2014-09-18 2017-01-11 矽品精密工業股份有限公司 封裝基板及其製法
US9755335B2 (en) 2015-03-18 2017-09-05 Hsio Technologies, Llc Low profile electrical interconnect with fusion bonded contact retention and solder wick reduction
CN106550557A (zh) * 2016-11-25 2017-03-29 湖北惠商电路科技有限公司 一种多层印制线路板及其制备方法
CN113013132A (zh) * 2019-12-20 2021-06-22 群创光电股份有限公司 电性连接结构及包含其的电子装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220262A (ja) * 1997-11-25 1999-08-10 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよびその製造方法
JP2000138457A (ja) * 1998-11-02 2000-05-16 Kyocera Corp 多層配線基板およびその製造方法
JP2000165052A (ja) * 1998-11-30 2000-06-16 Kyocera Corp 多層配線基板
JP2001244638A (ja) * 1999-12-20 2001-09-07 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュール及びその製造方法
JP2002305364A (ja) * 1997-11-25 2002-10-18 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよびその製造方法

Family Cites Families (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE392582B (sv) 1970-05-21 1977-04-04 Gore & Ass Forfarande vid framstellning av ett porost material, genom expandering och streckning av en tetrafluoretenpolymer framstelld i ett pastabildande strengsprutningsforfarande
US3853566A (en) * 1972-12-21 1974-12-10 Gen Electric Hot pressed silicon carbide
FR2256582B1 (ja) 1973-12-27 1976-11-19 Trt Telecom Radio Electr
JPS5649271A (en) 1979-09-28 1981-05-02 Matsushita Electric Works Ltd Phenol resin laminated board
US4482516A (en) 1982-09-10 1984-11-13 W. L. Gore & Associates, Inc. Process for producing a high strength porous polytetrafluoroethylene product having a coarse microstructure
US4579772A (en) 1983-12-19 1986-04-01 International Business Machines Corporation Glass cloth for printed circuits and method of manufacture wherein yarns have a substantially elliptical cross-section
JPH023631Y2 (ja) 1984-12-28 1990-01-29
GB8519290D0 (en) 1985-07-31 1985-09-04 Dow Chemical Rheinwerk Gmbh Resin composition
US5246817A (en) 1985-08-02 1993-09-21 Shipley Company, Inc. Method for manufacture of multilayer circuit board
US4642160A (en) 1985-08-12 1987-02-10 Interconnect Technology Inc. Multilayer circuit board manufacturing
DE3776642D1 (de) 1986-12-15 1992-03-19 Siemens Nixdorf Inf Syst Verfahren zur herstellung von prepregs und deren verwendung.
US4864722A (en) 1988-03-16 1989-09-12 International Business Machines Corporation Low dielectric printed circuit boards
EP0384940B1 (de) 1989-03-03 1994-06-22 Siemens Aktiengesellschaft Epoxidharzmischungen
US5538789A (en) 1990-02-09 1996-07-23 Toranaga Technologies, Inc. Composite substrates for preparation of printed circuits
JP2993065B2 (ja) 1990-07-27 1999-12-20 三菱瓦斯化学株式会社 表面平滑金属箔張積層板
JP2739726B2 (ja) 1990-09-27 1998-04-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン 多層プリント回路板
US5129142A (en) 1990-10-30 1992-07-14 International Business Machines Corporation Encapsulated circuitized power core alignment and lamination
US5229550A (en) * 1990-10-30 1993-07-20 International Business Machines Corporation Encapsulated circuitized power core alignment and lamination
US5418689A (en) 1993-02-01 1995-05-23 International Business Machines Corporation Printed circuit board or card for direct chip attachment and fabrication thereof
DE4340834A1 (de) 1993-03-15 1994-09-22 Siemens Ag Phosphormodifizierte Epoxidharze, Verfahren zu ihrer Herstellung sowie ihre Verwendung
DE69434619T2 (de) * 1993-03-18 2006-08-17 Atotech Deutschland Gmbh Sich selbstbeschleunigendes und sich selbst auffrischendes Verfahren zur Tauchbeschichtung ohne Formaldehyd, sowie die entsprechende Zusammensetzung
US6710259B2 (en) 1993-05-17 2004-03-23 Electrochemicals, Inc. Printed wiring boards and methods for making them
US6140402A (en) * 1993-07-30 2000-10-31 Diemat, Inc. Polymeric adhesive paste
US5677045A (en) 1993-09-14 1997-10-14 Hitachi, Ltd. Laminate and multilayer printed circuit board
JP3648750B2 (ja) 1993-09-14 2005-05-18 株式会社日立製作所 積層板及び多層プリント回路板
JPH0797466A (ja) 1993-09-28 1995-04-11 Dainippon Ink & Chem Inc プリプレグ
JP2531464B2 (ja) 1993-12-10 1996-09-04 日本電気株式会社 半導体パッケ―ジ
US5652055A (en) 1994-07-20 1997-07-29 W. L. Gore & Associates, Inc. Matched low dielectric constant, dimensionally stable adhesive sheet
JPH0892394A (ja) 1994-09-27 1996-04-09 Shin Kobe Electric Mach Co Ltd 積層板成形用プリプレグおよび積層板
JP3199592B2 (ja) 1995-01-27 2001-08-20 株式会社日立製作所 多層印刷回路基板
US5670250A (en) * 1995-02-24 1997-09-23 Polyclad Laminates, Inc. Circuit board prepreg with reduced dielectric constant
US5670262A (en) 1995-05-09 1997-09-23 The Dow Chemical Company Printing wiring board(s) having polyimidebenzoxazole dielectric layer(s) and the manufacture thereof
JPH08321681A (ja) 1995-05-26 1996-12-03 Hitachi Chem Co Ltd マルチワイヤ配線板およびその製造法
DE69610771T2 (de) * 1995-06-27 2001-02-22 Hitachi Chemical Co., Ltd. Epoxidharzzusammensetzung für gedrückte leiterplatten und damit hergestellte schichtstoffplatten
US5814405A (en) 1995-08-04 1998-09-29 W. L. Gore & Associates, Inc. Strong, air permeable membranes of polytetrafluoroethylene
US6405431B1 (en) 1996-06-27 2002-06-18 Samsung Electro-Mechanics Co., Ltd. Method for manufacturing build-up multi-layer printed circuit board by using yag laser
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US5679444A (en) * 1996-07-15 1997-10-21 International Business Machines Corporation Method for producing multi-layer circuit board and resulting article of manufacture
US5981880A (en) 1996-08-20 1999-11-09 International Business Machines Corporation Electronic device packages having glass free non conductive layers
US5837355A (en) * 1996-11-07 1998-11-17 Sumitomo Bakelite Company Limited Multilayer printed circuit board and process for producing and using the same
WO1998020533A2 (en) 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. Method for using photoabsorptive coatings to enhance both blind and through micro-via entrance quality
AU4902897A (en) 1996-11-08 1998-05-29 W.L. Gore & Associates, Inc. Method for improving reliability of thin circuit substrates by increasing the T of the substrate
US5900312A (en) 1996-11-08 1999-05-04 W. L. Gore & Associates, Inc. Integrated circuit chip package assembly
US6323436B1 (en) 1997-04-08 2001-11-27 International Business Machines Corporation High density printed wiring board possessing controlled coefficient of thermal expansion with thin film redistribution layer
US6038133A (en) * 1997-11-25 2000-03-14 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module and method for producing the same
US6207595B1 (en) 1998-03-02 2001-03-27 International Business Machines Corporation Laminate and method of manufacture thereof
US6119338A (en) 1998-03-19 2000-09-19 Industrial Technology Research Institute Method for manufacturing high-density multilayer printed circuit boards
US6207259B1 (en) * 1998-11-02 2001-03-27 Kyocera Corporation Wiring board
US6212769B1 (en) 1999-06-29 2001-04-10 International Business Machines Corporation Process for manufacturing a printed wiring board
US6291779B1 (en) 1999-06-30 2001-09-18 International Business Machines Corporation Fine pitch circuitization with filled plated through holes
JP4282161B2 (ja) 1999-07-02 2009-06-17 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
US6538210B2 (en) * 1999-12-20 2003-03-25 Matsushita Electric Industrial Co., Ltd. Circuit component built-in module, radio device having the same, and method for producing the same
US6506979B1 (en) 2000-05-12 2003-01-14 Shipley Company, L.L.C. Sequential build circuit board
JP2002223070A (ja) 2001-01-29 2002-08-09 Hitachi Metals Ltd メタルコアプリント配線板用金属板の製造方法及びメタルコアプリント配線板の製造方法
US6669805B2 (en) * 2001-02-16 2003-12-30 International Business Machines Corporation Drill stack formation
JP2003046250A (ja) 2001-02-28 2003-02-14 Furukawa Electric Co Ltd:The ビア付きビルドアップ用多層基板及びその製造方法
KR100492498B1 (ko) 2001-05-21 2005-05-30 마츠시다 덴코 가부시키가이샤 프린트 배선판의 제조 방법
TW583348B (en) 2001-06-19 2004-04-11 Phoenix Prec Technology Corp A method for electroplating Ni/Au layer substrate without using electroplating wire
KR100557554B1 (ko) 2001-06-21 2006-03-03 주식회사 하이닉스반도체 불소가 치환된 벤질 카르복실레이트 그룹을 포함하는단량체 및 이를 함유한 포토레지스트 중합체
US6586687B2 (en) 2001-09-10 2003-07-01 Ttm Technologies, Inc. Printed wiring board with high density inner layer structure
US6541589B1 (en) 2001-10-15 2003-04-01 Gore Enterprise Holdings, Inc. Tetrafluoroethylene copolymer
US7164197B2 (en) * 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
JP5302496B2 (ja) * 2003-12-19 2013-10-02 ヘンケル コーポレイション カチオン硬化型エポキシ樹脂組成物

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11220262A (ja) * 1997-11-25 1999-08-10 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよびその製造方法
JP2002305364A (ja) * 1997-11-25 2002-10-18 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュールおよびその製造方法
JP2000138457A (ja) * 1998-11-02 2000-05-16 Kyocera Corp 多層配線基板およびその製造方法
JP2000165052A (ja) * 1998-11-30 2000-06-16 Kyocera Corp 多層配線基板
JP2001244638A (ja) * 1999-12-20 2001-09-07 Matsushita Electric Ind Co Ltd 回路部品内蔵モジュール及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011100734A (ja) * 2009-11-09 2011-05-19 Lg Innotek Co Ltd 照明装置

Also Published As

Publication number Publication date
US7508076B2 (en) 2009-03-24
US20060131755A1 (en) 2006-06-22
US7078816B2 (en) 2006-07-18
US20060125103A1 (en) 2006-06-15
TW200603703A (en) 2006-01-16
EP1583405A2 (en) 2005-10-05
US7416996B2 (en) 2008-08-26
EP1583405A3 (en) 2007-11-07
US20050224985A1 (en) 2005-10-13

Similar Documents

Publication Publication Date Title
JP2005294833A (ja) 回路基板及びその製法、それを使用した電気アセンブリ及びそれを使用した情報処理システム
JP2005294829A (ja) 回路基板に用いる電気的絶縁層を形成するための電気的絶縁構造体
US7429789B2 (en) Fluoropolymer dielectric composition for use in circuitized substrates and circuitized substrate including same
US7470990B2 (en) Low moisture absorptive circuitized substrate with reduced thermal expansion, method of making same, electrical assembly utilizing same, and information handling system utilizing same
US8198551B2 (en) Power core for use in circuitized substrate and method of making same
US8499440B2 (en) Method of making halogen-free circuitized substrate with reduced thermal expansion
TWI407850B (zh) 具有一作為部份電路之核心層的積層式印刷佈線板基材
US8211790B2 (en) Multilayered circuitized substrate with P-aramid dielectric layers and method of making same
US20100224397A1 (en) Wiring board and method for manufacturing the same
JP2007266606A (ja) 回路基板用のフルオロポリマー絶縁性組成物およびこれから成る回路基板
JP2004087856A (ja) 多層配線基板
JP2004119691A (ja) 配線基板
US8084863B2 (en) Circuitized substrate with continuous thermoplastic support film dielectric layers
US7145221B2 (en) Low moisture absorptive circuitized substrate, method of making same, electrical assembly utilizing same, and information handling system utilizing same
US7931830B2 (en) Dielectric composition for use in circuitized substrates and circuitized substrate including same
US20090258161A1 (en) Circuitized substrate with P-aramid dielectric layers and method of making same
JP2007129215A (ja) 回路基板において使用される絶縁組成物、およびこの絶縁組成物を使用して形成した回路基板
US20110207866A1 (en) Halogen-Free Dielectric Composition For use As Dielectric Layer In Circuitized Substrates
JP2020057767A (ja) プリント配線基板
JP2006203142A (ja) 半導体パッケージ用多層プリント配線板
CN110958762A (zh) 印刷布线基板
JP2000165000A (ja) プリント配線板

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080305

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20080305

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091104

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100628

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101214