JP2004145270A - 液晶表示装置用アレー基板及びその製造方法 - Google Patents
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Abstract
【解決手段】本発明は、液晶表示装置のアレー基板において、各画素領域内の薄膜トランジスタ部を単位ピクセルの中央側部に配置して、ソース電極及びゲート電極を各々データライン及びゲートラインに代替し、ドレイン電極をデータラインと所定間隔離隔して形成する。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は液晶表示装置に係り、特に薄膜トランジスタ領域を単位ピクセルの中央側部に配置して、ソース電極及びゲート電極を各々データライン及びゲートラインに代える液晶表示装置用アレー基板及びその製造方法に関する。
【0002】
【関連技術】
一般的に液晶表示装置は、液晶の光学的異方性と分極性質を利用して駆動される。ここで、前記液晶は構造が細くて長いために分子の配列に方向性を有しており、人為的に液晶に電界を印加して分子配列の方向を制御できる。
これにより前記液晶の分子配列方向を任意に調節すれば、液晶の分子配列が変わるようになって、光学的異方性によって偏光された光が任意に変調されて画像情報を表現できる。
【0003】
このような前記液晶は、電気的な特性分類によって誘電率異方性が陽(+)であるポジティブ液晶と陰(−)であるネガティブ液晶に区分することができ、誘電率異方性が陽(+)である液晶分子は電界が印加される方向に液晶分子の長軸が平行に配列され、誘電率異方性が陰(−)である液晶分子は電界が印加される方向に液晶分子の長軸が垂直に配列される。
【0004】
現在は薄膜トランジスタと前記薄膜トランジスタに連結された画素電極がマトリクス方式で配列されたアクティブ・マトリクス型液晶表示装置(ActiveMatrix LCD)が解像度及び動映像具現能力が優秀で一般的に用いられている。
【0005】
前記液晶表示装置を構成する基本的な部品である液晶パネルの構造を説明すれば次のとおりである。
【0006】
図1は、一般的な液晶表示装置の一部を示す分解斜視図である。
図1を参照すると、一般的なカラー液晶表示装置は、ブラックマトリクス6とサブカラーフィルタ(赤、緑、青)8を含んだカラーフィルタ7及び前記カラーフィルタ7上に透明な共通電極18が形成された上部基板5と、画素領域Pと前記画素領域上に形成された画素電極17とスイッチング素子Tを含んだアレー配線が形成された下部基板22で構成される。
かかる構成において、前記上部基板5と下部基板22間には前述した液晶14が充填されている。
【0007】
前記下部基板22は、アレー基板とも称し、スイッチング素子である薄膜トランジスタTがマトリクス状に配置してあり、このような複数の薄膜トランジスタTにを交差して経由するゲートライン13とデータライン15が形成される。
また、前記画素領域Pは、前記ゲートライン13とデータライン15が交差して定義される領域である。前記画素領域P上に形成される画素電極17はインジウム−スズ−オキサイド(ITO)のように光の透過率が比較的優れた透明導電性金属を用いる。
【0008】
前記のように構成される液晶表示装置11は、前記画素電極17上に位置した液晶層14が前記薄膜トランジスタから印加された信号により配向されて、前記液晶層の配向程度によって前記液晶層を透過する光の量を調節する方式で画像を表現できる。
また、前記のように構成される液晶表示装置用アレー基板22は、蒸着工程、フォトリソグラフィ工程及びエッチング工程等により形成される。
【0009】
ここで、前記フォトリソグラフィ工程は、フォトレジストが光を受ければ化学反応を起こして性質が変化する原理を利用して、所望するパターンのマスクを用いて光を選択的にフォトレジストに照射することによってマスクのパターンと同一なパターンを形成させる工程をいう。
このようなフォトリソグラフィ工程は、一般の写真フィルムに該当するフォトレジストを塗布するフォトレジスト塗布工程、マスクを利用して選択的に光を照射する露光工程、次に現像液を利用して光を受けた部分のフォトレジストを除去してパターンを形成させる現像工程で構成される。
【0010】
図2は、関連技術の液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図である。
図2を参照すると、ゲートライン13とデータライン15が交差して画素領域Pを定義して形成されており、前記ゲートライン13とデータライン15の交差部にはゲート電極31とソース電極33及びドレイン電極35で構成された薄膜トランジスタTが構成される。
前記ソース電極33とドレイン電極35は、前記ゲート電極31上部から所定間隔離隔されて構成され、離隔された間にアクティブチャネル(半導体層)37aが露出される。
【0011】
このような前記薄膜トランジスタのゲート電極31に所定のスキャニングパルスが印加されれば、これによりゲート電極31の電圧が高まるようになって、前記薄膜トランジスタはオン状態になる。
このとき、液晶駆動電圧が前記データライン15から薄膜トランジスタTのドレイン電極、ソース電極間を経由して液晶に印加され、液晶容量と保持容量を合わせた画素容量が充電される。
この作動を繰り返すことによって、フレーム時間ごとに繰り返して映像信号に対応させた電圧がパネル全面の画素容量に印加される。
結局前記薄膜トランジスタにより任意の画素がスイッチングされると、スイッチングされた任意の画素は下部光源の光を透過するようになるものである。
【0012】
図3Aないし図3Dは、図2のI−I′に沿って切断して工程順序によって図示した工程平面図とこれによる工程断面図である。
但し、図3は4マスク工程によって形成されるアレー基板を示しているが、これは5マスク工程においても製造することができ、5マスク工程で製造される場合にはデータライン15下部に半導体層37が形成されないことがある。
【0013】
まず図3Aは、第1マスク工程であって、銅(cu)などの金属を蒸着してからパターニングしてゲートライン13とゲート電極31を形成する。
次に前記ゲートライン13などが形成された基板22上にゲート絶縁膜32と、非晶質半導体層(シリコン層)37′と不純物が含まれた非晶質半導体層(シリコン層)36′と導電性金属層33′を蒸着する。
【0014】
図3Bは、第2マスク工程であって、前記導電性金属層をパターニングして前記ゲートライン13と交差して画素領域を定義するデータライン15と、前記データラインに垂直に所定面積で突出形成されたソース電極33と、これと所定間隔離隔されたドレイン電極35を形成する。
次に、前記パターニングされた金属層をエッチング防止膜にして露出された不純物非晶質シリコン層36′をエッチングして、前記ソース電極33とドレイン電極35上に前記非晶質シリコン層37′を露出させる。
【0015】
図3Cは、第3マスク工程であって、前記データライン15などが形成された基板上に絶縁物質で保護層41を形成した後パターニングして、前記ドレイン電極35上部にドレインコンタクトホール43を形成して、前記ゲート電極31とソース電極33及びドレイン電極35の上部と、前記ゲートライン13とデータライン15上部の保護層41を除外した画素領域上の保護層をすべて除去する。このとき前記保護層をパターニングする場合、その下部のアクティブ層すなわち、半導体層37とゲート絶縁膜32を同時にパターニングする。したがって、エッチングされた保護層41のパターン下部には同一にエッチングされた半導体層37が平面的に構成される。
【0016】
最後に図3Dは、第4マスク工程であって、前記ドレインコンタクトホール43を通して前記ドレイン電極35と接触する画素電極17を形成する。
このようにこれまでのアレー基板は、前記のような工程により形成されるのに、一般的に前記アレー基板の画面サイズはフォト工程で用いられる露光マスクより大きい。
【0017】
これにより露光時にはアレー基板の画面を複数のショット(shot)に分割して繰り返して露光することとなり、このような方式は最近になって大面積の液晶表示装置が量産されるによってさらに一般化されている実情である。
【0018】
しかし、この場合露光装備の精度に限界があって前記ショット間のミスアライン(miss align)が発生するステッチ(stitch)不良により液晶表示装置の画質を低下させる問題点が発生している。
【0019】
また、前記図3Bでマスク工程において導電性金属層をパターニングして前記ゲートラインと交差して画素領域を定義するデータラインと、ソース電極及びこれと所定間隔離隔されたドレイン電極を形成する場合において、露光装備などの精度限界によりマスクが正確に一致しなくて少しずつそれるようになる。
これにより前記ゲート電極並びにソース電極及びドレイン電極が各々の画素領域ごとに一定にオーバーラップされないオーバレイ(overlay)不良現象が発生して、これにより液晶表示装置の画質が落ちる問題点がある。
【0020】
図4を通してステッチ及び/またはオーバレイ(以下「ステッチ/オーバレイ」とあらわす不良により液晶表示装置の画質が落ちる現象についてさらに詳細に説明する。
【0021】
図4Aないし図4Cは、ソース電極及びドレイン電極のゲート電極における接触面積によるステッチ/オーバレイ不良を説明する図面である。
ここで、前記ステッチ不良は、同一の層上でショット間のアライン程度が一定でないために発生する問題であり、前記オーバレイ不良は同一でない層間にマスクのミスアラインにより発生する問題であるが、その結果は同一であるので同一な図面(図4B、図4C)でこれを説明する。
【0022】
図4Aは、ステッチ/オーバレイ不良が発生しない薄膜トランジスタ領域の平面図及び断面図である。
図4Aを参照すると、前記ゲート電極31とソース電極33、ゲート電極31とドレイン電極35上に重畳部分の存在によって各々Cgs、Cgdの寄生容量を有するようになる。
【0023】
前記寄生容量は、薄膜トランジスタがターンオンされる時、液晶電圧にΔVほど変動を与えてはじめに印加された電圧と液晶に印加される電圧間に差が生じるようにし、前記ΔVは近似的に次のように表現される。
【数1】
ここで、Cgdは寄生容量であり、CLCは液晶キャパシタであって、CSTはストレージキャパシタである。また、ΔVgはオン/オフ状態のゲート電圧をVgh、Vglという時、これら電圧の差を意味する。
このようにΔVの発生で画面駆動時にちらつくことにより画面が揺れる現象すなわち、フリッカが発生するようになる。
【0024】
しかし、この場合液晶表示装置を駆動する時に、ΔVによる直流dc成分を消去するために共通電圧Vcomをデータ信号電圧中心からΔV程度移動させることによってこれを克服することができる。
すなわち、各々の画素に発生するΔVが一定な場合に前記のように共通電圧を一定に移動させることによってフリッカ現象を克服することができる。
【0025】
図4Aに示したように複数の画素において各々の薄膜トランジスタ領域に対して前記寄生容量が一定に形成される場合にこのような問題は解決されうる。
しかし、ステッチ/オーバレイ不良の発生により、複数の画素において各々の薄膜トランジスタ領域に対する前記寄生容量が一定しなくなるならば、前記のように共通電圧Vcomを一定に移動させることでは克服できなくなる。
【0026】
図4B、図4Cは、ステッチ/オーバレイ不良が発生した薄膜トランジスタ領域の平面図及び断面図である。
ステッチ不良すなわち、ショット間のミスアラインが発生したり、またはオーバレイ不良すなわち、同一でない層間にマスクのミスアラインが発生すれば、各々の薄膜トランジスタ領域上の前記ゲート電極31とソース電極33、ゲート電極31とドレイン電極35上に重畳部分が差が発生するので各々の画素領域に対する寄生容量Cgs、Cgdが差が出る。
すなわち、図4Bのようにステッチまたはオーバレイ不良によりドレイン電極35側がソース電極33の方にミスアラインされた状態ではゲートとドレイン間キャパシタCgdが大きくなり、図4Cのようにソース電極33側がドレイン電極35の方にミスアラインされた状態ではゲートとドレイン間キャパシタCgdが小さくなる。
【0027】
前記のように各々の画素領域ごとに寄生容量の差が発生すれば、これはにおいてCgd値が変動することとなるので結局ΔV値が一定でなくなり、これまでのように共通電圧Vcomを一定に移動させることではフリッカ現象を克服できなくなる。
結局、関連技術の液晶表示装置用アレー基板製造工程により生産されるアレー基板は、前記のようにステッチ/オーバレイ不良による液晶表示装置の画面不均衡という問題点を克服し難い短所を有している。
【0028】
【発明が解決しようとする課題】
本発明は、液晶表示装置のアレー基板において、各画素領域内の薄膜トランジスタ部を単位ピクセルの中央側部に配置して、ソース電極及びゲート電極を各々データライン及びゲートラインに代替し、ドレイン電極を前記データラインと所定間隔離隔させ形成することによって、オーバレイ及びステッチ不良による寄生容量変動を除去した液晶表示装置用アレー基板及びその製造方法を提供することを目的がある。
【0029】
【課題を解決するための手段】
前記のような目的を達成するために本発明の一実施例による液晶表示装置用アレー基板は、第1方向に配列された複数のゲートラインと;前記ゲートラインと直角に交差するように第2方向に配列された複数のデータラインと;前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分さらに突出して形成された半導体層と;前記ゲートライン及びデータラインの重畳領域から離隔されて、前記半導体層と一部接触するように配置され、両端が前記半導体層とゲートライン外部に位置するドレイン電極と;前記ゲートラインを向かい合う面に前記ドレイン電極と電気的に連結された一対の画素電極が含まれることを特徴とする。
【0030】
また、前記のような目的を達成するために本発明の他の実施例による液晶表示装置用アレー基板は、第1方向に形成された複数のゲートラインと;前記ゲートラインと直角に交差するように第2方向に形成された複数のデータラインと;前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分突出して形成された半導体層と;前記ゲートライン及びデータラインの重畳領域から離隔されて、前記データラインから所定間隔離れた位置の半導体層一部に接触するように配置され、両端が前記ゲートライン外部に位置するドレイン電極と;前記ドレイン電極の両端と電気的に連結されて、前記ゲートラインと少なくともいずれか一定部分以上重なって形成された画素電極が含まれることを特徴とする。
【0031】
また、前記のような目的を達成するために本発明の一実施例による液晶表示装置用アレー基板製造方法は、基板上にゲートラインが形成される段階と;前記ゲートラインが形成された基板上にゲート絶縁膜、半導体層が順次に形成される段階と;前記半導体層上にデータライン及びドレイン電極が形成される段階と;前記データライン及びドレイン電極、ゲートライン、半導体層が形成された基板全面に保護層が形成されて、前記ドレイン電極両端の上部に形成された保護層にコンタクトホールが形成される段階と;前記コンタクトホールにより前記ドレイン電極と各々電気的に連結される一対の画素電極が形成される段階が含まれることを特徴とする。
また、前記のような目的を達成するために本発明の他の実施例による液晶表示装置用アレー基板製造方法は、基板上にゲートラインが形成される段階と;前記ゲートラインが形成された基板上にゲート絶縁膜、半導体層が順次に形成される段階と;前記半導体層上にデータライン及びドレイン電極が形成される段階と;前記データライン及びドレイン電極、ゲートライン、半導体層が形成された基板全面に保護層が形成されて、前記ドレイン電極両端の上部に形成された保護層にコンタクトホールが形成される段階と;前記コンタクトホールによりドレイン電極と電気的に連結されて、前記ゲートライン上部と所定部分重なるように画素電極が形成される段階が含まれることを特徴とする。
【0032】
【発明の実施の形態】
以下、添付図面を参照しながら本発明による実施例を詳細に説明する。
【0033】
図5は、本発明の一実施例による液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図である。
図5を参照すると、本発明によるアレー基板の単位画素は、左右に隣接したデータライン15、15′及び前記データライン15、15′と交差するゲートライン13の上下に所定領域として定義される画素領域P内に形成され、前記ゲートライン13とデータライン15の交差部点には薄膜トランジスタTが構成される。
ここで、前記所定領域というのは前記ゲートライン13により定義される画素領域Pと前記ゲートライン13の上下に隣接したゲートライン13′により定義される他の画素領域P′間に相互に重ならないように定義された領域を意味する。
【0034】
また、前記薄膜トランジスタTは、前記交差部点におけるゲートライン13及びデータライン15と前記データライン15から所定間隔離隔されて形成されたドレイン電極35で構成されていて、前記ゲートライン13とデータライン15が交差する領域の間の層には半導体層37が形成され、前記半導体層37は前記領域でゲートライン上部に所定部分さらに突出している。
このとき前記交差部点におけるゲートライン13及びデータライン15は、関連技術による薄膜トランジスタのゲート電極及びソース電極の役割を直接有する。
【0035】
また、前記データライン15とドレイン電極35は、前記ゲートライン13上部に形成された半導体層37上から所定間隔離隔されており、前記データライン15と前記ドレイン電極35間に露出された半導体層37は前記データライン15からドレイン電極35に信号が伝えられるようにするチャネル37aになる。また、前記ドレイン電極35の両端は、前記半導体層37の外部に存在するように形成され、これには各々一対の画素電極17、17′が電気的に連結されている。
【0036】
前記一対の画素電極17、17′は、前述した画素領域P内に形成されるものであって、左右に隣接したデータライン15、15′の間及び前記画素領域Pを通過するゲートライン13から上下に所定間隔離隔されて各々形成され、これは前記画素領域Pに対して一つの単一ピクセルを構成する。
【0037】
さらに詳細に説明すれば、前記薄膜トランジスタTのゲートライン13に所定のスキャニングパルスが印加されて薄膜トランジスタTがオン状態になれば、液晶駆動電圧が前記データライン13から薄膜トランジスタTのチャネル37aを経てドレイン電極35を経由して前記一対の画素電極17、17′に印加されるので、このとき前記一対の画素電極17、17′には同一な液晶駆動電圧が印加され、これは結局前記一対の画素電極17、17′が一つの単一ピクセルとして役割を有するということを意味する。
【0038】
図6Aないし図6Eは、図5の画素部分をII−II′及びIII−III′にを沿って切断して工程順序によって示した工程平面図とこれによる工程断面図である。
【0039】
但し、図6は5マスク工程において形成されるアレー基板を示しているが、これは4マスク工程においても製造されうる。
また、図6においてはデータライン15、15′下部に半導体層37が形成されることが図示されているが、薄膜トランジスタTを構成しないデータライン15、15′の下部には前記半導体層37が形成されないこともある。
【0040】
まず図6Aは、第1マスク工程であって、銅(cu)などの金属を蒸着してからパターニングしてゲートライン13を形成する。
次に前記ゲートライン13が形成された基板上にゲート絶縁膜32と、非晶質シリコン層37′を蒸着する。
【0041】
図6Bは、第2マスク工程であって、前記非晶質シリコン層37′をパターニングしてアクティブラインすなわち、半導体層37を形成する。
このとき前記半導体層37は、前記ゲートライン13及び次の工程で形成されるデータライン15の交差部に形成されるようにパターニングされ、前記領域でゲートライン13上部に所定部分さらに突出して形成されるようにパターニングされる。
【0042】
また、前記半導体層37は、前記のパターニング領域外にも前記データライン15の下部領域に対してもパターニングにより形成することができるが、これは前記データライン15がモリブデン(Mo)等のような金属で形成される場合、接着力が低下する問題点を克服するためである。
したがって、前記データライン15がクロム(Cr)等のように接着力に問題がない金属で形成される場合には前記半導体層37を前記データライン15の下部領域に対してパターニングしなくても差し支えない。
但し、図6Bにおいては前記半導体層37がデータラインの下部領域に対してもパターニングされて形成されていることを示している。
【0043】
次に6Cは、第3マスク工程であつて、前記半導体層37上に導電性金属が形成されてこれをパターニングしてデータライン15とドレイン電極35を形成する。
このとき前記データライン15は、前記ゲートライン13と垂直に交差するように形成され、前記データライン15と所定間隔離隔されるようにドレイン電極35がパターニングされて形成される。
但し、前記ゲートライン13とデータライン15が交差する部分及び前記ドレイン電極35の下部には前記半導体層37が形成されており、前記データラインと前記ドレイン電極間に露出される半導体層37は前記データライン15からドレイン電極35に信号が伝えられるようにするチャネル37aになる。
また、前記ドレイン電極35を形成する場合において前記ドレイン電極35の両端は、前記半導体層37と重ならないように半導体層37外部に位置するようにパターニングされる。
【0044】
前記図6B及び図6Cに示した第2、第3マスクにより形成される工程は、4マスクで形成される工程による場合一つのマスクを利用して一度に形成することもできる。
これはゲートラインが形成された基板上にゲート絶縁膜と、非晶質半導体層と不純物が含まれた非晶質半導体層と導電性金属層を蒸着して、前記導電性金属層をパターニングして前記ゲートラインと交差するデータラインと、前記データラインから所定間隔離隔されたドレイン電極を形成した次に、前記パターニングされた金属層をエッチング防止膜にして露出された不純物非晶質シリコン層をエッチングして、前記データラインとドレイン電極間の前記非晶質シリコン層を露出させてチャネルを形成することによって行われる。
但し、このように4マスク工程による場合にはデータライン15、15′の下部に半導体層37が形成される。
【0045】
次に図6Dは、第4マスク工程であって、前記データライン15及びドレイン電極35が形成された基板上に絶縁物質で保護層41を形成した後パターニングして、前記ドレイン電極35の両端にドレインコンタクトホール43を形成して、前記ゲートライン13とドレイン電極35の上部と、前記ゲートライン13とデータライン15上部の保護層41を除外した画素領域P上の保護層41をすべて除去する。
【0046】
最後に図6Eは、第5マスク工程であって、前記ドレイン電極35の両端に形成されたドレインコンタクトホール43を通して前記ドレイン電極41と接触する一対の画素電極17、17′を形成する。
このとき前記一対の画素電極17、17′は、画素領域Pを通過するゲートライン13から上下に所定間隔離隔されて各々形成され、これは前記画素領域Pに対して一つの単一ピクセルを構成するようになる。
すなわち、前記一対の画素電極17、17′には、同一な液晶駆動電圧が印加されることとなる。
【0047】
図7は、本発明の更に他の実施例による液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図である。
これは図5に示した本発明の実施例と比較した場合、画素領域Pに形成される画素電極19において、図5に示したように前記画素領域Pを通過するゲートラインから上下に所定間隔離隔されて各々一対で形成することなく、隔離されない一つの画素電極19を前記画素領域Pを通過するゲートライン13の上部と所定部分重なって形成する点でその差がある。
これによって各画素毎の単位ピクセル当たりストレージキャパシタを構成することができる。
【0048】
図7を参照すると、本発明の更に他の実施例によるアレー基板の各画素は、左右に隣接したデータライン15、15′及び前記データライン15、15′と交差するゲートライン13の上下所定領域として定義される画素領域P内に形成され、前記ゲートライン13とデータライン15の交差部点には薄膜トランジスタTが構成される。
ここで、前記所定領域は、前記ゲートライン13により定義される画素領域Pと前記ゲートライン13の上下に隣接したゲートライン13′により定義される他の画素領域P′間に相互に重ならないように定義された領域を意味する。
【0049】
また、前記薄膜トランジスタTは、前記交差部点におけるゲートライン13及びデータライン15と前記データライン15から所定間隔離隔されて形成されたドレイン電極35で構成される。
【0050】
また、前記ゲートライン13とデータライン15が交差する領域の間の層には半導体層37が形成され、前記半導体層37は前記領域でゲートライン13上部に所定部分さらに突出している。
【0051】
前記データライン15とドレイン電極35は、前記ゲートライン13上部に形成された半導体層37上から所定間隔離隔されており、前記データライン15と前記ドレイン電極35間に露出された半導体層37は前記データラインからドレイン電極に信号が伝えられるようにするチャネル37aになる。
【0052】
また、前記ドレイン電極35の両端は、前記半導体層37外部に存在するように形成され、これは画素電極19の両縁部分と電気的に連結されている。
【0053】
前記画素電極19は、前記画素領域Pを通過する前記ゲートライン13とは所定部分重なっていて、前記画素領域P内の半導体層37とは重ならないように形成される。
このように前記画素領域P内に所定部分重なるゲートライン13及び画素電極19は、各々ストレージキャパシタの第1電極、第2電極になる。
【0054】
このとき、各単位画素に形成されたストレージキャパシタは、アレー基板上にマトリックス状で配列された単位画素領域の大きさなどを考慮してその容量を調節するが、本発明の場合には前記画素領域P内でゲートライン13及び画素電極19が重なる面積を調節することによって前記ストレージキャパシタの容量を適当に調節することができる。
【0055】
図8Aないし図8Eは、図7の画素部分をV−V′及びVI−VI′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図である。
但し、図8は、5マスク工程であって形成されるアレー基板を示しているが、これは4マスク工程においても製造されうる。
図8ではデータライン15、15′下部に半導体層37が形成されることが図示されているが、薄膜トランジスタTを構成しないデータライン15、15′の下部には前記半導体層37が形成されないこともある。
【0056】
また、図8Aないし図8Eに示した図面は、図6Aないし図6Eに示した図面と比較した場合、隔離された一対の画素電極が形成される(図6E)のではなく、隔離されない一つの画素電極19を前記画素領域を通過するゲートラインの上部と所定部分重なって形成すること(図8E)を除いてはその工程が一致するのでこれに対する説明は省略する。
【0057】
図5及び図7に示した本発明に対する各々の実施例は、以下図9を通してその差異点をさらに詳細に説明する。
図9A及び図9Bは、各々図5のIV−IV′領域及び図7のVII−VII′領域に対する断面図であり、これを参照すると図5及び図7に示した本発明の実施例との差異点をさらに容易に区別できる。
【0058】
まず図9Aは、図5に示した本発明の実施例において画素領域Pを通過するゲートライン13及び前記ゲートライン13から上下に所定間隔離隔されて形成された一対の画素電極17、17′の断面を示している。
【0059】
前記の実施例の場合、各々の単一画素に対して一対の画素電極17、17′が分離形成されており、データラインから信号を受けるドレイン電極の両端から各々連結された前記一対の画素電極17、17′が同一の信号を受けるので、結局前記一対の画素電極17、17′は一つの単一ピクセルを構成するようになるものである。
これにより前記ドレイン電極の両端中いずれか一つの側が開放されても同一の信号を受ける他の一方が連結されているので点不良を克服できる。
【0060】
次に図9Bは、図7に示した本発明の他の実施例において画素領域Pを通過するゲートライン13の所定部分と重なって、前記画素領域P内の半導体層とは重ならないように形成される画素電極19の断面を示している。
前記の実施例の場合、前記画素領域P内に所定部分重なるゲートライン13及び画素電極19は、各々ストレージキャパシタの第1電極、第2電極になるものであり、前記画素領域P内でゲートライン13及び画素電極19が重なる面積を調節することによって前記ストレージキャパシタの容量を適当に調節することができる。
【0061】
図9A及び図9Bにおいて図面符号32、41は、各々ゲート絶縁膜及び保護層を意味する。
前記のような本発明による実施例は、図6または図8と同一工程を経て形成されるが、前記工程を経た本発明のアレー基板構造によるとフォト工程において露光装備の精度の限界により発生するステッチ/オーバレイ不良を克服することができる。
【0062】
前記ステッチ及びオーバレイ不良を説明すれば、まずステッチ不良とは一般的にアレー基板の画面サイズはフォトリソグラフィ工程で用いられる露光マスクより大きく、これにより露光時にはアレー基板の画面を複数のショットに分割して繰り返して露光するようになるので、この場合露光装備の精度に限界があって前記ショット間のミスアラインが発生することをいう。
また、オーバレイ不良とはゲートライン上部にデータライン並びにソース電極及びドレイン電極を形成することにおいて、露光装備などの精度限界によりマスクが正確に一致しなくて少しずつそれるようになって、前記ゲートライン及びドレイン電極が各々の画素領域ごとに一定にオーバーラップされないことを意味する。
【0063】
このようなステッチ/オーバレイ不良が発生する場合は、アレー基板上に形成された各々の画素領域毎の寄生容量が差が発生し、これにより液晶表示装置の画質が落ちる問題点があった。
しかし、本発明実施例による構造によるとステッチ/オーバレイ不良が発生してもすなわち、ショット及び/またはマスクがミスアラインされても寄生容量が変動しないように十分なマージンが各画素領域毎の薄膜トランジスタ領域内に形成されているので前記のような問題を克服できる。
【0064】
図5及び図7に示した各々の実施例において、各々拡大図示された薄膜トランジスタ領域は相互に一致し、前述したステッチ/オーバレイ不良は前記薄膜トランジスタ領域で問題になることであるので、以下図10では本発明の実施例において前記拡大図示された薄膜トランジスタ領域を通してステッチ/オーバレイ不良が克服されることを説明する。
【0065】
図10Aないし図10Eは、本発明の薄膜トランジスタ構造によりステッチ/オーバレイ不良が克服されることを説明する図面である。
ここで、前記ステッチ不良は、同一な層上においてショット間アライン程度が一定でなくて発生する問題であり、前記オーバレイ不良は同一でない層間にマスクのミスアラインにより発生する問題である。
しかし、その結果すなわち、薄膜トランジスタ領域内の寄生容量が各々の画素領域ごとに変動する現象は同一であるので区分せずに説明する。
【0066】
図10Aは、正常的に形成された薄膜トランジスタ領域の平面図及び断面図(VIII−VIII′)である。
図10Aを参照すると、前記ゲートライン13とデータライン15、ゲートライン15とドレイン電極35上に重畳部分S1、S2の存在によって寄生容量(以下Cgd)を有するようになる。
【0067】
前記寄生容量は、薄膜トランジスタがターンオンされる時、液晶電圧に程度変動を与えてはじめに印加された電圧と液晶に印加される電圧間に差が生じるようにし、前記ΔVは近似的に次のように表現される。
【数2】
ここで、Cgdは寄生容量であり、CLCは液晶キャパシタであって、CSTはストレージキャパシタである。また、ΔVgはオン/オフ状態のゲート電圧をVgh、Vglとした時、これら電圧の差を意味する。
【0068】
このように発生で画面駆動時ちらつくことにより画面が揺れる現象すなわち、フリッカが発生するようになる。
しかし、この場合液晶表示装置を駆動する時ΔVによる直流dc成分を消去するために共通電圧Vcomをデータ信号電圧の中心からΔV程度移動させることによってこれを克服することができる。
すなわち、各々の画素に発生するが一定な場合、前記のように共通電圧を一定に移動させることによってフリッカ現象を克服するようになる。
【0069】
したがって、図10Aに示したように複数の画素において、各々の薄膜トランジスタ領域に対して前記寄生容量が一定に形成される場合、このような問題は解決されうる。
【0070】
しかし、ステッチ/オーバレイ不良の発生により複数の画素において、各々の薄膜トランジスタ領域に対する前記寄生容量が一定しなくなるならば、前記のように共通電圧Vcomを一定に移動させることで克服できなくなる。
これを克服するために本発明は、ステッチ及び/またはオーバレイ不良が発生してもすなわち、ショット及び/またはマスクがミスアラインされても寄生容量が変動しないように十分なマージンが各画素領域毎の薄膜トランジスタ領域内に形成されている。
【0071】
図10B及び図10Cは、ステッチ/オーバレイ不良によりデータライン15及びドレイン電極35が左側及び右側に偏るようにパターニングされた状態を示した図面であり、図10D及び図10Eはステッチ/オーバレイ不良によりデータライン15及びドレイン電極35が上側及び下側に偏るようにパターニングされた状態を示した図面である。
【0072】
前記図10Bないし図10Eの図面を参照すると、ステッチ/オーバレイ不良が発生してショット及び/またはマスクがミスアラインされても本発明の構造によるとゲートライン13とデータライン15及びゲートライン13とドレイン電極35間の重畳面積S1、S2の差が発生しないので結局各々の画素領域Pに対する寄生容量の差がなくなる。
【0073】
結局、本発明の薄膜トランジスタ構造によるとステッチ/オーバレイ不良により各画素領域ごとに寄生容量の差が発生しないので、これまでの技術を通してすなわち、共通電圧Vcomを一定に移動させることでもフリッカ現象を克服できる。
これにより本発明による液晶表示装置用アレー基板製造工程により生産されるアレー基板は、前記のようにステッチ/オーバレイ不良による液晶表示装置の画面不均衡を解決することができる。
【0074】
【発明の効果】
以上のように本発明による液晶表示装置用アレー基板及びその製造方法によると、ステッチ/オーバレイ不良に各々の画素領域の薄膜トランジスタ領域に形成される寄生容量の差を除去して液晶表示装置のむら関連画質不良を最少化する長所がある。
また、大面積の液晶表示装置を生産することにおいて新しい工程の追加なしに前記ステッチ/オーバレイ不良を克服できる長所がある。
【図面の簡単な説明】
【図1】一般的な液晶表示装置の一部を示す分解斜視図。
【図2】関連技術におけるの液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図。
【図3A】図2のI−I′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図3B】図2のI−I′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図3C】図2のI−I′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図3D】図2のI−I′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図4A】ソース電極、ドレイン電極及びゲート電極における接触面積によるステッチ/オーバレイ不良を説明する図面。
【図4B】ソース電極、ドレイン電極及びゲート電極における接触面積によるステッチ/オーバレイ不良を説明する図面。
【図4C】ソース電極、ドレイン電極及びゲート電極における接触面積によるステッチ/オーバレイ不良を説明する図面。
【図5】本発明の一実施例による液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図。
【図6A】図5のII−II′及びIII−III′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図6B】図5のII−II′及びIII−III′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図6C】図5のII−II′及びIII−III′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図6D】図5のII−II′及びIII−III′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図6E】図5のII−II′及びIII−III′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図7】本発明のまた他の実施例による液晶表示装置用アレー基板の一部画素を概略的に示した拡大平面図。
【図8A】図7のV−V′及びVI−VI′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図8B】図7のV−V′及びVI−VI′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図8C】図7のV−V′及びVI−VI′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図8D】図7のV−V′及びVI−VI′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図8E】図7のV−V′及びVI−VI′に沿って切断して工程順序によって示した工程平面図とこれによる工程断面図。
【図9A】各々図5のIV−IV′及び図7のVII−VII′領域に対する断面図。
【図9B】各々図5のIV−IV′及び図7のVII−VII′領域に対する断面図。
【図10A】本発明の薄膜トランジスタ構造によりステッチ/オーバレイ不良が克服されることを説明する図面。
【図10B】本発明の薄膜トランジスタ構造によりステッチ/オーバレイ不良が克服されることを説明する図面。
【図10C】本発明の薄膜トランジスタ構造によりステッチ/オーバレイ不良が克服されることを説明する図面。
【図10D】本発明の薄膜トランジスタ構造によりステッチ/オーバレイ不良が克服されることを説明する図面。
【図10E】本発明の薄膜トランジスタ構造によりステッチ/オーバレイ不良が克服されることを説明する図面。
【符号の説明】
13、13′:ゲートライン
15、15′:データライン
17、17′、19:画素電極
32:ゲート絶縁膜
35:ドレイン電極
37:半導体層
37a:チャネル
41:保護層
43:ドレインコンタクトホール
Claims (21)
- 第1方向に配列された複数のゲートラインと、
前記ゲートラインと直角に交差するように第2方向に配列された複数のデータラインと、
前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分さらに突出して形成された半導体層と;
前記ゲートライン及びデータラインの重畳領域から離隔されて、前記半導体層と一部接触するように配置され、両端が前記半導体層とゲートライン外部に位置するドレイン電極と、
前記ゲートラインを向かい合う面に前記ドレイン電極と電気的に連結された一対の画素電極が含まれることを特徴とする液晶表示装置用アレー基板。 - 前記一対の画素電極は、前記ドレイン電極の両端と連結されることを特徴とする請求項1に記載の液晶表示装置のアレー基板。
- 一対の画素電極中の一つは、隣接した一対のデータラインと前記データラインと交差するゲートラインにより定義される画素領域内に形成されることを特徴とする請求項1に記載の液晶表示装置用アレー基板。
- 前記一対の画素電極は、前記画素領域を通過するゲートラインから所定間隔離隔されて各々形成され、前記画素領域に対して単一ピクセルを構成することを特徴とする請求項1に記載の液晶表示装置用アレー基板。
- 前記データラインと前記ドレイン電極間部分の半導体層は、前記ゲートラインを通してシグナルが入力される時、前記データラインからドレイン電極に信号が伝えられるようにするチャネルであることを特徴とする請求項1に記載の液晶表示装置用アレー基板。
- 第1方向に形成された複数のゲートラインと、
前記ゲートラインと直角に交差するように第2方向に形成された複数のデータラインと、
前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分突出して形成された半導体層と、
前記ゲートライン及びデータラインの重畳領域から離隔されて、前記データラインから所定間隔離れた位置の半導体層一部に接触するように配置され、両端が前記ゲートライン外部に位置するドレイン電極と、
前記ドレイン電極の両端と電気的に連結されて、前記ゲートラインと少なくともいずれか一定部分以上重なって形成された画素電極が含まれることを特徴とする液晶表示装置用アレー基板。 - 前記ドレイン電極の両末端が前記半導体層領域の外部に位置することを特徴とする請求項6に記載の液晶表示装置のアレー基板。
- 画素領域は、前記隣接した所定の一対のデータラインと前記データラインと交差する所定のゲートラインにより定義されることを特徴とする請求項6に記載の液晶表示装置用アレー基板。
- 画素領域は、前記画素電極が前記画素領域を通過するゲートラインとは重なっていて、半導体層とは重ならないように形成される領域として定義されることを特徴とする請求項6に記載の液晶表示装置用アレー基板。
- 前記ゲートライン及び画素電極は、各々ストレージキャパシタの第1電極、第2電極で駆動されることを特徴とする請求項6に記載の液晶表示装置用アレー基板。
- 前記データラインと前記ドレイン電極間部分の半導体層は、前記ゲートラインを通してシグナルが入力される時、データラインからドレイン電極に信号が伝えられるようにするチャネルであることを特徴とする請求項6に記載の液晶表示装置用アレー基板。
- 基板上にゲートラインが形成される段階と、
前記ゲートラインが形成された基板上にゲート絶縁膜、半導体層が順次に形成される段階と、
前記半導体層上にデータライン及びドレイン電極が形成される段階と、
前記データライン及びドレイン電極、ゲートライン、半導体層が形成された基板全面に保護層が形成されて、前記ドレイン電極両端の上部に形成された保護層にコンタクトホールが形成される段階と、
前記コンタクトホールにより前記ドレイン電極と各々電気的に連結される一対の画素電極が形成される段階が含まれることを特徴とする液晶表示装置用アレー基板の製造方法。 - 前記半導体層は、前記ゲートラインとデータラインが重なる領域及び前記データラインからゲートライン上に所定部分さらに突出するようにパターニングされて形成されることを特徴とする請求項12に記載の液晶表示装置用アレー基板の製造方法。
- 前記一対の画素電極は、隣接した一対のデータラインと、前記データラインと交差する所定のゲートラインにより定義される画素領域内に形成されることを特徴とする請求項12に記載の液晶表示装置のアレー基板の製造方法。
- 前記画素電極は、前記画素領域を通過するゲートラインから上下に所定間隔離隔されて各々形成されることを特徴とする請求項14に記載の液晶表示装置用アレー基板の製造方法。
- 前記ドレイン電極の両端は、前記半導体層外部に位置することを特徴とする請求項12に記載の液晶表示装置用アレー基板の製造方法。
- 基板上にゲートラインが形成される段階と、
前記ゲートラインが形成された基板上にゲート絶縁膜、半導体層が順次に形成される段階と、
前記半導体層上にデータライン及びドレイン電極が形成される段階と、
前記データライン及びドレイン電極、ゲートライン、半導体層が形成された基板全面に保護層が形成されて、前記ドレイン電極両端の上部に形成された保護層にコンタクトホールが形成される段階と、
前記コンタクトホールによりドレイン電極と電気的に連結されて、前記ゲートライン上部と所定部分重なるように画素電極が形成される段階が含まれることを特徴とする液晶表示装置用アレー基板の製造方法。 - 前記半導体層は、前記ゲートラインとデータラインが重なる領域及び前記データラインからゲートライン上に所定部分さらに突出するようにパターニングされて形成されることを特徴とする請求項17に記載の液晶表示装置用アレー基板の製造方法。
- 画素領域は、隣接した一対のデータラインと、前記データラインと交差するゲートラインの所定領域により定義される領域であることを特徴とする請求項17に記載の液晶表示装置のアレー基板の製造方法。
- 画素領域は、前記画素電極が前記画素領域を通過するゲートラインとは重なっていて、半導体層とは重ならないように形成される領域として定義されることを特徴とする請求項17に記載の液晶表示装置用アレー基板製造方法。
- 前記ドレイン電極の両端は、前記半導体層外部に位置するように形成されることを特徴とする請求項17に記載の液晶表示装置用アレー基板の製造方法。
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