JP2003188188A - 薄膜トランジスタ用多結晶シリコン薄膜及びこれを有した表示装置 - Google Patents

薄膜トランジスタ用多結晶シリコン薄膜及びこれを有した表示装置

Info

Publication number
JP2003188188A
JP2003188188A JP2002338473A JP2002338473A JP2003188188A JP 2003188188 A JP2003188188 A JP 2003188188A JP 2002338473 A JP2002338473 A JP 2002338473A JP 2002338473 A JP2002338473 A JP 2002338473A JP 2003188188 A JP2003188188 A JP 2003188188A
Authority
JP
Japan
Prior art keywords
thin film
polycrystalline silicon
silicon thin
tft
active channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002338473A
Other languages
English (en)
Other versions
JP4361722B2 (ja
Inventor
Ki-Yong Lee
基龍 李
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung SDI Co Ltd
Original Assignee
Samsung SDI Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung SDI Co Ltd filed Critical Samsung SDI Co Ltd
Publication of JP2003188188A publication Critical patent/JP2003188188A/ja
Application granted granted Critical
Publication of JP4361722B2 publication Critical patent/JP4361722B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/127Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1296Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

(57)【要約】 【課題】 特性均一性を有したTFTを提供することが
できる多結晶シリコン層の提供並びに、特性均一性を有
したディスプレー装置を提供する。 【解決手段】 アクティブチャネル領域を含んでおり、
プライマリ結晶粒界の最大数がアクティブチャネル領域
内に含まれる確率Pが下記式1で表現され、確率が0.
5でないことを特徴とするTFT用多結晶シリコン薄
膜:P=(D−(Nm ax−1)×Gs)/Gs (式1) ここで、D=L cos θ+W sin θ、LはT
FTのアクティブチャネルの長さ、WはTFTのアクテ
ィブチャネルの幅、Nmaxは長さL、幅がWであるT
FTのアクティブチャネル領域内に含まれることができ
るプライマリ結晶粒界の最大数、Gsは結晶粒大きさ、
θはプライマリ結晶粒界が傾斜している角度を示す。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は多結晶シリコン薄膜
及びこれを有したデバイスに係り、さらに詳細にはTF
T用多結晶シリコン薄膜及びこれを有したデバイスに関
する。
【0002】
【従来の技術】TFT(Thin Film Trans
istor)のアクティブチャネル(active ch
annel)領域は一般的に多結晶シリコンで作られて
結晶粒界を有している。このような結晶粒界には原子価
表(dangling bonds)などの結合欠陥が存
在して、このような欠陥は電荷キャリア(electr
ic charge carrier)に対するトラップ
(trap)で作用する。
【0003】したがって、結晶粒の大きさ、大きさ均一
性、数と位置、結晶粒界の傾斜角度などのパラメータは
スレショルド電圧(Vth)、しきい値傾斜(sub th
reshold slope)、電荷輸送移動度(char
ge carrier mobility)、漏れ電流
(leakage current)、及びデバイス安定
性(device stability)などのTFT特
性に致命的な影響を与える場合がある。特に、結晶粒界
の傾斜角度はTFTの特性均一性に致命的な影響を与え
る場合がある。
【0004】TFTの特性に致命的な影響をあたえる結
晶粒界を“プライマリ(primary)”結晶粒界とい
う。このようなプライマリ結晶粒界の数は、図1に示し
たように、結晶粒の大きさ、傾斜角度θ、アクティブチ
ャネルの次元(dimension)、長さ(L)、幅(W)
等によって変わる場合がある。
【0005】もしも最大プライマリ結晶粒界の数をNm
axという時、アクティブチャネル領域に含まれること
ができる“プライマリ”結晶粒界の数はNmaxまたは
(Nmax−1)個になる。
【0006】図2A及び2Bにおいて、図2AのTFT
は二個のプライマリ結晶粒界を有していて、図2BのT
FTは3個の結晶粒界を有している。
【0007】ディスプレー装置で、同一な数のプライマ
リ結晶粒界を有したTFTが多ければ多いほど、ディス
プレー装置は優秀なTFT特性均一度を有することがで
きる。しかし、Nmax個の“プライマリ”結晶粒界の
数を含むTFTの数と(Nmax−1)個の“プライマ
リ”結晶粒界の数を含むTFTの数が同一であるなら
ば、TFT基板またはディスプレーデバイス上にあるT
FT特性中均一性の面で最も悪いことを容易に予想でき
る。
【0008】一方、SLS(Sequential L
ateral Solidification)結晶化
技術を利用して基板上に多結晶または単結晶である粒子
が巨大シリコングレイン(large silicon
grain)を形成することができ、これを利用して
TFTを製作したとき、単結晶シリコンで製作されたT
FTの特性と類似な特性を得ることができることと報告
されている。
【0009】しかし、ディスプレー装置は、数100万
個のピクセルを有している。LCD装置の場合に一つの
ピクセル当たり一つのTFTが提供されて、有機EL表
示装置の場合には一つのピクセル当たり二個のTFTが
提供される。したがって、アクティブチャネル領域に含
まれたプライマリ結晶粒界の数と結晶粒の成長方向が同
一な数100万個のTFTを製作することは不可能であ
る。
【0010】これを具現する方法ではPCT国際特許W
O 97/45827号で開示されたように、非晶質シ
リコンをPECVD、LPCVDまたはスパッタリング
法によって蒸着した後SLS技術で全体基板上の非晶質
シリコンを多結晶シリコンに変換したり、基板上の選択
領域のみを結晶化する技術が開示されている(図3A及
び図3B参照)。
【0011】非晶質シリコンの全体領域や選択領域を結
晶化する期間、レーザービームまたはステージ(sta
ge)のステッピング(stepping)及びシフチン
グ(shifting)が必要である。したがって、レー
ザービームが照射される領域間のミスアライン(mis
align)が存在するようになって、数多くのTFT
のアクティブチャネル領域内に含まれる“プライマリ”
結晶粒界の数は変わるようになり、全体基板上またはド
ライバ領域、画素セル領域内のTFTは予測できない不
均一性を有するようになる。
【0012】また、米国特許第6,177,391号で
はSLS結晶化技術を利用して巨大粒子シリコングレイ
ン(large silicon grain)を形成し
てドライバと画素配置を含んだLCDデバイス用TFT
製作時アクティブチャネル方向がSLS結晶化方法によ
って成長した結晶粒方向に対して平行した場合電荷キャ
リア(electric charge carrie
r)方向に対する結晶粒界のバリヤ(barrier)効
果が最小になって(図4A)、したがって、単結晶シリコ
ンに次ぐTFT特性を得ることができる反面、アクティ
ブチャネル方向と結晶粒成長方向が90゜の場合TFT
特性が電荷キャリア(electriccharge c
arrier)のトラップで作用する多くの結晶粒界が
存在するようになり、TFT特性が大幅に低下する(図
4B)。
【0013】実際に、アクティブマトリックスディスプ
レー製作時に駆動回路(driver circuit)
内のTFTと画素セル領域内のTFTは一般的に90゜
の角度を有する場合があり、このとき、各TFTの特性
を大幅に低下させないながら、TFT間特性の均一性を
向上させるためには結晶成長方向に対するアクティブチ
ャネル領域の方向を30゜ないし60゜の角度で傾斜す
るように製作することによってデバイスの均一性を向上
させることができる(図4C)。
【0014】しかし、この方法もアクティブチャネル領
域からプライマリ結晶粒界を完全に除去することがで
き、したがって、TFT間特性差を引き起こす予測でき
ない不均一性が存在するようになるという問題点があ
る。
【0015】
【発明が解決しようとする課題】本発明は上述したよう
な問題点を解決するために案出されたものであり、本発
明の目的は特性均一性を有したTFTを提供することが
できる多結晶シリコン層を提供することにある。
【0016】本発明の他の目的は特性均一性を有したデ
ィスプレー装置を提供することにある。
【0017】
【課題を解決するための手段】前記した目的を達成する
ために、本発明はプライマリ結晶粒界の最大数がTFT
のアクティブチャネル領域内に含まれる確率Pが下記式
1で表現され、前記確率が0.5でないことを特徴とす
るTFT用多結晶シリコン薄膜を提供する。
【0018】 P=(D−(Nmax−1)×Gs)/Gs (式1) ここで、 D=L cos θ+W sin θ LはTFTのアクティブチャネルの長さ、WはTFTの
アクティブチャネルの幅、Nmaxは長さL、幅がWで
あるTFTのアクティブチャネル領域内に含まれること
ができるプライマリ結晶粒界の最大数、Gsは結晶粒大
きさ、θはTFTのアクティブチャネル方向の垂直方向
に対してプライマリ結晶粒界が傾斜している角度を示
す。
【0019】また、本発明はTFTのアクティブチャネ
ルの長さが結晶粒大きさの定数倍であることを特徴とす
るTFT用多結晶シリコン薄膜を提供する。
【0020】また、本発明はプライマリ結晶粒界の最大
数を含む確率がTFT基板のアクティブチャネル領域の
長軸方向の結晶粒大きさに対して前記結晶粒界の(最大
数−1)個の結晶粒が占める距離を差し引いた残り距離
の比率で示され、前記確率が0.5でないことを特徴と
するTFT用多結晶シリコン薄膜を提供する。
【0021】また、本発明は本発明によって製造される
多結晶シリコン薄膜を用いるアクティブマトリックスT
FTを利用したことを特徴とするデバイスを提供する。
【0022】
【発明の実施の形態】以下、本発明を添付した図面を参
照しながら詳細に説明する。
【0023】シリコン結晶粒大きさ、プライマリ結晶粒
界の傾斜角度及びアクティブチャネルの次元のようなパ
ラメータの最適条件を決定して特性均一性を有したTF
Tを製造するために、“プライマリ(primary)”
結晶粒界の最大数Nmaxがアクティブチャネル領域
(active channel region)内に含
まれる確率‘P’を結晶粒大きさ、プライマリ結晶粒界
の傾斜角度及びアクティブチャネルの次元の関数で導出
する。
【0024】図5Aないし5Cを参照すると、プライマ
リ結晶粒界と仮想の法線NNによって形成された角度
(θ)は−45゜と45゜間の範囲にあるようになる。
すなわち、−45゜≦θ≦45゜が成立する。図6A及
び6Bを参照すると、アクティブチャネルの長さと幅が
各々LとWであって、アクティブチャネル領域の二頂点
から延ばすプライマリ結晶粒界と平行してセカンド結晶
粒界とは垂直である仮想の二ライン間の距離をDといえ
ば、次の式が成立する。すなわち、D=(L+x)×co
s θ、ここで、x=W×tan θである。 D=(L+W tan θ)×cos θ=L cos
θ+W tan θcos θである。tan θco
s θ=sinθであるので、D=L cos θ+W
sin θである。
【0025】したがって、前記最大距離Dは、アクティ
ブチャネル領域の長さLと幅W、そして法線NN′に対
する“プライマリ”結晶粒界の傾斜角度θだけの関数で
示すことができる。
【0026】結晶粒長軸方向の大きさをGsという時、
アクティブチャネル領域内に含まれる“プライマリ”結
晶粒界の最大数Nmaxは次のような式によって求める
ことができる。 Nmax=ξ(D/Gs)、
【0027】ここで、関数ξは次のように定義される。
ξ(x)=xより大きいか、同一数(≧x)中から最も小さ
い数。x=任意の数(arbitrary numbe
r)である。
【0028】例えば、xが2である時、Nmax=2で
あり、x=2.3である時、Nmax=3になる。
【0029】一方、“プライマリ(primary)”結
晶粒界の最大数Nmaxがアクティブチャネル領域(a
ctive channel region)内に含まれ
る確率‘P’は次のように誘導されうる。 P=(a+b)/Gs ここで、(a+b)は距離Dで(Nmax−1)個の結
晶粒が占める距離を差し引いた距離である。すなわち、
a+b=D−(Nmax−1)×Gsである。したがっ
て、P=(−(Nmax−1)×Gs)/Gsになる。
【0030】一方、“プライマリ(primary)”結
晶粒界が(Nmax−1)個アクティブチャネル領域
(active channel region)内に含
まれる確率‘Q’は次のように誘導されうる。P+Q=
1であるので、Q=1−Pしたがって、Q=1−(D−
(Nmax−1)×Gs/Gs)=(−D+Nmax×G
s)/Gsになる。
【0031】以上のように、アクティブチャネル領域内
にはNmax個または(Nmax−1)個の“プライマ
リ”結晶粒界の数のみ存在することができ、これに基づ
き前記数式によって表現される確率Pの物理的な意味は
次のとおりである。
【0032】P=0:アクティブチャネル領域内には
(Nmax−1)個の“プライマリ”結晶粒界の最大数
Nmaxが含まれる確率は0であって、したがって、ア
クティブチャネル領域内には(Nmax−1)個の“プ
ライマリ”結晶粒界の数のみ存在することができる。
【0033】0<P<0.5:アクティブチャネル領域
内にNmax個の“プライマリ”結晶粒界の数が存在す
る確率は(Nmax−1)個の境界数が存在する確率よ
り低い。
【0034】P=0.5:アクティブチャネル領域内に
Nmax個の“プライマリ”結晶粒界の数を含む確率が
(Nmax−1)個の境界数を含む確率と同一である。
【0035】0.5<P<1:アクティブチャネル領域
内にNmax個の“プライマリ”結晶粒界の数を含む確
率が(Nmax−1)個の境界を含む確率と同一であ
る。
【0036】P=1:アクティブチャネル領域内に“プ
ライマリ”結晶粒界の最大数Nmaxを含む確率は1で
あって、したがってアクティブチャネル領域内ではNm
ax個の“プライマリ”結晶粒界の数のみ存在すること
ができる。
【0037】その結果、TFTの均一性はP=0.5の
場合が最も悪く、P=0またはP=1の場合が最も優れ
るということが分かる。
【0038】しかし、多結晶シリコンを利用した実際T
FT基板製作ではアクティブチャネル形成のためのゲー
トメタル(gate metal)の湿式または乾式エッ
チング時工程マージンによって、P=0またはP=1で
ある確率を得るのが容易でなく、アクティブマトリック
スディスプレーの具現に必要なTFT特性の均一性を確
保することができる確率Pの範囲である0≦P≦0.2
5または0.75≦P≦1を基準にして与えられた結晶
粒大きさ及び方位に対してTFTを設計したり要求され
るTFT設計に合わせて多結晶シリコン薄膜を製作する
ようにシリコン結晶化工程を実施することが望ましい。
【0039】図7Aないし7Cを参照すると、プライマ
リ結晶粒界は仮想の法線NNと平行する。すなわち、プ
ライマリ結晶粒界の傾斜角度(θ)は0゜である。この
場合、同一な数の“プライマリ”結晶粒界がアクティブ
チャネル領域に含まれるならば、θ≠0゜の場合に比べ
て、“プライマリ”結晶粒界に対して垂直な“セカンダ
リ(Secondary)”結晶粒界がTFT特性におよ
ぼす影響は減って、これによりTFT特性がさらに優秀
なことを容易に判断できる。
【0040】図8A及び8Bを参照すると、プライマリ
結晶粒界の傾斜角度が0゜の場合、距離Dはアクティブ
チャネルの長さLと同一になる。したがって、アクティ
ブチャネル領域にプライマリ結晶粒界が含まれる確率は
次のように求めることができる。 P=(L−(Nmax−1)×Gs)/Gsである。 Q=1−(L−(Nmax−1)×Gs)/Gs =(−L+Nmax×Gs)/Gsである。
【0041】図9Aと図9Bでチャネル長さL=9μm
であり、結晶粒大きさGs=2μm(a)とGs=4μm
(b)に対して図示した。結晶粒大きさが2μmである場
合(図9A)アクティブチャネル領域内に含まれることが
できる“プライマリ”結晶粒界の最大数は5であり、し
たがって、与えられたアクティブチャネル次元(dim
ension)及び結晶粒大きさと方向に対してアクテ
ィブチャネル領域内に含まれることができる“プライマ
リ”結晶粒界の数は5と4であり、これによる確率は各
々0.5対0.5であって、このような場合、基板また
はディスプレー上に製作されるTFTの均一性は最も悪
いことが容易に分かる。
【0042】同一なアクティブチャネル次元に対して結
晶粒大きさを4μmにしたとき(図9B)、アクティブチ
ャネル領域内に含まれることができる“プライマリ”結
晶粒界の数が2である確率は0.75であって図9Aよ
りTFT均一性が向上されることがわかる。
【0043】同一な結晶粒大きさ2μmと4μmに対し
てアクティブチャネル長さを10μmにすれば(図10
A、図10B)、結晶粒大きさ2μmに対してアクティ
ブチャネル領域内に含まれる“プライマリ”結晶粒界の
数が5である確率が1であって、与えられたアクティブ
チャネル次元と結晶粒大きさに対して、駆動回路基板ま
たはディスプレー上のすべてのTFTが同一な数の“プ
ライマリ”結晶粒界を含むようになり、少なくとも結晶
粒大きさ、すなわち、結晶粒界によるTFT特性におい
ては完全な均一性を得ることができることが分かる。反
面、L=10μm、Gs=4μmである場合、確率は
0.5であって、TFT特性中均一性の面で最も悪い結
果が招来されることが予想できる。
【0044】結晶粒大きさがアクティブチャネル長さよ
り大きい場合にも前記確率Pを示す数式を適用して、
“プライマリ”結晶粒界がアクティブチャネル領域内に
含まれる確率が存在し、計算できるということが図11
Aと図11Bで示している。
【0045】図11Aと図11Bからチャネル長さL=
4μmに対して結晶粒大きさが8μmである場合に比べ
て、16μmである場合TFT特性中均一性が向上され
うることが分かる。
【0046】上述したような例の通り、“プライマリ”
結晶粒界が含まれる確率を計算することによって製作さ
れるTFT基板の均一性を予測できて、これに基づきシ
リコン結晶化工程の工程パラメータを設定して最適の均
一性を得るTFTを得ることができる。
【0047】次の表1ないし4は、結晶粒大きさとアク
ティブチャネル次元による確率Pを示す。
【0048】
【表1】
【0049】
【表2】
【0050】
【表3】 前記表3で、傾斜角度は0゜である。アクティブチャネ
ル長さに対する結晶粒界の最大数の比が結晶粒大きさに
なる場合には確率Pが1になることが分かる。
【0051】
【表4】 前記表4で、傾斜角度は0゜である。アクティブチャネ
ル長さを結晶粒大きさで割った値が結晶粒界の最大数に
なる場合確率Pが1になることが分かる。
【発明の効果】以上、説明したように、結晶粒の大き
さ、結晶粒界の傾斜角度、及びアクティブチャネル領域
の次元のようなパラメータを設定して特性均一性を有し
たTFTを製造できる。
【図面の簡単な説明】
【図1】 従来技術によってアクティブチャネル領域に
含まれるプライマリ結晶粒界の数が結晶粒大きさ、結晶
粒界の傾斜角度、及びアクティブチャネル領域の次元に
よって変わることを示す図面である。
【図2A】 従来技術によってプライマリ結晶粒界の数
が相異なるTFTを示す図面である。
【図2B】 従来技術によってプライマリ結晶粒界の数
が相異なるTFTを示す図面である。
【図3A】 従来技術によってSLS結晶化法によって
形成された粒子大きさが大きいシリコングレインを含ん
だTFTの概略的な図面である。
【図3B】 従来技術によってSLS結晶化法によって
形成された粒子大きさが大きいシリコングレインを含ん
だTFTの概略的な図面である。
【図4A】 他の従来技術によって製造されたTFTの
アクティブチャネルの概略的な図面である。
【図4B】 他の従来技術によって製造されたTFTの
アクティブチャネルの概略的な図面である。
【図4C】 他の従来技術によって製造されたTFTの
アクティブチャネルの概略的な図面である。
【図5A】 TFTのアクティブチャネル領域内にソー
ス/ドレイン方向と垂直しない結晶粒界を有する多結晶
シリコンを利用したTFTを示す概略的な図面である。
【図5B】 TFTのアクティブチャネル領域内にソー
ス/ドレイン方向と垂直しない結晶粒界を有する多結晶
シリコンを利用したTFTを示す概略的な図面である。
【図5C】 TFTのアクティブチャネル領域内にソー
ス/ドレイン方向と垂直しない結晶粒界を有する多結晶
シリコンを利用したTFTを示す概略的な図面である。
【図6A】 アクティブチャネル領域内にソース/ドレ
イン方向と垂直しない一般的な結晶粒界を有する多結晶
シリコンを利用したTFTの構造において、最大数また
は最大数−1個のプライマリ結晶粒界がアクティブチャ
ネル領域内に含まれる確率を計算するための図面であ
る。
【図6B】 アクティブチャネル領域内にソース/ドレ
イン方向と垂直しない一般的な結晶粒界を有する多結晶
シリコンを利用したTFTの構造において、最大数また
は最大数−1個のプライマリ結晶粒界がアクティブチャ
ネル領域内に含まれる確率を計算するための図面であ
る。
【図7A】 TFTのアクティブチャネル領域内にソー
ス/ドレイン方向と垂直な結晶粒界を有する多結晶シリ
コンを利用したTFT構造を示す概略的な図面である。
【図7B】 TFTのアクティブチャネル領域内にソー
ス/ドレイン方向と垂直な結晶粒界を有する多結晶シリ
コンを利用したTFT構造を示す概略的な図面である。
【図7C】 TFTのアクティブチャネル領域内にソー
ス/ドレイン方向と垂直な結晶粒界を有する多結晶シリ
コンを利用したTFT構造を示す概略的な図面である。
【図8A】 TFTのアクティブチャネル領域内にソー
ス/ドレイン方向と垂直な結晶粒界を有する多結晶シリ
コンを利用したTFT構造を示す概略的な図面である。
【図8B】 TFTのアクティブチャネル領域内にソー
ス/ドレイン方向と垂直な結晶粒界を有する多結晶シリ
コンを利用したTFT構造を示す概略的な図面である。
【図9A】 本発明によって計算された特定のパラメー
タ値によって確率を計算するための例を示す図面であ
る。
【図9B】 本発明によって計算された特定のパラメー
タ値によって確率を計算するための例を示す図面であ
る。
【図10A】 本発明によって計算された特定のパラメ
ータ値によって確率を計算するための例を示す図面であ
る。
【図10B】 本発明によって計算された特定のパラメ
ータ値によって確率を計算するための例を示す図面であ
る。
【図11A】 本発明によって計算された特定のパラメ
ータ値によって確率を計算するための例を示す図面であ
る。
【図11B】 本発明によって計算された特定のパラメ
ータ値によって確率を計算するための例を示す図面であ
る。

Claims (36)

    【特許請求の範囲】
  1. 【請求項1】 アクティブチャネル領域を含んでおり、 プライマリ結晶粒界の最大数が前記アクティブチャネル
    領域内に含まれる確率Pが下記式1で表現され、前記確
    率が0.5でないことを特徴とするTFT用多結晶シリ
    コン薄膜: P=(D−(Nmax−1)×Gs)/Gs (式1) ここで、D=L cos θ+W sin θ、LはT
    FTのアクティブチャネルの長さ、WはTFTのアクテ
    ィブチャネルの幅、Nmaxは長さL、幅がWであるT
    FTのアクティブチャネル領域内に含まれることができ
    るプライマリ結晶粒界の最大数、Gsは結晶粒大きさ、
    θはプライマリ結晶粒界が傾斜している角度を示す。
  2. 【請求項2】 前記多結晶シリコン薄膜は、ディスプレ
    ー部に配置されることを特徴とする請求項1に記載のT
    FT用多結晶シリコン薄膜。
  3. 【請求項3】 前記多結晶シリコン薄膜は、駆動回路基
    板上に配置されることを特徴とする請求項1に記載のT
    FT用多結晶シリコン薄膜。
  4. 【請求項4】 前記Pが0.75以上であるかまたは
    0.25以下であることを特徴とする請求項1に記載の
    TFT用多結晶シリコン薄膜。
  5. 【請求項5】 前記θが−45゜≦θ≦45゜であるこ
    とを特徴とする請求項1に記載のTFT用多結晶シリコ
    ン薄膜。
  6. 【請求項6】 前記結晶粒大きさが0.2μm以上であ
    ることを特徴とする請求項1に記載のTFT用多結晶シ
    リコン薄膜。
  7. 【請求項7】 前記TFT基板内の結晶粒の数が2個以
    上であることを特徴とする請求項1に記載のTFT用多
    結晶シリコン薄膜。
  8. 【請求項8】 前記プライマリ結晶粒界の(Nmax−
    1)個がTFTのアクティブチャネル領域内に含まれる
    確率Qは下記式2で表現されることを特徴とする請求項
    1に記載のTFT用多結晶シリコン薄膜: Q=1−P (式2)
  9. 【請求項9】 前記TFTのアクティブチャネル領域内
    に含まれるプライマリ結晶粒界の最大数は下記式3に表
    現されることを特徴とする請求項1に記載のTFT用多
    結晶シリコン薄膜: Nmax=ζ(D/Gs) (式3)、 ここで、ζ(x)は、最も小さい整数≧x、x=任意の
    数(arbitrarynumber)である。
  10. 【請求項10】 前記Nmaxが1ないし10中いずれ
    か一つであることを特徴とする請求項9に記載のTFT
    用多結晶シリコン薄膜。
  11. 【請求項11】 θ=0゜である時、前記アクティブチ
    ャネル長さとNmaxの比が結晶粒大きさになることを
    特徴とする請求項1に記載のTFT用多結晶シリコン薄
    膜。
  12. 【請求項12】 θ=0゜である時、前記結晶粒大きさ
    とNmaxの積が前記チャネル長さになることを特徴と
    する請求項1に記載のTFT用多結晶シリコン薄膜。
  13. 【請求項13】 TFTのアクティブチャネルの長さが
    結晶粒大きさの定数倍であることを特徴とするTFT用
    多結晶シリコン薄膜。
  14. 【請求項14】 前記多結晶シリコン薄膜は、ディスプ
    レー部に配置されることを特徴とする請求項13に記載
    のTFT用多結晶シリコン薄膜。
  15. 【請求項15】 前記多結晶シリコン薄膜は、駆動回路
    基板上に配置されることを特徴とする請求項13に記載
    のTFT用多結晶シリコン薄膜。
  16. 【請求項16】 前記アクティブチャネル長さは0.2
    μm以上であることを特徴とする請求項13に記載のT
    FT用多結晶シリコン薄膜。
  17. 【請求項17】 前記結晶粒の数が2個以上であること
    を特徴とする請求項13に記載のTFT用多結晶シリコ
    ン薄膜。
  18. 【請求項18】 前記結晶粒の大きさは、0.2μm以
    上であることを特徴とする請求項13に記載のTFT用
    多結晶シリコン薄膜。
  19. 【請求項19】 アクティブチャネル領域を有してい
    て、プライマリ結晶粒界の最大数を含む確率が前記アク
    ティブチャネル領域の長軸方向の結晶粒大きさに対して
    前記結晶粒界の最大数−1個の結晶粒が占める距離を差
    し引いた残り距離の比率で示され、前記確率が0.5で
    ないことを特徴とするTFT用多結晶シリコン薄膜。
  20. 【請求項20】 前記多結晶シリコン薄膜は、ディスプ
    レー部に配置されることを特徴とする請求項19に記載
    のTFT用多結晶シリコン薄膜。
  21. 【請求項21】 前記多結晶シリコン薄膜は、駆動回路
    基板上に配置されることを特徴とする請求項19に記載
    のTFT用多結晶シリコン薄膜。
  22. 【請求項22】 前記確率が0.75以上であるかまた
    は0.25以下であることを特徴とする請求項19に記
    載のTFT用多結晶シリコン薄膜。
  23. 【請求項23】 前記TFTのアクティブチャネル長さ
    が結晶粒大きさの定数倍であることを特徴とする請求項
    19に記載のTFT用多結晶シリコン薄膜。
  24. 【請求項24】 前記多結晶シリコン薄膜は、結晶粒が
    一定な方向に成長したものであることを特徴とする請求
    項19に記載のTFT用多結晶シリコン薄膜。
  25. 【請求項25】 前記結晶粒大きさが0.2μm以上で
    あることを特徴とする請求項19に記載のTFT用多結
    晶シリコン薄膜。
  26. 【請求項26】 前記結晶粒界の最大数が1ないし10
    中いずれか一つであることを特徴とする請求項19に記
    載のTFT用多結晶シリコン薄膜。
  27. 【請求項27】 前記アクティブチャネルの長さは0.
    2μm以上であることを特徴とする請求項19に記載の
    TFT用多結晶シリコン薄膜。
  28. 【請求項28】 前記結晶粒の数が2個以上であること
    を特徴とする請求項19に記載のTFT用多結晶シリコ
    ン薄膜。
  29. 【請求項29】 第1項の多結晶シリコン薄膜を用いる
    アクティブマトリックスTFTを利用したことを特徴と
    するデバイス。
  30. 【請求項30】 前記デバイスがディスプレーデバイス
    または半導体デバイスで用いられることを特徴とする請
    求項29に記載のデバイス。
  31. 【請求項31】 前記ディスプレーデバイスは、液晶表
    示装置(LCD)または有機電界発光素子(EL)であるこ
    とを特徴とする請求項30に記載のデバイス。
  32. 【請求項32】 最小限一つのプライマリ結晶粒界を有
    するアクティブチャネル領域を備えているポリシリコン
    層を有しており、ディスプレーデバイスの残り複数個の
    TFTと比較する時前記アクティブチャネル領域に対し
    て同一な数を有するプライマリ結晶粒界が前記ディスプ
    レーデバイス全体をかけて支配的なTFTを備えてお
    り、ここで前記TFTは結晶粒大きさの変数、結晶粒界
    のティルト角及び前記アクティブチャネル領域の次元を
    セッティングすることにより製造されることを特徴とす
    る複数個のTFTを備えているディスプレーデバイス。
  33. 【請求項33】 同一な個数の結晶粒界を備えている前
    記ディスプレーデバイス中でプライマリ結晶粒界の最大
    数がアクティブチャネル領域に含まれる確率が75%以
    上であることを特徴とする請求項32に記載のディスプ
    レーデバイス。
  34. 【請求項34】 プライマリ結晶粒界の最大数が1ない
    し10であることを特徴とする請求項32に記載のディ
    スプレーデバイス。
  35. 【請求項35】 前記結晶粒大きさは、0.2μm以上
    であることを特徴とする請求項32に記載のディスプレ
    ーデバイス。
  36. 【請求項36】 結晶粒の数が2以上であることを特徴
    とする請求項32に記載のディスプレーデバイス。
JP2002338473A 2001-11-27 2002-11-21 Tft用多結晶シリコン薄膜の設計方法及びこれを用いて作製されたtftを備えたデバイス Expired - Lifetime JP4361722B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2001-074375 2001-11-27
KR10-2001-0074375A KR100483985B1 (ko) 2001-11-27 2001-11-27 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스

Publications (2)

Publication Number Publication Date
JP2003188188A true JP2003188188A (ja) 2003-07-04
JP4361722B2 JP4361722B2 (ja) 2009-11-11

Family

ID=19716364

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002338473A Expired - Lifetime JP4361722B2 (ja) 2001-11-27 2002-11-21 Tft用多結晶シリコン薄膜の設計方法及びこれを用いて作製されたtftを備えたデバイス

Country Status (5)

Country Link
US (1) US6759679B2 (ja)
EP (1) EP1317002B1 (ja)
JP (1) JP4361722B2 (ja)
KR (1) KR100483985B1 (ja)
CN (3) CN102142463A (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100514179B1 (ko) * 2002-11-19 2005-09-13 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 사용하는 유기 전계 발광 소자
KR100483987B1 (ko) * 2002-07-08 2005-04-15 삼성에스디아이 주식회사 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스
KR100454751B1 (ko) * 2002-10-21 2004-11-03 삼성에스디아이 주식회사 듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법
CN1324540C (zh) * 2003-06-05 2007-07-04 三星Sdi株式会社 具有多晶硅薄膜晶体管的平板显示装置
KR100521274B1 (ko) * 2003-06-10 2005-10-12 삼성에스디아이 주식회사 씨모스 박막 트랜지스터 및 이를 사용한 디스플레이디바이스
US7858450B2 (en) 2004-01-06 2010-12-28 Samsung Electronics Co., Ltd. Optic mask and manufacturing method of thin film transistor array panel using the same
KR101034744B1 (ko) * 2004-06-25 2011-05-17 엘지디스플레이 주식회사 액정표시장치의 박막트랜지스터 구조
KR100712101B1 (ko) * 2004-06-30 2007-05-02 삼성에스디아이 주식회사 박막트랜지스터 및 그의 제조 방법
JP4169071B2 (ja) * 2006-05-25 2008-10-22 ソニー株式会社 表示装置
KR20100036624A (ko) * 2008-09-30 2010-04-08 삼성전자주식회사 박막트랜지스터 기판 및 이를 갖는 유기발광 표시장치
CN103137484A (zh) * 2011-11-30 2013-06-05 广东中显科技有限公司 搭桥晶粒多晶硅薄膜晶体管的制造方法
WO2013078641A1 (zh) * 2011-11-30 2013-06-06 广东中显科技有限公司 搭桥晶粒多晶硅薄膜晶体管及其制造方法
CN104900532B (zh) 2015-06-15 2018-10-02 京东方科技集团股份有限公司 一种薄膜晶体管及其制备方法、阵列基板、显示装置
JP6434872B2 (ja) * 2015-07-31 2018-12-05 東芝メモリ株式会社 半導体装置
US10629752B1 (en) * 2018-10-11 2020-04-21 Applied Materials, Inc. Gate all-around device
CN114270530A (zh) * 2019-08-09 2022-04-01 美光科技公司 晶体管及形成晶体管的方法
US10964811B2 (en) 2019-08-09 2021-03-30 Micron Technology, Inc. Transistor and methods of forming transistors
US11024736B2 (en) 2019-08-09 2021-06-01 Micron Technology, Inc. Transistor and methods of forming integrated circuitry
US11637175B2 (en) 2020-12-09 2023-04-25 Micron Technology, Inc. Vertical transistors

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5498904A (en) * 1994-02-22 1996-03-12 Sanyo Electric Co., Ltd. Polycrystalline semiconductive film, semiconductor device using the same and method of manufacturing the same
JPH07335906A (ja) * 1994-06-14 1995-12-22 Semiconductor Energy Lab Co Ltd 薄膜状半導体装置およびその作製方法
JPH1065180A (ja) * 1996-03-29 1998-03-06 A G Technol Kk 多結晶半導体薄膜、その形成方法、多結晶半導体tft、およびtft基板
JP3204986B2 (ja) * 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
US5981974A (en) * 1996-09-30 1999-11-09 Sharp Kabushiki Kaisha Semiconductor device and method for fabricating the same
SE511133C2 (sv) * 1996-11-07 1999-08-09 Dresser Wayne Ab Sätt och anordning vid volymbestämning
WO1998057372A1 (en) * 1997-06-10 1998-12-17 The Board Of Trustees Of The Leland Stanford Junior University LATERALLY CRYSTALLIZED TFTs AND METHODS FOR MAKING LATERALLY CRYSTALLIZED TFTs
JP3642546B2 (ja) * 1997-08-12 2005-04-27 株式会社東芝 多結晶半導体薄膜の製造方法
JPH11168216A (ja) * 1997-12-04 1999-06-22 Matsushita Electron Corp 薄膜トランジスタおよびその製造方法
JPH11219133A (ja) * 1998-02-02 1999-08-10 Tdk Corp 画像表示装置
KR100292048B1 (ko) 1998-06-09 2001-07-12 구본준, 론 위라하디락사 박막트랜지스터액정표시장치의제조방법
KR20010071526A (ko) * 1998-07-06 2001-07-28 모리시타 요이찌 박막 트랜지스터와 액정표시장치
JP2000133807A (ja) * 1998-10-22 2000-05-12 Seiko Epson Corp 多結晶シリコン薄膜トランジスタ
US6177391B1 (en) * 1999-05-27 2001-01-23 Alam Zafar One time use disposable soap and method of making
KR100303142B1 (ko) * 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
JP2001135825A (ja) * 1999-11-09 2001-05-18 Seiko Epson Corp デバイスシミュレーション方法
CN1217417C (zh) * 1999-12-10 2005-08-31 株式会社半导体能源研究所 半导体器件及其制造方法
JP4732599B2 (ja) * 2001-01-26 2011-07-27 株式会社日立製作所 薄膜トランジスタ装置
US6426246B1 (en) * 2001-02-21 2002-07-30 United Microelectronics Corp. Method for forming thin film transistor with lateral crystallization

Also Published As

Publication number Publication date
EP1317002B1 (en) 2016-10-12
EP1317002A2 (en) 2003-06-04
CN101494235A (zh) 2009-07-29
US6759679B2 (en) 2004-07-06
CN102142463A (zh) 2011-08-03
KR100483985B1 (ko) 2005-04-15
US20030102508A1 (en) 2003-06-05
CN100511710C (zh) 2009-07-08
KR20030043292A (ko) 2003-06-02
CN101494235B (zh) 2011-03-23
EP1317002A3 (en) 2004-09-29
JP4361722B2 (ja) 2009-11-11
CN1421935A (zh) 2003-06-04

Similar Documents

Publication Publication Date Title
JP2003188188A (ja) 薄膜トランジスタ用多結晶シリコン薄膜及びこれを有した表示装置
US6432758B1 (en) Recrystallization method of polysilicon film in thin film transistor
US8987120B2 (en) Flat panel display device comprising polysilicon thin film transistor and method of manufacturing the same
US6720578B2 (en) Polycrystalline silicon thin film for a thin film transistor and display device using the same
US8076187B2 (en) Mask pattern, method of fabricating thin film transistor, and method of fabricating organic light emitting display device using the same
US7482179B2 (en) Method of fabricating a thin film transistor using dual or multiple gates
JP4338463B2 (ja) Tft用多結晶シリコン薄膜の設計方法及びこれを使用して形成されたデバイス
KR100552958B1 (ko) 다결정 실리콘 박막 트랜지스터를 포함하는 평판 표시소자 및 그의 제조 방법
US7492419B2 (en) Liquid crystal display
US7750348B2 (en) Display device having crystal grain boundaries providing superior driving and luminance characteristics
US20040163585A1 (en) Method for manufacturing polycrystalline silicon thin film and thin film transistor fabricated using polycrystalline silicon thin film manufactured by the manufacturing
JP2004172569A (ja) 均一性に優れた薄膜トランジスタ及びこれを用いる有機電界発光素子
JP2004200648A (ja) Ldd/オフセット構造を具備している薄膜トランジスター
US20060006467A1 (en) Transistor structure and circuit suitable for input/output protection of liquid crystal display device
US20040258930A1 (en) Grain-free polycrystalline silicon and a method for producing same
KR100719682B1 (ko) 박막트랜지스터의 제조방법
KR20080000016A (ko) 다결정실리콘 결정립의 제조방법 및 이를 이용한박막트랜지스터의 제조방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070306

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070601

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080805

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20081104

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081104

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081208

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090225

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20090312

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090616

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090618

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090619

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090714

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090813

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 4361722

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120821

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130821

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130821

Year of fee payment: 4

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130821

Year of fee payment: 4

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term