JP4338463B2 - Ｔｆｔ用多結晶シリコン薄膜の設計方法及びこれを使用して形成されたデバイス - Google Patents

Ｔｆｔ用多結晶シリコン薄膜の設計方法及びこれを使用して形成されたデバイス Download PDF

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Description

本発明は、ＴＦＴに使用される多結晶シリコン薄膜及びこれを使って製造されたデバイスに係わるもので、もっと具体的には結晶成長方向が一定に規則化されたシリコングレーンを持つＴＦＴ用多結晶シリコン薄膜及び前記の多結晶シリコン薄膜を使って製造されたデバイス（Ｐｏｌｙｓｉｌｉｏｎ ｔｈｉｎ ｌａｙｅｒ ｆｏｒ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ ａｎｄ ｄｅｖｉｃｅ ｕｓｉｎｇ ｔｈｅｒｅｏｆ）に関するものである。
多結晶シリコンを利用したＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）製作時、アクティブチャンネル（ａｃｔｉｖｅ ｃｈａｎｎｅｌ）領域内に含まれる多結晶シリコンの結晶粒境界に存在する原子価標（ｄａｎｇｌｉｎｇ ｂｏｎｄｓ）などの結合欠陥は電荷キャリヤー（ｅｌｅｃｔｒｉｃ ｃｈａｒｇｅ ｃａｒｒｉｅｒ）に対してタラップ（トラップ：ｔｒａｐ）として作用するものとして知られている。
従って、結晶粒大きさ、大きさの均一性、数と位置、方向などは、入り口電圧（Ｖｔｈ）、入り口値傾斜（ｓｕｂｔｈｒｅｓｈｏｌｄ ｓｌｏｐｅ）、電荷輸送移動度（ｃｈａｒｇｅ ｃａｒｒｉｅｒ ｍｏｂｉｌｉｔｙ）、漏洩電流（ｌｅａｋａｇｅ ｃｕｒｒｅｎｔ）及びデバイス安定性（ｄｅｖｉｃｅ ｓｔａｂｉｌｉｔｙ）などのようなＴＦＴ特性に直接、または間接的に致命的な影響を与えることは勿論、ＴＦＴを利用したアクティブマトリックスディスプレー（ａｃｔｉｖｅ ｍａｔｒｉｘ ｄｉｓｐｌａｙ）基板製作時、結晶粒の位置によってもＴＦＴの均一性に致命的な影響を与えることができる。
この時、ディスプレーデバイスの全体基板の上にＴＦＴのアクティブチャンネル領域内に含まれる致命的な結晶粒境界（以下、‘プライマリー（ｐｒｉｍａｒｙ）’結晶粒境界と称する。）の数は、結晶粒大きさ、傾きの角度、アクティブチャンネルの次元（ｄｉｍｅｎｓｉｏｎ）（長さ（Ｌ），幅（Ｗ））と基板上の各ＴＦＴの位置により等しいか、あるいは異なることもある（図１２及び図１３）。
図１２及び図１３のように、ソース／ドレーン方向がお互いに垂直である二つ以上のＴＦＴ（タイプ１のＴＲ１とタイプ２のＴＲ２）で成り立っているＴＦＴ基板で各ＴＦＴの特性はソース／ドレーン方向に垂直、または垂直な法線に対して傾いている程度により結晶粒境界の効果は異なるようになり、この時、お互いに垂直な二つの形態がＴＦＴ各々の特性に致命的な影響を及ぼす結晶粒境界は大略的に垂直になるであろう。すなわち、タイプ１のＴＲ１でＴＦＴ特性に致命的な影響を与える結晶粒大きさはＧｓ１となって、一方、タイプ２のＴＲ２でＴＦＴ特性に致命的な影響を与える結晶粒大きさはＧｓ２となる。
この時、各ＴＦＴのアクティブチャンネル領域内に含まれる結晶粒境界の数は、結晶粒大きさ、方向、ＴＦＴ次元により異なることになる。例えば、図１２でタイプ１のＴＲ１には三つの致命的な結晶粒境界が存在し、タイプ２のＴＲ２には二つの結晶粒境界が存在するが、同一の結晶粒境界はＴＦＴ次元に対して、タイプ１のＴＲ１に三つの結晶粒境界、タイプ２のＴＲ２に二つの結晶粒境界が含まれる。従って、ＴＦＴ間特性の均一性に大きく影響を及ぼすことがある。
これに対し、ＳＬＳ（Ｓｅｑｕｅｎｔｉａｌ Ｌａｔｅｒａｌ Ｓｏｌｉｄｉｆｉｃａｔｉｏｎ）結晶化技術を利用して基板上に多結晶、または単結晶の粒子が巨大なシリコングレーン（ｌａｒｇｅ ｓｉｌｉｃｏｎ ｇｒａｉｎ）を形成することができて（図１４及び図１５）、これを利用してＴＦＴを製作した場合、単結晶シリコンで製作されたＴＦＴの特性と類似の特性を得られるものと報告されている。
しかし、アクティブマトリックスディスプレーを製作するためにはドライバー（ｄｒｉｖｅｒ）と画素配置（ｐｉｘｅｌ ａｒｒａｙ）のための数多くのＴＦＴが製作されなければならない。例えば、ＳＶＧＡ級の解像度を持つアクティブマトリックスディスプレーの製作には、大体１００万個の画素が作られて、液晶表示素子（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ；ＬＣＤ）の場合、各画素には１個のＴＦＴが必要であり、有機発光物質を利用したディスプレー（例えば、有機電界発光素子）には少なくとも二つ以上のＴＦＴが必要となる。従って、１００万個、または２００万個以上のＴＦＴ各々のアクティブチャンネル領域にのみ、一定の数字の結晶粒を、一定の方向に成長させて製作することは不可能である。
これを具現する方法として、ＰＣＴ国際特許ＷＯ９７／４５８２７号に開示されたように、非晶質シリコンをＰＥＣＶＤ，ＬＰＣＶＤまたはスパタリング法により蒸着した後、ＳＬＳ技術で全体基板上の非晶質シリコンを多結晶シリコンに変換するか、或いは基板上の選択領域のみを結晶化する技術が開示されている（図１４及び図１５参照）。
前記選択領域も、数μｍ×数μｍの次元を持つアクティブチャンネル領域と比べればかなり広い領域である。また、ＳＬＳ技術で使用するレーザービーム（ｌａｓｅｒ ｂｅａｍ）の大きさは略数ｍｍ×数十ｍｍで、基板上の全体領域、または選択領域の非晶質シリコンを結晶化するためには必然的にレーザービーム、またはステージ（ｓｔａｇｅ）のステッピング（ｓｔｅｐｐｉｎｇ）及びシフティング（ｓｈｉｆｔｉｎｇ）が必要であり、この時、レーザービームが照射される領域間のミスアライン（ｍｉｓａｌｉｇｎ）が存在するようになり、従って数多くのＴＦＴのアクティブチャンネル領域に含まれる‘プライマリー’結晶粒境界の数は異なるようになって、全体基板上、またはドライバー領域、画素セル領域内のＴＦＴは予測つかない不均一性をもつ。このような不均一性は、アクティブマトリックスディスプレーデバイスを具現するにあたって致命的な悪影響を及ぼす。
また、米国特許第６，１７７，３９１号では、ＳＬＳ結晶化技術を利用して巨大粒子シリコングレーン（ｌａｒｇｅ ｓｉｌｉｃｏｎ ｇｒａｉｎ）を形成してドライバーと画素配置を含めたＬＣＤデバイス用ＴＦＴ製作時、アクティブチャンネル方向がＳＬＳ結晶化方法により成長された結晶粒方向に対し平行な場合、電荷キャリヤー（ｅｌｅｃｔｒｉｃ ｃｈａｒｇｅ ｃａｒｒｉｅｒ）方向に対する結晶粒境界のバリアー（ｂａｒｒｉｅｒ）効果が最小化され（図１６）、従って、単結晶シリコンに次ぐＴＦＴ特性を得られる反面、アクティブチャンネル方向と結晶粒成長方向が９０°である場合、ＴＦＴ特性が電荷キャリヤー（ｅｌｅｃｔｒｉｃ ｃｈａｒｇｅ ｃａｒｒｉｅｒ）のタラップとして作用する多くの結晶粒境界が存在するようになり、ＴＦＴ特性が大きく低下される（図１７）。
実際に、アクティブマトリックスディスプレー製作時、駆動回路（ｄｒｉｖｅｒ ｃｉｒｃｕｉｔ）内のＴＦＴと画素セル領域内のＴＦＴは一般的に９０°の角度を持つ場合があり、この時、各ＴＦＴの特性を大きく低下させずにＴＦＴ間の特性の均一性を向上させるためには、結晶成長方向に対するアクティブチャンネルの方向を３０°ないし６０°の角度で傾くように製作することによってデバイスの均一性を向上させることができる（図１８）。
ところで、この方法もまたＳＬＳ結晶化技術により形成される有限の大きさの結晶粒を利用することで、致命的な結晶粒境界がアクティブチャンネル領域内に含まれる確率が存在し、従って、ＴＦＴ間特性差が生じて予測のつかない不均一性が存在すると言う問題点がある。
本発明は、前記で説明したような問題点を解決するために案出されたもので、本発明では、お互いに垂直する方向のＴＦＴで成り立つＴＦＴ基板製作時、ＴＦＴ特性の均一性を判断することができるアクティブチャンネル領域内に‘プライマリー’結晶粒境界の最大数が含まれる確率を計算できる数式を誘導し、ＴＦＴ基板製作及びアクティブディスプレーデバイス製作時、要求されるＴＦＴ特性及び特性均一性確保のためのシリコン結晶粒大きさ、方向に対する最適工程条件及びアクティブチャンネルの最適次元を決定できる多結晶シリコン薄膜及びこれを使って製作されたアクティブマトリックスＴＦＴを利用したデバイスを提供するものである。
本発明は、前記目的を達成するために、お互いに垂直に配置されているトランジスタＴＲ１、ＴＲ２に対し各々の‘プライマリー’結晶粒境界の最大数及びアクティブチャンネル領域内に含まれる確率Ｐ１及びＰ２が下記式１と２により表現され、Ｐ１またはＰ２が０．５ではないことを特徴とするＴＦＴ用の多結晶シリコン薄膜を提供する。
［式１］
Ｐ１＝（Ｄ１−（Ｎｍａｘ１−１）×Ｇｓ１）／Ｇｓ１
［式２］
Ｐ２＝（Ｄ２−（Ｎｍａｘ２−１）×Ｇｓ２）／Ｇｓ２
ここで、
Ｄ１＝Ｌ１ｃｏｓθ＋Ｗ１ｓｉｎθ，Ｄ２＝Ｌ２ｃｏｓθ＋Ｗ２ｓｉｎθ
Ｌ１及びＬ２は、トランジスタＴＲ１及びＴＲ２のアクティブチャンネルの長さ、Ｗ１及びＷ２はトランジスタＴＲ１及びＴＲ２のアクティブチャンネルの幅、
Ｎｍａｘ１及びＮｍａｘ２は、トランジスタＴＲ１及びＴＲ２各々のアクティブチャンネルの領域内に含まれることができる‘プライマリー’結晶粒境界の最大数、
Ｇｓ１及びＧｓ２は、トランジスタＴＲ１とＴＲ２各々の特性に致命的な影響を与える結晶粒大きさ、
θは、トランジスタＴＲ１及びＴＲ２各々のアクティブチャンネル方向の垂直方向に対して‘プライマリー’結晶粒境界が傾く角度を表す。
また、本発明は、お互いに垂直に配置されているトランジスタＴＲ１，ＴＲ２に対して各々の‘プライマリー’結晶粒境界の最大数を含む確率がＴＦＴ基板のアクティブチャンネル領域内の長軸方向の結晶粒大きさに対して‘プライマリー’結晶粒境界の最大数−１個の結晶粒が占めている距離を差し引いて残った距離を比率で表し、前記確率Ｐ１，またはＰ２が０．５ではないことを特徴とするＴＦＴ用の多結晶シリコン薄膜を提供する。また、本発明は、本発明により製造される多結晶シリコン薄膜を使用するアクティブマトリックスＴＦＴを利用することを特徴とするデバイスを提供する。
以上説明したように、本発明は、お互いに垂直な二つ以上のトランジスタで構成されているＴＦＴ全体基板、または選択領域内のトランジスタの特性を向上させることができる。また、各トランジスタの均一性は各々のトランジスタの方向に平行な多結晶シリコン結晶粒大きさと方向により決定されるため最適な均一性を確保することができるＴＦＴを設計することかでき、目的とする均一性を確保するためにＴＦＴ基板製作時、要求される工程マージンを前もって予測、管理できる。
以下、本発明を、添付した図面を参照して具体的に説明する。アクティブマトリックスディスプレー用ＴＦＴ製作時、ＴＦＴ特性に直接、間接的に重大な影響を与える多結晶シリコンの結晶粒がＴＦＴ特性向上のために大きく規則化される場合、結晶粒の有限な大きさにより隣接する結晶粒の間には結晶粒境界が発生する。
本発明で、“結晶粒大きさ”とは、確認することのできる結晶粒境界の間の距離を言い、通常、誤差範囲に属する結晶粒境界の距離と定義する。特に、結晶粒境界がアクティブチャンネル（ａｃｔｉｖｅ ｃｈａｎｎｅｌ）領域内に存在する時、ＴＦＴ特性に致命的な影響を与える結晶粒境界、すなわち、アクティブチャンネルの垂直方向に対する結晶粒境界の傾く角度が−４５°≦θ≦４５°である‘プライマリー’結晶粒境界の場合、多結晶シリコン薄膜の形成の時、工程精密度の限界により避けることができない欠陥となる。
前記ＴＦＴを利用してアクティブマトリックスディスプレーを製作する時、画素アレイは勿論、ゲート駆動回路、またはデータ駆動回路には回路特性上、または空間活用のためにいつも相互垂直な方向のＴＦＴが必要である。
図１は、相互に垂直な方向のＴＦＴで構成されるアクティブマトリックスディスプレーを概略的に示す図面で、このような場合、垂直した二つの方向のＴＦＴ特性を向上させるための多結晶シリコンの結晶粒は各々のＴＦＴ方向に対抗して平行な結晶成長方向を持たなければならない。すなわち、垂直な両方向に対する結晶粒大きさと方向により与えられたＴＦＴの特性が決定される。
この時、基板またはディスプレー上に製作されるＴＦＴアクティブチャンネル領域内に含まれる‘プライマリー’結晶粒境界の数は結晶粒大きさ、方向、アクティブチャンネルの次元などにより異なることもあり（図１参照）、従って、製作されるＴＦＴ及びディスプレーの特性が不均一となるか、甚だしく駆動されなくなる。本発明では、垂直なＴＦＴなどで構成されるＴＦＴ基板、またはアクティブマトリックスディスプレーの特性に致命的な影響を与える‘プライマリー’結晶粒境界の最大数がアクティブチャンネル領域に含まれる確率を結晶粒大きさ、方向、アクティブチャンネルの次元の関数で誘導し、これを利用して基板、またはディスプレー上に均一な特性のＴＦＴを製作することができる。
図２及び図３は、アクティブチャンネル領域にソース／ドレーン方向に対する法線に対してθの角度で傾いている結晶粒境界を持つ多結晶シリコンを利用したＴＦＴ構造を示す図面である。図２及び図３を参照すると、タイプ１のＴＲ１とタイプ２のＴＲ２でソース／ドレーン方向に対する法線ＮＮ′とすると、法線ＮＮ′と結晶粒長軸方向に隣接する結晶粒間の境界を‘プライマリー’結晶粒境界とすることができ、法線ＮＮ′と‘プライマリー’結晶粒境界がなす角度は、−４５°≦θ≦４５°になる。
図４及び図５は、アクティブチャンネル領域内にソース／ドレーン方向と垂直でない一般的な結晶粒境界を持つ多結晶シリコンを利用したＴＦＴ構造で、最大数（図４）または、最大数−１（図５）個の‘プライマリー’結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算するために図示した図面である。
まず、図４を参照してタイプ１のＴＲ１に対する数式を誘導すると、長さがＬ１であり幅がＷ１であるアクティブチャンネル領域内の‘プライマリー’結晶粒境界間の最大距離Ｄは、単純な三角関数の関係により次のように表すことができる。
Ｄ１＝（Ｌ１＋ｘ）×ｃｏｓθ
ここで、ｘ＝Ｗ１×ｔａｎθであり、
従って、Ｄ１＝（Ｌ１＋Ｗ１×ｔａｎθ）×ｃｏｓθ＝（Ｌ１×ｃｏｓθ）＋（Ｗ１×ｔａｎθ×ｃｏｓθ）となる。
この時、ｔａｎθ×ｃｏｓθ＝ｓｉｎθであるので、Ｄを再び書くと、
Ｄ１＝Ｌ１×ｃｏｓθ＋Ｗ１×ｓｉｎθで、
アクティブチャンネル領域の長さＬ１と幅Ｗ１、そして法線ＮＮ′に対する‘プライマリー’結晶粒境界の傾き角度θのみの関数で表すことができる。
タイプ１のＴＲ１の特性に致命的な影響を与える結晶粒境界の位置を決定させる結晶粒大きさをＧｓ１とし、アクティブチャンネル領域内に含まれる‘プライマリー’結晶粒境界の最大数をＮｍａｘ１としたら、Ｎｍａｘ１は、次のような式により求めることができる。
Ｎｍａｘ１＝ξ（Ｄ１／Ｇｓ１）
ここで、関数ξは次のように定義される。
ξ（ｘ）＝最小定数≧ｘ、ｘは任意の数である。
すなわち、ｘ＝２の場合、Ｎｍａｘ１＝２であり、ｘ＝２．３の場合、Ｎｍａｘ１＝３になるようにする関数であることがわかる。
この時、アクティブチャンネル領域内の‘プライマリー’結晶粒境界の最大数Ｎｍａｘ１を含む確率Ｐ１は、図４で長軸方向の結晶粒大きさＧｓ１に対するＮｍａｘ１−１個の結晶粒が占めている距離を差し引いて残った距離であるａ１＋ｂ１の比率として表すことができる。
すなわち、Ｐ１＝（ａ１＋ｂ１）／Ｇｓ１であり、
ａ１＋ｂ１＝Ｄ１−（Ｎｍａｘ１−１）×Ｇｓ１である。
従って、Ｐ１は下記の式で表すことができる。
［式１］
Ｐ１＝（Ｄ１−（Ｎｍａｘ１−１）×Ｇｓ１）／Ｇｓ１である。
この時、タイプ１のＴＲ１のアクティブチャンネル領域内にＮｍａｘ−１個の‘プライマリー’結晶粒境界の数を含む確率をＱ１とすると、Ｐ１とＱ１の定義から、
Ｐ１＋Ｑ１＝１の関係式が成り立ち、
ゆえに、Ｑ１に対する式は次のようになる。
Ｑ１＝１−Ｐ１＝１−｛（Ｄ１−（Ｎｍａｘ１−１）×Ｇｓ１）／Ｇｓ１｝＝（−Ｄ１＋Ｎｍａｘ１×Ｇｓ１）／Ｇｓ１
タイプ１のＴＲ１に対する件と同じように、図５を参照すれば、タイプ２のＴＲ２に対してアクティブチャンネル領域内に‘プライマリー’結晶粒境界の最大数Ｎｍａｘ２を含む確率Ｐ２は、下記式２のように、
Ｐ２＝（ａ２＋ｂ２）／Ｇｓ２で表すことができ、
［式２］
Ｐ２＝（Ｄ２−（Ｎｍａｘ２−１）×Ｇｓ２）／Ｇｓ２である。
ここで、Ｄ２＝Ｌ２ｃｏｓθ＋Ｗ２ｓｉｎθ
Ｎｍａｘ２＝ξ（Ｄ２／Ｇｓ２）である。
この時、タイプ２のＴＲ２のアクティブチャンネル領域内にＮｍａｘ２−１個の‘プライマリー’結晶粒境界の数を含む確率をＱ１とすると、Ｐ２とＱ２の定義から（図５参照）、
Ｐ２＋Ｑ２＝１の関係式が成り立ち、
ゆえに、Ｑ２に対する式は次のようになる。
Ｑ２＝１−Ｐ２＝１−｛（Ｄ２−（Ｎｍａｘ２−１）×Ｇｓ２）／Ｇｓ２｝＝（−Ｄ２＋Ｎｍａｘ２×Ｇｓ２）／Ｇｓ２
以上のように、お互いに垂直な方向の二つの形態のＴＲに対して、各アクティブチャンネル領域内にはＮｍａｘ、またはＮｍａｘ−１個の‘プライマリー’結晶粒境界の数のみが存在することができ、これに基づき確率Ｐ１とＰ２の物理的な意味を探ると次のようになる。
ａ）Ｐ１またはＰ２＝０の場合、
アクティブチャンネル領域内に‘プライマリー’結晶粒境界の最大数Ｎｍａｘが含まれる確率は０であり、従って、アクティブチャンネル領域内にＮｍａｘ−１個の‘プライマリー’結晶粒境界の数のみが存在することができる。ゆえに、非常に均一なＴＦＴ特性を具現することができる。
ｂ）０＜Ｐ１またはＰ２＜０．５の場合、
アクティブチャンネル領域内にＮｍａｘ個の‘プライマリー’結晶粒境界の数が存在する確率は、Ｎｍａｘ−１個の結晶粒境界の数が存在する確率より低い。
ｃ）Ｐ１またはＰ２＝０．５の場合、
アクティブチャンネル領域内にＮｍａｘ個の‘プライマリー’結晶粒境界の数を含む確率がＮｍａｘ−１個の境界数を含む確率と等しい。従って、極端に不均一なＴＦＴ特性が現れることがある。
ｄ）０．５＜Ｐ１またはＰ２＜１の場合、
アクティブチャンネル領域内にＮｍａｘ個の‘プライマリー’結晶粒境界の数を含む確率が、Ｎｍａｘ−１個の境界を含む確率より高い。
ｅ）Ｐ１またはＰ２＝１の場合、
アクティブチャンネル領域内に‘プライマリー’結晶粒境界の最大数Ｎｍａｘを含む確率は１であり、従って、アクティブチャンネル領域内ではＮｍａｘ個の‘プライマリー’結晶粒境界の数のみが存在することができる。ゆえに、非常に均一なＴＦＴ特性を具現することができる。
このような確率Ｐ１及びＰ２の意味からお互いに垂直なタイプ１のＴＲ１とタイプ２のＴＲ２各々に対する結晶粒境界の最大数が含まれる確率Ｐ１とＰ２の値が同時に０または１になれる結晶粒大きさ、方向、アクティブチャンネル次元の組み合わせを本発明では算出して多結晶シリコン工程とＴＦＴ設計に反映した場合、ＴＦＴ全体基板、または選択領域内に製作されるＴＦＴ特性の均一性を確保するのみでなく、ＴＦＴ製作工程中、ゲートメタルの食刻によるアクティブチャンネル形成時にもＴＦＴ均一性を確保することができる工程マージンを管理することができる。
θ＝０°である場合の数式
図６及び図７は、θ＝０°である場合、アクティブチャンネル領域内にソース／ドレーン方向と垂直な結晶粒境界を持つ多結晶シリコンを使用するＴＦＴの構造を概略的に図示した図面である。図６及び図７を参照すると、いままでは、ソース／ドレーン方向の法線方向がＮＮ′に対してθの角度で‘プライマリー’結晶粒境界が傾く場合に対する一般的な場合として、θ＝０°である特殊な場合が生じることもあって、この時、同じ数の‘プライマリー’結晶粒境界がアクティブチャンネル領域に含まれれば、θ≠０°である場合と比べて‘プライマリー’結晶粒境界に対して垂直な“セコンダリー（Ｓｅｃｏｎｄａｒｙ）”結晶粒境界がＴＦＴ特性に及ぼす影響は減って、これによりＴＦＴ特性が更に優れることが予想できる。
図８及び図９は、θ＝０°である場合、アクティブチャンネル領域内にソース／ドレーン方向と垂直な結晶粒境界を持つ多結晶シリコンを使用するＴＦＴ構造から最大数（図８）または、最大数−１（図９）個の‘プライマリー’結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算するための図面である。
この時、式１及び式２により、タイプ１のＴＲ１とタイプ２のＴＲ２に対し各々Ｄ１＝Ｌ１，Ｄ２＝Ｌ２になり、これ以上、式１及び式２はＷ及びθの関数ではない。従って、確率Ｐ１とＰ２は、次のように表すことができる。
Ｐ１＝（Ｌ１−（Ｎｍａｘ１−１）×Ｇｓ１）／Ｇｓ１、Ｐ２＝（Ｌ２−（Ｎｍａｘ２−１）×Ｇｓ２）／Ｇｓ２となる。
この時、アクティブチャンネル領域内にＮｍａｘ−１個の‘プライマリー’結晶粒境界の数を含む確率は、Ｐ＋Ｑ＝１であるため、
Ｑ１とＱ２は、次のように表すことができる。
Ｑ１＝（―Ｄ１＋Ｎｍａｘ１×Ｇｓ１）／Ｇｓ１、Ｑ２＝（―Ｄ２＋Ｎｍａｘ２×Ｇｓ２）／Ｇｓ２になる。
図１０及び図１１は、本発明の一つの実施例により製造されるＴＦＴ基板の工程マージンを算出する例を図示するグラフである。図１０及び図１１を参照すると、結晶粒大きさが２μｍであり、結晶粒境界がソース／ドレーン方向と垂直である場合（図１０）、または多少の角度で傾いている場合（θ＝２°、図１１参照）、本発明の式１により、アクティブチャンネルの長さによる結晶粒境界の最大数及びアクティブチャンネル領域内に含まれる確率を図示すれば、結晶粒大きさの定数倍になるアクティブチャンネルの長さに対して（図１０参照）または１．６μｍ＋結晶粒大きさの定数倍（図１１参照）になるチャンネルの長さで確率Ｐ１またはＰ２が１になることがわかる。
すなわち、Ｐ１またはＰ２が１になるようにするチャンネルの長さを利用してＴＦＴ設計をする場合、基板製作時、発生しうるミスアライン、またはＴＲの位置変化によるＴＦＴ特性の不均一性を完全に除去することができる。
しかし、ＴＦＴ設計時、アクティブチャンネルの長さと実際のＴＦＴ製作工程でアクティブチャンネルの長さを決定するゲート形成工程で食刻によるアクティブチャンネルの長さの可変性がいつも存在し、これによる確率Ｐ１またはＰ２を確保するための工程マージンを算出することができる。
図１０を参照すると、Ｐ１またはＰ２≧０．７５であるためのチャンネル長さは、Ｐ１またはＰ２＝１であるチャンネル長さからθ＝０°に対して０．５μｍ以内、θ＝２°の場合０．４μｍ以内でないといけないことがわかる。
相互垂直な方向のＴＦＴで構成されるアクティブマトリックスディスプレーを概略的に示した図面である。 アクティブチャンネル領域内にソース／ドレーン方向に対する法線に対してθの角度で傾いている結晶粒境界を持つ多結晶シリコンを利用したＴＦＴ構造を示す図面である。 アクティブチャンネル領域内にソース／ドレーン方向に対する法線に対してθの角度で傾いている結晶粒境界を持つ多結晶シリコンを利用したＴＦＴ構造を示す図面である。 アクティブチャンネル領域内にソース／ドレーン方向と垂直でない一般的な結晶粒境界を持つ多結晶シリコンを利用したＴＦＴ構造で、最大数（図４）または、最大数−１（図５）個の‘プライマリー’結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算するために図示した図面である。 アクティブチャンネル領域内にソース／ドレーン方向と垂直でない一般的な結晶粒境界を持つ多結晶シリコンを利用したＴＦＴ構造で、最大数（図４）または、最大数−１（図５）個の‘プライマリー’結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算するために図示した図面である。 θ＝０°である場合、アクティブチャンネル領域内にソース／ドレーン方向と垂直な結晶粒境界を持つ多結晶シリコンを使用するＴＦＴの構造を概略的に図示した図面である。 θ＝０°である場合、アクティブチャンネル領域内にソース／ドレーン方向と垂直な結晶粒境界を持つ多結晶シリコンを使用するＴＦＴの構造を概略的に図示した図面である。 θ＝０°である場合、アクティブチャンネル領域内にソース／ドレーン方向と垂直な結晶粒境界を持つ多結晶シリコンを使用するＴＦＴ構造で、最大数（図８）または、最大数−１（図９）個の‘プライマリー’結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算するための図面である。 θ＝０°である場合、アクティブチャンネル領域内にソース／ドレーン方向と垂直な結晶粒境界を持つ多結晶シリコンを使用するＴＦＴ構造で、最大数（図８）または、最大数−１（図９）個の‘プライマリー’結晶粒境界がアクティブチャンネル領域内に含まれる確率を計算するための図面である。 本発明の一つの実施例により製造されることができるＴＦＴ基板の工程マージンを算出する例を図示するグラフである。 本発明の一つの実施例により製造されることができるＴＦＴ基板の工程マージンを算出する例を図示するグラフである。 同一な結晶粒大きさＧｓ及びアクティブチャンネル次元Ｌ×Ｗに対して致命的な結晶粒境界の数が２であるＴＦＴの概略的な断面を図示した図面である。 致命的な結晶粒境界の数が３であるＴＦＴの概略的な断面を図示した図面である。 従来技術によりＳＬＳ結晶化法により形成された粒子の大きさが大きいシリコングレーンを含むＴＦＴのアクティブチャンネルの概略的な断面を図示した図面である。 従来技術によりＳＬＳ結晶化法により形成された粒子の大きさが大きいシリコングレーンを含むＴＦＴのアクティブチャンネルの概略的な断面を図示した図面である。 他の従来技術により製造されたＴＦＴのアクティブチャンネルの概略的な断面を図示した図面である。 他の従来技術により製造されたＴＦＴのアクティブチャンネルの概略的な断面を図示した図面である。 他の従来技術により製造されたＴＦＴのアクティブチャンネルの概略的な断面を図示した図面である。

Claims (15)

  1. ディスプレーデバイス基板上に互いに垂直に配置されているトランジスタＴＲ１，ＴＲ２を形成し、前記トランジスタＴＲ１，ＴＲ２のアクティブチャンネルとなるＴＦＴ用多結晶シリコン薄膜の設計方法であって、
    前記ＴＦＴ用多結晶シリコン薄膜の多結晶シリコンの結晶粒が四角形状で規則的に成長したものとしてモデル化し、前記トランジスタＴＲ１、ＴＲ２のアクティブチャンネル領域内に‘プライマリー’結晶粒境界の最大数が含まれる確率Ｐ１及びＰ２が
    ［式１］
    Ｐ１＝（Ｄ１−（Ｎｍａｘ１−１）×Ｇｓ１）／Ｇｓ１
    ［式２］
    Ｐ２＝（Ｄ２−（Ｎｍａｘ２−１）×Ｇｓ２）／Ｇｓ２
    で表現され、
    Ｄ１＝Ｌ１ｃｏｓθ＋Ｗ１ｓｉｎθ，Ｄ２＝Ｌ２ｃｏｓθ＋Ｗ２ｓｉｎθ
    であり、Ｌ１及びＬ２はそれぞれ前記トランジスタＴＲ１及びＴＲ２のアクティブチャンネルの長さ、Ｗ１及びＷ２はそれぞれ前記トランジスタＴＲ１及びＴＲ２のアクティブチャンネルの幅、Ｎｍａｘ１及びＮｍａｘ２はそれぞれ前記トランジスタＴＲ１及びＴＲ２のアクティブチャンネル領域内に含まれる‘プライマリー’結晶粒境界の最大数、Ｇｓ１及びＧｓ２はそれぞれ前記トランジスタＴＲ１及びＴＲ２の特性に致命的な影響を与える結晶粒大きさ、θは前記トランジスタＴＲ１及びＴＲ２のアクティブチャンネル方向の垂直方向に対して‘プライマリー’結晶粒境界が傾く角度を表しており、
    前記確率Ｐ１及びＰ２が０．５ではない位置に前記トランジスタＴＲ１及びＴＲ２を配置するように設計することを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
  2. 請求項１において、前記ＴＦＴ用多結晶シリコン薄膜がディスプレーデバイス全体基板に配置されるように設計することを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
  3. 請求項１において、前記Ｐ１またはＰ２が０．７５以上であるか、または０．２５以下であることを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
  4. 請求項１において、前記θが−４５°≦θ≦４５°であることを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
  5. 請求項４において、前記θが０°であることを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
  6. ディスプレーデバイス基板上に互いに垂直に配置されているトランジスタＴＲ１，ＴＲ２を形成し、前記トランジスタＴＲ１，ＴＲ２のアクティブチャンネルとなるＴＦＴ用の多結晶シリコン薄膜の設計方法であって、
    前記ＴＦＴ用の多結晶シリコン薄膜の多結晶シリコンの結晶粒を四角形状で規則的に成長したものとしてモデル化し、前記トランジスタＴＲ１、ＴＲ２のアクティブチャンネル領域内に‘プライマリー’結晶粒境界の最大数が含まれる確率Ｐ１またはＰ２は、前記アクティブチャネル領域の長軸方向における結晶粒大きさに対する前記アクティブチャンネル領域内の前記‘プライマリー’結晶粒境界間の最大距離から前記アクティブチャンネル領域内に含まれる‘プライマリー’結晶粒境界の最大数−１個の結晶粒が占める距離を差し引いて残った距離の比率で表されており、前記確率Ｐ１またはＰ２が０．５ではない位置に前記トランジスタＴＲ１，ＴＲ２を配置するように設計することを特徴とするＴＦＴ用の多結晶シリコン薄膜の設計方法。
  7. 請求項６において、前記多結晶シリコン薄膜は、ディスプレーデバイス全体にかけて配置されるように設計することを特徴とするＴＦＴ用の多結晶シリコン薄膜の設計方法。
  8. 請求項６において、前記確率Ｐ１またはＰ２が０．７５以上であるか、または０．２５以下であることを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
  9. 請求項１において、Ｎｍａｘ１は、次の式により得られることを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
    Ｎｍａｘ１＝ξ（Ｄ１／Ｇｓ１）であり、
    ここで、関数ξは次のように定義される。
    ξ（ｘ）＝最小定数≧ｘ、ｘは任意の数である。
  10. 請求項１において、タイプ１のＴＲ１のアクティブチャンネル領域内にＮｍａｘ１−１個の‘プライマリー’結晶粒境界の数を含む確率をＱ１とすれば、Ｐ１＋Ｑ１＝１であることを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
  11. 請求項１において、Ｎｍａｘ２は、次の式により得られることを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
    Ｎｍａｘ２＝ξ（Ｄ２／Ｇｓ２）であり、
    ここで、関数ξは次のように定義される。
    ξ（ｘ）＝最小定数≧ｘ、ｘは任意の数である。
  12. 請求項１において、タイプ２のＴＲ２のアクティブチャンネル領域内にＮｍａｘ２−１個の‘プライマリー’結晶粒境界の数を含む確率をＱ２とすれば、Ｐ２＋Ｑ２＝１であることを特徴とするＴＦＴ用多結晶シリコン薄膜の設計方法。
  13. 請求項１または請求項６のＴＦＴ用多結晶シリコン薄膜の設計方法を使用して形成されたアクティブマトリックスＴＦＴを備えていることを特徴とするデバイス。
  14. 請求項１３において、前記デバイスがディスプレーデバイス、または半導体デバイスとして使用されることを特徴とするデバイス。
  15. 請求項１４において、前記ディスプレーデバイスは、液晶表示装置（ＬＣＤ）、または有機電界発光素子（ＥＬ）であることを特徴とするデバイス。
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