CN100421263C - 用于薄膜晶体管的多晶硅薄膜和使用该多晶硅薄膜的器件 - Google Patents

用于薄膜晶体管的多晶硅薄膜和使用该多晶硅薄膜的器件 Download PDF

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Abstract

本发明涉及用于TFT的多晶硅薄膜和采用它制造的器件，使用该用于TFT的多晶硅薄膜的器件，通过提供TFT的多晶硅薄膜，TFT和器件的均匀性得到改进。

Description

用于薄膜晶体管的多晶硅薄膜和使用该多晶硅薄膜的器件
对相关申请的参考
本申请要求2002年7月8日在韩国知识产权局提出的韩国申请No.2002-39495的优先权，这里结合其公开内容作为参考。
发明领域
本发明涉及用于薄膜晶体管(thin film transistor)中的多晶硅薄膜(polycrystalline silicon thin film)和采用该多晶硅薄膜的器件，更尤其是用于具有在不变和规则的晶体生长方向上的硅晶粒(silicon grain)的薄膜晶体管的多晶硅薄膜，和用上述多晶硅薄膜制成的薄膜晶体管的器件。
背景技术
众所周知，用多晶硅制造薄膜晶体管(此后称为TFT)时，存在于包含在有源沟道区(active channel region)的多晶硅的晶粒边界上的键合缺陷(bonding defect)如原子悬挂键(atom dangling bond)充当对电子电荷载流子(electric charge carrier)的俘获阱(trap)。
因此，用TFT制造有源矩阵显示器基片(active matrix display substrate)时，晶粒的尺寸、尺寸均匀性、数量和位置、以及方向不仅直接或间接地对TFT特性如阈值电压(threshold voltage)(Vth)、亚阈值斜率(subthresholdslope)、电荷载流子迁移率(charge carrier mobility)、漏电流(leakage current)和器件稳定性(device stability)有重大的影响，而且随着晶粒位置对TFT的均匀性也有重大的影响。
如图1A和图1B所示，随着基片上每个TFT的晶粒尺寸、倾斜角θ(inclination angle θ)、有源沟道大小(长度(L)和宽度(W))以及位置的变化，包含在显示器件的整个基片上的TFT的有源沟道区中的有重大影响的晶粒边界(boundary)(此后称为“主要(primary)”晶粒边界)的数量可以互相相等或不等。
如图1A和1B所示，在包含两个或更多具有互相垂直的源/漏方向(source/drain direction)的TFT(1型晶体管(TR1)和2型晶体管(TR2))的TFT基片中每个TFT的特性根据晶粒边界垂直于源/漏方向的程度或向垂直于源/漏方向的法线倾斜的程度，而具有不同的晶粒边界效应，其中，对互相垂直的两种形状的TFT的特性有重大影响的晶粒边界基本上垂直。即，在1型晶体管(TR1)中对TFT特性有重大影响的晶粒的尺寸变成Gs1，而在2型晶体管(TR2)中对TFT特性有重大影响的晶粒尺寸变成Gs2。
每个TFT的有源沟道区中包含的晶粒边界的数量可以随着晶粒尺寸和方向以及TFT大小而变化。如，在图1A中，三个有重大影响的晶粒边界存在于1型晶体管(TR1)、两个晶粒边界存在于2型晶体管(TR2)，而对于相同的晶粒边界和TFT大小，三个晶粒边界可以包含在1型晶体管(TR1)中、两个晶粒边界可以包含在2型晶体管(TR2)中。因此，TFT间的特性的均匀性受到极大的影响。
如图2A和2B所示，采用连续横向固化(sequential lateralsolidification)(SLS)的晶化技术，多晶或单晶粒子可以在基片上形成大硅晶粒。据报道，采用大硅晶粒制造的TFT可以得到和用单晶硅制造的TFT相同的特性
但是，为了制造有源矩阵显示器，要制造用于驱动器和像素阵列的众多TFT。
例如，在制造具有超级视频图形阵列(super video graphics array)(SVGA)分辨率的有源矩阵显示器中要求几乎一百万个像素，在液晶显示器(LCD)中每个像素需要一个TFT，并且在采用有机发光基片如有机电致发光器件的显示器中、每个像素需要两个或更多TFT。
因此，通过只在特定方向上的每个TFT的一到两百万或更多的有源沟道区中生长特定数量的晶粒来制造TFT是不可能的。
为了弥补这些问题，在PCT国际专利No.97/45827中公开了在整个基片上无定形硅转变成多晶硅，或在通过等离子体增强的化学汽相淀积(PECVD)、低压化学汽相淀积(LPCVD)或溅射来淀积非晶硅后用SLS技术只在基片上的所选区晶化(图2A和2B)。
与具有几个μm×几个μm大小的有源沟道区相比，所选的区还是相当大的区。而且，由于用于SLS技术的激光束的尺寸是大约几个μm×几个μm，这样，不可避免地对激光束的步进和移位或者激光束的进程有要求，来使基片上的整个区或所选区的非晶硅晶化，基片上激光束照射的区间存在偏移(misalignments)。因此，包含在TFT的众多有源沟道区中的“主要”晶粒边界的数量改变了，整个基片上的TFT在驱动器区(driver region)或像素单元区(pixl cell regions)中具有不可预见的非均匀性。非均匀性(non-uniformity)可以对有源矩阵显示器件的实现产生致命性的坏影响。
而且，在美国专利No.6,177,391中公开了，在通过用SLS晶化技术形成大硅晶粒制造用于包括驱动器和像素阵列的LCD的TFT时，在有源沟道方向平行于通过SLS晶化法生长的晶粒方向的情况下，晶粒边界对电子电荷载流子的方向的阻碍作用被最小化(图3A)，而且相应地获得仅次于单晶硅的TFT特性，而在有源沟道方向垂直于晶粒生长方向的情况下，存在很多其中TFT特性对电子电荷载流子充当俘获阱的晶粒边界，TFT特性被大大地破坏(图3B)。
如图3C所示，有这种情况，当实际制造有源矩阵显示器时，驱动电路内的TFT和像素单元区内的TFT通常有90°的角度，其中，通过以有源沟道区的方向以30到60°的晶粒生长角度倾斜的形式制造有源矩阵显示器，可以提高该器件的均匀性，以此提高TFT间特性的均匀性，而对每个TFT的特性不会有过大破坏。
但是，由于该方法也用通过SLS晶化技术形成有限尺寸的晶粒，有可能在有源沟道区包含了有重大影响的晶粒边界。因此，该方法具有存在导致TFT间特性差异的、不可预见的非均匀性的问题。
发明简述
因此，本发明的目的是提供一种包含互相垂直的多个TFT的多晶硅薄膜并提供采用了用该多晶硅薄膜制造的有源矩阵TFT器件，通过引入能够计算概率(probability)的多个表达式(expression)，其中该概率包括在TFT基片的制造的过程中、区别TFT特性均匀性的、有源沟道区中的、“主要”晶粒边界的最大数量，在制造TFT基片和有源显示器件时，可以确定尺寸和硅晶粒方向的最佳工艺条件和有源沟道的最佳大小，来保证要求的TFT特性和均匀性。
本发明另外的方案和优点将在随后阐明，一部分将从说明书明显看出，或者可以通过本发明的实施得到。
可以这样达到本发明的前述和/或其它方案，提供一种TFT的多晶硅薄膜，其特征在于，概率P1和P2用下列表达式1和2表示，并且P1和P2不等于0.5，其中，概率P1和P2是对于互相垂直设置的晶体管TR1和TR2来说，的最大数量的各个主要晶粒边界能够包含在有源沟道区的最大数量。
表达式1
P1＝(D1-(Nmax1-1)×Gs1)/Gs1
表达式2
P2＝(D2-(Nmax2-1)×Gs2)/Gs2
其中，D1＝L1cosθ+W1sinθ，D2＝L2cosθ+W2sinθ，L1和L2是晶体管TR1和TR2的有源沟道长度，W1和W2是晶体管TR1和TR2的有源沟道宽度，Nmax1和Nmax2是每个晶体管TR1和TR2的可以包含在有源沟道区的“主要”晶粒边界的最大数量，Gs1和Gs2是对于每个晶体管TR1和TR2的特性具有重大影响的晶粒尺寸，θ是“主要”晶粒边界对于垂直于各个晶体管TR1和TR2的有源沟道方向的方向倾斜的角度。优选地，概率P1或P2为0.75或以上，或者为0.25或以下。
而且，本发明提供一种TFT的多晶硅薄膜，其特征在于，对于互相垂直设置的晶体管TR1和TR2而言，包含各个主要晶粒边界的最大数量的概率表示为剩余距离率(remaining distance ratio)，剩余距离是TFT基片的有源沟道区的长轴方向的晶粒尺寸减去主要晶粒边界的最大数量-1个晶粒所占的距离，概率P1或P2不等于0.5。优选地，概率P1或P2为0.75或以上，或者为0.25或以下。
而且，本发明提供一种器件，其特征在于采用了用本发明制造的多晶硅薄膜的有源矩阵TFT。
附图说明
结合附图，从随后的优选实施例的描述，本发明的这些和/或其它方案和优点将变得明显并更容易意识到。
图1A是TFT的截面图，其中对于相等晶粒尺寸Gs和有源沟道大小L×W有重大影响的晶粒边界的数量是2；
图1B是TFT的截面图，其中有重大影响的晶粒边界的数量是3；
图2A和2B是包含根据传统的工艺、通过SLS晶化形成的具有大粒子尺寸的硅晶粒的TFT的有源沟道的截面图；
图3A到3C是根据传统工艺制造的TFT的有源沟道的其它截面图；
图4是包含在互相垂直的方向上的TFT的有源矩阵显示器的示意图；
图5A和5B是采用具有晶粒边界的多晶硅的TFT的结构图，该晶粒边界对于有源沟道区中的源/漏方向的法线(normal line)以θ角度倾斜；
图6A和6B是用于计算在采用具有不垂直于有源沟道区中的源/漏方向的普通晶粒边界的多晶硅的TFT的结构中，最大数量(图6A)或最大数量-1(图6B)的“主要”晶粒边界包含在有源沟道区中的概率的图；
图7A和7B是采用在θ＝0°时、具有垂直于有源沟道区中的源/漏方向的晶粒边界的多晶硅的TFT结构的图；
图8A和8B是用于计算采用在θ＝0°时、具有垂直于有源沟道区中的源/漏方向的晶粒边界的多晶硅的TFT的结构中，最大数量(图8A)或最大数量-1(图8B)“主要”晶粒边界包含在有源沟道区中的概率的图；和
图9A和9B是说明计算根据本发明实施例制造的TFT基片的工艺余量(processs margin)的例子的曲线。
优选实施例的详细描述
现在将具体涉及本发明的本优选实施例，其例子在附图中说明，在所有附图中相同的参考数字代表相同的元件。
由于制造用于有源矩阵显示器的TFT时，直接和间接对TFT特性有重大影响的多晶硅的晶粒变大并变规则的情况下，晶粒的尺寸被限定了，相邻晶粒间形成晶粒边界。
本发明中的“晶粒尺寸”指可确定的晶粒边界间的距离，通常定义为属于误差范围的晶粒边界间的距离。
尤其是，当晶粒边界存在于有源沟道区时，即晶粒边界相对于垂直于有源沟道方向的方向的倾斜角是-45°≤θ≤45°的“主要”晶粒边界，由于多晶硅薄膜形成过程中的工艺精确度的限制，对TFT特性产生重大影响的晶粒边界。导致不可避免的缺陷。
由于电路特征和空间利用，在用TFT制造有源矩阵显示器时，不仅在像素阵列中，而且在栅驱动电路(gate driving circuit)或数据驱动电路(datadriving circuit)中，都要求总是互相垂直的TFT。
在图示说明包含在互相垂直的方向上的TFT的有源矩阵显示器的图4中，用于改善具有两个互相垂直方向的特性的多晶硅的晶粒应当具有平行于各个的TFT的方向的晶体生长方向。即TFT的特性决定于在两个互相垂直的方向上的晶粒的尺寸和方向。
如图4所示，包含在制造于基片或显示区上的TFT有源沟道区中的“主要”晶粒边界的数量会随晶粒尺寸和方向及有源沟道的大小而变化。因此，制造的TFT和显示器的特性变得非均匀，或者更坏，TFT和显示器甚至根本无法驱动。
本发明中，对包括互相垂直的TFT的TFT基片或者有源矩阵显示器的特性产生重大影响的有源沟道区中所包含的“主要”晶粒边界的最大数量概率，导出了晶粒的尺寸和方向及有源沟道大小的函数，因此可以利用“主要”晶粒边界的最大数量在基片上或显示器上制造具有均匀特性的TFT。
图5A和图5B是采用多晶硅的TFT结构的图，该多晶硅具有的晶粒边界对于有源沟道区中的源/漏方向的法线以θ角度倾斜。
参考图5A和图5B，如果在1型晶体管(TR1)和2型晶体管(TR2)中，源/漏方向的法线是NN′，则法线NN′方向和晶粒长轴方向的相邻晶粒间的边界是“主要”晶粒边界，法线NN′和“主要”晶粒边界间的角度θ是-45°≤θ≤45°。
图6A和6B是用于帮助计算在采用具有在有源沟道区中不垂直于源/漏方向的普通晶粒边界的多晶硅的TFT的结构中，最大数量(图6A)或最大数量-1(图6B)的“主要”晶粒边界包含在有源沟道区中的概率的图。
首先，如果通过参考图6A确定用于1型晶体管(TR1)的数学表达式，则在具有长度L1和宽度W1的有源沟道区中，“主要”晶粒边界间的最大距离D可以通过简单三角函数表示如下。
D1＝(L1+x)×cosθ
其中x＝W1×tanθ
因此，D1＝(L1+W1×tanθ)×cosθ＝(L1×cosθ)+(W1×tanθ×cosθ)。
由于(tanθ×cosθ)是sinθ，所以D可以写成D1＝(L1×cosθ)+(W1×sinθ)。即D可以表示为有源沟道区的长度L1和宽度W1及“主要”晶粒边界相对于法线NN′的倾斜角θ的函数。
如果决定对1型TR1特性产生重大影响的晶粒边界的位置的晶粒的尺寸是Gs1，并且包含在有源沟道区的“主要”晶粒边界的最大数量是Nmax1，则Nmax1可以通过以下数学表达式得到。
Nmax1＝ξ(D1/Gs1)
其中函数ξ可以用下式表示。
ξ(x)为大于或等于x的最小整数，
其中x是任意数。
即，ξ可以视为这种函数，当x＝2时，Nmax1＝2，而x＝2.3时，Nmax1＝3。
“主要”晶粒边界的最大数量Nmax1包含在有源沟道区的概率P 1可以表示为比率(a1+b1)，即是，具有图6A中的长轴方向Gs 1的晶粒尺寸减去(Nmax1-1)个晶粒占据的距离得到的距离。
即，P1＝(a1+b1)/Gs1，a1+b1＝D1-(Nmax1-1)×Gs1
因此，P1可以表示为如下表达式1。
表达式1
P1＝(D1-(Nmax1-1)×Gs1)/Gs1，
其中，如果1型晶体管(TR1)的有源沟道区中包含的(Nmax1-1)个数量的“主要”晶粒边界的概率是Q1，则由P1和Q1的定义形成相关表达式P1+Q1＝1。
因此，Q1可以表示为如下表达式。
Q1＝1-P1＝1-{(D1-(Nmax1-1)×Gs1)/Gs1}＝(-D1+Nmax1×Gs1)/Gs1。
象在1型晶体管(TR1)中一样，“主要”晶粒边界的最大数量Nmax2包含在有源沟道区的概率P2可以由P2＝(a2+b2)/Gs2表示，正如随后的参考图6B的表达式2。
表达式2
P2＝(D2-(Nmax2-1)×Gs2)/Gs2
其中，D2＝(L2×cosθ)+(W2×sinθ)，
Nmax2＝ξ(D2/Gs2)，
其中，如果2型TR2的有源沟道区中包含的(Nmax2-1)个数量的“主要”晶粒边界的概率是Q2，则参考图6B，由P2和Q2的定义形成相关表达式P2+Q2＝1。
因此，Q2可以表示为如下表达式。
Q2＝1-P2＝1-{(D2-(Nmax2-1)×Gs2)/Gs2}＝(-D2+Nmax2×Gs2)/Gs2。
如上所述，在用于两种互相垂直的晶体管的每个有源沟道区中，只存在Nmax或(Nmax-1)数量的“主要”晶粒边界，基于这种思想，概率P1和P2的物理意义可如下理解。
在P1或P2＝0时，
最大数量Nmax的“主要”晶粒边界包含在有源沟道区的概率是0。即，只有Nmax-1数量的“主要”晶粒边界可以存在于有源沟道区。因此，可以实现十分均匀的TFT特性。
当0＜P1或P2＜0.5时，
Nmax数量的“主要”晶粒边界可以存在于有源沟道区的概率小于(Nmax-1)数量的“主要”晶粒边界可以存在于有源沟道区的概率。
当P1或P2＝0.5时，
Nmax数量的“主要”晶粒边界包含在有源沟道区的概率等于(Nmax-1)个数量的“主要”晶粒边界包含在有源沟道区的概率。因此，呈现极不均匀的TFT特性。
当0.5＜P1或P2＜1时，
Nmax数量的“主要”晶粒边界包含在有源沟道区的概率大于(Nmax-1)数量的“主要”晶粒边界包含在有源沟道区的概率。
当P1或P2＝1时，
最大数量Nmax的“主要”晶粒边界包含在有源沟道区的概率是1。即，只有Nmax数量的“主要”晶粒边界可以存在于有源沟道区。因此，可以实现十分均匀的TFT特性。
由概率P1和P2的含义，计算晶粒尺寸和方向及有源沟道大小的结合，使概率P1和P2(对于互相垂直的1型晶体管TR1和2型晶体管TR2，包含最大数量的晶粒边界)同时变为1或0后，将计算出的结合反映在多晶硅工艺和TFT设计上时，得到以下结果。本发明不仅保证整个TFT基片或在所选区制造的TFT的特性的均匀性，而且在TFT制造过程中，控制工艺余量，即使在通过蚀刻栅极金属(gate metal)形成有源沟道时，也可以保证均匀性。
θ＝0°时的数字表达式
图7A和图7B是简要说明采用在θ＝0°时、具有垂直于有源沟道区中的源/漏方向晶粒边界的多晶硅的TFT结构的图。
参考图7A和图7B，其中，“主要”晶粒边界对于源/漏方向的法线NN
倾斜θ角，可以有θ＝0°的特殊情况。如果相等数量的“主要”晶粒边界包含在有源沟道区，希望减少垂直于“主要”晶粒边界的“次要(secondary)”晶粒边界作用于TFT特性的影响，并且相对于θ≠0°的情况，在θ＝0°的情况下，TFT特性相应地变得更好。
图8A和图8B是用于计算采用在θ＝0°时、具有垂直于有源沟道区中的源/漏方向的晶粒边界的多晶硅的TFT的结构中，最大数量(图8A)或最大数量-1(图8B)“主要”晶粒边界包含在有源沟道区中的概率的图。
在图8A和图8B中，通过表达式1和2，1型晶体管(TR1)和2型晶体管(TR2)分别有D1＝L1，D2＝L2，其中，表达式1和2不再是W和θ的函数。
因此，概率P1和P2可以如下表示。
P1＝(L1-(Nmax1-1)×Gs1)/Gs1，P2＝(L2-(Nmax2-1)×Gs2)/Gs2
其中，由于在有源沟道区包含(Nmax-1)数量的“主要”晶粒边界的概率是P+Q＝1，所以Q1和Q2可以如下表示。
Q1＝(-D1+Nmax 1×Gs1)/Gs1，Q2＝(-D2+Nmax2×Gs2)/Gs2。
图9A和图9B是说明帮助计算根据本发明实施例制造的TFT基片的工艺余量的例子的曲线。
参考图9A和图9B，可以看出，根据本发明的表达式1，根据有源沟道区中有源沟道的长度说明包含最大数量的晶粒边界的概率时，在具有整数倍晶粒尺寸的有源沟道长度中(图9A)，或在具有1.6μm+整数倍晶粒尺寸的有源沟道长度中(图9B)，概率P1或P2变为1。在晶粒尺寸是2μm，并且晶粒边界垂直于源/漏方向(图9A)时，或晶粒尺寸是2μm，并且晶粒边界相对于源/漏方向倾斜一定角度(图9B中θ＝2°)时，发生这种情况。
即，用概率P1或P2变为1的沟道长度设计TFT时，可以完全排除基片制造过程中产生的TFT的偏移或移位(displacement)而导致的TFT特性的非均匀性。
但是，有源沟道长度随着蚀刻的变化总是存在于栅极形成过程中，而栅极形成过程决定了TFT设计过程中有源沟道长度和实际的TFT制造过程中有源沟道长度，可以根据有源沟道长度的变化计算为保证概率P1或P2的工艺余量。
参考图9A，可以看出，P1或P2≥0.75时的沟道长度在θ＝0°的情况下应该在0.5μm的范围内，而P1或P2＝1时的沟道长度在θ＝2°的情况下应该在0.4μm的范围内。
如上所述，本发明改善了包括两个或更多互相垂直的晶体管的整个TFT基片或所选区的晶体管的特性。而且，由于平行于各个晶体管方向的多晶硅晶粒尺寸和方向决定了各个晶体管的均匀性，本发明不仅设计了可以保证最好的均匀性的TFT，而且预计并因此控制TFT基片制造过程中要求的工艺余量，预先保证所需的均匀性。
尽管示出并描述了本发明的几个优选实施例，本领域技术人员在不脱离本发明的原理和精神的情况下，很容易在这些实施例中做出变化，本发明的范围由权利要求及其其等同物确定。

Claims (9)

1. 一种TFT的多晶硅薄膜，其中对于互相垂直设置的晶体管TR1和TR2而言，最大数量的各自的主要晶粒边界包含在有源沟道区的概率P1和P2如下表示：
P1＝(D1-(Nmax1-1)×Gs1)/Gs1；
P2＝(D2-(Nmax2-1)×Gs2)/Gs2；
其中，P1和P2不等于0.5，D1＝L1cosθ+W1sinθ，D2＝L2cosθ+W2sinθ，L1和L2是晶体管TR1和TR2的有源沟道长度，W1和W2是晶体管TR1和TR2的有源沟道宽度，Nmax1和Nmax2是对于每个晶体管TR1和TR2而言，包含在有源沟道区的主要晶粒边界的最大数量，Gs1和Gs2是对每个晶体管TR1和TR2的特性具有重大影响的晶粒尺寸，θ是主要晶粒边界对于垂直于各个晶体管TR1和TR2的有源沟道方向的方向倾斜的角度。
2. 根据权利要求1的TFT的多晶硅薄膜，其中，该多晶硅薄膜设置在显示器件的整个基片上。
3. 根据权利要求1的TFT的多晶硅薄膜，其中，概率P1或P2为0.75或以上，或者为0.25或以下。
4. 根据权利要求1的TFT的多晶硅薄膜，其中，θ是-45°≤θ≤45°。
5. 根据权利要求4的TFT的多晶硅薄膜，其中，θ是0°。
6. 根据权利要求1的TFT的多晶硅薄膜，其中，由下式得到Nmax1：
Nmax1＝ξ(D1/Gs1)，
其中函数ξ可以由下式定义：
ξ(x)为大于或等于x的最小整数，
其中x是任意数。
7. 根据权利要求1的TFT的多晶硅薄膜，其中，如果(Nmax1-1)数量的主要晶粒边界包含在TR1的有源沟道区中的概率是Q1，那么，P1+Q1＝1。
8. 根据权利要求1的TFT的多晶硅薄膜，其中，由下式得到Nmax2：
Nmax2＝ξ(D2/Gs2)，
其中函数ξ可以由下式定义：
ξ(x)为大于或等于x的最小整数，
其中x是任意数。
9. 根据权利要求1的TFT的多晶硅薄膜，其中，如果(Nmax2-1)数量的主要晶粒边界包含在TR2的有源沟道区中的概率是Q2，那么，P2+Q2＝1。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200414280A (en) * 2002-09-25 2004-08-01 Adv Lcd Tech Dev Ct Co Ltd Semiconductor device, annealing method, annealing apparatus and display apparatus
KR100454751B1 (ko) * 2002-10-21 2004-11-03 삼성에스디아이 주식회사 듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법
KR100501700B1 (ko) * 2002-12-16 2005-07-18 삼성에스디아이 주식회사 엘디디/오프셋 구조를 구비하고 있는 박막 트랜지스터
CN1324540C (zh) * 2003-06-05 2007-07-04 三星Sdi株式会社 具有多晶硅薄膜晶体管的平板显示装置
US8329557B2 (en) * 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
KR101094285B1 (ko) * 2009-12-04 2011-12-19 삼성모바일디스플레이주식회사 박막트랜지스터 및 이를 포함하는 표시장치
KR102512718B1 (ko) * 2016-03-17 2023-03-23 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치, 박막트랜지스터 기판의 제조방법
CN105762196B (zh) * 2016-05-16 2018-09-18 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法及相应装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1112287A (zh) * 1993-12-20 1995-11-22 夏普公司 半导体器件及其制造方法
CN1118521A (zh) * 1994-06-15 1996-03-13 夏普公司 半导体器件、其生产方法及其在液晶显示器的应用
JP2000243969A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
US6117752A (en) * 1997-08-12 2000-09-12 Kabushiki Kaisha Toshiba Method of manufacturing polycrystalline semiconductor thin film

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997045827A1 (en) 1996-05-28 1997-12-04 The Trustees Of Columbia University In The City Of New York Crystallization processing of semiconductor film regions on a substrate, and devices made therewith
KR20010071526A (ko) * 1998-07-06 2001-07-28 모리시타 요이찌 박막 트랜지스터와 액정표시장치
JP2000243968A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
US6177391B1 (en) 1999-05-27 2001-01-23 Alam Zafar One time use disposable soap and method of making
KR100303142B1 (ko) * 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
JP4732599B2 (ja) * 2001-01-26 2011-07-27 株式会社日立製作所 薄膜トランジスタ装置
KR100483985B1 (ko) * 2001-11-27 2005-04-15 삼성에스디아이 주식회사 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스
KR100462862B1 (ko) * 2002-01-18 2004-12-17 삼성에스디아이 주식회사 티에프티용 다결정 실리콘 박막 및 이를 이용한디스플레이 디바이스

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1112287A (zh) * 1993-12-20 1995-11-22 夏普公司 半导体器件及其制造方法
CN1118521A (zh) * 1994-06-15 1996-03-13 夏普公司 半导体器件、其生产方法及其在液晶显示器的应用
US6117752A (en) * 1997-08-12 2000-09-12 Kabushiki Kaisha Toshiba Method of manufacturing polycrystalline semiconductor thin film
JP2000243969A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法

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