KR20040005184A - 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스 - Google Patents

티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스 Download PDF

Info

Publication number
KR20040005184A
KR20040005184A KR1020020039495A KR20020039495A KR20040005184A KR 20040005184 A KR20040005184 A KR 20040005184A KR 1020020039495 A KR1020020039495 A KR 1020020039495A KR 20020039495 A KR20020039495 A KR 20020039495A KR 20040005184 A KR20040005184 A KR 20040005184A
Authority
KR
South Korea
Prior art keywords
tft
transistors
polycrystalline silicon
active channel
thin film
Prior art date
Application number
KR1020020039495A
Other languages
English (en)
Other versions
KR100483987B1 (ko
Inventor
이기용
박지용
소우영
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR10-2002-0039495A priority Critical patent/KR100483987B1/ko
Priority to US10/454,612 priority patent/US6825494B2/en
Priority to CNB031327869A priority patent/CN100421263C/zh
Priority to EP03090204A priority patent/EP1381089B1/en
Priority to DE60329441T priority patent/DE60329441D1/de
Priority to JP2003271874A priority patent/JP4338463B2/ja
Publication of KR20040005184A publication Critical patent/KR20040005184A/ko
Application granted granted Critical
Publication of KR100483987B1 publication Critical patent/KR100483987B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1296—Multistep manufacturing methods adapted to increase the uniformity of device parameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 TFT에 사용되는 다결정 실리콘 박막 및 이를 사용하여 제조되는 디바이스에 관한 것으로, 서로 수직하여 배치되어 있는 트랜지스터 TR1, TR2 에 대하여 각각의 프라이머리 결정립 경계의 최대수가 액티브 채널 영역 내에 포함될 확률 P1 및 P2가 하기식 1 및 2로 표현되고 P1 또는 P2가 0.5가 아닌 것을 특징으로 하는 TFT용 다결정 실리콘 박막 및 이를 이용한 디바이스를 제공함으로써 균일성이 우수한 TFT 및 디바이스를 제공할 수 있다.
[식 1]
P1 = (D1 - (Nmax1 -1) ×Gs1)/Gs1
[식 2]
P2 = (D2 - (Nmax2 -1) ×Gs2)/Gs2
여기에서, D1 = L1 cos θ+ W1 sin θ, D2 = L2 cosθ+ W2 sinθ, L1 및 L2는 트랜지스터 TR1 및 TR2의 액티브 채널의 길이, W1 및 W2는 트랜지스터 TR1 및 TR2의 액티브 채널의 폭, Nmax1 및 Nmax2는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 영역 내에 포함될 수 있는 '프라이머리" 결정립 경계의 최대수, Gs1 및 Gs2는 트랜지스터 TR1과 TR2 각각의 특성에 치명적인 영향을 주는 결정립 크기, θ는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 방향의 수직 방향에 대하여 '프라이머리' 결정립 경계가 기울어져 있는 각도를 나타낸다.

Description

티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스{POLYSILICON THIN LAYER FOR THIN FILM TRANSISTOR AND DEVICE USING THEREOF}
[산업상 이용분야]
본 발명은 TFT에 사용되는 다결정 실리콘 박막 및 이를 사용한 디바이스에 관한 것으로서, 더욱 상세하게는 결정 성장 방향이 일정한 규칙화된 실리콘 그레인을 갖는 TFT용 다결정 실리콘 박막 및 상기 다결정 실리콘 박막을 사용하여 제조된 TFT를 사용하는 디바이스에 관한 것이다.
[종래 기술]
다결정 실리콘을 이용한 TFT(Thin Film Transistor) 제작시, 액티브 채널(active channel) 영역 내에 포함되는 다결정 실리콘의 결정립 경계에 존재하는 원자 가표(dangling bonds) 등의 결합 결함은 전하 캐리어(electric charge carrier)에 대하여 트랩(trap)으로 작용하는 것으로 알려져 있다.
따라서, 결정립의 크기, 크기 균일성, 수와 위치, 방향 등은 문턱 전압(Vth), 문턱치 경사(subthreshold slope), 전하 수송 이동도(charge carrier mobility), 누설 전류(leakage current), 및 디바이스 안정성(device stability) 등과 같은 TFT 특성에 직접 또는 간접적으로 치명적인 영향을 줄 수 있음은 물론, TFT를 이용한 액티브 매트릭스 디스플레이(active matrix display) 기판 제작시 결정립의 위치에 따라서도 TFT의 균일성에도 치명적인 영향을 줄 수 있다.
이때, 디스플레이 디바이스의 전체 기판 위에 TFT의 액티브 채널 영역 내에 포함되는 치명적인 결정립 경계(이하, "프라이머리(primary)" 결정립 경계라 칭함)의 수는 결정립의 크기, 기울어짐 각도 θ, 액티브 채널의 차원(dimension)(길이(L), 폭(W))과 기판 상의 각 TFT의 위치에 따라 같거나 달라질 수 있다(도 1a 및 도 1b).
도 1a 및 도 1b에서와 같이, 소스/드레인 방향이 서로 수직한 2가지 이상의 TFT(타입 1 TR1과 타입 2 TR2)로 이루어져 있는 TFT 기판에서 각 TFT의 특성은 소스/드레인 방향에 수직 또는 수직한 법선에 대하여 기울어져 있는 정도에 따라 결정립 경계의 효과는 달라지게 되며, 이때, 서로 수직한 두 형태이 TFT 각각의 특성에 치명적인 영향을 미치는 결정립 경계는 대략적으로 수직할 것이다. 즉, 타입 1TR1에서 TFT 특성에 치명적인 영향을 주는 결정립 크기는 Gs 1이 되며, 반면, 타입 2 TR2의 TFT 특성에 치명적인 영햐을 주는 결정립 크기는 Gs 2가 된다.
이때, 각 TFT의 액티브 채널 영역 내에 포함되는 결정립 경계의 수는 결정립 크기, 방향, TFT 차원에 따라 달라질 수 있다. 예를 들어, 도 1a에서 타입 1 TR1에는 3개의 치명적인 결정립 경계가 존재하며, 타입 2 TR2에는 2개의 결정립 경계가 존재하나, 동일한 결정립 경계와 TFT 차원에 대하여, 타입 1 TR1에 3개의 결정립 경계, 타입 2 TR2에 2개의 결정립 경계가 포함될 수 있다. 따라서, TFT간 특성의 균일성이 크게 영향을 받을 수 있다.
이에 대하여, SLS(Sequential Lateral Solidification) 결정화 기술을 이용하여 기판 상에 다결정 또는 단결정인 입자가 거대 실리콘 그레인(large silicon grain)을 형성할 수 있으며(도 2a 및 도 2b), 이를 이용하여 TFT를 제작하였을 때, 단결정 실리콘으로 제작된 TFT의 특성과 유사한 특성을 얻을 수 있는 것으로 보고되고 있다.
그러나, 액티브 매트릭스 디스플레이를 제작하기 위해서는 드라이버(driver)와 화소 배치(pixel array)를 위한 수많은 TFT가 제작되어야 한다.
예를 들어, SVGA급 해상도를 갖는 액티브 매트릭스 디스플레이의 제작에는 대략 100만개의 화소가 만들어지며, 액정 표시 소자(Liquid Crystal Display; LCD)의 경우 각 화소에는 1개의 TFT가 필요하며, 유기 발광 물질을 이용한 디스플레이(예를 들어, 유기 전계 발광 소자)에는 적어도 2개 이상의 TFT가 필요하게 된다.
따라서, 100만개 또는 200만개 이상의 TFT 각각의 액티브 채널 영역에만 일정한 숫자의 결정립을 일정한 방향으로 성장시켜 제작하는 것은 불가능하다.
이를 구현하는 방법으로는 PCT 국제 특허 WO 97/45827호에서 개시된 바와 같이, 비정질 실리콘을 PECVD, LPCVD 또는 스퍼터링법에 의하여 증착한 후 SLS 기술로 전체 기판 상의 비정질 실리콘을 다결정 실리콘으로 변환하거나, 기판 상의 선택 영역만을 결정화하는 기술이 개시되어 있다(도 2a 및 도 2b 참조).
선택 영역 역시 수 ㎛ ×수 ㎛의 차원을 갖는 액티브 채널 영역에 비하면 상당히 넓은 영역이다. 또한, SLS 기술에서 사용하는 레이저 빔 크기(laser beam size)는 대략 수 mm ×수십 mm로서 기판 상의 전체 영역 또는 선택 영역의 비정질 실리콘을 결정화하기 위해서는 필연적으로 레이저 빔 또는 스테이지(stage)의 스텝핑(stepping) 및 쉬프팅(shifting)이 필요하며, 이 때 레이저빔이 조사되는 영역간의 미스얼라인(misalign)이 존재하게 되고, 따라서, 수많은 TFT의 액티브 채널 영역 내에 포함되는 "프라이머리" 결정립 경계의 수는 달라지게 되며, 전체 기판 상 또는 드라이버 영역, 화소 셀 영역 내의 TFT는 예측할 수 없는 불균일성을 갖게 된다. 이러한 불균일성은 액티브 매트릭스 디스플레이 디바이스를 구현하는데 있어서 치명적인 악영향을 미칠 수 있다.
또한, 미국 특허 제6,177,391호에서는 SLS 결정화 기술을 이용하여 거대 입자 실리콘 그레인(large silicon grain)을 형성하여 드라이버와 화소 배치를 포함한 LCD 디바이스용 TFT 제작시 액티브 채널 방향이 SLS 결정화 방법에 의하여 성장된 결정립 방향에 대하여 평행한 경우 전하 캐리어(electric charge carrier) 방향에 대한 결정립 경계의 배리어(barrier) 효과가 최소가 되며(도 3a), 따라서, 단결정 실리콘에 버금가는 TFT 특성을 얻을 수 있는 반면, 액티브 채널 방향과 결정립 성장 방향이 90 °인 경우 TFT 특성이 전하 캐리어(electric charge carrier)의 트랩으로 작용하는 많은 결정립 경계가 존재하게 되며, TFT 특성이 크게 저하된다(도 3b).
실제로, 액티브 매트릭스 디스플레이 제작시 구동 회로(driver circuit) 내의 TFT와 화소 셀 영역 내의 TFT는 일반적으로 90 °의 각도를 갖는 경우가 있으며, 이 때, 각 TFT의 특성을 크게 저하시키지 않으면서, TFT 간 특성의 균일성을 향상시키기 위해서는 결정 성장 방향에 대한 액티브 채널 영역의 방향을 30 °내지 60 °의 각도로 기울어지게 제작함으로써 디바이스의 균일성을 향상시킬 수 있다(도 3c).
그러나, 이 방법 역시 SLS 결정화 기술에 의해 형성되는 유한 크기의 결정립을 이용함으로써, 치명적인 결정립 경계가 액티브 채널 영역 내에 포함될 확률이 존재하며, 따라서, TFT 간 특성 차이를 야기시키는 예측할 수 없는 불균일성이 존재하게 된다는 문제점이 있다.
본 발명은 위에서 설명한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명에서는 서로 수직한 방향의 TFT로 이루어져 있어 TFT 기판 제작시 TFT 특성의 균일성을 판단할 수 있는 액티브 채널 영역 내의 '프라이머리' 결정립 경계의 최대수가 포함될 확률을 계산할 수 있는 수식을 유도하여, TFT 기판 제작 및 액티브 디스플레이 디바이스 제작시 요구되는 TFT 특성 및 특성 균일성 확보를위한 실리콘 결정립 크기, 방향에 때한 최적 공정 조건 및 액티브 채널의 최적 차원을 결정할 수 있는 다결정 실리콘 박막 및 이를 사용하여 제작된 액티브 매트릭스 TFT를 이용한 디바이스를 제공하는 것이다.
도 1a는 동일한 결정립 크기 Gs 및 액티브 채널 차원 L ×W에 대하여 치명적인 결정립 경계의 수가 2인 TFT의 개략적인 단면을 도시한 도면이고, 도 1b는 치명적인 결정립 경계의 수가 3인 TFT의 개략적인 단면을 도시한 도면이다.
도 2a 및 도 2b는 종래 기술에 따라 SLS 결정화법에 의하여 형성된 입자 크기가 큰 실리콘 그레인을 포함한 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.
도 3a 내지 도 3c는 또 다른 종래 기술에 따라 제조된 TFT의 액티브 채널의 개략적인 단면을 도시한 도면이다.
도 4는 상호 수직한 방향의 TFT로 구성되는 액티브 매트릭스 디스플레이를 개략적으로 나타내는 도면이다.
도 5a 및 도 5b는 액티브 채널 영역 내에 소스/드레인 방향에 대한 법선에 대하여 θ의 각도로 기울어져 있는 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조를 나타내는 도면이다.
도 6a 및 도 6b는 액티브 채널 영역 내에 소스/드레인 방향과 수직하지 않은 일반적인 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조에서 최대수(도 6a)또는 최대수 -1(도 6b)개의 '프라이머리' 결정립 경계가 액티브 채널 영역 내에 포함되어 있는 확률을 계산하기 위하여 도시한 도면이다.
도 7a 및 도 7b는 θ= 0 °인 경우 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 사용하는 TFT의 구조를 개략적으로 도시한 도면이다.
도 8a 및 도 8b는 θ= 0 °인 경우 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 사용하는 TFT 구조에서 최대수(도 8a) 또는 최대수 -1(도 8b)개의 '프라이머리' 결정립 경계가 액티브 채널 영역 내에 포함될 확률을 계산하기 위한 도면이다.
도 9a 및 도 9b는 본 발명의 일실시예에 의해 제조될 수 있는 TFT 기판의 공정 마진을 산출하는 예를 도시하는 그래프이다.
본 발명은 상기한 목적을 달성하기 위하여, 본 발명은
서로 수직하여 배치되어 있는 트랜지스터 TR1, TR2 에 대하여 각각의 프라이머리 결정립 경계의 최대수가 액티브 채널 영역 내에 포함될 확률 P1 및 P2가 하기식 1 및 2로 표현되고 P1 또는 P2가 0.5가 아닌 것을 특징으로 하는 TFT용 다결정 실리콘 박막을 제공한다.
[식 1]
P1 = (D1 - (Nmax1 -1) ×Gs1)/Gs1
[식 2]
P2 = (D2 - (Nmax2 -1) ×Gs2)/Gs2
여기에서,
D1 = L1 cos θ+ W1 sin θ, D2 = L2 cosθ+ W2 sinθ
L1 및 L2는 트랜지스터 TR1 및 TR2의 액티브 채널의 길이, W1 및 W2는 트랜지스터 TR1 및 TR2의 액티브 채널의 폭,
Nmax1 및 Nmax2는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 영역 내에 포함될 수 있는 '프라이머리" 결정립 경계의 최대수,
Gs1 및 Gs2는 트랜지스터 TR1과 TR2 각각의 특성에 치명적인 영향을 주는 결정립 크기,
θ는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 방향의 수직 방향에 대하여 '프라이머리' 결정립 경계가 기울어져 있는 각도를 나타낸다.
또한, 본 발명은
서로 수직하여 배치되어 있는 트랜지스터 TR1, TR2 에 대하여 각각의 프라이머리 결정립 경계의 최대수를 포함할 확률이 TFT 기판의 액티브 채널 영역의 장축 방향의 결정립 크기에 대하여 상기 프라이머리 결정립 경계의 최대수 -1개의 결정립이 차지하는 거리를 뺀 나머지 거리의 비율로 나타내어지며, 상기 확률 P1 또는 P2가 0.5가 아닌 것을 특징으로 하는 TFT용 다결정 실리콘 박막을 제공한다.
또한, 본 발명은
본 발명에 의해 제조되는 다결정 실리콘 박막을 사용하는 액티브 매트릭스 TFT를 이용한 것을 특징으로 하는 디바이스를 제공한다.
이하, 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
액티브 매트릭스 디스플레이용 TFT 제작시 TFT 특성에 직접, 간접적으로 중대한 영향을 미치는 다결정 실리콘의 결정립이 TFT 특성 향상을 위하여 크고 규칙화되는 경우, 결정립의 유한한 크기로 인하여, 인접한 결정립 사이에는 결정립 경계가 발생한다.
본 발명에서 "결정립 크기"라 함은 확인될 수 있는 결정립 경계 사이의 거리를 말하여, 통상 오차 범위에 속하는 결정립 경계의 거리라고 정의한다.
특히, 결정립 경계가 액티브 채널(active channel) 영역 내에 존재할 때 TFT특성에 치명적인 영향을 주는 결정립 경계, 즉, 액티브 채널 방향의 수직 방향에 대한 결정립 경계의 기울어짐 각도가 -45 °≤θ≤45 °인 "프라이머리" 결정립 경계의 경우, 다결정 실리콘 박막의 형성시 공정 정밀성의 한계로 인하여 피할 수 없는 결함이 된다.
TFT를 이용하여 액티브 매트릭스 디스플레이를 제작할 때 화소 어레이는 물론, 게이트 구동 회로 또는 데이터 구동 회로에는 회로 특성상 또는 공간 활용을 위하여 언제나 상호 수직한 방향의 TFT가 필요하다.
도 4는 상호 수직한 방향의 TFT로 구성되는 액티브 매트릭스 디스플레이를 개략적으로 나타내는 도면으로, 이러한 경우, 수직한 두 방향의 TFT 특성을 향상시키기 위한 다결정 실리콘의 결정립은 각각의 TFT 방향에 대항 평행한 결정 성장 방향을 가져야 한다. 즉, 수직한 양방향에 대한 결정립 크기와 방향에 따라 주어진 TFT의 특성이 결정된다.
이때, 기판 또는 디스플레이 상에 제작되는 TFT 액티브 채널 영역 내에 포함되는 '프라이머리' 결정립 경계의 수는 결정립의 크기, 방향, 액티브 채널의 차원 등에 따라 달라질 수 있고(도 4 참조), 따라서, 제작되는 TFT 및 디스플레이의 특성이 불균일하게 되거나, 심지어 구동되지 않게 된다.
본 발명에서는 수직한 TFT들로 구성되는 TFT 기판 또는 액티브 매트릭스 디스플레이의 특성에 치명적인 영향을 주는 '프라이머리' 결정립 경계의 최대수가 액티브 채널 영역에 포함될 확률을 결정립 크기, 방향, 액티브 채널의 차원의 함수로 유도하였으며, 이를 이용하여 기판 또는 디스플레이 상에 균일한 특성의 TFT를 제작할 수 있다.
도 5a 및 도 5b는 액티브 채널 영역 내에 소스/드레인 방향에 대한 법선에 대하여 θ의 각도로 기울어져 있는 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조를 나타내는 도면이다.
도 5a 및 도 5b를 참조하면, 타입 1의 TR1과 타입 2의 TR2에서 소스/드레인 방향에 대한 법선을 NN'이라 하면, 법선 NN'과 결정립 장축 방향의 인접한 결정립 간의 경계를 '프라이머리" 결정립 경계라 할 수 있으며, 법선 NN'과 '프라이머리' 결정립 경계가 이루는 각도 θ는 -45°≤θ≤45°가 된다.
도 6a 및 도 6b는 액티브 채널 영역 내에 소스/드레인 방향과 수직하지 않은 일반적인 결정립 경계를 갖는 다결정 실리콘을 이용한 TFT 구조에서 최대수(도 6a 참조) 또는 최대수 -1(도 6b 참조)개의 '프라이머리' 결정립 경계가 액티브 채널 영역 내에 포함되어 있는 확률을 계산하기 위하여 도시한 도면이다.
먼저, 도 6a를 참조하여 타입 1의 TR1에 대한 수식을 유도하면, 길이가 L1이고 폭이 W1인 액티브 채널 영역 내의 '프라이머리' 결정립 경계간 최대 거리 D는 단순한 삼각 함수 관계에 의하여 다음과 같이 나타낼 수 있다.
D1 = (L1 + x)×cos θ
여기에서, x = W1×tan θ이며,
따라서, D1 = (L1 + W1×tan θ)×cos θ= (L1×cos θ)+ (W1×tan θ×cos θ)가 된다.
이때, tan θ×cos θ= sin θ이므로, D를 다시 쓰면,
D1 = L1×cos θ+ W1×sin θ으로서,
액티브 채널 영역의 길이 L1과 폭 W1, 그리고 법선 NN'에 대한 '프라이머리' 결정립 경계의 기울어짐 각도 θ만의 함수로 나타낼 수 있다.
타입 1의 TR1의 특성에 치명적인 영향을 주는 결정립 경계의 위치를 결정짓는 결정립 크기를 Gs1이라 할 때, 액티브 채널 영역 내에 포함되는 '프라이머리' 결정립 경계의 최대수를 Nmax1이라 하면, Nmax1은 다음과 같은 식에 의하여 구할 수 있다.
Nmax1 = ζ(D1/Gs1)
여기에서, 함수 ζ는 다음과 같이 정의될 수 있다.
ζ(x) = 최소 정수 ≥x, x는 임의의 수이다.
즉, x = 2일 때, Nmax1 = 2이며, x = 2.3일 때, Nmax1 = 3이 되게 하느 함수임을 알 수 있다.
이때, 액티브 채널 영역 내에 '프라이머리' 결정립 경계의 최대수 Nmax1을 포함할 확률 P1은 도 6a에서 장축 방향의 결정립 크기 Gs1에 대한 Nmax1 -1개의 결정립이 차지하는 거리를 뺀 나머지 거리인 a1 + b1의 비율로서 나타낼 수 있다.
즉, P1 =(a1 + b1)/Gs1이고,
a1 + b1 = D1 - (Nmax1 -1) ×Gs1이다.
그러므로, P1은 하기식 1로 표현될 수 있다.
[식 1]
P1 = (D1-(Nmax1 -1)×Gs1)/Gs1이다.
이때, 타입 1의 TR1의 액티브 채널 영역 내에 Nmax -1개의 '프라이머리' 결정립 경계의 수를 포함할 확률을 Q1이라 하면, P1과 Q1의 정의로부터
P1 + Q1 = 1의 관계식이 성립되며,
따라서, Q1에 대한 식은 다음과 같다.
Q1 = 1 - P1 = 1 - {(D1-(Nmax1 -1)×Gs1)/Gs1} = (-D1 + Nmax1×Gs1)/Gs1이된다.
타입 1의 TR1에 대한 것과 동일하게, 도 6b를 참조하면, 타입 2의 TR2에 대하여, 액티브 채널 영역 내에 '프라이머리' 결정립 경계의 최대수 Nmax2를 포함할 확률 P2는 하기식 2와 같이,
P2 = (a2 + b2)/Gs2로 나타낼 수 있고,
[식 2]
P2 = (D2-(Nmax2 -1)×Gs2)/Gs2이다.
여기에서, D2 = L2×cos θ+ W2×sin θ,
Nmax2 = ζ(D2/Gs2)이다.
이때, 타입 2의 TR2의 액티브 채널 영역 내에 Nmax2 -1개의 '프라이머리' 결정립 경계의 수를 포함할 확률을 Q2라 하면, P2와 Q2의 정의로부터(도 6b 참조),
P2 + Q2 = 1의 관계식이 성립되며,
따라서, Q2에 대한 식은 다음과 같다.
Q2 = 1 - P2 = 1 - {(D2-(Nmax2 -1)×Gs2)/Gs2} = (-D2 + Nmax2×Gs2)/Gs2
이상과 같이, 서로 수직한 방향의 2개의 형태의 TR에 대하여, 각 액티브 채널 영역 내에는 Nmax 또는 Nmax -1개의 '프라이머리' 결정립 경계의 수만이 존재할 수 있으며, 이를 바탕으로 확률 P1과 P2의 물리적인 의미를 살펴보면 다음과 같다.
a) P1 또는 P2 = 0인 경우
액티브 채널 영역 내에는 '프라이머리' 결정립 경계의 최대 수 Nmax가 포함될 확률은 0이고, 따라서, 액티브 채널 영역 내에는 Nmax -1 개의 '프라이머리' 결정립 경계의 수만이 존재할 수 있다. 그러므로, 극히 균일한 TFT 특성을 구현할 수 있다.
b) 0 < P1 또는 P2 < 0.5인 경우
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수가 존재할 확률은 Nmax -1 개의 결정립 경계의 수가 존재할 확률보다 낮다.
c) P1 또는 P2 = 0.5인 경우
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수를 포함할 확률이 Nmax- 1 개의 경계 수를 포함할 확률과 같다. 따라서, 극히 불균일한 TFT 특성이 나타날 수 있다.
d) 0.5 < P1 또는 P2 < 1인 경우
액티브 채널 영역 내에 Nmax 개의 "프라이머리" 결정립 경계의 수를 포함할 확률이 Nmax -1 개의 경계를 포함할 확률보다 높다.
e) P1 또는 P2 = 1인 경우
액티브 채널 영역 내에 "프라이머리" 결정립 경계의 최대 수 Nmax를 포함할 확률은 1이고, 따라서 액티브 채널 영역 내에서는 Nmax 개의 "프라이머리" 결정립경계의 수만이 존재할 수 있다. 그러므로, 극히 균일한 TFT 특성을 구현할 수 있다.
이러한, 확률 P1 및 P2의 의미로부터 서로 수직한 타입 1의 TR1과 타입 2의 TR2 각각에 대한 결정립 경계의 최대수가 포함될 확률 P1과 P2의 값이 동시에 0 또는 1이 되게 하는 결정립 크기, 방향, 액티브 채널 차원의 조합을 본 발명에서는 산출하여 다결정 실리콘 공정과 TFT 설계에 반영할 경우, TFT 전체 기판 또는 선택 영역 내에 제작되는 TFT 특성의 균일성을 확보할 수 있을 뿐만 아니라, TFT 제적 공정 중 게이트 메탈의 식각에 의한 액티브 채널 형성 시에도 TFT의 균일성을 확보할 수 있는 공정 마진을 관리할 수 있다.
θ= 0 °인 경우의 수식
도 7a 및 도 7b는 θ= 0 °인 경우 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 사용하는 TFT의 구조를 개략적으로 도시한 도면이다.
도 7a 및 도 7b를 참조하면, 지금까지는 소스/드레인 방향의 법선 방향이 NN'에 대하여 θ의 각도로 "프라이머리" 결정립 경계가 기울어진 경우에 대한 일반적인 경우로서, θ= 0 °인 특수한 경우가 있을 수 있고, 이 때, 동일한 수의 "프라이머리" 결정립 경계가 액티브 채널 영역에 포함된다면, θ≠0 °인 경우에 비하여, "프라이머리" 결정립 경계에 대하여 수직한 "세컨더리(Secondary)" 결정립 경계가 TFT 특성에 미치는 영향은 줄어들고, 이에 따라 TFT 특성이 보다 더 우수하리라 예상할 수 있다.
도 8a 및 도 8b는 θ= 0 °인 경우 액티브 채널 영역 내에 소스/드레인 방향과 수직한 결정립 경계를 갖는 다결정 실리콘을 사용하는 TFT 구조에서 최대수(도 8a) 또는 최대수 -1(도 8b)개의 '프라이머리' 결정립 경계가 액티브 채널 영역 내에 포함될 확률을 계산하기 위한 도면이다.
이때, 식 1 및 식 2에 의하여, 타입 1의 TR1과 타입 2의 TR2에 대하여 각각 D1 = L1, D2 = L2가 되며, 더 이상 식 1 및 식 2는 W 및 θ의 함수가 아니다.
따라서, 확률 P1과 P2는 다음과 같이 나타낼 수 있다.
P1 = (L1-(Nmax1 -1)×Gs1)/Gs1, P2 = (L2-(Nmax2 -1)×Gs2)/Gs2가 된다.
이때, 액티브 채널 영역 내에 Nmax -1개의 '프라이머리' 결정립 경계의 수를 포함할 확률은 P + Q = 1이므로,
Q1과 Q2는 다음과 같이 나타낼 수 있다.
Q1 = (-D1 + Nmax1×Gs1)/Gs1, Q2 = (-D2 + Nmax2×Gs2)/Gs2가 된다.
도 9a 및 도 9b는 본 발명의 일실시예에 의해 제조될 수 있는 TFT 기판의 공정 마진을 산출하는 예를 도시하는 그래프이다.
도 9a 및 도 9b를 참조하면, 결정립 크기가 2 ㎛이며, 결정립 경계가 소스/드레인 방향에 수직한 경우(도 9a) 또는 다소의 각도로 기울어져 있는 경우(θ= 2°, 도 9b 참조), 본 발명의 식 1에 따라서, 액티브 채널의 길이에 따른 결정립 경계의 최대수가 액티브 채널 영역 내에 포함될 확률을 도시하면, 결정립 크기의 정수배가 되는 액티브 채널 길이에 대하여(도 9a 참조) 또는 1.6 ㎛ + 결정립 크기의 정수배(도 9b 참조)가 되는 채널 길이에서 확률 P1 또는 P2가 1이 됨을 알 수 있다.
즉, P1 또는 P2가 1이 되게 하는 채널 길이를 이용하여 TFT 설계를 할 겨우, 기판 제작시 발생할 수 있는 미스얼라인 또는 TR의 위치 변화에 따른 TFT 특성의 불균일성을 완전히 제거할 수 있다.
그러나, TFT 설계시 액티브 채널의 길이와 실제 TFT 제작 공정에서 액티브 채널의 길이를 결정하는 게이트 형성 공정에서 식각에 따른 액티브 채널 길이의 가변성이 언제나 존재하며, 그에 따른 확률 P1 또는 P2를 확보하기 위한 공정 마진을 산출할 수 있다.
도 9a를 참조하면, P1 또는 P2 ≥0.75이기 위한 채널 길이는 P1 또는 P2 = 1인 채널 길이로부터 θ= 0°에 대하여 0.5 ㎛ 이내, θ= 2°인 경우 0.4 ㎛ 이내이어야 함을 알 수 있다.
이상 설명한 바와 같이, 본 발명은 서로 수직한 2가지 이상의 트랜지스터로 구성되어 있는 TFT 전체 기판 또는 선택적 영역 내의 트랜지스터의 특성을 향상시킬 수 있다. 또한, 각 트랜지스터들의 균일성은 각각의 트랜지스터의 방향에 평행한 다결정 실리콘 결정립의 크기와 방향에 의하여 결정되므로 최적의 균일성을 확보할 수 있는 TFT를 설계할 수 있으며, 목적하는 균일성을 확보하기 위하여 TFT 기판 제작시 요구되는 공정 마진을 미리 예측, 관리할 수 있다.

Claims (11)

  1. 서로 수직하여 배치되어 있는 트랜지스터 TR1, TR2 에 대하여 각각의 프라이머리 결정립 경계의 최대수가 액티브 채널 영역 내에 포함될 확률 P1 및 P2가 하기식 1 및 2로 표현되고 P1 또는 P2가 0.5가 아닌 것을 특징으로 하는 TFT용 다결정 실리콘 박막:
    [식 1]
    P1 = (D1 - (Nmax1 -1) ×Gs1)/Gs1
    [식 2]
    P2 = (D2 - (Nmax2 -1) ×Gs2)/Gs2
    여기에서,
    D1 = L1 cos θ+ W1 sin θ, D2 = L2 cosθ+ W2 sinθ
    L1 및 L2는 트랜지스터 TR1 및 TR2의 액티브 채널의 길이, W1 및 W2는 트랜지스터 TR1 및 TR2의 액티브 채널의 폭,
    Nmax1 및 Nmax2는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 영역 내에 포함될 수 있는 '프라이머리" 결정립 경계의 최대수,
    Gs1 및 Gs2는 트랜지스터 TR1과 TR2 각각의 특성에 치명적인 영향을 주는 결정립 크기,
    θ는 트랜지스터 TR1 및 TR2 각각의 액티브 채널 방향의 수직 방향에 대하여 '프라이머리' 결정립 경계가 기울어져 있는 각도를 나타낸다.
  2. 제 1항에 있어서,
    디스플레이 디바이스 전체 기판에 배치되는 TFT용 다결정 실리콘 박막.
  3. 제 1항에 있어서,
    상기 P1 또는 P2가 0.75 이상이거나 또는 0.25 이하인 TFT용 다결정 실리콘 박막.
  4. 제 1항에 있어서,
    상기 θ가 -45 °≤θ≤45 °인 TFT용 다결정 실리콘 박막.
  5. 제 4항에 있어서,
    상기 θ가 0°인 TFT용 다결정 실리콘 박막.
  6. 서로 수직하여 배치되어 있는 트랜지스터 TR1, TR2 에 대하여 각각의 프라이머리 결정립 경계의 최대수를 포함할 확률이 TFT 기판의 액티브 채널 영역의 장축 방향의 결정립 크기에 대하여 상기 프라이머리 결정립 경계의 최대수 -1개의 결정립이 차지하는 거리를 뺀 나머지 거리의 비율로 나타내어지며, 상기 확률 P1 또는 P2가 0.5가 아닌 것을 특징으로 하는 TFT용 다결정 실리콘 박막.
  7. 제 6항에 있어서,
    상기 다결정 실리콘 박막은 디스플레이 디바이스 전체에 걸쳐 배치되는 TFT용 다결정 실리콘 박막.
  8. 제 6항에 있어서,
    상기 확률 P1 또는 P2가 0.75 이상이거나 또는 0.25 이하인 TFT용 다결정 실리콘 박막.
  9. 제 1항 또는 제 6항의 다결정 실리콘 박막을 사용하는 액티브 매트릭스 TFT를 이용한 것을 특징으로 하는 디바이스.
  10. 제 9항에 있어서,
    상기 디바이스가 디스플레이 디바이스 또는 반도체 디바이스로 사용되는 것인 디바이스.
  11. 제 10항에 있어서,
    상기 디스플레이 디바이스는 액정 표시 장치(LCD) 또는 유기 전계 발광 소자(EL)인 디바이스.
KR10-2002-0039495A 2002-07-08 2002-07-08 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스 KR100483987B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR10-2002-0039495A KR100483987B1 (ko) 2002-07-08 2002-07-08 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스
US10/454,612 US6825494B2 (en) 2002-07-08 2003-06-05 Polycrystalline silicon thin film used in a thin film transistor and a device using the same
CNB031327869A CN100421263C (zh) 2002-07-08 2003-07-08 用于薄膜晶体管的多晶硅薄膜和使用该多晶硅薄膜的器件
EP03090204A EP1381089B1 (en) 2002-07-08 2003-07-08 Polycrystalline silicon thin film used in a thin film transistor and a device using the same
DE60329441T DE60329441D1 (de) 2002-07-08 2003-07-08 In einem Dünnfilmtransistor verwendeter polykristalliner Silizium-Dünnfilm und diesbezügliches Bauelement
JP2003271874A JP4338463B2 (ja) 2002-07-08 2003-07-08 Ｔｆｔ用多結晶シリコン薄膜の設計方法及びこれを使用して形成されたデバイス

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0039495A KR100483987B1 (ko) 2002-07-08 2002-07-08 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스

Publications (2)

Publication Number Publication Date
KR20040005184A true KR20040005184A (ko) 2004-01-16
KR100483987B1 KR100483987B1 (ko) 2005-04-15

Family

ID=29728780

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0039495A KR100483987B1 (ko) 2002-07-08 2002-07-08 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스

Country Status (6)

Country Link
US (1) US6825494B2 (ko)
EP (1) EP1381089B1 (ko)
JP (1) JP4338463B2 (ko)
KR (1) KR100483987B1 (ko)
CN (1) CN100421263C (ko)
DE (1) DE60329441D1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170109114A (ko) * 2016-03-17 2017-09-28 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치, 박막트랜지스터 기판의 제조방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200414280A (en) * 2002-09-25 2004-08-01 Adv Lcd Tech Dev Ct Co Ltd Semiconductor device, annealing method, annealing apparatus and display apparatus
KR100454751B1 (ko) * 2002-10-21 2004-11-03 삼성에스디아이 주식회사 듀얼 또는 멀티플 게이트를 사용하는 티에프티의 제조 방법
KR100501700B1 (ko) * 2002-12-16 2005-07-18 삼성에스디아이 주식회사 엘디디/오프셋 구조를 구비하고 있는 박막 트랜지스터
CN1324540C (zh) * 2003-06-05 2007-07-04 三星Sdi株式会社 具有多晶硅薄膜晶体管的平板显示装置
US8329557B2 (en) * 2009-05-13 2012-12-11 Silicon Genesis Corporation Techniques for forming thin films by implantation with reduced channeling
KR101094285B1 (ko) * 2009-12-04 2011-12-19 삼성모바일디스플레이주식회사 박막트랜지스터 및 이를 포함하는 표시장치
CN105762196B (zh) * 2016-05-16 2018-09-18 京东方科技集团股份有限公司 一种薄膜晶体管、其制作方法及相应装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW272319B (ko) * 1993-12-20 1996-03-11 Sharp Kk
JP3067949B2 (ja) * 1994-06-15 2000-07-24 シャープ株式会社 電子装置および液晶表示装置
JP3204986B2 (ja) 1996-05-28 2001-09-04 ザ トラスティース オブ コロンビア ユニヴァーシティ イン ザ シティ オブ ニューヨーク 基板上の半導体膜領域の結晶化処理及びこの方法により製造されたデバイス
JP3642546B2 (ja) * 1997-08-12 2005-04-27 株式会社東芝 多結晶半導体薄膜の製造方法
US6479837B1 (en) * 1998-07-06 2002-11-12 Matsushita Electric Industrial Co., Ltd. Thin film transistor and liquid crystal display unit
JP2000243969A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
JP2000243968A (ja) * 1999-02-24 2000-09-08 Matsushita Electric Ind Co Ltd 薄膜トランジスタとその製造方法及びそれを用いた液晶表示装置とその製造方法
US6177391B1 (en) 1999-05-27 2001-01-23 Alam Zafar One time use disposable soap and method of making
KR100303142B1 (ko) * 1999-10-29 2001-11-02 구본준, 론 위라하디락사 액정표시패널의 제조방법
JP4732599B2 (ja) * 2001-01-26 2011-07-27 株式会社日立製作所 薄膜トランジスタ装置
KR100483985B1 (ko) * 2001-11-27 2005-04-15 삼성에스디아이 주식회사 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스
KR100462862B1 (ko) * 2002-01-18 2004-12-17 삼성에스디아이 주식회사 티에프티용 다결정 실리콘 박막 및 이를 이용한디스플레이 디바이스

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170109114A (ko) * 2016-03-17 2017-09-28 삼성디스플레이 주식회사 박막트랜지스터 기판 및 이를 구비한 유기 발광 표시 장치, 박막트랜지스터 기판의 제조방법

Also Published As

Publication number Publication date
EP1381089B1 (en) 2009-09-30
CN100421263C (zh) 2008-09-24
KR100483987B1 (ko) 2005-04-15
JP4338463B2 (ja) 2009-10-07
DE60329441D1 (de) 2009-11-12
JP2004040111A (ja) 2004-02-05
CN1495913A (zh) 2004-05-12
US20040004219A1 (en) 2004-01-08
EP1381089A3 (en) 2004-06-16
EP1381089A2 (en) 2004-01-14
US6825494B2 (en) 2004-11-30

Similar Documents

Publication Publication Date Title
KR100483985B1 (ko) 박막 트랜지스터용 다결정 실리콘 박막 및 이를 사용한디바이스
KR100462862B1 (ko) 티에프티용 다결정 실리콘 박막 및 이를 이용한디스플레이 디바이스
KR100483987B1 (ko) 티에프티용 다결정 실리콘 박막 및 이를 사용한 디바이스
US7482179B2 (en) Method of fabricating a thin film transistor using dual or multiple gates
KR100552958B1 (ko) 다결정 실리콘 박막 트랜지스터를 포함하는 평판 표시소자 및 그의 제조 방법
KR100501700B1 (ko) 엘디디/오프셋 구조를 구비하고 있는 박막 트랜지스터
KR100514179B1 (ko) 박막 트랜지스터 및 이를 사용하는 유기 전계 발광 소자
KR100534577B1 (ko) 특성이 우수한 디스플레이 디바이스
KR100534576B1 (ko) 다중 게이트를 갖는 박막 트랜지스터
KR100542991B1 (ko) 다결정 실리콘 박막 트랜지스터를 포함하는 평판 표시 소자
KR101483629B1 (ko) 박막 트랜지스터 및 그 제조방법
KR100542992B1 (ko) 다결정 실리콘 박막 트랜지스터를 포함하는 평판 표시 소자
US20040163585A1 (en) Method for manufacturing polycrystalline silicon thin film and thin film transistor fabricated using polycrystalline silicon thin film manufactured by the manufacturing
KR100507345B1 (ko) 엘디디 구조를 구비하고 있는 박막 트랜지스터 및 이를사용하는 평판 표시 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160329

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180403

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20190401

Year of fee payment: 15