JP2003157757A - 電子源基板およびそれを用いた表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 アノード−電子放出素子間で放電が生じて
も、他の電子放出素子に悪影響を及ぼさない電子源基板
を提供する。 【解決手段】 行方向に配線された行方向配線１８と、
行方向配線と交差するように列方向に配線された列方向
配線１７と、一端が抵抗素子１５を介して行方向配線１
８に接続され、他端が抵抗素子１４を介して列方向配線
１７に接続され、これら配線１７、１８から所定の駆動
電圧が供給される電子放出素子１１とを有し、列方向配
線１７の配線抵抗値が行方向配線１８の配線抵抗値より
高く、かつ、抵抗素子１４の抵抗値が抵抗素子１５の抵
抗値より高い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の電子放出素
子がマトリクス状に配置された電子源基板およびそれを
用いた表示装置に関する。

【０００２】

【従来の技術】この種の表示装置に用いられる電子放出
素子として、熱電子源、冷陰極電子源の２種類が知られ
ている。冷陰極電子源には、電界放出型素子、金属／絶
縁層／金属型素子、表面伝導型電子放出素子（以下ＳＣ
Ｅ素子と略す）等がある。ここでは、ＳＣＥ素子につい
て説明する。

【０００３】ＳＣＥ素子は、基板上に形成された小面積
の薄膜に、膜面に平行に電流を流すことにより、電子放
出が生ずる現象を利用するものである。このＳＣＥ素子
の典型的な素子構成としてＭ．ハートウェルの素子構成
を図２０に示す。図２０の（ａ）は素子の上面図、図２
０の（ｂ）はその側面図である。

【０００４】図２０の（ａ）および（ｂ）を参照する
と、このＳＣＥ素子は、ガラス等からなる基板１４１上
に素子電極間隔Ｌ、素子電極長さＷの一対の素子電極１
４２、１４３が形成され、これら素子電極１４２、１４
３を跨ぐように導電性薄膜１４４が形成され、この導電
性薄膜１４４の中央付近に電子放出部１４５が形成され
た構造になっている。

【０００５】ＳＣＥ素子は、構造が単純で製造も容易で
あることから、それを大面積にわたり多数配列形成でき
るという利点を有しており、容易に表示装置への適用が
可能であり、これまでに種々の表示装置が提案されてい
る。

【０００６】以下、ＳＣＥ素子がマトリクス状に配置さ
れた電子源基板を備える一般的な表示装置の構成および
動作について簡単に説明する。

【０００７】図２１は、従来の表示パネルの一部を切り
欠いて示した斜視図である。この表示パネルは、下面に
蛍光体１５０が形成されたフェースプレート１５９と、
これに対向して配置されるリアプレート１５１とを備え
る。リアプレート１５１には、一対の素子電極１５２、
１５３と、これらを跨ぐように形成された、中央付近に
電子放出部１５５を備える導電性薄膜１５４とから構成
される、複数の電子放出素子１５６〜１５８が形成され
ている。これら電子放出素子１５６〜１５８は、図２０
に示したＳＣＥ素子と同様のものである。

【０００８】この表示パネルでは、素子電極１５２、１
５３間に十数Ｖの素子電圧Ｖｆを印加すると、電子放出
部１５５の低電位側から電子が放出され、その一部の電
子が数ｋＶの電圧を印加されたアノードとなるフェース
プレート１５９に達し、蛍光体１５０を発光させる。

【０００９】参考のために、上述したＳＣＥ素子に関す
る技術について、本出願人による先行技術の一部を以下
に紹介する。

【００１０】インクジェット形成方式によるＳＣＥ素子
作製に関しては、特開平09−102271号公報や特開2000−
251665号公報に詳述されている。また、ＳＣＥ素子をマ
トリクス状に配置した例としては、特開昭64-031332号
公報、特開平07-326311号公報に詳述されている。更に
は、ＳＣＥ素子を備える電子源基板の配線形成方法に関
しては、特開平08-185818号公報や特開平09-050757号公
報に記載されており、駆動方法については特開平06-342
636号公報等に詳述されている。また、電子放出素子特
性の均一性を向上させる目的でＳＣＥ素子と直列に抵抗
素子を配置することが特開平02-247936号公報、特開平0
2-247937号公報、特開平07-326283号公報に開示されて
いる。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来のＳＣＥ素子を用いた表示装置には、以下のよう
な問題がある。

【００１２】図２１に示した従来の表示パネルにおい
て、例えば電子放出素子１５８の素子電極１５２、１５
３間に１０Ｖから２０Ｖ程度の素子電圧Ｖｆを印加して
電子を放出させ、放出された電子を数ｋＶの加速電圧で
加速させる場合、電子放出部１５５の近傍の吸着物、あ
るいは局部的な脱ガスによる放電等で、電子放出素子の
低電位側、高電位側が短絡することがあった。その場
合、電子放出素子１５８に過電流が流れ、それによって
導電性薄膜１５４、電極１５２、１５３が破壊されるこ
とがあった。更には、その際に発生するガスによりアノ
ードと電子放出部１５５との間で放電が発生し、導電性
薄膜１５４、電極１５２、１５３を破壊するだけでな
く、配線を通じて、電気的に接続された他の電子放出素
子１５６、１５７にも異常な電圧が印加され、これらの
素子の劣化を引き起こしていた。従来は、このよう現象
により、輝度の不均一化などによる表示画像の品位低下
が起きるという問題があった。

【００１３】また、アノードに印加する電圧を増加させ
ると、電子放出素子の電子放出部−アノード間で放電が
生じる。この放電によりダメージを受ける素子数は、ア
ノード電圧が高い程増加する傾向にある。これは、放電
により流れる異常電流が大きくなり、それによって素子
のダメージの程度が大きくなるとともに、配線に印加さ
れる異常電圧も高くなるために、配線を通して影響を受
ける素子数が増加することによる。このため、従来はア
ノード電圧を十分に高くできず、これが表示パネルの輝
度を下げる原因の１つとなっていた。

【００１４】以上のような問題があるため、表面伝導型
電子放出素子は、素子構造が簡単であるという利点があ
るにもかかわらず、産業上積極的に応用されるには至っ
ていなかった。

【００１５】本発明の目的は、上記問題を解決し、アノ
ード−電子放出素子間で放電が生じても、他の電子放出
素子に悪影響を及ぼさない電子源基板、およびそれを用
いた表示装置を提供することにある。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、第１の発明の電子源基板は、行方向に配線された行
方向配線と、前記行方向配線と交差するように列方向に
配線された列方向配線と、一端が前記行方向配線に接続
され、他端が第１の抵抗素子を介して前記列方向配線に
接続され、これら行方向配線および列方向配線から所定
の駆動電圧が供給される電子放出素子とを有し、前記列
方向配線の配線抵抗値が前記行方向配線の配線抵抗値よ
り高いことを特徴とする。

【００１７】上記の第１の発明においては、行方向配線
に駆動電圧を供給する駆動回路は、列方向配線に駆動電
圧を供給する駆動回路に比べて、許容電流量が大きく設
計されていおり、これに伴って出力インピーダンスは低
く設定されている。この設計条件からすると、列方向配
線よりも行方向配線から流れ込む電流量を多くしたほう
が設計上有利となるので、列方向配線の配線抵抗値が行
方向配線の配線抵抗値より高く、かつ、電子放出素子と
列方向配線との間に、第１の抵抗素子を設けている。こ
れによって、電流許容量の大きな行方向配線に選択的に
放電電流を流すことができるとともに、電子源へのダメ
ージを低減することができる。

【００１８】また、上記の第１の発明において、電子放
出素子と行方向配線との間に第２の抵抗素子を設けるこ
とによって、電子放出素子の行方向配線側で放電した場
合は、その放電によって生じる放電電流（異常電流）が
第２の抵抗素子によって抑制される。この第２の抵抗素
子は、他の電子放出素子がその行方向配線側で放電した
場合には、行方向配線を介して流れ込む放電電流も抑制
する。また、電子放出素子の列方向配線側で放電した場
合は、上述のとおり、その放電によって生じる放電電流
（異常電流）が第１の抵抗素子によって抑制される。こ
の第１の抵抗素子は、他の電子放出素子がその列方向配
線側で放電した場合には、列方向配線を介して流れ込む
放電電流も抑制する。このように、第１および第２の抵
抗素子を設けたことで、行方向、列方向のいずれの方向
においても、他の電子放出素子への放電電流によるダメ
ージを低く抑えることができ、かつ、他の電子放出素子
からの放電電流によるダメージを低く抑えることができ
る。

【００１９】また、上記の第１の発明において、第１の
抵抗素子の抵抗値をＡ、第２の抵抗素子の抵抗値をＢ、
列方向配線の配線抵抗値をＣ、行方向配線の配線抵抗値
をＤとするとき、 Ａ／Ｂ ≦ Ｃ／Ｄ の条件を満たすことが望ましい。この場合は、じょうき
の駆動電圧への影響を考慮して第１および第２の抵抗素
子の抵抗値の設定をさらに最適なものにすることが可能
となる。

【００２０】第２の発明の電子源基板は、行方向に配線
された行方向配線と、前記行方向配線と交差するように
列方向に配線された列方向配線と、一端が前記行方向配
線に接続され、他端が第１の電流抑制手段を介して前記
列方向配線に接続され、これら行方向配線および列方向
配線から所定の駆動電圧が供給される電子放出素子とを
有し、前記列方向配線の配線抵抗値が前記行方向配線の
配線抵抗値より高いことを特徴とする。

【００２１】上記の第２の発明によれば、第１の電流抑
制手段によって、上述の第１の発明と同様に、電流許容
量の大きな行方向配線に放電電流を流すことができると
ともに、電子源へのダメージを低減することができる。
また、電子放出素子と行方向配線との間に第２の電流抑
制手段をさらに設けることによって、行方向配線および
列方向配線を通じて他の電子放出素子へ流れ出す放電電
流が抑制される。この第２の電流抑制手段は、行方向配
線および列方向配線を通じて他の電子放出素子から流れ
込む放電電流も抑制する。よって、より確実に、他の電
子放出素子への放電電流によるダメージを低く抑えるこ
とができ、かつ、他の電子放出素子からの放電電流によ
るダメージを低く抑えることができる。

【００２２】第３の発明の電子源基板は、行方向に配線
された行方向配線と、前記行方向配線と交差するように
列方向に配線された列方向配線と、一端が前記行方向配
線に接続され、他端が第１の電圧降下手段を介して前記
列方向配線に接続され、これら行方向配線および列方向
配線から所定の駆動電圧が供給される電子放出素子とを
有し、前記列方向配線の配線抵抗値が前記行方向配線の
配線抵抗値より高いことを特徴とする。

【００２３】上記の第３の発明によれば、上述の第１の
発明と同様に、電流許容量の大きな行方向配線に放電電
流を流すことができるとともに、電子源へのダメージを
低減することができる。また、電子放出素子と行方向配
線との間に第２の電圧降下手段をさらに設けることによ
って、電子放出素子が放電した場合は、電圧降下手段に
よって、行方向配線および列方向配線との間で放電電圧
を降下させることができるので、これら配線を通じて他
の電子放出素子へ流れ出す放電電流は小さい。他の電子
放出素子で放電が生じた場合も、電圧降下手段によっ
て、行方向配線および例方向配線との間で放電電圧を降
下させることができるので、これら配線を通じて他の電
子放出素子から流れ込む放電電流は小さい。よって、よ
り確実に他の電子放出素子への放電電流によるダメージ
を低く抑えることができ、かつ、他の電子放出素子から
の放電電流によるダメージを低く抑えることができる。

【００２４】なお、特開平02-247936号公報および特開
平02-247937号公報には、電子放出素子特性の均一性を
向上させる目的で、電子放出素子と直列に抵抗素子を配
置することが開示されている。しかしながら、これら公
報に記載の構成は、上述の第１から第３の発明の構成と
は異なり、ラダー配線であるため、電子放出素子と直列
に配置した抵抗素子と行方向及び列方向の配線抵抗値に
関する記載がなく、表示装置内で放電が発生した場合の
問題および解決手法についても記載されていない。従っ
て、この開示例からは、表示装置内のどこで放電がおき
てもダメージを一定以下に抑えることと、駆動装置の出
力電圧を下げることを両立させる技術思想を発想するの
は容易ではない。

【００２５】また、特開平07-326283号公報には、電子
放出素子特性の均一性を向上させる目的で複数の電子放
出素子と接続した配線と電源との間に、直列に抵抗素子
を配置することが開示されている。これはマトリクス配
線の開示例である。しかしながら、この公報に記載のも
のも、上述の第１から第３の発明の構成とは異なるもの
である。また、その公報にも表示装置内で放電が発生し
た場合については想定されていない。したがって、上記
特開平02-247936号公報及び特開平02-247937号公報等か
らは、表示装置内のどこで放電がおきてもダメージを一
定以下に抑えることと、駆動装置の出力電圧を下げるこ
と、を両立させる技術思想を発想し得るものではない。

【００２６】

【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。

【００２７】なお、繰り返しになるが、本発明の目的は
アノード−電子放出素子間で放電が生じても、他の電子
放出素子に悪影響を及ぼさないことにある。そのアプロ
ーチとして放電電流を抑制することと放電箇所から他の
電子放出素子までの間に電圧降下させることが上げられ
る。

【００２８】まず、放電電流を抑制することによって、
他の電子放出素子に過電流が流れ込むのを防ぐことがで
きる。放電電流は放電電流経路のインピーダンスを高く
することで抑制することができる。例えば、配線抵抗を
大きくしたり、放電スピードに合わせて配線のインダク
タンスや配線間の容量をマッチングさせることでインピ
ーダンスを大きくすることができる。

【００２９】また、電圧降下をすることによっても他の
電子放出素子に過電圧が印加するのを防ぐことができ
る。例えば、外部回路のインピーダンスを小さくした
り、電子放出素子の両端を容量結合させ放電スピードに
合わせて見かけ上のインピーダンスを小さくしたりして
過電圧を防ぐことができる。

【００３０】なお、過電流を防ぐ手段と過電圧を防ぐ手
段は電流を管理するか電圧を管理するかの発想の違いは
あるものの、電流と電圧は従属関係にあるのでほとんど
の手段が実質的に同じ構成で両方の効果がある。例え
ば、後述の本実施例に記載した電子放出素子に直列に配
置した抵抗素子はその代表的な例であり、電流制限機能
も電圧降下機能も有している。

【００３１】図１は、本発明の一実施形態である電子源
基板を説明するための図で、（ａ）はその電子源基板の
マトリクス配線の基本回路を示す等価回路図、（ｂ）は
（ａ）に示す基本回路における電子放出素子の列方向配
線側の素子電極で放電が生じた場合の異常電流の発生を
示す模式図、（ｃ）は（ａ）に示す基本回路における電
子放出素子の行方向配線側の素子電極で放電が生じた場
合の異常電流の発生を示す模式図である。

【００３２】図１（ａ）に示すように、本実施形態の電
子源基板のマトリクス配線の基本回路は、行方向に配線
された行方向配線１８と、これに交わるように列方向に
配線された列方向配線１７と、これら配線の交差部近傍
に配置された電子放出素子１１とを有し、電子放出素子
１１の一対の素子電極のうち、素子電極１２は第１の抵
抗素子１４を介して列方向配線１７に接続され、素子電
極１３は第２の抵抗素子１５を介して行方向配線１８に
接続されている。本形態の電子源基板では、同様の構成
の回路がマトリクス状に配置、配線されている。

【００３３】上記のマトリクス配線では、通常時は、電
子放出素子１１の一方の素子電極１２に列方向配線１７
から第１の抵抗素子１４を介して情報信号電圧が印加さ
れ、もう一方の素子電極１３には行方向配線１８から第
２の抵抗素子１５を介して走査信号電圧が印加される。
これにより、電子放出素子１１に所望の駆動電圧が印加
される。

【００３４】次に、列方向配線１７側の素子電極１２に
放電が生じて電子放出素子１１が破壊された場合の異常
電流の列方向への影響を図１（ｂ）を用いて説明する。

【００３５】図１（ｂ）において、放電により破壊され
た電子放出素子１１は、その素子電極１２、１３のみが
示されている。電子放出素子１１’は電子放出素子１１
と列方向に隣接するもので、一対の素子電極１２’、１
３’を備え、一方の素子電極１２’が第１の抵抗素子１
４’を介して列方向配線１７に接続され、もう一方の素
子電極１３’が第２の抵抗素子を介して行方向配線１
８’に接続されている。行方向配線１８’は、行方向配
線１８に隣接している。

【００３６】列方向配線１７側の素子電極１２で放電が
生じて電子放出素子１１が破壊された場合は、図１
（ｂ）に示すように、その放電によって生じる異常電流
１６は第１の抵抗素子１４によって電流制限を受ける。
この第１の抵抗素子１４による電流制限効果により、異
常電流１６の列方向配線１７へ流れ出す電流量は抑制さ
れたものとなる。同時に、第１の抵抗素子１４によって
素子電極１２と列方向配線１７の間で電圧降下が生じ
る。

【００３７】また、列方向配線１７に沿って隣接する画
素では、列方向配線１７から電子放出素子１１’に流れ
込む電流は第１の抵抗素子１４’によって電流制限を受
ける。同時に、第１の抵抗素子１４’によって素子電極
１２’と列方向配線１７の間で電圧降下が生じる。この
結果、列方向配線１７に沿って隣接する電子放出素子１
１’への放電のダメージは大きく減少することになる。

【００３８】次に、行方向配線１８側の素子電極１３に
放電が生じて電子放出素子１１が破壊された場合の異常
電流の行方向への影響を図１（ｃ）を用いて説明する。

【００３９】図１（ｃ）において、放電により破壊され
た電子放出素子１１は、その素子電極１２、１３のみが
示されている。電子放出素子１１’は電子放出素子１１
と行方向に隣接するもので、一対の素子電極１２’、１
３’を備え、一方の素子電極１２’が第１の抵抗素子１
４’を介して列方向配線１７’に接続され、もう一方の
素子電極１３’が第２の抵抗素子１５’を介して行方向
配線１８に接続されている。列方向配線１７’は、列方
向配線１７に隣接している。

【００４０】電子放出素子１１の行方向配線１８側の素
子電極１３で放電が生じて電子放出素子１１が破壊され
た場合は、図１（ｃ）に示すように、その放電によって
生じる異常電流１６は第２の抵抗素子１５によって電流
制限を受ける。この第２の抵抗素子１５による電流制限
効果により、異常電流１６の行方向配線１８へ流れ出す
電流量は抑制されたものとなる。同時に、第２の抵抗素
子１５によって素子電極１３と行方向配線１８の間で電
圧降下が生じる。

【００４１】また、行方向配線１８に沿って隣接する画
素では、行方向配線１８から電子放出素子１１'に流れ
込む電流は第２の抵抗素子１５'によって電流制限を受
ける。同時に、第２の抵抗素子１５'によって素子電極
１３'と行方向配線１８の間で電圧降下が生じる。この
結果、行方向配線１８に沿って隣接する電子放出素子１
１'への放電のダメージは大きく減少することになる。

【００４２】上述のように、図１に示した回路構成によ
れば、電子放出素子の素子電極対のどちら側の素子電極
で放電した場合でも、配線電極に流れ出す異常電流は少
なくなり、かつ、電圧が降下するため、その配線電極沿
いの電子放出素子に与えるダメージを抑制することがで
きる。

【００４３】従来の場合は、ある電子放出素子の素子電
極対のいずれかで放電が起きると、その素子電極に接続
された配線電極を通じて、該配線電極に接続された他の
電子放出素子にダメージを与えることになる。このた
め、表示パネル上における輝度が変化し、それが表示画
面上でライン状あるいは十字状の欠陥として現れ、とて
も目立っていた。しかし、本実施形態のものでは、放電
した電子放出素子のみがダメージを受けることになるた
め、表示画面上では点状の欠陥で済み、ライン状や十字
状の欠陥は発生しない。

【００４４】以上説明した本実施形態の構成において、
第１および第２の抵抗素子の抵抗値が高ければ高いほ
ど、異常電流量を抑制する効果が大きくなるが、その反
面、抵抗値を高くすると電子放出素子を駆動するための
電圧を大きくする必要がある。例えば、図１（ｂ）の回
路において、第１の抵抗素子１４の抵抗値をｘΩ、第２
の抵抗素子１５の抵抗値をｙΩ、電子放出素子１１の抵
抗値をｚΩとすると、電子放出素子に所望の駆動電圧を
印加するには、列方向配線電極１７と行方向配線電極１
８の間には（ｘ＋ｙ＋ｚ）／ｚ倍の電圧を印加する必要
がある。つまり、第１の抵抗素子１４と第２の抵抗素子
１５の抵抗値は、高ければ高いほど、大きな駆動電圧が
必要となり、駆動装置が大掛かりなものになってしま
う。従って、第１の抵抗素子１４と第２の抵抗素子１５
の抵抗値は、電子放出素子１１がダメージを受けない程
度に放電の影響を抑制しうる範囲で、より小さい値に設
定することが望ましい。

【００４５】以下、上述した本実施形態の電子源基板の
各電子放出素子に接続される第１および第２の抵抗素子
の抵抗値について詳細に説明する。ここでは、ＳＰＩＣ
Ｅ（Simulation Program with Integrated Circuit Emp
hasis）による電気シミュレーションを行って、駆動時
や放電時の電位分布や電流分布を計算し、その計算結果
から最適な抵抗値の割り出しを行った。より厳密には、
電子放出素子やマトリクス配線、本発明で導入する制限
素子はインピーダンスにより記述され、実際の設計にお
いても抵抗値だけでなく自己インダクタンスや相互イン
ダクタンス、容量を考慮した等価回路を用いるが、発明
の本質の説明を簡単にするために抵抗値の等価回路を用
いて説明する。また、その場合、電位分布、電流分布は
時間的応答を考慮し、実際には電子放出素子に流れ込む
電流や印加される電圧は電圧波形、電流波形として評価
し、振幅と位相を考慮した設計を行うが、説明が煩雑化
することを避けるため電流、電圧として表現する。図２
に、この電気シミュレーションに用いた電子源基板の等
価回路の一部を示す。

【００４６】図２に示すマトリクス配線は、図１に示し
た基本回路より構成される画素が3840×768個配置され
ている。各画素の電子放出素子１１は、非線形な特性を
有し、素子電極１３が第２の抵抗素子１５を介して行方
向配線１８に接続され、素子電極１２が第１の抵抗素子
１４を介して列方向配線１７に接続されている。この電
気シミュレーションでは、行方向配線１８及び列方向配
線１７は集中定数化し、各抵抗素子が画素ごとに等間隔
に配置されていると見なした。この電気シミュレーショ
ン結果から、以下のことがわかった。

【００４７】（１）列方向配線１７側の素子電極１２で
放電した場合には、列方向配線１７に電圧上昇が生じ
る。

【００４８】（２）列方向配線１７の駆動回路（不図
示）側から最も遠い位置で放電した場合が最も電圧上昇
が大きい。

【００４９】（３）列方向配線１７側の素子電極１２で
放電した場合には、第１の抵抗素子１４の値を大きくす
ると、列方向配線１７における放電電流が制限され、か
つ、列方向配線１７の電圧の上昇量が抑えられる。

【００５０】（４）行方向配線１８側の素子電極１３で
放電した場合には、行方向配線１８に電圧上昇が生じ
る。

【００５１】（５）行方向配線１８の駆動回路（不図
示）側から最も遠い位置で放電した場合が最も電圧上昇
が大きい。

【００５２】（６）行方向配線１８側の素子電極１３で
放電した場合には、第２の抵抗素子１５の値を大きくす
ると、行方向配線１８における放電電流が制限され、か
つ、行方向配線１８の電圧の上昇量が抑えられる。

【００５３】（７）列方向配線１７及び行方向配線１８
における、各駆動回路から最も遠い位置で放電した場合
の電圧の上昇量を、一定の基準以下に抑制するのに必要
な第１の抵抗素子１４の値ｘと第２の抵抗素子１５の値
ｙが異なる。

【００５４】（８）ｘとｙの比は、列方向配線１７の配
線抵抗値と行方向配線１８の配線抵抗値の比に近い。

【００５５】（９）第１の抵抗素子１４の抵抗値および
第２の抵抗素子１５の抵抗値が小さいほど、電子放出素
子１１に印加する電圧を一定に保つために必要な駆動回
路から出力する電圧が小さくなる。

【００５６】以上のことから、列方向配線１７の駆動回
路と行方向配線１８の駆動回路から最も遠い位置で、列
方向配線１７側の素子電極１２に放電した場合のダメー
ジを一定の基準以下に抑制するのに必要な第１の抵抗素
子１４の最小抵抗値ｘと、列方向配線１７の駆動回路と
行方向配線１８の駆動回路から最も遠い位置で、行方向
配線１８側の素子電極１３に放電した場合のダメージを
一定の基準以下に抑制するのに必要な第２の抵抗素子１
５の最小抵抗値ｙを設定すれば、表示面内のダメージを
一定の基準以下に抑制することが可能となり、かつ、第
１および第２の抵抗素子が駆動電圧に与える影響を抑制
することが可能になることが分かった。さらに、このよ
うな最小抵抗値ｘとｙの関係は、列方向配線の配線抵抗
と行方向配線の配線抵抗値の比に近いものである、とい
知見も得られた。

【００５７】また、一般に、カラー表示を行う場合のマ
トリクス配線は、一行の配線に対しＲＧＢの三列の配線
で表示単位を構成するため、配線幅などの物理的な制約
から、列方向配線の抵抗値を行方向配線の抵抗値並に低
くすることは難しい。従って、第１の抵抗素子の抵抗値
は、第２の抵抗素子の抵抗値より高く設定することが望
ましい。

【００５８】また、電子放出素子のダメージとは別に、
放電が駆動回路に与える影響を考慮する必要もある。一
般に、駆動回路の許容電流量は行側の駆動回路と列側の
駆動回路で異なる。例えば、行側の場合には、行選択し
た場合の総素子数分の駆動電流が流れるため、表面伝導
型電子放出素子で１Ａ〜１０Ａ程度の瞬時電流を流せる
ように設計されている。一方、列側の場合には、選択さ
れた素子分の駆動電流が流れるため、表面伝導型電子放
出素子で０．２ｍＡ〜２ｍＡ程度の瞬時電流を流せるよ
うに設計されている。つまり、行側の駆動回路は、列側
の駆動回路に比べて許容電流量が大きい。また、これに
伴って、出力インピーダンスも行側の駆動回路のほうが
低く設計されている。従って、駆動回路の観点では、列
配線よりも行配線から流れ込む電流量を多くしたほうが
良い。

【００５９】以上のことから、電子放出素子のダメージ
と駆動回路の許容電流量及びインピーダンスを考え合わ
せると、電子放出素子と列方向配線との間の第１の抵抗
素子の抵抗値をＡ、電子放出素子と行方向配線との間の
第２の抵抗素子の抵抗値をＢ、列方向配線の配線抵抗値
をＣ、行方向配線の配線抵抗値をＤとしたときの関係は Ａ／Ｂ ≒ Ｃ／Ｄ よりも Ａ／Ｂ ≦ Ｃ／Ｄ とすることが望ましい。

【００６０】電気シミュレーション結果によれば、放電
によって生じるダメージはアノード電極の電圧やアノー
ド電極と電子放出素子との距離に影響される。これは、
放電電流のもととなるフェースプレートに溜まる電荷量
がアノード電極の電圧やアノード電極と電子放出素子と
の距離によって変化することに起因すると推測される。
放電による電圧上昇を、後述する活性化工程の最大電圧
値の２０Ｖ以下に抑えることを前提とし、アノード電極
の電圧を１ｋＶ〜１０ｋＶ、アノード電極と電子放出素
子との距離を２ｍｍ〜８ｍｍの範囲に設定したところ、
電圧上昇を基準以下に抑制するのに必要な第１の抵抗素
子の抵抗値は１ｋΩ〜５０ｋΩ、第２の抵抗素子の抵抗
値は２００Ω〜１０ｋΩであった。

【００６１】なお、列方向配線または行方向配線に電圧
を印加している場合は、ダメージを一定の基準以下に抑
制するのに必要な第１および第２の抵抗素子の値が、電
圧を印加していない場合の値から変化する。これは、電
子放出素子がダメージを受ける電圧値に対し、印加電圧
（駆動電圧）の分があらかじめオフセットされているこ
とによるものである。以上、基本的な説明として、放電
により生じる放電電流と異常電圧に対し、電子放出素子
に流れ込む電流の抑制と電子放出素子に印加される電圧
を電圧降下により抑制することで電子放出素子のダメー
ジを抑制する作用を説明した。但し、本発明はこれに限
定されるものではない。本発明の主旨は、電子放出素子
に流れ込む電流波形と印加電圧波形を、抵抗を含むイン
ピーダンス素子等の電流抑制手段、電圧降下手段により
制御し、電子放出素子のダメージを所定の値に抑制でき
ることである。従って、例えば、マトリクス配線抵抗の
値や電子放出素子特性により表示装置の仕様に合わせ
て、ダメージの緩和を制御し例えばダメージのパターン
をバランスさせた最適化も可能であり、放電によって電
子放出素子から流れ出す放電電流の量と流れ込む放電電
流の量を等しくする電流抑制手段の値も実施可能であ
る。同様に、放電により生じる異常電圧により電子放出
素子に印加される電圧に関しても、前述したように振幅
と位相を含めた電圧波形レベルで抑制可能であり、印加
電圧の最大振幅を所定値以下とすること、電子放出素子
間の放電時の印加電圧を等しくしダメージのバランスを
最適化することも実施可能である。

【００６２】

【実施例】以下、上述した実施形態の電子源基板の実施
例を具体的に説明する。

【００６３】（実施例１）図３は、本発明の電子源基板
の一実施例であるマトリクス配線部の概略構成を示す模
式図である。図３中、電子放出素子３１、一対の素子電
極３２、３３、第１の抵抗素子３４、列方向配線３５、
行方向配線３６は、前述の等価回路図で説明したものと
同様で、電子源基板（リアプレート）３０上に形成され
ている。電子放出素子３１は、一対の素子電極３２、３
３を有し、これら素子電極を跨ぐように素子膜が形成さ
れている。素子電極３３は第１の抵抗素子３４と接続さ
れ、素子電極３２は不図示の第２の抵抗素子と接続され
ている。なお、第２の抵抗素子は絶縁層中のスルーホー
ル内に設けられている為、図３中には示されていない。

【００６４】次に、このリアプレート３０の作製方法
を、順次説明する。図４〜図９にリアプレート作製手順
を示す工程模式図示す。以下、これら図４〜図９を参照
して作製手順を説明する。

【００６５】[基板形成]本実施例においては、リアプレ
ート３０のガラス基板４０として、アルカリ成分が少な
いPD-200（旭硝子（株）社製）の２.８ｍｍ厚ガラスを
用い、更にこのガラス基板上にナトリウムブロック層と
して膜厚１００ｎｍのＳｉＯ₂膜を塗付焼成したものを
用いた。

【００６６】まず、図４に示すように、上記のガラス基
板４０上に一対の素子電極４２、４３をマトリクス状に
形成する。この素子電極４２、４３は、スパッタ法によ
って、まず下引き層として膜厚５ｎｍのチタニウムＴｉ
膜を成膜し、その上に膜厚４０ｎｍの白金Ｐｔ膜を成膜
した後、全面にフォトレジストを塗布し、露光、現像、
エッチングという一連のフォトリソグラフィー法によっ
てパターニングして形成した。本実施例では、素子電極
４２、４３の間隔Ｌは１０μｍとした。また、各素子電
極の長さＷは適宜選択した。

【００６７】［下配線形成］行配線と列配線の配線材料
に関しては、多数のＳＣＥ素子にほぼ均等な電圧が供給
されるように低抵抗である事が望ましく、これを考慮し
て材料、膜厚、配線幅等が適宜設定される。

【００６８】共通配線としての列方向配線（下配線）４
５は、図５に示すように、列方向に並ぶ素子電極対に平
行に、かつ、それら素子電極対を連結するようにライン
状のパターンで形成した。このパターン形成では、例え
ば、材料として銀Ａｇフォトペーストインキを用い、ス
クリーン印刷した後、乾燥させてから、所定のパターン
に露光し現像した。この後、４８０℃前後の温度で焼成
して配線を形成した。配線の厚さは約１０μｍ、配線幅
は２０μｍとした。なお、終端部は配線取り出し電極と
して使うために、線幅をより大きくした。このようにし
て形成した列方向配線の抵抗値は１００Ωであった。

【００６９】［第１の抵抗素子形成］図６に示すよう
に、列方向配線４５と素子電極４３との間に第１の抵抗
素子４４を形成する。この抵抗素子形成では、例えばニ
クロム合金を蒸着させた後に、フォトエッチングにより
不要部分を取り除いた。第１の抵抗素子４４の大きさ
は、素子電極４３とほぼ同じ大きさとした。このように
して形成した第１の抵抗素子４４を介した列方向配線４
５と素子電極４３の間の抵抗値は５ｋΩであった。

【００７０】［絶縁膜形成］図７に示すように、列方向
配線４５とその上に形成される後述する行方向配線を絶
縁するために、層間絶縁層４７を配置する。この層間絶
縁層４７は、後述の行方向配線（上配線）下に、先に形
成した列方向配線４５（下配線）との交差部を覆うよう
に、かつ、行方向配線（上配線）と素子電極４２との電
気的接続が可能なように、接続部にコンタクトホールを
開けて形成した。この層間絶縁層４７の形成では、例え
ば、ＰｂＯを主成分とする感光性のガラスペーストをス
クリーン印刷した後、露光・現像するといった工程を４
回繰り返し、最後に４８０℃前後の温度で焼成した。こ
の層間絶縁層４７の厚みは、全体で約３０μｍとし、幅
は１５０μｍとした。

【００７１】［第２の抵抗素子形成］図８に示すよう
に、後述する行方向配線と素子電極４２の間に第２の抵
抗素子４８を配置する。この第２の抵抗素子４８の形成
では、前述のコンタクトホール部分にＲｕＯ₂ペースト
を印刷した後、乾燥させてから、４５０℃前後の温度で
焼成した。このように形成した第２の抵抗素子４８を介
した行方向配線と素子電極４２の間の抵抗値は２ｋΩで
あった。

【００７２】［上配線形成］図９に示すように、先に形
成した層間絶縁膜４７の上に行方向配線（上配線）４６
を形成する。この行方向配線４６の形成では、Ａｇペー
ストインキをスクリーン印刷した後、乾燥させ、この上
に再度同様なことを行って２度塗りしてから、４８０℃
前後の温度で焼成した。この行方向配線４６の厚さは、
約１５μｍとした。図９には示していないが、外部駆動
回路との引出し配線、外部駆動回路への引出し端子もこ
れと同様の方法で形成した。このように形成した行方向
配線４６の抵抗値は４Ωであった。

【００７３】以上の基板形成、下配線形成、第１の抵抗
素子形成、絶縁膜形成、第２の抵抗素子形成、上配線形
成を順次行うことで、マトリクス配線を有する基板を形
成した。

【００７４】［素子膜形成］上記マトリクス配線を有す
る基板を十分にクリーニングした後、撥水剤を含む溶液
で表面を処理し、表面が疎水性になるようにした。これ
は、この後塗布する素子膜形成用の水溶液が、素子電極
上に適度な広がりをもって配置されるようにする事が目
的である。その後、図１０に示すように、素子電極間に
インクジェット塗布方法により、素子膜５１を形成し
た。

【００７５】図１１（ａ）、（ｂ）に、この素子膜形成
の工程を模式的に示す。図１１（ａ）において、６１は
ガラス基板、６２、６３は素子電極である。

【００７６】本実施例では、素子膜としてパラジウム膜
を得る目的で、先ず水とイソプロピルアルコール（ＩＰ
Ａ）が８５：１５の割合で混ぜられた水溶液に、パラジ
ウム−プロリン錯体（０．１５重量％）を溶解し、有機
パラジウム含有溶液を得た。この他若干の添加剤を加え
た。

【００７７】上記の溶液の液滴を、例えばピエゾ素子を
用いたインクジェット噴射装置よりなる液滴付与手段６
４で、ドット径が６０μｍとなるように調整して素子電
極６２、６３間に付与した（図１１（ｂ）参照）。その
後、この基板を空気中にて、３５０℃で１０分間の加熱
焼成処理をして酸化パラジウム（ＰｄＯ）とした。ドッ
トの直径が約６０μｍ、厚みが最大で１０ｎｍの膜が得
られた。

【００７８】以上の工程により、素子部分に酸化パラジ
ウムＰｄＯ膜（導電性薄膜６５）が形成された。

【００７９】［還元フォーミング］次に、フォーミング
と呼ばれる本工程に於いて、上記導電性薄膜６５を通電
処理して内部に亀裂を生じさせ、電子放出部を形成す
る。図１１（ｃ）、（ｄ）に、この還元フォーミングの
工程を模式的に示す。

【００８０】この還元フォーミングでは、具体的には、
上記基板６１の周囲の取り出し電極部を残して、基板全
体を覆うようにフード状の蓋をかぶせて基板との間で内
部に真空空間を作り、外部電源より電極端子部から行方
向配線と列方向配線の間に電圧を印加して、素子電極６
２、６３間を通電する（図１１（ｃ）参照）。この通電
処理によって、導電性薄膜６５を局所的に破壊、変形も
しくは変質させることにより、電気的に高抵抗な状態の
電子放出部６６を形成する（図１１（ｄ）参照）。

【００８１】上記の通電の際、若干の水素ガスを含む真
空雰囲気下で通電加熱すると、水素によって還元が促進
されて、酸化パラジウムＰｄＯがパラジウムＰｄ膜に変
化する。この変化時に、膜の還元収縮によって、一部に
亀裂が生じて電子放出部６６が形成される。また、得ら
れた導電性薄膜６５の抵抗値は、１０²Ω〜１０⁷Ωの値
であった。

【００８２】ここで、フォーミング処理に用いた電圧波
形について簡単に紹介する。

【００８３】図１２に、フォーミング処理に用いた電圧
波形の一例を示す。パルス波形の印加電圧を用いてフォ
ーミング処理を行う場合、図１２（ａ）に示すようにパ
ルス波高値が定電圧のパルスを印加する場合と、図１２
（ｂ）に示すようにパルス波高値を増加させながら印加
する場合とがある。

【００８４】図１２（ａ）中、Ｔ１は電圧波形のパルス
幅、Ｔ２はパルス間隔である。この例では、パルス幅Ｔ
１を１μｓｅｃ〜１０ｍｓｅｃ、パルス間隔Ｔ２を１０
μｓｅｃ〜１００ｍｓｅｃとして、三角波の波高値（フ
ォーミング時のピーク電圧）を適宜選択する。

【００８５】図１２（ｂ）の例では、パルス幅Ｔ１とパ
ルス間隔Ｔ２は上記の図１２（ａ）の例の場合と同様で
あるが、三角波の波高値（フォーミング時のピーク電
圧）を、例えば０．１Ｖステップ程度ずつ増加させるよ
うになっている。

【００８６】フォーミング処理は、フォーミング用パル
スの間に、導電性膜６５を局所的に破壊、変形しない程
度の電圧、例えば０．１Ｖ程度のパルス電圧を挿入して
素子電流を測定し、その測定結果から抵抗値を求め、そ
の求めた抵抗値が例えばフォーミング処理前の抵抗に対
して１０００倍以上の抵抗を示した時点で終了とした。

【００８７】［活性化−カーボン堆積］先に述べたよう
に、上記フォーミング処理が施されただけの状態では、
電子発生効率が非常に低いものとなっている。よって、
電子放出効率を上げるために、上記素子に活性化と呼ば
れる処理を行うことが望ましい。この処理では、有機化
合物が存在する適当な真空度のもとで、上述のフォーミ
ングと同様に、フード状の蓋をかぶせて基板との間で内
部に真空空間を作り、外部から配線電極を通じてパルス
電圧を素子電極に繰り返し印加する。そして、炭素原子
を含むガスを導入し、それに由来する炭素あるいは炭素
化合物を、上述した亀裂近傍にカーボン膜として堆積さ
せる。

【００８８】この活性化工程では、例えばカーボン源で
あるトリニトリルをスローリークバルブを通して真空空
間内に導入し、１．３×１０^-4Ｐａを維持した。導入す
るトリニトリルの圧力は、真空装置の形状や真空装置に
使用している部材等によって若干影響されるが、１×１
０^-5Ｐａ〜１×１０^-2Ｐａ程度が好適である。

【００８９】図１３の（ａ）、（ｂ）に活性化工程で用
いられる電圧印加の好ましい一例を示す。印加する最大
電圧値は、１０Ｖ〜２０Ｖの範囲で適宜選択される。図
１３（ａ）において、Ｔ１は電圧波形の正と負のパルス
幅、Ｔ２はパルス間隔であり、電圧値は正負の絶対値が
等しく設定されている。図１３（ｂ）において、Ｔ１、
Ｔ１'はそれぞれ電圧波形の正のパルス幅、負のパルス
幅であり、Ｔ２はパルス間隔であり、Ｔ１＞Ｔ１'で、
電圧値は正負の絶対値が等しく設定されている。そし
て、約６０分後に、放出電流Ｉｅがほぼ飽和に達した時
点で、通電を停止し、スローリークバルブを閉め、活性
化処理を終了した。

【００９０】以上の工程で、電子源素子を有する電子源
基板を作製する事ができた。

【００９１】［基板特性］以上説明したような作製手順
で作製された電子源基板の電子放出素子の基本特性につ
いて説明する。

【００９２】図１４は、前述した電子源基板のＳＣＥ素
子の電子放出特性を測定するための測定評価装置の概略
図である。図１４において、９１は基板部分、９２、９
３は素子電極、９４は電子放出部を含む薄膜、９５は電
子放出部である。９０１は電子放出素子に素子電圧Ｖｆ
を印加するための電源、９００は素子電極９２、９３間
の電子放出部を含む導電性薄膜９４を流れる素子電流Ｉ
ｆを測定するための電流計、９０４は素子の電子放出部
９５より放出される放出電流Ｉｅを捕捉するためのアノ
ード電極、９０３はアノード電極９０４に電圧を印加す
るための高圧電源、９０２は素子の電子放出部９５より
放出される放出電流Ｉｅを測定するための電流計であ
る。

【００９３】電子放出素子およびアノード電極９０４は
真空装置９０５内に設置され、その真空装置９０５には
排気ポンプ９０６および真空計等の真空装置に必要な機
器が具備されており、所望の真空下で本素子の測定評価
を行えるようになっている。アノード電極９０４は、電
子放出素子の上方に配置されており、電源９０３と電流
計９０２が接続されている。電子放出素子の素子電極間
を流れる素子電流Ｉｆ、及びアノードへの放出電流Ｉｅ
の測定にあたっては、素子電極９２、９３に電源９０１
と電流計９００とを接続する。なお、アノード電極の電
圧は１ｋＶ〜１０ｋＶ、アノード電極と電子放出素子と
の距離Ｈは２ｍｍ〜８ｍｍの範囲とした。

【００９４】図１５は、図１４に示した測定評価装置に
より測定された、本発明の電子源基板の電子放出素子の
放出電流Ｉｅおよび素子電流Ｉｆと素子電圧Ｖｆの関係
の典型的な例を示す特性図である。放出電流Ｉｅと素子
電流Ｉｆは大きさが著しく異なるが、図１５の例では、
Ｉｆ、Ｉｅの変化の定性的な比較検討のために、リニア
スケールで縦軸を任意単位で表記した。この測定結果か
ら分かるように、素子電極間に印加する電圧１２Ｖにお
ける放出電流Ｉｅを測定した結果、平均０．６μＡ、電
子放出効率は平均０．１５％を得た。また素子間の均一
性もよく、各素子間でのＩｅのばらつきは５％と良好な
値が得られた。

【００９５】［封着−パネル化］上記のような単純マト
リクス配置の電子源基板を用いた電子源、及び、表示等
に用いる画像表示装置の一例について説明する。

【００９６】図１６は、そのような電子源基板を備える
画像表示装置の一例を示す概略構成図である。図１６に
おいて、１１１は電子放出素子が多数配置された電子源
基板(リアプレート)であり、内部にダイオード素子が作
り込まれている。１１２はガラス基板１１３の内面に蛍
光膜１１４とメタルバック１１５等が形成されたフェー
スプレートであり、１１６は支持枠である。リアプレー
ト１１１、支持枠１１６及びフェースプレート１１２を
フリットガラスによって接着し、４００℃〜５００℃
で、１０分以上焼成することで、封着して、外囲器を構
成する。この一連の工程を全て真空チャンバー中で行う
事で、同時に外囲器内部を最初から真空にすることが可
能となり、かつ工程もシンプルにすることが可能になっ
た。

【００９７】リアプレート１１１には、前述したような
作製工程により、電子放出素子（ＳＣＥ素子）１１７が
形成され、この電子放出素子１１７の一対の素子電極に
行方向配線１１８、列方向配線１１９が接続されてい
る。フェースプレート１１２とリアプレート１１１間に
は、スペーサーと呼ばれる不図示の支持体が設置され、
これにより、大面積パネルの場合にも大気圧に対して十
分な強度を持つ外囲器を実現できる。

【００９８】図１７の（ａ）、（ｂ）は、図１６に示し
た画像表示装置に適用されるフェースプレート上に設け
る蛍光膜の説明図である。

【００９９】封着時の真空度は、１０^-5Ｐａ程度の真空
度が要求される他、外囲器の封止後の真空度を維持する
ために、ゲッター処理を行う場合もある。ゲッター処理
では、例えば、外囲器の封止を行う直前あるいは封止後
に、抵抗加熱あるいは高周波加熱等の加熱法により、外
囲器内の所定の位置（不図示）に配置されたゲッターを
加熱し、蒸着膜を形成する、といった処理が行われる。
この場合、ゲッターは通常Ｂａ等が主成分であり、その
蒸着膜の吸着作用により、たとえば１０^-3Ｐａ〜１０^-5
Ｐａの真空度を維持することが可能である。

【０１００】［画像表示素子］前述した本発明にかかわ
るＳＣＥ素子の基本的特性によれば、電子放出部からの
放出電子は、しきい値電圧以上では対向する素子電極間
に印加するパルス状電圧の波高値と幅によって制御さ
れ、その中間値によっても電流量が制御され、これによ
り中間調表示が可能になる。また、多数の電子放出素子
を配置した場合においては、各ラインの走査線信号によ
って選択ラインを決め、各情報信号ラインを通じて個々
の素子に上記パルス状電圧を適宜印加すれば、任意の素
子に適宜電圧を印加する事が可能となり、各素子をＯＮ
することができる。中間調を有する入力信号に応じて電
子放出素子を変調する方式としては、電圧変調方式、パ
ルス幅変調方式が挙げられる。

【０１０１】以下、本発明の電子源基板を備える画像表
示装置の駆動系の概要について説明する。

【０１０２】図１８は、本発明の電子源基板を備える表
示装置の一実施形態である、ＮＴＳＣ方式のテレビ信号
に基づいたテレビジョン表示用の画像表示装置の概略構
成を示すブロック図である。

【０１０３】図１８において、１３１は単純マトリクス
配置の電子源を用いて構成した表示パネル、１３２は走
査回路、１３３は制御回路、１３４はシフトレジスタ、
１３５はラインメモリ、１３６は同期信号分離回路、１
３７は情報信号発生器、１３８は直流高圧電源である。

【０１０４】電子放出素子を用いた表示パネル１３１の
行方向配線には、走査線信号を印加する走査ドライバー
を備えた走査回路１３２が、列方向配線には情報信号が
印加されるデータドライバーの情報信号発生器１３７が
接続されている。電圧変調方式を実施する場合は、情報
信号発生器１３７として、一定の長さの電圧パルスを発
生するが入力されるデータに応じて、適宜パルスの波高
値を変調するような回路を用いる。また、パルス幅変調
方式を実施する場合には、情報信号発生器１３７として
は、一定の波高値の電圧パルスを発生するが入力される
データに応じて、適宜電圧パルスの幅を変調するような
回路を用いる。いずれの場合も、抵抗素子による電圧降
下を考慮し、電子放出素子に印加したい所望の電圧値の
１．１〜１．２倍の電圧値を出力する。

【０１０５】制御回路１３３は、同期信号分離回路１３
６から送られてくる同期信号Ｔsyncに基づいて、各部に
対してＴscan、Ｔsft及びＴnryの各制御信号を送出す
る。同期信号分離回路１３６は、外部から入力されるＮ
ＴＳＣ方式のテレビ信号から、同期信号成分と輝度信号
成分とを分離するための回路である。この輝度信号成分
は、同期信号に同期してシフトレジスタ１３４に入力さ
れる。

【０１０６】シフトレジスタ１３４は、制御回路１３３
より送られるシフトクロックに基づいてその動作が制御
され、時系列的にシリアルに入力される前記輝度信号
を、画像の１ライン毎にシリアル／パラレル変換する。
このシリアル／パラレル変換された画像１ライン分のデ
ータ（電子放出素子ｎ素子分の駆動データに相当）は、
ｎ個の並列信号としてシフトレジスタ１３４より出力さ
れる。

【０１０７】ラインメモリ１３５は、画像１ライン分の
データを必要時間の間だけ記憶する為の記憶装置であ
り、記憶された内容は、情報信号発生器１３７に入力さ
れる。情報信号発生器１３７は、各々の輝度信号に応じ
て、電子放出素子の各々を適切に駆動する為の信号源で
あり、その出力信号は列方向配線を通じて表示パネル１
３１内に入り、行方向配線によって選択中の走査ライン
との交点にある各々の電子放出素子に印加される。行方
向配線を順次走査する事によって、パネル全面の電子放
出素子を駆動する事が可能になる。

【０１０８】以上のように構成された表示装置におい
て、各電子放出素子に、表示パネル内の配線電極を通
じ、電圧を印加することにより電子放出させ、高圧端子
Ｈｖを通じ、アノード電極であるメタルバック１１５に
高圧を印加し、発生した電子ビームを加速し、蛍光膜１
１４に衝突させることによって、画像を表示することが
できる。

【０１０９】また、この表示装置では、駆動している間
に放電が発生したところ、放電以前の状態に比べ輝度の
低下が３％程度であったため、表示画面にむらがあるよ
うには感じなかった。一方、従来例で示した表示装置で
は、輝度の低下が５０％を超える電子源が列電極沿いに
できたため、放電が発生した箇所を通る縦筋状のむらが
観察された。

【０１１０】以上説明したように、表面伝導型電子放出
素子の両端に直列に抵抗素子を設けることにより、放電
時に発生する異常電流が電子放出素子に印加されること
を抑制する効果がある。ここで、第一の抵抗素子の抵抗
値を第二の抵抗素子の抵抗値よりも大きくすることで、
電子放出素子へのダメージを低減しつつ、放電電流を行
方向配線に積極的に流すことで、駆動回路への悪影響を
低減できる。その結果、電子放出素子の電子放出特性の
劣化、あるいは破壊を防止することが可能になり、マル
チ電子ビーム源の実用上の寿命を大幅に延長することが
できる。

【０１１１】なお、ここで述べた表示装置の構成は、本
発明の一例であり、本発明の技術思想を逸脱しない範囲
で種々の変形が可能である。また、入力信号について
は、ＮＴＳＣ方式を例に挙げたが、入力信号はこれに限
られるものではなく、ＰＡＬ、ＨＤＴＶなどでもよい。

【０１１２】（実施例２）本実施例においては、抵抗素
子を列方向配線側にのみ形成し、更に、その抵抗素子と
しては、素子電極が抵抗素子を兼ねる、具体的には、抵
抗体で素子電極を形成した点において、上述の実施例１
と異なっており、それ以外の構成は実施例１と同様であ
るため、素子電極の部分についてのみ、詳述する。

【０１１３】本実施例においては、列方向配線とつなが
る素子電極に所望の抵抗値を持たせるため、金属と絶縁
物の混合材料による膜（以下サーメット膜と呼ぶ）を用
いている。

【０１１４】本実施例のサーメット膜に使われている金
属は白金（Ｐｔ）であり、絶縁物は酸化シリコン（Ｓｉ
Ｏ₂）である。この両方の材料をそれぞれ粉体に加工
し、それぞれ所望の重量パーセントで混合させ、ホット
プレス法でスパッタ用のターゲットを作製する（三菱マ
テリアル社製）。

【０１１５】ここで金属に白金（Ｐｔ）を用いる理由
は、のちのパネル作製工程における熱履歴を通った場
合、膜の抵抗値に変化が生じないようにするためであ
る。

【０１１６】このサーメット膜は、膜厚５０ｎｍのとき
に外部抵抗値が１ｋΩ〜２ｋΩとするため、シート抵抗
で１００Ω／ｃｍ²〜２００Ω／ｃｍ²となるように重量
パーセントを決めており、白金が８０ｗｔ％〜９０ｗｔ
％、酸化シリコンが１０ｗｔ％〜２０ｗｔ％の範囲の重
量パーセントで作製されて、本実施例では、白金が８３
ｗｔ％、酸化シリコンが１７ｗｔ％の重量パーセントで
作製した。

【０１１７】このように、列方向配線に接続する素子電
極に所望の抵抗地を持たせることで、実施例１同様、放
電時における放電電流が列方向配線に流れるのを抑制
し、許容電流量の小さい列方向配線に過電流が流れるこ
とを回避できた。

【０１１８】（実施例３）本実施例においては、上述の
実施例２の列方向配線と素子電極の間に更に抵抗素子と
特定破損ラインを形成し、放電の規模が大きい場合に
は、特定破損ラインが断線することで、他の素子への放
電電流の回り込みをより確実に遮断する構成とした。以
下、図１９を用いて説明する。

【０１１９】図１９は、本発明の電子源基板の一例を示
す概略構成図（平面図）で、電子源基板の一部のみを示
している。また、図１９において、１００１は表面にナ
トリウム拡散防止層を設けた基板、１００２、１００３
は素子電極、１００４は導電性薄膜、１００５は電子放
出部、１００６、１００７はそれぞれ素子電極１００
２、１００３に接続された列方向配線、行方向配線、１
００８は列方向配線１００６と行方向配線１００７を電
気的に絶縁するための層間絶縁層である。

【０１２０】また、列方向配線１００６とつながる素子
電極１００２との間に外部抵抗体１０１０を設けてあ
る。この外部抵抗１０１０は、素子電極と同一の材料で
作製される。

【０１２１】さらに、列方向配線１００６と上記外部抵
抗体１０１０の間には、外部抵抗体の一部として特定破
損ライン１０１１を設けてあり、やはり素子電極と同一
材料で作製されている。

【０１２２】対向する素子電極１００２の材料として
は、実施例１と同様、以後の熱処理工程を経ても安定し
た導電性を有するものが好ましく、白金（Ｐｔ）と酸化
シリコンの混合により作製されたサーメット膜を用い
た。本実施例ではサーメット膜に含まれる白金（Ｐｔ）
と酸化シリコンそれぞれの含有量は、白金が８３ｗｔ
％、酸化シリコンが１７ｗｔ％の重量パーセントで作製
した。

【０１２３】外部抵抗体１０１０は、上記素子電極１０
０２と同一の材料で作製され、その形状は、列方向配線
１００６と素子電極１００２との間にパターン幅１（１
５μｍ）に対して、距離１５（２２５μｍ）となるよう
なスネーク形状を設け、１．７ｋΩの外部抵抗体とし
た。

【０１２４】さらに、図１９に示すような、上記列方向
配線１００６と外部抵抗体１０１０の間にパターン幅
（１５μｍ）よりも細い幅（１０μｍ）の特定破損ライ
ン１０１１を設けてあり、その設置場所は層間絶縁層１
００８と接触しない位置に設けている。

【０１２５】上記示した部位以外の基本的な電子源基板
の構成、およびその他の作製工程については、実施例１
と同様であるため、本実施例では省略する。

【０１２６】本実施例の構成において、フェースプレー
トに高電圧を印加した場合、ある確率でフェースプレー
トからリアプレートの電子放出素子へ放電することがあ
る。このとき、放電により発生した過電流は列方向配線
１００６と素子電極１００２の間に設けられた外部抵抗
体１０１０があることによって、列方向配線へ流れる電
流を制限することができ、許容（供給）電流量の小さい
列方向配線及び列方向配線につながる駆動ＩＣの破壊を
抑制することができる。

【０１２７】さらに、本実施例では、上記列方向配線１
００６と外部抵抗体１０１０の間にパターン幅がより細
い幅の特定破損ライン１０１１を設けてあるために、放
電が発生した場合、過電流による外部抵抗体の破壊が、
細い幅の特定破損ライン１０１１で行われるため、特定
部位の破損で済み、また過電流による外部抵抗の破損
が、層間絶縁層１００８から離れた位置に設けられてい
るため列方向配線と行方向配線間の絶縁不良を誘発しな
い。つまり、放電により発生した素子破壊による二次的
な破壊が行われないために、発生した欠陥を最小限度で
抑えることができ、画像表示装置としての品質を保持す
ることができる。

【０１２８】

【発明の効果】以上説明したように、アノード−電子放
出素子間で放電が生じても、他の電子放出素子に悪影響
を及ぼすことがないので、寿命の長い電子源を提供する
ことができ、また、高画質な表示画面を提供することが
できる、という効果がある。

【図面の簡単な説明】

【図１】本発明の一実施形態である電子源基板を説明す
るための図で、（ａ）はその電子源基板のマトリクス配
線の基本回路を示す等価回路図、（ｂ）は（ａ）に示す
基本回路における電子放出素子の列方向配線側の素子電
極で放電が生じた場合の異常電流の発生を示す模式図、
（ｃ）は（ａ）に示す基本回路における電子放出素子の
行方向配線側の素子電極で放電が生じた場合の異常電流
の発生を示す模式図である。

【図２】電気シミュレーションに用いた、図１に示す回
路により構成された電子源基板の等価回路である。

【図３】本発明の電子源基板の一実施例であるマトリク
ス配線部の概略構成を示す模式図である。

【図４】本発明の電子源基板を利用するリアプレートの
作製工程を説明するための図である。

【図５】本発明の電子源基板を利用するリアプレートの
作製工程を説明するための図である。

【図６】本発明の電子源基板を利用するリアプレートの
作製工程を説明するための図である。

【図７】本発明の電子源基板を利用するリアプレートの
作製工程を説明するための図である。

【図８】本発明の電子源基板を利用するリアプレートの
作製工程を説明するための図である。

【図９】本発明の電子源基板を利用するリアプレートの
作製工程を説明するための図である。

【図１０】本発明の電子源基板を利用するリアプレート
の作製工程を説明するための図である。

【図１１】（ａ）〜（ｄ）は、本発明の電子源基板の素
子膜形成〜フォーミングの一連のプロセスを説明するた
めの図である。

【図１２】（ａ）および（ｂ）は、本発明の電子源基板
のフォーミング処理の際の印加電圧波形の一例を示す波
形図である。

【図１３】（ａ）、（ｂ）に活性化工程で用いられる電
圧印加の好ましい一例を示す図である。

【図１４】本発明の電子源基板のＳＣＥ素子の電子放出
特性を測定するための測定評価装置の概略図である。

【図１５】図１４に示す測定評価装置により測定された
放出電流Ｉｅおよび素子電流Ｉｆと素子電圧Ｖｆの関係
の典型的な例を示す特性図である。

【図１６】本発明の電子源基板を備える画像表示装置の
一例を示す概略構成図である。

【図１７】（ａ）、（ｂ）は、図１６に示す画像表示装
置に適用されるフェースプレート上に設ける蛍光膜の模
式図である。

【図１８】本発明の電子源基板を備える表示装置の一実
施形態である、ＮＴＳＣ方式のテレビ信号に基づいたテ
レビジョン表示用の画像表示装置の概略構成を示すブロ
ック図である。

【図１９】本発明の電子源基板の一例を示す平面図であ
る。

【図２０】ＳＣＥ素子の典型的な素子構成を示す図で、
（ａ）は上面図、（ｂ）は側面図である。

【図２１】従来の表示パネルの一部を切り欠いて示した
斜視図である。

【符号の説明】 １１、１１’、３１、１１７、１５６〜１５８ 電子放
出素子 １２、１２’、１３’、３２、３３、４２、４３、６
２、６３、９２、９３、 １４２、１４３、１５２、１５３、１００２、１００３
素子電極 １４、１４’、１５、１５’、３４、４４、４８ 抵抗
素子 １７、１７’、３５、４５、１００６ 列方向配線 １８、１８’、３６、４６、１００７ 行方向配線 ３０、１１１ リアプレート ４０、６１、１１３ ガラス基板 ４７、１００８ 層間絶縁層 ５１ 素子膜 ６５、１４４、１５４、１００４ 導電性薄膜 ６６、９５、１４５、１５５、１００５ 電子放出部 ９１ 基板部分 ９４ 薄膜 １１２、１５９ フェースプレート １１４、１５０ 蛍光膜 １１５ メタルバック １１６ 支持体 １１８ 行配線 １１９ 列配線 １２１ 黒色導電体 １２２ 蛍光体 １３１ 表示パネル １３２ 走査回路 １３３ 制御回路 １３４ シフトレジスタ １３５ ラインメモリ １３６ 同期信号分離回路 １３７ 情報信号発生器 １３８ 直流高圧電源 １４１、１００１ 基体 ９００、９０２ 電流計 ９０１ 電源 ９０３ 高圧電源 ９０４ アノード電極 ９０５ 真空装置 ９０６ 排気ポンプ Ｈｖ 高圧端子

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5C031 DD17 5C036 EE08 EG12 EG33 EH08 5C135 BB12 BB16 BB20 FF03 FF11 GG05 HH12

Claims (11)

【特許請求の範囲】
1. 【請求項１】 行方向に配線された行方向配線と、 前記行方向配線と交差するように列方向に配線された列
   方向配線と、 一端が前記行方向配線に接続され、他端が第１の抵抗素
   子を介して前記列方向配線に接続され、これら行方向配
   線および列方向配線から所定の駆動電圧が供給される電
   子放出素子とを有し、 前記列方向配線の配線抵抗値が前記行方向配線の配線抵
   抗値より高いことを特徴とする電子源基板。
2. 【請求項２】 前記行方向配線と前記電子放出素子が第
   ２の抵抗素子を介して接続されていることを特徴とする
   請求項１に記載の電子源基板。
3. 【請求項３】 前記第１の抵抗素子の抵抗値をＡ、前記
   第２の抵抗素子の抵抗値をＢ、前記列方向配線の配線抵
   抗値をＣ、前記行方向配線の配線抵抗値をＤとすると
   き、 Ａ／Ｂ ≦ Ｃ／Ｄ の条件を満たすことを特徴とする請求項２に記載の電子
   源基板。
4. 【請求項４】 前記第１の抵抗素子がサーメット材料に
   よって形成されていることを特徴とする請求項１に記載
   の電子源基板。
5. 【請求項５】 行方向に配線された行方向配線と、 前記行方向配線と交差するように列方向に配線された列
   方向配線と、 一端が前記行方向配線に接続され、他端が第１の電流抑
   制手段を介して前記列方向配線に接続され、これら行方
   向配線および列方向配線から所定の駆動電圧が供給され
   る電子放出素子とを有し、 前記列方向配線の配線抵抗値が前記行方向配線の配線抵
   抗値より高いことを特徴とする電子源基板。
6. 【請求項６】 前記行方向配線と前記電子放出素子が第
   ２の電流抑制手段を介して接続されていることを特徴と
   する請求項５に記載の電子源基板。
7. 【請求項７】 前記第１の電流抑制手段は、所定のイン
   ピーダンスを有するインピーダンス素子より構成されて
   いることを特徴とする請求項５に記載の電子源基板。
8. 【請求項８】 行方向に配線された行方向配線と、 前記行方向配線と交差するように列方向に配線された列
   方向配線と、 一端が前記行方向配線に接続され、他端が第１の電圧降
   下手段を介して前記列方向配線に接続され、これら行方
   向配線および列方向配線から所定の駆動電圧が供給され
   る電子放出素子とを有し、 前記列方向配線の配線抵抗値が前記行方向配線の配線抵
   抗値より高いことを特徴とする電子源基板。
9. 【請求項９】 前記行方向配線と前記電子放出素子が第
   ２の電圧降下手段を介して接続されていることを特徴と
   する請求項８に記載の電子源基板。
10. 【請求項１０】 前記電子放出素子は、表面伝導型電子
    放出素子であることを特徴とする請求項１に記載の電子
    源基板。
11. 【請求項１１】 請求項１に記載の電子源基板よりなる
    リアプレートと、 前記リアプレートと対向して設けられた、前記電子源基
    板から放出された電子が照射される蛍光膜を備えるフェ
    ースプレートとを有する表示装置。